JP2008514019A - 半導体デバイス及び同デバイスを形成する方法 - Google Patents
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Abstract
ＭＯＳＦＥＴの製造において、ＭＯＳＦＥＴに関する幾つかの構造的目的を果たす再酸化段階を提供することが知られている。しかしながら、より小型の集積回路用のドライブを収容するＭＯＳＦＥＴのゲート絶縁層用の高誘電率材料を提供する必要性によって、ゲート絶縁層と基板との間のＳｉＯ２界面層の過剰な成長をもたらした。ＳｉＯ２層の過剰成長は、ＭＯＳＦＥＴ内の漏れ電流の増大につながる酸化膜換算膜厚（ＥＯＴ）を生じる。更に電極としてポリシリコンを金属と置き換えることは、処理中の酸素曝露を妨げる。結果として、本発明は、ＭＯＳＦＥＴのゲート電極（３２）の少なくとも側壁（３４）を覆う酸素障壁層（４０）の堆積段階と再酸化段階とを置き換え又は先行して行うことで、誘電界面及び金属ゲート電極への酸素拡散のための障壁を形成し、ＥＯＴの増大を防ぎ金属ゲート電極の完全性を保持する。
【選択図】 図６
【選択図】 図６
Description
本発明は、例えば、電界効果トランジスタのようなゲート電極の少なくとも側壁を覆って障壁層を含むタイプの半導体デバイスを形成する方法に関する。本発明はまた、例えば、電界効果トランジスタのような障壁層の形成を必要とするタイプの半導体デバイスを形成する方法に関する。
半導体デバイスの分野において、ゲート、ソース及びドレインを有する金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の形成は公知である。通常、ゲートは、ゲート絶縁層を構成する二酸化ケイ素（ＳｉＯ２）の層をシリコン基板の上に堆積させ、次いでゲート電極層を構成するポリシリコン層をゲート絶縁層の上に堆積させることによって形成される。次に、ゲート電極層、及び任意選択的にゲート絶縁層は、エッチング処理されて適正な成形ゲートを形成する。しかしながら、ゲート絶縁層及びゲート電極層は、必ずしも同一の外形を共用する訳ではない。
ＭＯＳＦＥＴの加工の一部として、熱処理すなわち酸素雰囲気下でのアニール段階が実行され、これは当業者によって（及びこれ以降本明細書において）再酸化段階と呼ばれることが多く、通常高温（７００℃より高温）で行われ、ゲート電極の側壁上及びゲート絶縁層の頂面のいずれか、或いはゲート絶縁層がゲート電極層と同一の外形を共用する場合にはゲート電極層及びゲート絶縁層の両方の側壁上、並びにシリコン基板の上面に二酸化ケイ素の層を堆積又は成長させるようにする。
再酸化段階及びその後成長した二酸化ケイ素層は、窒化ケイ素スペーサ用のエッチストップとして作用すること、ゲート電極とスペーサ堆積との間の緩衝層として作用すること、及びドレイン領域とソース領域の注入を促進させることを含む、幾つかの目的を果たす。高温再酸化段階はまた、ゲート、ソース及びドレイン領域をアニールするのに役立ち、これによってトランジスタの性能を改善することができる。
集積回路に関しては、当然、集積回路の大きさを低減する恒常的な取り組みがあり、これによってゲート絶縁層の厚みを低減する必要性につながった。しかしながら、ゲート絶縁層として二酸化ケイ素の層をより薄く形成することは、漏電すなわちゲート誘電体を通って流れる電流につながり、結果として非効率的なデバイスの消費電力を生じる。
その結果、二元金属酸化物及びケイ酸塩に基づくＨｉｇｈ−Ｋ誘電体として知られる高誘電率材料が、ゲート絶縁層の一部を形成するのに使用されており、ゲート絶縁体は通常、Ｈｉｇｈ−Ｋ誘電層及び薄い二酸化ケイ素層の２つの副層から形成される。二酸化ケイ素層は、Ｈｉｇｈ−Ｋ誘電層とシリコン基板との間にある。
しかしながら、Ｈｉｇｈ−Ｋ誘電層を使用する場合、再酸化段階を実行することが困難であり、これは、Ｈｉｇｈ−Ｋ膜は酸素障壁が不十分であり、界面層として知られる二酸化ケイ素の副層を生じ、幅が増加することによっていわゆる酸化膜換算膜厚（ＥＯＴ）を悪化させ、従って絶縁層にわたるキャパシタンスを減少させることに起因する。このことは、この構造を含むあらゆるＭＯＳＦＥＴデバイスの性能を低下させるのは明らかである。
加えて近い将来、ポリシリコンゲート電極は、合金又は金属のシリサイドから形成されるゲート電極などの金属又は金属様ゲート電極に置き換わる可能性が高い。金属ゲート電極上で従来の再酸化段階を実施することによって金属の酸化が生じ、これによりゲート電極の完全性が損なわれる可能性がある。従って、再酸化段階は金属ゲート電極に実施することはできない。
本発明の第１の態様によれば、添付の請求項に記載される半導体デバイスが提供される。
本発明の第２の態様によれば、添付の請求項に記載される電界効果トランジスタが提供される。
本発明の第２の態様によれば、添付の請求項に記載される電界効果トランジスタが提供される。
本発明の第３の態様によれば、添付の請求項に記載される半導体デバイスを形成する方法が提供される。
本発明の別の態様は従属請求項において請求される。
本発明の別の態様は従属請求項において請求される。
従って、再酸化段階によって形成される酸化ケイ素層の有利な利点をもたらすと共に、再酸化段階が原因の界面層の不都合な増大が回避される半導体デバイス及び半導体デバイスを形成する方法を提供することができる。加えて、酸化アルミニウム（又は窒化アルミニウム、酸窒化アルミニウム、ケイ酸窒化アルミニウム、又はケイ酸アルミニウムなどの他の同類のアルミニウム含有材料、或いは、アルミニウムと、酸素、窒素及び／又はケイ素のうちの少なくとも１つとを含揺する他のあらゆる好適な化合物）層を２５０から４００℃の範囲の比較的低温で配置又は堆積させることができ、これによってＥＯＴが更に増大するのが回避される。障壁層は、低温で制御可能な厚さに比較的堆積しやすいと共に、良好な酸素障壁である。障壁層はまた、障壁層の堆積に続く処理段階に存在する雰囲気に耐性があり、必要な場合は容易にエッチング可能である。結果として、再酸化段階の利点がデバイスの性能に重要であると考えられる場合、この障壁層によって、誘電ＥＯＴ又は金属ゲート電極を損なうことなく連続して高温酸素雰囲気アニールを行うことが可能となる。障壁層を設けることで、ソース及びドレイン領域の注入が妨げられず、障壁層のドライエッチ又はウェットエッチが可能となる。障壁層の堆積はまた既存の加工処理法に適合する。
次に、例証として添付図を参照しながら本発明の少なくとも１つの実施形態を説明する。
以下の説明全体を通じて同じ参照符号は同じ要素を示すのに用いられる。
図１を参照すると、シリコン基板１０が、公知の相補型酸化金属膜半導体（ＣＭＯＳ）下降技術によって成長される。或いは、基板はシリコン・オン・インシュレータ（ＳＯＩ）基板とすることができる。
図１を参照すると、シリコン基板１０が、公知の相補型酸化金属膜半導体（ＣＭＯＳ）下降技術によって成長される。或いは、基板はシリコン・オン・インシュレータ（ＳＯＩ）基板とすることができる。
次いで、公知の適切な堆積法を用いて、例えば二酸化ケイ素（ＳｉＯ２）などの誘電材料、又は通常はシリコンよりも誘電率が大きいＨｉｇｈ−Ｋ材料として知られる材料が、ゲート絶縁層２０として基板１０上に堆積される。ゲート絶縁層２０は、高品質な誘電層を構成するのに十分な厚さに成長される。通常、ゲート絶縁層２０は、材料の誘電率及び技術用途に応じて約１５から３０オングストロームの間の厚みに成長される。
しかしながら、ゲート絶縁層２０の初期厚みは、必要なエッチング量と同様に異なる場合がある点を理解されたい。ゲート絶縁層２０を形成するのに用いられる誘電材料は、１つ又は複数の段階で堆積されて最終的には単一誘電層又は複数の誘電層を得ることができる。
従って、ゲート絶縁層２０は、副層を含むと考えることができる。通常、誘電層２０は、シリコン及び酸素を含有する界面層と、通常ハフニウム（Ｈｆ）を含有するＨｉｇｈ−Ｋ材料層とをからなる。この実施例において、Ｈｉｇｈ−Ｋ材料は酸化ハフニウムであるが、例えば酸化ジルコニウム又は酸化アルミニウム、或いは酸化ハフニウム、酸化ジルコニウム、及び酸化アルミニウムのあらゆる組合せなど他の適切なＨｉｇｈ−Ｋ材料を用いることができる。この実施例におけるＨｉｇｈ−Ｋ材料は、原子層堆積（ＡＬＤ）法を用いて堆積されるが、例えば物理的気相堆積法（ＰＶＤ）、化学的気相堆積法（ＣＶＤ）、又はこれらの組合せなど他の技法を使用してもよい。
その後（図２）、ポリシリコン（ＰｏｌｙＳｉ）又は金属ゲート電極がゲート絶縁体２０上に堆積されてゲート電極層３０を形成し、次いで、２つの利用可能な共通構造の１つを公知のＣＭＯＳ加工法で使用される適切なエッチング技法を用いることによって形成することができる。
第１のデバイス構造及び第２のデバイス構造に用いる第１の共通構造（図３Ａ）に関して、ゲート電極層３０は、最初に、側壁３４を露出させたゲート電極３２を形成するようにエッチングされるだけであり、ゲート絶縁層２０は露出した上面３６を有する。
図４Ａを参照すると、第１のデバイス構造はＡＬＤを用いて形成され、酸化アルミニウム（Ａｌ２Ｏ３）障壁層４０（図４Ａ）が、ゲート電極３２の上面３８、ゲート電極２０の側壁３４、及びゲート絶縁層２０の上面３６を覆って形成される。
図５Ａを参照すると、次に、公知のＣＭＯＳ加工法を用いてゲート電極３２の上面３８に隣接する障壁層４０の最上部がエッチング除去され、ゲート絶縁層２０の側面部分及びその上に配置される障壁層の一部もまたエッチング除去されて、ゲート絶縁層２０及び障壁層４０の下に基板１０を備えた段部４２を露出して形成する。次いで、スペーサ材料が障壁層４０の残りの部分に堆積されて、側壁スペーサ５０を形成する。
第２のデバイス構造（図４Ｃ）に関して、並びに第１のデバイス構造に代わるものとして、障壁層４０の堆積後、障壁層４０はゲート電極３２の上面３８及びゲート絶縁層２０の上面３６からエッチング除去される。
第１のデバイス構造と共通して、図５Ｃを参照すると、絶縁層２０の側面部分がエッチング処理され、ゲート絶縁層２０の下に基板１０を備えた段部４４を露出して形成する。次いで、スペーサ材料は、ゲート電極３２の側壁３４を覆う障壁層４０に隣接するゲート絶縁層２０の残りの部分に堆積され、側壁スペーサ５０を形成するようになる。
図３Ｂを参照すると、第３のデバイス構造及び第４のデバイス構造に関連して用いる第２の共通構造は、ゲート電極３２の外形を共用するゲート絶縁層２２が生成されるようにゲート電極層３０に加えてゲート絶縁層２０がエッチングされる点で第１の共通構造とは異なる。結果として、基板１０の上面１２が露出される。
第３のデバイス構造（４Ｂ）に関して、ＡＬＤ段階を用いて、酸化アルミニウム障壁層４０がゲート電極３２の上面３８、ゲート電極４０の側壁３４、ゲート絶縁体２２の側壁２４、及び基板１０の上面１２の上に形成される。
次に、従来のＣＭＯＳ加工法を用いて（図５Ｂ）、ゲート電極３２の上面３８に隣接する障壁層４０の最上部がエッチング除去され、基板１０上に配置される障壁層４０の側面部分もまたエッチング除去されて、基板１０を備えた段部４６を露出し形成する。次いで、スペーサ材料が、障壁層４０の残りの部分上に堆積されて側壁スペーサ５０を形成する。
第４のデバイス構造（図４Ｄ）に関連し、及び第３のデバイス構造に代わるものとして、障壁層４０の堆積後、障壁層４０が、ゲート電極３２の上面３８及び基板１０の上面１２からエッチング除去される。
上記実施例に関して、酸化アルミニウム（Ａｌ２Ｏ３）障壁ライナ又は層が約５から１０ｎｍの間の厚さで堆積される。堆積は約３００℃のＡＬＤによる。障壁層４０は酸素に対する良好な障壁として機能し、これによってゲート絶縁層２０／ゲート絶縁体２２の有効酸化膜厚を維持する。また、酸素アニールがゲート電極３２の金属完全性に悪影響を及ぼす恐れがあるので、障壁層４０は酸素への曝露から金属ゲート電極３２を保護する。適正な場合には、障壁層４０はソース及びドレイン領域の注入用のスクリーンとして機能することができ、これによって二酸化ケイ素堆積段階が排除される。
第３のデバイス構造と共通し、図５Ｄを参照すると、スペーサ材料が、ゲート電極４０及びゲート絶縁体２２の側壁２４、３４を覆って残りの障壁層４０に隣接する基板１０の領域上に堆積され、側壁スペーサ５０を形成する。
第１のデバイス構造の実施形態に対する代替の実施形態（図５Ｅ）において、酸化アルミニウム障壁層４０及び側壁スペーサ５０の成長に代わり、酸化アルミニウムが、酸素障壁及び側壁スペーサ５０の両方の機能を果たすように堆積され外形が形成される。
同様に、第３のデバイス構造の実施形態に対する代替の実施形態（図５Ｆ）において、酸化アルミニウム障壁層４０及び側壁スペーサ５０の成長に代わり、酸化アルミニウムはまた、酸素障壁及び側壁スペーサ５０の両方の機能を果たすように堆積され外形が形成される。
図６を参照すると、第３のデバイス構造に関して、ソース領域６０及びドレイン領域６２がそれぞれ、公知のＣＭＯＳ加工法に従ってゲート絶縁体２２及びゲート電極３２の両側で基板中に注入される。実際、デバイスは、従来のＣＭＯＳ加工法によって完成される。
勿論、ソース及びドレイン領域の注入並びに第１、第２、及び第４のデバイス構造の完成は、第３のデバイス構造に関する上記の方法と同様である点を理解されたい。
上記の実施例において、ゲート電極３２及びゲート絶縁体２２に関して参照したが、これらいずれも層として見なされる点を理解されたい。
上記の実施例において、ゲート電極３２及びゲート絶縁体２２に関して参照したが、これらいずれも層として見なされる点を理解されたい。
１０ 基板
２２ ゲート絶縁体
４０ 酸素障壁層
４６ 段部
５０ 側壁スペーサ
６２ ドレイン領域
２２ ゲート絶縁体
４０ 酸素障壁層
４６ 段部
５０ 側壁スペーサ
６２ ドレイン領域
Claims (15)
- 基板（１０）と、
前記基板（１０）に隣接して二酸化ケイ素層が配置され、該二酸化ケイ素層に隣接して配置される高誘電率材料の副層を含むゲート絶縁層（２０、２２）と、
ゲート絶縁層（２０、２２）の上に配置されるゲート電極層（３０、３２）と、
を備え、
前記ゲート電極の少なくとも側壁（３４）を覆って酸素障壁層（４０）が配置されることを特徴とする半導体デバイス。 - 前記酸素障壁層（４０）が、前記ゲート絶縁層の側壁（２４）を覆って配置される請求項１に記載のデバイス。
- 前記ゲート電極層（３０、３２）は、前記酸素障壁層（４０）がその上に配置されることを特徴とする請求項１に記載のデバイス。
- 前記高誘電率材料が、酸化ハフニウム、酸化ジルコニウム、又はアルミニウムの１つ又はその組合せである前記請求項のいずれか１項に記載のデバイス。
- 前記酸素障壁層（４０）に隣接してスペーサ材料（５０）が配置されることを特徴とする前記請求項のいずれか１項に記載のデバイス。
- 前記酸素障壁層（４０）が、アルミニウムと、酸素、窒素及び／又はケイ素のうちの少なくとも１つとを含有する化合物である前記請求項のいずれか１項に記載のデバイス。
- 前記酸素障壁層（４０）が、スペーサ（５０）として機能するように十分な厚みで配置され且つ適切に成形されることを特徴とする請求項５に記載のデバイス。
- 前記請求項のいずれか１項に記載の半導体デバイスを備えた電界効果トランジスタ。
- 前記電界効果トランジスタが、金属酸化膜半導体電界効果トランジスタである請求項８に記載のトランジスタ。
- 半導体デバイスを形成する方法であって、
基板（１０）を形成する段階と、
前記基板（１０）に隣接して二酸化ケイ素層を配置し、該二酸化ケイ素層に隣接して配置された高誘電率材料の副層を有するゲート絶縁層（２０、２２）を前記基板（１０）上に配置する段階と、
前記ゲート絶縁層（２０、２２）の上にゲート電極層（３０、３２）を配置する段階と、
を含み、
前記ゲート電極層（３０、３２）を配置する段階が、前記ゲート電極層（３０、３２）の少なくとも側壁（３４）を覆って酸素障壁層（４０）を配置する段階によって特徴付けられる方法。 - 前記酸素障壁層（４０）を前記ゲート電極層の少なくとも側壁を覆って堆積させる段階が更に、前記酸素障壁層（４０）を前記ゲート絶縁層（２０、２２）の側壁を覆って堆積させる段階を含む請求項１０に記載の方法。
- 前記酸素障壁層（４０）を前記ゲート電極層（３０、３２）の少なくとも側壁（２４）を覆って堆積させる段階が更に、前記酸素障壁層（４０）を前記ゲート電極層（３０、３２）の上に堆積させる段階を含む請求項１０に記載の方法。
- 前記酸素障壁層に隣接してスペーサ材料（５０）を堆積させる段階を更に含む請求項１０から１２のいずれか１項に記載の方法。
- スペーサ（５０）の機能を果たすように前記酸素障壁層（４０）を十分に厚く堆積させ且つ適正に成形する段階を更に含む請求項１３に記載の方法。
- 前記酸素障壁層（４０）が、アルミニウムと、酸素、窒素、及び／又はケイ素の少なくとも１つとを含む化合物である請求項１０から１４のいずれか１項に記載の方法。
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