JPH05121732A - 半導体装置および集積回路とその製造方法 - Google Patents
半導体装置および集積回路とその製造方法Info
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- JPH05121732A JPH05121732A JP4100193A JP10019392A JPH05121732A JP H05121732 A JPH05121732 A JP H05121732A JP 4100193 A JP4100193 A JP 4100193A JP 10019392 A JP10019392 A JP 10019392A JP H05121732 A JPH05121732 A JP H05121732A
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Abstract
(57)【要約】
【目的】 しきい電圧と直列抵抗のコントロールが向上
し、スペーサの湿式化学エッチングによる装置の不良や
性能の低下が回避される。 【構成】 サブミクロン装置（例えばＭＯＳＦＥＴ，Ｅ
ＰＲＯＭ）のゲートスタックの側壁上に用いられるよう
な高品質スペーサのベース層が酸化珪素または酸化珪素
と窒化珪素の複合多層構造体として形成される。
し、スペーサの湿式化学エッチングによる装置の不良や
性能の低下が回避される。 【構成】 サブミクロン装置（例えばＭＯＳＦＥＴ，Ｅ
ＰＲＯＭ）のゲートスタックの側壁上に用いられるよう
な高品質スペーサのベース層が酸化珪素または酸化珪素
と窒化珪素の複合多層構造体として形成される。
Description
【０００１】
【産業上の利用分野】本発明は、側壁スペーサ技術を用
いた半導体装置および集積回路に関する。
いた半導体装置および集積回路に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ装置のゲート・ドレイン端
の付近の電界を減少させるために、比較的軽いドープ領
域を前記のゲートの下に置き、より重くドープした領域
を前記の軽いドープ領域と前記のフィールド酸化物の間
に置くＬＤＤ構造を使用することが一般におこなわれて
いる。このようなＬＤＤ構造を実現するために通常用い
られている加工技術はＧ．ＭａｒｒおよびＧ．Ｅ．Ｓｍ
ｉｔｈの米国特許第４、０３８、１０７号に記載の、一
般的な処方に従うものである；すなわち、一つ以上の第
一のイオン埋め込みを行うためのソースおよびドレイン
の開口部を形成するステップ、ゲートスタックの側壁に
スペーサーを形成（例えば酸化によって）し、開口部の
大きさを縮小し、ついで一つ以上の第二のイオン埋め込
みステップによって、大きさを縮小した開口部を通じて
追加の不純物を埋め込むステップを基本とするものであ
る。前記のスペーサはその下の領域に実質的な埋め込み
が行われるのを防ぎ、よって求める軽いドープ領域を保
存する役割を果たす。
の付近の電界を減少させるために、比較的軽いドープ領
域を前記のゲートの下に置き、より重くドープした領域
を前記の軽いドープ領域と前記のフィールド酸化物の間
に置くＬＤＤ構造を使用することが一般におこなわれて
いる。このようなＬＤＤ構造を実現するために通常用い
られている加工技術はＧ．ＭａｒｒおよびＧ．Ｅ．Ｓｍ
ｉｔｈの米国特許第４、０３８、１０７号に記載の、一
般的な処方に従うものである；すなわち、一つ以上の第
一のイオン埋め込みを行うためのソースおよびドレイン
の開口部を形成するステップ、ゲートスタックの側壁に
スペーサーを形成（例えば酸化によって）し、開口部の
大きさを縮小し、ついで一つ以上の第二のイオン埋め込
みステップによって、大きさを縮小した開口部を通じて
追加の不純物を埋め込むステップを基本とするものであ
る。前記のスペーサはその下の領域に実質的な埋め込み
が行われるのを防ぎ、よって求める軽いドープ領域を保
存する役割を果たす。
【０００３】
【発明が解決しようとする課題】スペーサ技術は１．２
５μｍおよび０．８μｍ技術において大変一般的になっ
てきたが、この技術では通常一つの四分円弧形のスペー
サは前記のゲートスタックと前記基板の両者に隣接する
一つのＬ字形ベース層と、前記のＬ字形ベース層の脚の
間に設けられる充填層からなっている。これらの設計規
則としては、前記のベース層に単層成長酸化物を使用
し、前記の充填層用に堆積酸化物を使用することが多く
の用途にとって適切であることが分かっている。しか
し、設計規則が１μｍをはるかに下回る時、（例えば
０．５μｍあるいは０．３５μｍ）多くの問題が生じ、
あるいは悪化する。すなわち（１）前記のスペーサがき
わめて薄くなるとその誘電性および前記スペーサ材のＳ
ｉ／ＳｉＯ2界面サブストラクチャーがますます重要に
なって来る。この誘電性の問題は前記のベース層が形成
される側壁の表面が通常ポリシリコン面であり、単結晶
シリコン面ではないためさらに複雑になる。（２）前記
のベース層を成長させるのに用いる熱酸化ステップ中で
ゲートの端部にはよく知られているマイクロバーズビー
ク（図１０に１０で示す）が形成される。このバーズビ
ークそのものは前記ゲートの端部の局在電場を減少させ
るため有益である。しかし、このバーズビークが大きく
なりすぎると、ゲート酸化物の厚みが均一でなくなる恐
れがある。その結果、前記のＦＥＴのしきい電圧特性が
悪化し、ソース／ドレイン直列抵抗が増加するかも知れ
ない。よって、しきい電圧と直列抵抗のコントロールを
向上するためそれぞれのトランジスタの設計に応じてこ
のバーズビークを調節することがきわめて望ましい。
（３）ウエハーを湿式化学エッチング（例えばサリサイ
ドプロセスを行う前に）によって洗浄する際、前記のス
ペーサのかなりの部分がエッチングで除去されてしま
い、その下のゲートレベル欠陥（ＧＬＤ：例えばポリシ
リコンゲートスタックからシリコン粒子が顔を出す）を
露呈することもある。続く加工中に、珪化物が露出した
ＧＬＤ上に形成され、装置の不良や性能の低下を引き起
こすこともある。従って、そのようなエッチングによる
低下から前記のスペーサを守ることが強く望まれる。
５μｍおよび０．８μｍ技術において大変一般的になっ
てきたが、この技術では通常一つの四分円弧形のスペー
サは前記のゲートスタックと前記基板の両者に隣接する
一つのＬ字形ベース層と、前記のＬ字形ベース層の脚の
間に設けられる充填層からなっている。これらの設計規
則としては、前記のベース層に単層成長酸化物を使用
し、前記の充填層用に堆積酸化物を使用することが多く
の用途にとって適切であることが分かっている。しか
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０．５μｍあるいは０．３５μｍ）多くの問題が生じ、
あるいは悪化する。すなわち（１）前記のスペーサがき
わめて薄くなるとその誘電性および前記スペーサ材のＳ
ｉ／ＳｉＯ2界面サブストラクチャーがますます重要に
なって来る。この誘電性の問題は前記のベース層が形成
される側壁の表面が通常ポリシリコン面であり、単結晶
シリコン面ではないためさらに複雑になる。（２）前記
のベース層を成長させるのに用いる熱酸化ステップ中で
ゲートの端部にはよく知られているマイクロバーズビー
ク（図１０に１０で示す）が形成される。このバーズビ
ークそのものは前記ゲートの端部の局在電場を減少させ
るため有益である。しかし、このバーズビークが大きく
なりすぎると、ゲート酸化物の厚みが均一でなくなる恐
れがある。その結果、前記のＦＥＴのしきい電圧特性が
悪化し、ソース／ドレイン直列抵抗が増加するかも知れ
ない。よって、しきい電圧と直列抵抗のコントロールを
向上するためそれぞれのトランジスタの設計に応じてこ
のバーズビークを調節することがきわめて望ましい。
（３）ウエハーを湿式化学エッチング（例えばサリサイ
ドプロセスを行う前に）によって洗浄する際、前記のス
ペーサのかなりの部分がエッチングで除去されてしま
い、その下のゲートレベル欠陥（ＧＬＤ：例えばポリシ
リコンゲートスタックからシリコン粒子が顔を出す）を
露呈することもある。続く加工中に、珪化物が露出した
ＧＬＤ上に形成され、装置の不良や性能の低下を引き起
こすこともある。従って、そのようなエッチングによる
低下から前記のスペーサを守ることが強く望まれる。
【０００４】
【課題を解決するための手段】本発明の目的とするとこ
ろは、側壁スペーサの前記のベース層が複合多層誘電
体、好ましくは多層酸化物からなる半導体装置または集
積回路を提供することにある。本発明の他の目的は、第
一の酸化物層を成長させ、前記の第一の酸化物層上に酸
素透過性誘電層を形成し、酸化性種に前記の誘電層と前
記第一の層とを透過させ、第一の層と前記の側壁との間
に第二の酸化物層を成長させることによって、前記多層
誘電体ベース層を形成する半導体装置または集積回路の
製法を提供することである。
ろは、側壁スペーサの前記のベース層が複合多層誘電
体、好ましくは多層酸化物からなる半導体装置または集
積回路を提供することにある。本発明の他の目的は、第
一の酸化物層を成長させ、前記の第一の酸化物層上に酸
素透過性誘電層を形成し、酸化性種に前記の誘電層と前
記第一の層とを透過させ、第一の層と前記の側壁との間
に第二の酸化物層を成長させることによって、前記多層
誘電体ベース層を形成する半導体装置または集積回路の
製法を提供することである。
【０００５】特にＭＯＳＦＥＴ技術において有用であ
る、好ましい実施例においては、一つの耐エッチング性
キャップ層を前記の誘電層（これ自身も好ましくは堆積
酸化物である）上に形成する。後者は前記第二の酸化物
層の成長の間にち密化される。
る、好ましい実施例においては、一つの耐エッチング性
キャップ層を前記の誘電層（これ自身も好ましくは堆積
酸化物である）上に形成する。後者は前記第二の酸化物
層の成長の間にち密化される。
【０００６】使用する特定のサブミクロン設計規則によ
って、またその装置の使用目的によって、前記のベース
層はＬ字形でもよく、また四分円弧形の充填材を前記Ｌ
字形ベース層の脚の間のスペースを埋めるのに使用して
もよい。
って、またその装置の使用目的によって、前記のベース
層はＬ字形でもよく、また四分円弧形の充填材を前記Ｌ
字形ベース層の脚の間のスペースを埋めるのに使用して
もよい。
【０００７】
【実施例】図７に本発明の一実施例を示す。半導体装置
２０は構造特徴２４の側壁上に形成されたスペーサ２２
を含む。各スペーサ２２は複合多層ベース層（２２．１
−２２．３）、オプショナルな耐エッチング性層２２．
４およびオプショナルな充填材領域２２．５からなる。
前記ベース層は前記の特徴の側壁に設けられた第一の酸
化物層２２．１、酸化物層２２．１に隣接して設けられ
た第二の酸化物層２２．２、酸化物層２２．２上に設け
られた酸素透過性誘電体層２２．３からなっている。い
くつかの用途で好まれる実施例においては、耐エッチン
グキャップ層２２．４が誘電体層２２．３上に設けられ
ている。前記の設計規則および各用途に応じて、前記の
スペーサにはＬ字形層２２．４の脚の間に設けられる四
分円弧形の酸化物充填領域２２．５が含まれてもよい。
２０は構造特徴２４の側壁上に形成されたスペーサ２２
を含む。各スペーサ２２は複合多層ベース層（２２．１
−２２．３）、オプショナルな耐エッチング性層２２．
４およびオプショナルな充填材領域２２．５からなる。
前記ベース層は前記の特徴の側壁に設けられた第一の酸
化物層２２．１、酸化物層２２．１に隣接して設けられ
た第二の酸化物層２２．２、酸化物層２２．２上に設け
られた酸素透過性誘電体層２２．３からなっている。い
くつかの用途で好まれる実施例においては、耐エッチン
グキャップ層２２．４が誘電体層２２．３上に設けられ
ている。前記の設計規則および各用途に応じて、前記の
スペーサにはＬ字形層２２．４の脚の間に設けられる四
分円弧形の酸化物充填領域２２．５が含まれてもよい。
【０００８】具体例において、装置２０はＭＯＳＦＥＴ
であり、構造特徴２４はゲートスタックで、ゲート誘電
体２４．１を含み、フィールド酸化物（ＦＯＸ）領域２
６間に設けられる。「基板」という用語には単結晶半導
体またはその上に一つ以上の層（たとえばエピタキシャ
ル層および／または多結晶層）が形成されている単結晶
半導体が含まれる。簡単のために電気的接触を前記のソ
ース、ドレインおよびゲートに作る為に一般に用いられ
る、よく知られているメタライゼーションおよび／また
は珪化物領域に関しては省略した。
であり、構造特徴２４はゲートスタックで、ゲート誘電
体２４．１を含み、フィールド酸化物（ＦＯＸ）領域２
６間に設けられる。「基板」という用語には単結晶半導
体またはその上に一つ以上の層（たとえばエピタキシャ
ル層および／または多結晶層）が形成されている単結晶
半導体が含まれる。簡単のために電気的接触を前記のソ
ース、ドレインおよびゲートに作る為に一般に用いられ
る、よく知られているメタライゼーションおよび／また
は珪化物領域に関しては省略した。
【０００９】シリコンＭＯＳＦＥＴの好ましい実施例に
おいて、基板３０は単結晶シリコンであり、ゲートスタ
ック２４はポリシリコンからなり、ゲート誘電体２４．
１は酸化珪素からなり、第一および第二酸化物層２２．
１と２２．２は熱的に成長させた酸化珪素であり、酸素
透過性層２２．３はＴＥＯＳ（すなわちテトラエチルオ
ルトシリケートソースからＣＶＤ法で形成した酸化珪素
層）からなり、耐エッチング性層２２．４は窒化珪素な
どの耐エッチング材からなり、酸化物充填領域２２．
５’は又ＴＥＯＳからなる。ＴＥＯＳという用語はその
いくつかのバリエーションと等価体、例えばＢＰＴＥＯ
Ｓ（ホウ素およびリンドープのＴＥＯＳ）を含む。さら
に好ましい実施例では、成長した酸化物層２２．１と２
２．２および堆積した酸化物層２２．３は１９８９年７
月２５日付でＲ．Ｈ．Ｄｏｋｌａｎ，Ｅ．Ｐ．Ｍａｒｔ
ｉｎ，Ｐ．Ｋ．Ｒｏｙ，Ｓ．Ｆ．ＳｈｉｖｅおよびＡ．
Ｋ．Ｓｈｉｎｈａらに認可された米国特許第４、８５
１、３７０号に記載されている型の成長−堆積−成長法
によって製造された低欠陥密度酸化物である。
おいて、基板３０は単結晶シリコンであり、ゲートスタ
ック２４はポリシリコンからなり、ゲート誘電体２４．
１は酸化珪素からなり、第一および第二酸化物層２２．
１と２２．２は熱的に成長させた酸化珪素であり、酸素
透過性層２２．３はＴＥＯＳ（すなわちテトラエチルオ
ルトシリケートソースからＣＶＤ法で形成した酸化珪素
層）からなり、耐エッチング性層２２．４は窒化珪素な
どの耐エッチング材からなり、酸化物充填領域２２．
５’は又ＴＥＯＳからなる。ＴＥＯＳという用語はその
いくつかのバリエーションと等価体、例えばＢＰＴＥＯ
Ｓ（ホウ素およびリンドープのＴＥＯＳ）を含む。さら
に好ましい実施例では、成長した酸化物層２２．１と２
２．２および堆積した酸化物層２２．３は１９８９年７
月２５日付でＲ．Ｈ．Ｄｏｋｌａｎ，Ｅ．Ｐ．Ｍａｒｔ
ｉｎ，Ｐ．Ｋ．Ｒｏｙ，Ｓ．Ｆ．ＳｈｉｖｅおよびＡ．
Ｋ．Ｓｈｉｎｈａらに認可された米国特許第４、８５
１、３７０号に記載されている型の成長−堆積−成長法
によって製造された低欠陥密度酸化物である。
【００１０】下記の明細書ではＬＤＤ（軽ドープドレイ
ン）ＭＯＳＦＥＴ装置に使用する複合多層スペーサにつ
いて記載するものの、本発明はまた例えばスペーサが絶
縁層分離に用いられるようなその他の用途にも適してい
る。後者にはｓａｌｉｃｉｄｅｄＭＯＳＦＥＴ（図８−
９）においてゲートをソース／ドレインから分離するこ
とやＥＰＲＯＭでの導電多結晶またはアモルファスシリ
コンレベルの分離が含まれる。
ン）ＭＯＳＦＥＴ装置に使用する複合多層スペーサにつ
いて記載するものの、本発明はまた例えばスペーサが絶
縁層分離に用いられるようなその他の用途にも適してい
る。後者にはｓａｌｉｃｉｄｅｄＭＯＳＦＥＴ（図８−
９）においてゲートをソース／ドレインから分離するこ
とやＥＰＲＯＭでの導電多結晶またはアモルファスシリ
コンレベルの分離が含まれる。
【００１１】さらに詳しく述べると，例えば本発明の上
記実施例に従う、０．５μｍ（またはそれ以下）の設計
規則でのＬＤＤ ＭＯＳＦＥＴの製造は、図１に３０で
示される適した単結晶シリコン基板を用いて行われる。
当該分野でよく知られた技法を用いてポリシリコンゲー
トスタック２４をＦＯＸ領域２６間に形成する。ゲート
酸化物層２４．１はゲートスタック２４を基板３０から
分離する。酸化物層２５はまた前記スペーサとソース／
ドレイン領域が後に形成されるべき場所を被覆する。酸
化物層２５を除去し、具体例で言えば１００：１のＨＦ
の水溶液を用いた湿式化学エッチングによって、図２に
示すようにゲートスタック２４の下部を少しカットす
る。
記実施例に従う、０．５μｍ（またはそれ以下）の設計
規則でのＬＤＤ ＭＯＳＦＥＴの製造は、図１に３０で
示される適した単結晶シリコン基板を用いて行われる。
当該分野でよく知られた技法を用いてポリシリコンゲー
トスタック２４をＦＯＸ領域２６間に形成する。ゲート
酸化物層２４．１はゲートスタック２４を基板３０から
分離する。酸化物層２５はまた前記スペーサとソース／
ドレイン領域が後に形成されるべき場所を被覆する。酸
化物層２５を除去し、具体例で言えば１００：１のＨＦ
の水溶液を用いた湿式化学エッチングによって、図２に
示すようにゲートスタック２４の下部を少しカットす
る。
【００１２】図１の酸化物層２５を除去する前に、ｎ−
チャンネル装置に対しては適したｎ−形不純物を（例え
ばＰやＡｓを線量約２Ｅ１３−６Ｅ１３で）、ｐ−チャ
ンネル装置に対しては適したｐ−形不純物を（例えばＢ
Ｆ2ソースからのＢを線量約５Ｅ１３−８Ｅ１４で）酸
化物層２５を通じてその下の基板３０の上部表面へ埋め
込む。続く成長−堆積−成長過程での加熱により不純物
が押し込まれ、比較的浅い、低ドープ領域２８．１が形
成される。
チャンネル装置に対しては適したｎ−形不純物を（例え
ばＰやＡｓを線量約２Ｅ１３−６Ｅ１３で）、ｐ−チャ
ンネル装置に対しては適したｐ−形不純物を（例えばＢ
Ｆ2ソースからのＢを線量約５Ｅ１３−８Ｅ１４で）酸
化物層２５を通じてその下の基板３０の上部表面へ埋め
込む。続く成長−堆積−成長過程での加熱により不純物
が押し込まれ、比較的浅い、低ドープ領域２８．１が形
成される。
【００１３】前記の複合多層ベース層を形成する成長−
堆積−成長プロセスにおける第一のステップは、図３に
示す、約７００−９００℃の温度で酸素雰囲気での酸化
物層２２．２の熱的成長ステップである。ここでは酸化
物の層２２．２を約３０−１５０オングストロームに成
長するのが適当である。図４に示すように、第二のステ
ップは酸素透過性ＴＥＯＳ層２２．３を、例えば約３０
−１５０オングストロームの厚みによく知られたＣＶＤ
法でテトラエチルオルトシリケートをソースとして使用
し（例えば約０．２−０．３ｔｏｒｒで約６００−６３
０℃で）堆積する事である。そのほかの酸素透過絶縁
体、例えばシリコンオキシナイトライドなども層２２．
３に使用できる。図５に示すように、第三のステップは
酸化物層２２．１をポリシリコンスタック２４と第一の
酸化物層２２．２の間で熱的に（例えば約３０−１００
オングストロームの厚みに）成長させることである。こ
の成長は大気圧または加圧下（例えば約５−１０ａｔ
ｍ）で、昇温（例えば約７００−９００℃、高温であれ
ば熱酸化過程が急速に行われる）し熱酸化を行う事によ
り行われる。米国特許第４，８５１，３７０号によれ
ば、酸素はＴＥＯＳ層２２．３と酸化物層２２．２の両
方を通過し、酸化物層２２．１を成長させる。この成長
ステップは堆積したＴＥＯＳ層２２．３をち密化する。
前記の成長、堆積酸化物層は互いにアラインメントの取
れていない構造欠陥を持ちストレスシンク、欠陥トラッ
プとして作用する界面を形成する。さらに、前記の成長
酸化物２２．１は高誘電性（例えば、漏れ電流、破壊強
度、および破壊充電量の点で）を持ち、ポリシリコンゲ
ートスタックと比較的ストレスとａｓｐｉｒｉｔｅのな
い界面を形成する。
堆積−成長プロセスにおける第一のステップは、図３に
示す、約７００−９００℃の温度で酸素雰囲気での酸化
物層２２．２の熱的成長ステップである。ここでは酸化
物の層２２．２を約３０−１５０オングストロームに成
長するのが適当である。図４に示すように、第二のステ
ップは酸素透過性ＴＥＯＳ層２２．３を、例えば約３０
−１５０オングストロームの厚みによく知られたＣＶＤ
法でテトラエチルオルトシリケートをソースとして使用
し（例えば約０．２−０．３ｔｏｒｒで約６００−６３
０℃で）堆積する事である。そのほかの酸素透過絶縁
体、例えばシリコンオキシナイトライドなども層２２．
３に使用できる。図５に示すように、第三のステップは
酸化物層２２．１をポリシリコンスタック２４と第一の
酸化物層２２．２の間で熱的に（例えば約３０−１００
オングストロームの厚みに）成長させることである。こ
の成長は大気圧または加圧下（例えば約５−１０ａｔ
ｍ）で、昇温（例えば約７００−９００℃、高温であれ
ば熱酸化過程が急速に行われる）し熱酸化を行う事によ
り行われる。米国特許第４，８５１，３７０号によれ
ば、酸素はＴＥＯＳ層２２．３と酸化物層２２．２の両
方を通過し、酸化物層２２．１を成長させる。この成長
ステップは堆積したＴＥＯＳ層２２．３をち密化する。
前記の成長、堆積酸化物層は互いにアラインメントの取
れていない構造欠陥を持ちストレスシンク、欠陥トラッ
プとして作用する界面を形成する。さらに、前記の成長
酸化物２２．１は高誘電性（例えば、漏れ電流、破壊強
度、および破壊充電量の点で）を持ち、ポリシリコンゲ
ートスタックと比較的ストレスとａｓｐｉｒｉｔｅのな
い界面を形成する。
【００１４】前記熱酸化物層２２．１と２２．２の厚み
並びに前記ち密化条件は図５に示す前記バーズビーク１
０’の大きさを調節するために簡単に調整することが出
来る。つまり、前記のバーズビークの大きさは酸化物層
２２．１と２２．２の成長に要する時間に関係する。本
発明では先行技術で用いられているものよりはるかに薄
い熱酸化物が使用される（図１０の酸化物層１１）た
め、ゲートスタック２４の熱酸化並びに基板３０の熱酸
化は前記の下部カット領域にそれほどくいこまない（従
って前記のバーズビークはより小さい）。
並びに前記ち密化条件は図５に示す前記バーズビーク１
０’の大きさを調節するために簡単に調整することが出
来る。つまり、前記のバーズビークの大きさは酸化物層
２２．１と２２．２の成長に要する時間に関係する。本
発明では先行技術で用いられているものよりはるかに薄
い熱酸化物が使用される（図１０の酸化物層１１）た
め、ゲートスタック２４の熱酸化並びに基板３０の熱酸
化は前記の下部カット領域にそれほどくいこまない（従
って前記のバーズビークはより小さい）。
【００１５】本発明の方法で実現された前記のより薄い
熱酸化物はいくつかそのほかにも有利な点をもたらす。
（１）前記のゲート端部の下に埋め込まれたソース／ド
レインの横方向の拡散が減少する、また（２）逆ショー
トチャンネル効果（ゲートの下の埋め込みチャンネルの
拡散に関係する）もまた減少する。後者に関しては、プ
ロシーディングズ・オヴ・ＩＥＤＭ、６３２−６５３頁
（１９８７年）のＭ．Ｏｒｌｏｗｓｋｉらの記述を参照
されたい。
熱酸化物はいくつかそのほかにも有利な点をもたらす。
（１）前記のゲート端部の下に埋め込まれたソース／ド
レインの横方向の拡散が減少する、また（２）逆ショー
トチャンネル効果（ゲートの下の埋め込みチャンネルの
拡散に関係する）もまた減少する。後者に関しては、プ
ロシーディングズ・オヴ・ＩＥＤＭ、６３２−６５３頁
（１９８７年）のＭ．Ｏｒｌｏｗｓｋｉらの記述を参照
されたい。
【００１６】上記に述べた複合酸化物ベース層２２．
１，２２．２，２２．３の形成後、図５に示すように、
オプショナルな耐エッチング性層２２．４を当該分野で
よく知られている技法によってＴＥＯＳ層上に堆積して
もよい。具体例としては、耐エッチング性層２２．４は
約２００−６００オングストロームの窒化珪素などの耐
湿式エッチング材からなる。ＧＬＤが問題になる場合、
耐エッチング性層２２．４は前記のベース層構造を、続
く湿式化学エッチング液（例えば洗浄過程で用いられる
ＨＦの様な）の攻撃から守り、それによってＧＬＤが露
出する可能性を減少させる。ＧＬＤの露出を防ぐこと
は、特に珪化物プロセスやサリサイドプロセスがコンタ
クトを作るのに用いられる場合、重要である。というの
も珪化物は窒化珪素ではなくＧＬＤ（通常シリコン粒
子）上に形成される傾向があるからである。したがっ
て、珪化物の欠乏が生じる確率は大きく減少すると予想
できる。さらに、前記窒化物層が前記のベース層構造を
覆い、前記ポリシリコンゲートスタックがさらに酸化さ
れることを実質的に防ぐので、前記バーズビーク１０’
がさらに成長することも抑制される。
１，２２．２，２２．３の形成後、図５に示すように、
オプショナルな耐エッチング性層２２．４を当該分野で
よく知られている技法によってＴＥＯＳ層上に堆積して
もよい。具体例としては、耐エッチング性層２２．４は
約２００−６００オングストロームの窒化珪素などの耐
湿式エッチング材からなる。ＧＬＤが問題になる場合、
耐エッチング性層２２．４は前記のベース層構造を、続
く湿式化学エッチング液（例えば洗浄過程で用いられる
ＨＦの様な）の攻撃から守り、それによってＧＬＤが露
出する可能性を減少させる。ＧＬＤの露出を防ぐこと
は、特に珪化物プロセスやサリサイドプロセスがコンタ
クトを作るのに用いられる場合、重要である。というの
も珪化物は窒化珪素ではなくＧＬＤ（通常シリコン粒
子）上に形成される傾向があるからである。したがっ
て、珪化物の欠乏が生じる確率は大きく減少すると予想
できる。さらに、前記窒化物層が前記のベース層構造を
覆い、前記ポリシリコンゲートスタックがさらに酸化さ
れることを実質的に防ぐので、前記バーズビーク１０’
がさらに成長することも抑制される。
【００１７】前記の窒化物層２２．４の使用にかかわら
ず、図６に示すように、オプショナルな共形誘電体層２
２．５（例えば約１５００−２０００オングストローム
のち密化ＴＥＯＳ）を前記のウエファー上に形成しても
よい。このウエファーはついで図７に示すように、よく
知られたプラズマエッチング技法を用いて異方的にエッ
チングされ、スペーサー２２隣接ゲートスタック２４を
規定する部分を除いた全ての層２２．２，２２．３，２
２．４および２２．５を除去する。四分円弧形の充填領
域２２．５’がこのエッチング過程で生じる。
ず、図６に示すように、オプショナルな共形誘電体層２
２．５（例えば約１５００−２０００オングストローム
のち密化ＴＥＯＳ）を前記のウエファー上に形成しても
よい。このウエファーはついで図７に示すように、よく
知られたプラズマエッチング技法を用いて異方的にエッ
チングされ、スペーサー２２隣接ゲートスタック２４を
規定する部分を除いた全ての層２２．２，２２．３，２
２．４および２２．５を除去する。四分円弧形の充填領
域２２．５’がこのエッチング過程で生じる。
【００１８】前記のスペーサが形成された後、比較的高
いエネルギーの不純物埋め込みと押し込みが図７に示す
ようなＬＤＤ ＭＯＳＦＥＴのより高いドープ領域２
８．２を形成する。具体例として、ｎ−チャンネル装置
では線量約２−８Ｅ１５のＡｓイオンが埋め込みに用い
られ、ｐ−チャンネル装置では線量約２−８Ｅ１５のＢ
Ｆ2をソースとしたＢの埋め込みが行われる。より濃く
ドープした領域２８．２は軽くドープした領域２８．１
よりもドープが深いのであるが、いくつかの装置ではそ
の逆も正しいことがあることに注意する。
いエネルギーの不純物埋め込みと押し込みが図７に示す
ようなＬＤＤ ＭＯＳＦＥＴのより高いドープ領域２
８．２を形成する。具体例として、ｎ−チャンネル装置
では線量約２−８Ｅ１５のＡｓイオンが埋め込みに用い
られ、ｐ−チャンネル装置では線量約２−８Ｅ１５のＢ
Ｆ2をソースとしたＢの埋め込みが行われる。より濃く
ドープした領域２８．２は軽くドープした領域２８．１
よりもドープが深いのであるが、いくつかの装置ではそ
の逆も正しいことがあることに注意する。
【００１９】ゲート、ソースおよびドレインに対して当
該分野でよく知られたメタライゼーション技法を用いて
コンタクト（図示せず）を形成する。
該分野でよく知られたメタライゼーション技法を用いて
コンタクト（図示せず）を形成する。
【００２０】図６の共形誘電体層２２．５の使用が望ま
しくない、または不可能であるような用途においては、
誘電体層２２．３の厚みは前記のベース層に望ましい
（例えば増加させた）厚みを与えるべく調節してもよ
い。この場合、前記の充填材領域が形成されないため、
前記のベース層そのものがスペーサ全体を形成すること
になる。図８にこのアプローチを示す；そこに示されて
いる前記の複合スペーサは図５に示されるタイプの構造
を異方エッチングすることにより生じるものである。当
該分野でよく知られている、これに続く珪化物またはサ
リサイドプロセスによって珪化物ソース／ドレインコン
タクト３１と珪化物ゲートコンタクト３２が作られる
が、窒化物部分２２．４上には珪化物が形成しないた
め、これらのコンタクトは互いに分離される。
しくない、または不可能であるような用途においては、
誘電体層２２．３の厚みは前記のベース層に望ましい
（例えば増加させた）厚みを与えるべく調節してもよ
い。この場合、前記の充填材領域が形成されないため、
前記のベース層そのものがスペーサ全体を形成すること
になる。図８にこのアプローチを示す；そこに示されて
いる前記の複合スペーサは図５に示されるタイプの構造
を異方エッチングすることにより生じるものである。当
該分野でよく知られている、これに続く珪化物またはサ
リサイドプロセスによって珪化物ソース／ドレインコン
タクト３１と珪化物ゲートコンタクト３２が作られる
が、窒化物部分２２．４上には珪化物が形成しないた
め、これらのコンタクトは互いに分離される。
【００２１】特に、窒化物キャップを用いた本発明の実
施例は、一つのトランジスタのゲートランナーの端と他
のトランジスタのドレインの一部が一つの窓によって露
出される「併合窓」コンタクト設計に応用することもで
きる。この場合、前記の窒化物は前記のランナーの端の
露出スペーサの下の層を前記の窓開けエッチングの際に
攻撃から守る役割を果たす。前記のスペーサを守り、前
記のコンタクトメタライゼーションが直接前記の浅い、
軽いドープ領域と接触することを防ぐのである。
施例は、一つのトランジスタのゲートランナーの端と他
のトランジスタのドレインの一部が一つの窓によって露
出される「併合窓」コンタクト設計に応用することもで
きる。この場合、前記の窒化物は前記のランナーの端の
露出スペーサの下の層を前記の窓開けエッチングの際に
攻撃から守る役割を果たす。前記のスペーサを守り、前
記のコンタクトメタライゼーションが直接前記の浅い、
軽いドープ領域と接触することを防ぐのである。
【００２２】
【発明の効果】以上に述べたように、本発明は側壁スペ
ーサのベース層が複合多層誘電体、好ましくは多層酸化
物から成る半導体装置または集積回路、およびその製法
であり、しきい電圧と直列抵抗のコントロールが向上
し、スペーサの湿式化学エッチングによる装置の不良や
性能の低下が回避される。
ーサのベース層が複合多層誘電体、好ましくは多層酸化
物から成る半導体装置または集積回路、およびその製法
であり、しきい電圧と直列抵抗のコントロールが向上
し、スペーサの湿式化学エッチングによる装置の不良や
性能の低下が回避される。
【図１】製造第一段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図２】製造第二段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図３】製造第三段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図４】製造第四段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図５】製造第五段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図６】製造第六段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図７】製造第七段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図８】製造第一段階でのｓａｌｉｃｉｄｅｄＭＯＳＦ
ＥＴの断面図である。
ＥＴの断面図である。
【図９】製造第二段階でのｓａｌｉｃｉｄｅｄＭＯＳＦ
ＥＴの断面図である。
ＥＴの断面図である。
【図１０】従来の半導体装置の断面図であり、ゲートス
タックの端部に形成されたマイクロバーズビーク１０が
示されている。
タックの端部に形成されたマイクロバーズビーク１０が
示されている。
１０ マイクロバーズビーク １０’ マイクロバーズビーク ２０ 半導体装置 ２２ スペーサ ２２．１ 第一の酸化物層 ２２．２ 第二の酸化物層 ２２．３ 酸素透過性誘電体層 ２２．４ 耐エッチング性層 ２２．５ 充填材領域 ２２．５’充填材領域 ２４ 構造特徴（ゲートスタック） ２４．１ ゲート誘電体 ２５ 酸化物層 ２６ フィールド酸化物領域 ２８．１ 低ドープ領域 ２８．２ 高ドープ領域 ３０ 基板 ３１ 珪化物ソース／ドレインコンタクト ３２ 珪化物ゲートコンタクト
フロントページの続き (72)発明者 ミン−リヤン チエン アメリカ合衆国 18106 ペンシルヴエニ ア アレンタウン、プロミス レーン 1545 (72)発明者 サイレシユ チテイペツデイー アメリカ合衆国 18052 ペンシルヴエニ ア ホワイトホール、アルタ ドライヴ− シー８ 1580 (72)発明者 テイホー クー アメリカ合衆国 18062 ペンシルヴエニ ア マツカンジー、ランターン コート 2517 (72)発明者 リチヤード アリン パウエル アメリカ合衆国 18092 ペンシルヴエニ ア ジオンズヴイル、ピー．オー．ボツク ス 10、アール．デイー．ナンバー ２ (72)発明者 プラデイツプ クマール ロイ アメリカ合衆国 18103 ペンシルヴエニ ア アレンタウン、リヴアーベンド ロー ド 2102
Claims (12)
- 【請求項１】 側壁を持つ構造特徴、 前記の側壁に隣接して形成されたスペーサ、からなる半
導体装置であり、 前記スペーサは、 第一の成長酸化物層、 前記の第一の酸化物層上におかれた酸素透過性誘電体
層、および前記の側壁と前記の第一酸化物層の間におか
れた第二の成長酸化物層からなる複合多層ベース層、を
含むことを特徴とする半導体装置。 - 【請求項２】 前記の誘電体層上に設けられた耐エッチ
ング性キャップ層をさらに含むことを特徴とする請求項
１の装置。 - 【請求項３】 前記のベース層がＬ字形であり、前記の
Ｌの脚の間に設けられたＴＥＯＳ充填材領域をさらに含
むことを特徴とする請求項１の装置。 - 【請求項４】 基板、 前記基板上に間隔をあけて設けられた一組のフィールド
酸化物領域、 ポリシリコンの側壁を持ち、前記基板上にゲート誘電体
を持つゲートスタック、前記の側壁のそれぞれに一つづ
つおかれる一組のスペーサ、 前記基板中に前記のフィールド酸化物領域と前記ゲート
スタックにはさまれて設けられるドープ領域、からなる
集積回路であり、 前記スペーサはそれぞれ第一の成長酸化物層、 前記の第一の酸化物層上に設けられる酸素透過性誘電体
層、および前記の側壁と前記の第一の成長酸化物層の間
に設けられる第二の成長酸化物層からなるベース層を含
むことを特徴とする集積回路。 - 【請求項５】 前記スペーサの一部が前記ゲート誘電体
の端にバーズビーク構造を形成するため、前記のスタッ
クの下を貫く傾向があり、前記第一および第二の成長酸
化物層の厚みがそれぞれ前記バーズビーク構造の大きさ
を調整するべく調節されていることを特徴とする請求項
４の回路。 - 【請求項６】 前記スペーサのそれぞれが前記第二の酸
化物層上に設けられる耐湿式エッチング性キャップ層を
さらに含むことを特徴とする請求項４または５の回路。 - 【請求項７】 ゲート誘電体を含みポリシリコン側壁を
持つゲートスタックを単結晶シリコン基板上に形成する
ステップと、 前記側壁の少なくとも一つと隣接するベース層を持つス
ペーサを形成するステップからなる集積回路の製造方法
であり、 前記のベース層形成ステップが前記側壁上に第一の酸化
物層を熱的に成長させるステップ、 前記の第一の酸化物層上に酸素透過性誘電体層を堆積す
るステップ、および酸素が前記の誘電体層と前記の第一
の酸化物層を透過するに十分な圧力と温度のもとで前記
の層を酸素雰囲気に露出することにより前記のゲートス
タックと前記の第一の酸化物層の間に第二の酸化物層を
熱的に成長させるステップを含むことを特徴とする集積
回路の製造方法。 - 【請求項８】 前記誘電体層をＴＥＯＳのＣＶＤ堆積に
よって堆積し、前記の第二の酸化物層を前記の誘電体層
をち密化するに十分な温度で成長させることを特徴とす
る請求項７の方法。 - 【請求項９】 前記熱的成長ステップが前記ゲート誘電
体の端部にバーズビーク構造を形成する傾向を持ち、こ
こで前記第一および第二の酸化物層の厚みが互いにバー
ズビーク構造の大きさを調整するべく調節されているこ
とを特徴とする請求項８の方法。 - 【請求項１０】 前記スペーサの形成ステップが前記第
二の酸化物層上に設けられる耐湿式エッチング性キャッ
プ層の形成ステップをさらに含むことを特徴とする請求
項７、８または９の方法。 - 【請求項１１】 前記スペーサ形成ステップが、四分円
弧形スペーサを形成し、前記スタックの上およびソース
およびドレインが形成されるべき領域の上の前記の層を
除去するために、前記の層を異方エッチングすることを
さらに含むことを特徴とする請求項１０の方法。 - 【請求項１２】 前記スタックと前記の領域の上に珪化
物層を形成することをさらに含むことを特徴とする請求
項１１の方法。
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