DE19920333A1 - Verfahren zur Herstellung einer Halbleitervorrichtung - Google Patents
Verfahren zur Herstellung einer HalbleitervorrichtungInfo
- Publication number
- DE19920333A1 DE19920333A1 DE19920333A DE19920333A DE19920333A1 DE 19920333 A1 DE19920333 A1 DE 19920333A1 DE 19920333 A DE19920333 A DE 19920333A DE 19920333 A DE19920333 A DE 19920333A DE 19920333 A1 DE19920333 A1 DE 19920333A1
- Authority
- DE
- Germany
- Prior art keywords
- layer
- spacer
- oxidizable material
- oxidation
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 3
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 15
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 230000003647 oxidation Effects 0.000 claims description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 230000006835 compression Effects 0.000 claims description 3
- 238000007906 compression Methods 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 238000000280 densification Methods 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 abstract description 4
- 238000011161 development Methods 0.000 description 4
- 230000018109 developmental process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007791 liquid phase Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000002730 additional effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000005056 compaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32105—Oxidation of silicon-containing layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Abstract
Die vorliegende Erfindung schafft ein Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten: DOLLAR A Bereitstellen eines Substrates (10); Aufbringen einer Schicht (50) aus oxidierbarem Material auf das Substrat (10); thermisches Aufoxidieren der Schicht (50) aus oxidierbarem Material; Vorsehen eines Spacers (70) über der Schicht (50) aus oxidierbarem Material; und thermisches Verdichten des Spacers (70). Der Spacer wird auf der Schicht (50) aus oxidierbarem Material vor dem Aufoxidieren aufgebracht, und das Aufoxidieren der Schicht (50) und das Verdichten des Spacers (70) werden in einem gemeinsamen Hochtemperaturschritt durchgeführt.
Description
Die vorliegende Erfindung betrifft ein Verfahren zur
Herstellung einer Halbleitervorrichtung mit den Schritten:
Bereitstellen eines Substrates, Aufbringen einer Schicht aus
oxidierbarem Material auf das Substrat, thermisches
Aufoxidieren der Schicht aus oxidierbarem Material, Vorsehen
einer abgeschiedenen Oxidschicht (im weiteren auch als Spacer
bezeichnet) über der Schicht aus oxidierbarem Material und
thermisches Verdichten der abgeschiedenen Oxidschicht.
Obwohl auf beliebige Halbleitervorrichtungen anwendbar,
werden die vorliegende Erfindung sowie die ihr
zugrundeliegende Problematik in bezug auf einen
Auswahltransistor für ein Halbleiterspeicherbauelement
erläutert.
Fig. 1 und 2 zeigen eine schematische Darstellung eines
Auswahltransistors für ein Halbleiterspeicherbauelement zur
Erläuterung eines üblichen Verfahrens.
In Fig. 1 und 2 bezeichnen 10 ein Halbleitersubstrat, 20 und
30 einen darin eingebrachten Source- bzw. Drainbereich, 40
ein natürliches Oxid, 50 eine strukturierte Polysili
ziumschicht als Gateanschluß, 60 einen aufoxidierten Bereich
des Polysiliziums und 70 einen TEOS-Spacer (TEOS =
Tetraethylorthosilikat).
Halbleitersubstrat soll dabei im allgemeinsten Sinne
verstanden werden, kann also beispielsweise ein
Wafersubstrat, eine Epischicht auf einem Wafer, eine Wanne in
einem Wafer usw. sein.
Üblicherweise ist der Prozeßablauf beim eingangs definierten
Verfahren folgendermaßen.
Es erfolgt eine Implantation des Source- bzw. Drainbereichs
20, 30.
Es erfolgt danach eine ganzflächige Abscheidung des
Polysiliziums 50 und dann eine Strukturierung des
Polysiliziums 50. Darauf wird in einem ersten
Hochtemperaturprozeß das Polysilizium 50 aufoxidiert und
dabei der Bereich 60 gebildet. Dies geschieht durch eine
Trockene Oxidation mit O2 bei 900°C mit einer Dicke von 25
nm in einem geeigneten Oxidationsofen.
Gleichzeitig werden durch die hohe Temperatur die
implantierten Ionen des Source- bzw. Drainbereichs 20, 30
eingetrieben. Dadurch wird beim späteren Spacerätzen ein
Herausätzen des Source- bzw. Drainbereichs 20, 30 verhindert.
Danach findet eine LPCVD-Abscheidung (LPCVD = chemische
Flüssigphasen-Dampfabscheidung) des Spacers mit TEOS
(Si(C2H5O)4) bei 670°C mit einer Dicke von 200 nm in einem
geeigneten Rohrofen statt. Diese Spacer dienen zur
Verbreiterung der Implantationsmaske für eine spätere
Implantation. Zusätzlich erreicht man eine Entschärfung der
Topographie.
Es folgt ein Hochtemperaturprozeß mit N2 bei 900°C im
Oxidationsofen zum Verdichten des Spacers 70. Dadurch wird
das (z. B. durch LPCVD abgeschiedene) Oxid stabiler und
stärker. Die Oxidschicht schrumpft dabei um etwa 10%. Ein
zusätzlicher Effekt dieses Verdichtens besteht in der
Erniedrigung der Ätzrate beim folgenden Spacer-Ätzschritt.
Die der vorliegenden Erfindung zugrundeliegende Problematik
besteht allgemein darin, daß mehrere Hochtemperaturschritte
in verschiedenen Öfen notwendig sind.
Daher ist es Aufgabe der vorliegenden Erfindung, das eingangs
definierte Verfahren zu vereinfachen.
Erfindungsgemäß wird diese Aufgabe durch das in Anspruch 1
angegebene Verfahren gelöst.
Das erfindungsgemäße Verfahren weist gegenüber den bekannten
Lösungsansätzen den Vorteil auf, daß ein einziger
Prozeßschritt zwei Aufgaben erfüllt und damit ein Schritt des
üblichen Verfahrens entfallen kann. Die erste Aufgabe ist die
thermische Oxidation und die zweite das Verdichten, Tempern,
Eintreiben etc.
Die der vorliegenden Erfindung zugrundeliegende Idee besteht
darin, daß der Spacer auf der Schicht aus oxidierbarem
Material vor dem Aufoxidieren aufgebracht wird und das
Aufoxidieren der Schicht und das Verdichten des Spacers in
einem gemeinsamen Hochtemperaturschritt durchgeführt werden.
In den Unteransprüchen finden sich vorteilhafte
Weiterbildungen und Verbesserungen des in Anspruch 1
angegebenen Verfahrens.
Gemäß einer bevorzugten Weiterbildung weist die Schicht aus
oxidierbarem Material Polysilizium auf.
Gemäß einer weiteren bevorzugten Weiterbildung wird der
Spacer durch LPCVD mit TEOS bei 670°C aufgebracht (es sind
auch APCVD-Oxid bzw. andere Temperaturen möglich). Dieses
CVD-Oxid ist für den Sauerstoff zur Oxidation besonders gut
durchlässig. Das gewünschte thermische Oxid wächst mit ganz
normaler Dicke auf der oxidierbaren Schicht unter dem Spacer.
Gemäß einer weiteren bevorzugten Weiterbildung werden das
Aufoxidieren der Schicht und das Verdichten des Spacers im
gemeinsamen Hochtemperaturschritt bei ca. 900°C und
entsprechender Sauerstoffzufuhr durchgeführt. Es sind
natürlich auch andere Temperaturen möglich.
Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen
dargestellt und in der nachfolgenden Beschreibung näher
erläutert.
Es zeigen:
Fig. 1 eine schematische Darstellung eines
Auswahltransistors für ein
Halbleiterspeicherbauelement zur Erläuterung eines
üblichen Verfahrens;
Fig. 2 eine schematische Darstellung eines
Auswahltransistors für ein
Halbleiterspeicherbauelement zur Erläuterung des
üblichen Verfahrens; und
Fig. 3 eine schematische Darstellung eines
Auswahltransistors für ein
Halbleiterspeicherbauelement zur Erläuterung einer
Ausführungsform des erfindungsgemäßen Verfahrens.
In den Figuren bezeichnen gleiche Bezugszeichen gleich oder
funktionsgleiche Elemente.
Fig. 3 ist eine schematische Darstellung eines
Auswahltransistors für ein Halbleiterspeicherbauelement zur
Erläuterung einer Ausführungsform des erfindungsgemäßen
Verfahrens.
Wie beim üblichen Verfahren erfolgt zunächst eine
Implantation des Source- bzw. Drainbereichs 20, 30.
Dann erfolgt eine ganzflächige Abscheidung des Polysiliziums
50 und dann eine Strukturierung des Polysiliziums 50.
Darauf wird das Polysilizium 50 jedoch nicht, wie üblich,
aufoxidiert, sondern über dem natürlichen Oxid 40 direkt der
Spacer 70 vor dem Aufoxidieren aufgebracht, nämlich durch
eine LPCVD-Abscheidung (LPCVD = chemische Flüssigphasen-
Dampfabscheidung, low pressure chemical vapour deposition)
des Spacers mit TEOS (Si(C2H5O)4) bei 670°C mit einer Dicke
von 200 nm in einem geeigneten Rohrofen.
Es folgt ein Hochtemperaturprozeß mit O2 bei 900°C im
Oxidationsofen zum Aufoxidieren der Schicht 50 aus
Polysilizium und zum Verdichten des Spacers 70 in einem
gemeinsamen Hochtemperaturschritt. Gleichzeitig werden bei
diesem Beispiel durch die hohe Temperatur die implantierten
Ionen des Source- bzw. Drainbereichs 20, 30 eingetrieben.
Dadurch wird beim späteren Spacerätzen ein Herausätzen des
Source- bzw. Drainbereichs 20, 30 verhindert.
Dies führt zur in Fig. 2 gezeigten bekannten Struktur. Die
entscheidende Vereinfachung liegt im Wegfall eines
Hochtemperaturschrittes.
Obwohl die vorliegende Erfindung vorstehend anhand
bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie
darauf nicht beschränkt, sondern auf vielfältige Art und
Weise modifizierbar.
Insbesondere ist die Erfindung nicht auf Polysilizium als
oxidierbare Schicht begrenzt. Weiterhin ist der illustrierte
Auswahltransistor für ein Halbleiterspeicherbauelement nur
ein Beispiel von vielen für eine Halbleitervorrichtung, die
sich das erfindungsgemäße Verfahren zunutzemachen kann.
10
Halbleitersubstrat
20
Sourcebereich
30
Drainbereich
40
natürliches Oxid
50
oxidierbares Material
60
aufoxidierter Bereich
70
Spacer
Claims (4)
1. Verfahren zur Herstellung einer Halbleitervorrichtung
mit den Schritten:
Bereitstellen eines Substrates (10);
Aufbringen einer Schicht (50) aus oxidierbarem Material auf das Substrat (10);
thermisches Aufoxidieren der Schicht (50) aus oxidierbarem Material;
Vorsehen einer Schicht aus vorzugsweise mittels CVD abgeschiedenem Oxid (70) über der Schicht (50) aus oxidierbarem Material; und
thermisches Verdichten des Spacers (70), dadurch gekennzeichnet, daß
die Schicht (70) auf der Schicht (50) aus oxidierbarem Material vor dem Aufoxidieren aufgebracht wird; und
das Aufoxidieren der Schicht (50) und das Verdichten der Schicht (70) in einem gemeinsamen Hochtemperaturschritt durchgeführt werden.
Bereitstellen eines Substrates (10);
Aufbringen einer Schicht (50) aus oxidierbarem Material auf das Substrat (10);
thermisches Aufoxidieren der Schicht (50) aus oxidierbarem Material;
Vorsehen einer Schicht aus vorzugsweise mittels CVD abgeschiedenem Oxid (70) über der Schicht (50) aus oxidierbarem Material; und
thermisches Verdichten des Spacers (70), dadurch gekennzeichnet, daß
die Schicht (70) auf der Schicht (50) aus oxidierbarem Material vor dem Aufoxidieren aufgebracht wird; und
das Aufoxidieren der Schicht (50) und das Verdichten der Schicht (70) in einem gemeinsamen Hochtemperaturschritt durchgeführt werden.
2. Verfahren nach Anspruch 1, dadurch
gekennzeichnet, daß die Schicht (50) aus
oxidierbarem Material Polysilizium aufweist.
3. Verfahren nach Anspruch 2, dadurch
gekennzeichnet, daß der Spacer (70) durch
LVCVD mit TEOS bei ca. 670°C aufgebracht wird.
4. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß das
Aufoxidieren der Schicht (50) und das Verdichten des Spacers
(70) im gemeinsamen Hochtemperaturschritt bei ca. 900°C und
entsprechender Sauerstoffzufuhr durchgeführt werden.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19920333A DE19920333A1 (de) | 1999-05-03 | 1999-05-03 | Verfahren zur Herstellung einer Halbleitervorrichtung |
PCT/DE2000/001067 WO2000067297A2 (de) | 1999-05-03 | 2000-04-06 | Verfahren zur herstellung einer halbleitervorrichtung |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19920333A DE19920333A1 (de) | 1999-05-03 | 1999-05-03 | Verfahren zur Herstellung einer Halbleitervorrichtung |
Publications (1)
Publication Number | Publication Date |
---|---|
DE19920333A1 true DE19920333A1 (de) | 2000-11-16 |
Family
ID=7906831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19920333A Ceased DE19920333A1 (de) | 1999-05-03 | 1999-05-03 | Verfahren zur Herstellung einer Halbleitervorrichtung |
Country Status (2)
Country | Link |
---|---|
DE (1) | DE19920333A1 (de) |
WO (1) | WO2000067297A2 (de) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4729006A (en) * | 1986-03-17 | 1988-03-01 | International Business Machines Corporation | Sidewall spacers for CMOS circuit stress relief/isolation and method for making |
US5045486A (en) * | 1990-06-26 | 1991-09-03 | At&T Bell Laboratories | Transistor fabrication method |
US5561073A (en) * | 1992-03-13 | 1996-10-01 | Jerome; Rick C. | Method of fabricating an isolation trench for analog bipolar devices in harsh environments |
US5786262A (en) * | 1997-04-09 | 1998-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-planarized gapfilling for shallow trench isolation |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4851370A (en) * | 1987-12-28 | 1989-07-25 | American Telephone And Telegraph Company, At&T Bell Laboratories | Fabricating a semiconductor device with low defect density oxide |
EP0482829A1 (de) * | 1990-10-26 | 1992-04-29 | AT&T Corp. | Verfahren zur Herstellung eines compositen Oxyds auf einem hoch dotierten Bereich |
TW203148B (de) * | 1991-03-27 | 1993-04-01 | American Telephone & Telegraph |
-
1999
- 1999-05-03 DE DE19920333A patent/DE19920333A1/de not_active Ceased
-
2000
- 2000-04-06 WO PCT/DE2000/001067 patent/WO2000067297A2/de active Application Filing
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4729006A (en) * | 1986-03-17 | 1988-03-01 | International Business Machines Corporation | Sidewall spacers for CMOS circuit stress relief/isolation and method for making |
US5045486A (en) * | 1990-06-26 | 1991-09-03 | At&T Bell Laboratories | Transistor fabrication method |
US5561073A (en) * | 1992-03-13 | 1996-10-01 | Jerome; Rick C. | Method of fabricating an isolation trench for analog bipolar devices in harsh environments |
US5786262A (en) * | 1997-04-09 | 1998-07-28 | Taiwan Semiconductor Manufacturing Co., Ltd. | Self-planarized gapfilling for shallow trench isolation |
Non-Patent Citations (1)
Title |
---|
JP 9-172061 A. In: Patent Abstracts of Japan * |
Also Published As
Publication number | Publication date |
---|---|
WO2000067297A3 (de) | 2001-07-19 |
WO2000067297A2 (de) | 2000-11-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE3628488C2 (de) | Verfahren zur Herstellung von Isolationsstrukturen in MOS-Bauelementen | |
DE3334624C2 (de) | ||
DE2539073B2 (de) | Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung | |
EP0645808A1 (de) | Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat | |
WO1997004319A1 (de) | Verfahren zur herstellung von beschleunigungssensoren | |
DE19929239A1 (de) | Verfahren zur Herstellung von Halbleitern | |
DE3024084A1 (de) | Verfahren zur herstellung von halbleiterbauelementen | |
DE10219123A1 (de) | Verfahren zur Strukturierung keramischer Schichten | |
DE60126207T2 (de) | Halbleitervorrichtung und verfahren zu deren herstellung | |
DE19856082C1 (de) | Verfahren zum Strukturieren einer metallhaltigen Schicht | |
DE2450230A1 (de) | Verfahren zur herstellung von feldeffekttransistoren | |
DE2111633A1 (de) | Verfahren zur Herstellung eines Oberflaechen-Feldeffekt-Transistors | |
EP1869711A2 (de) | Herstellung von vdmos-transistoren mit optimierter gatekontaktierung | |
DE102005037566A1 (de) | Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur | |
DE2703618A1 (de) | Verfahren zur herstellung einer integrierten halbleiterschaltung | |
DE3540452A1 (de) | Verfahren zur herstellung eines duennschichttransistors | |
DE2430859C3 (de) | Verfahren zum Herstellen einer oxydierten, bordotierten Siliciumschicht auf einem Substrat | |
DE19920333A1 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung | |
DE102006053930B4 (de) | Herstellungsverfahren für eine Transistor-Gatestruktur | |
DE19823742B4 (de) | Verfahren zum Bilden eines Isolationsbereichs in einem Halbleitersubstrat | |
EP0003733B1 (de) | Verfahren zur Erzeugung abgestufter Fenster in Materialschichten aus Isolations- bzw. Elektrodenmaterial für die Herstellung einer integrierten Halbleiterschaltung und nach diesem Verfahren hergestellter MIS-Feldeffekttransistor mit kurzer Kanallänge | |
DE102004040943B4 (de) | Verfahren zur selektiven Abscheidung einer Schicht mittels eines ALD-Verfahrens | |
DE19958905C1 (de) | Verfahren zur Herstellung einer Struktur in einem Substrat mittels einer Hartmaske | |
DE19602767A1 (de) | Monokristalliner Silizium-Wafer und Verfahren zum thermischen Oxidieren einer Oberflächen desselben | |
WO1998003992A1 (de) | Verfahren zum auffüllen von gräben in einem substrat |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8131 | Rejection |