DE60126207T2 - Halbleitervorrichtung und verfahren zu deren herstellung - Google Patents
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Description
- Die vorliegende Erfindung bezieht sich auf eine Halbleiteranordnung mit einem Substrat, welches Silicium enthält, wobei eine Schicht auf diesem mindestens ein organisches Material aufweist und in der Schicht ein Durchgang zu dem Substrat mit quer zu der Schicht vorgesehenen Wänden vorhanden ist, während eine Metallschicht auf zumindest dem Teil des Substrats angeordnet ist, welcher an den Durchgang angrenzt, wobei das organische Material, welches die Wände des Durchgangs bildet, mit einer Oxidbeschichtung versehen und ein Metall in dem Durchgang vorgesehen ist.
- Die vorliegende Erfindung bezieht sich ebenfalls auf ein Verfahren zur Herstellung einer Halbleiteranordnung, wonach:
- – eine Metallschicht auf einem Substrat, welches Silicium enthält, vorgesehen wird,
- – eine Schicht, welche mindestens ein organisches Material enthält, auf der Metallschicht vorgesehen wird,
- – ein Durchgang in der Schicht aus organischem Material gebildet wird,
- – eine Oxidbeschichtung unter Anwendung eines CVD-Verfahrens auf dem organischen Material aufgebracht wird, welches die Wände des Durchgangs bildet, die sich quer zu dem Substrat befinden, und
- – der Durchgang in dem organischen Material mit einem Metall gefüllt wird.
- Eine Anordnung dieser Art ist aus JP-A-10 284 600 bekannt. Bei der bekannten Anordnung ist auf einem Substrat eine Schicht aus organischem Material angeordnet, in welcher durch das so genannte Dual-Damascene-Verfahren eine Kontaktöffnung und ein Verbindungsgraben („Dual-Damascene"-Struktur) vorgesehen wurden, die mit einem leitfähigen Verbindungsmaterial, wie z.B. Al oder Cu, gefüllt sind. Auf den Wänden aus organischem Material, sowohl von der Kontaktöffnung als auch dem Verbindungsgraben, ist eine anorganische Schutzschicht vorgesehen. Das Material, aus dem die Schutzschicht besteht, ist zum Beispiel SiO2. Diese Schicht ist erforderlich, um zu verhindern, dass das Metall während der Abscheidung in die Damascene-Struktur (Metallisierung) eindringt und das organische Material beschädigt.
- Es hat sich gezeigt, dass, zum Beispiel bei der Verwendung einer mit Cu gefüllten Damascene-Struktur, dieses Cu im Laufe der Zeit in das organische Material diffundiert. Wenn Al als das Verbindungsmaterial verwendet wird, entsteht das Problem, dass Al mit der Schutzschicht reagiert, so dass es nicht sehr gut möglich ist, eine gleichmäßige Füllung des Verbindungsgrabens und der Kontaktöffnung vorzusehen.
- Der Erfindung liegt als Aufgabe zugrunde, eine Anordnung der eingangs beschriebenen Art vorzusehen, wobei eine verbesserte Barriere zwischen dem organischen Material und dem Verbindungsmaterial vorhanden ist, während gleichzeitig das organische Material während der verschiedenen Verfahrensschritte geschützt ist.
- Zur Lösung dieser Aufgabe ist die erfindungsgemäße Anordnung dadurch gekennzeichnet, dass eine Metallbeschichtung, welche Ti oder Ta enthält, zwischen der Oxidbeschichtung und dem in dem Durchgang vorhandenen Metall vorgesehen ist.
- Die Metallbeschichtung, welche Ti oder Ta enthält, verhindert, dass das leitende Verbindungsmaterial, mit dem die Damascene-Struktur gefüllt ist, in das organische Material diffundiert. Bei einer Cu-Metallisierung stellt eine Ta-Beschichtung, welche als eine Barriere dient, insbesondere auch eine gute Adhäsion des Cu in der Damascene-Struktur sicher. Wenn Al als das Verbindungsmaterial verwendet wird, stellt die Metallbeschichtung sicher, dass die Damascene-Struktur gleichmäßig mit Al gefüllt werden kann, ohne dass nachteilige Reaktionen an den Wänden der Kontaktöffnung und dem Verbindungsgraben auftreten.
- Es sei erwähnt, dass die Anordnung einer Ti oder Ta enthaltenden Metallbeschichtung auf den Wänden der Kontaktöffnung und des Verbindungsgrabens an sich aus US-A-5 904 565 bekannt ist. Es ist jedoch die Aufgabe des in diesem Dokument beschriebenen Verfahrens, eine optimierte Stromleitung zwischen dem Cu und einer darunter liegenden Metallfläche zu erreichen. Eine organische Schicht, welche zu schützen ist, steht außer Diskussion. Die Kombination aus einer leitfähigen Barriere mit einer Oxidbeschichtung ist nicht offenbart und wird auch nicht vorgeschlagen.
- Ein zusätzlicher Vorteil ist, dass bei der Anordnung gemäß der vorliegenden Erfindung keine Verunreinigung der Ti oder Ta enthaltenden Metallbeschichtung erfolgt. Wenn diese Beschichtung unmittelbar auf das organische Material aufgebracht wird, findet eine Reaktion statt, und die Metallbeschichtung wird durch das organische Material verunreinigt, mit dem Ergebnis, dass sie einen höheren Widerstand aufweist. Durch das Aufbringen einer Oxidbeschichtung zwischen der Metallbeschichtung und dem organischen Mate rial wird dieses Problem gelöst. Die Oxidbeschichtung sieht für das organische Material bei Reinigen der Kontaktfläche mit dem darunter liegenden Metall unter Anwendung einer Sputterätzbehandlung ebenfalls einen guten Schutz vor. Diese Sputterätzbehandlung wird ausgeführt, bevor die Ti oder Ta enthaltende Metallbeschichtung vorgesehen wird.
- Das Verfahren gemäß der vorliegenden Erfindung ist dadurch gekennzeichnet, dass die Oxidbeschichtung unter Anwendung eines CVD-Verfahrens bei tiefen Temperaturen vorgesehen wird, und dass eine Ti oder Ta enthaltende Metallbeschichtung auf der Oxidbeschichtung vorgesehen wird, nachdem diese Oxidbeschichtung aufgebracht wurde.
- In JP-A-10 284 600 wird die Oxidbeschichtung durch Plasma-CVD (chemische Aufdampfung, welche Fachkundigen bekannt ist) vorgesehen. Die Anwendung eines CVD-Verfahrens bei tiefen Temperaturen macht es jedoch möglich, sicherzustellen, dass die Dicke der Oxidbeschichtung an sämtlichen Stellen gleich ist. Dieses ist bei Anwendung von Plasma-CVD nicht möglich.
- Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
-
1 – ein Ausführungsbeispiel der Anordnung in der Phase, in der eine Struktur vorgesehen wurde, im Querschnitt; -
2 – das Ausführungsbeispiel, nachdem in der Struktur von1 eine Oxidbeschichtung vorgesehen wurde; -
3 – das Ausführungsbeispiel nach Entfernen der Oxidbeschichtung von den horizontalen Oberflächen; -
4 – das Ausführungsbeispiel, nachdem das Metallisierungsverfahren abgeschlossen wurde; sowie -
5 – ein weiteres Ausführungsbeispiel, nachdem das Metallisierungsverfahren abgeschlossen wurde. - Die Anordnung von
1 weist ein Si-Substrat1 mit einer auf diesem vorgesehenen, ersten Schicht2 aus organischem Material auf. Auf der ersten Schicht2 aus organischem Material befindet sich eine erste Oxidisolationsschicht3 mit einer auf dieser angeordneten, zweiten Schicht4 aus organischem Material. Auf der Oberseite dieser zweiten Schicht4 aus organischem Material ist eine zweite Oxidisolationsschicht5 vorgesehen. In der zweiten Oxidschicht5 und der zweiten Schicht4 aus organischem Material ist ein Durchgang6 mit quer zu der Schicht vorgesehenen Wänden7 so ausgebildet, dass er sich bis zu der ersten Oxidschicht3 erstreckt. In der ersten Oxidschicht3 und der ersten Schicht2 aus organischem Material ist weiterhin ein Durchgang8 mit quer zu der Schicht verlaufenden Wänden9 so ausgebildet, dass er das darunter liegende Substrat1 erreicht. Es ist eine Metallschicht11 in Angrenzung an den Boden10 des Durchgangs8 in der ersten Oxidschicht3 und der ersten Schicht2 aus organischem Material vorgesehen. Die auf diese Weise vorgesehene Struktur ist als „Dual-Damascene"-Struktur bekannt. Das Vorhandensein dieser Struktur macht es möglich, zwei Metallschichten, welche in einem IC übereinander liegen, durch eine direkte Metallverbindung ohne dazwischen angeordnete Barriereschichten untereinander zu verbinden. Der Durchgang6 bildet einen Verbindungsgraben und der Durchgang8 eine Kontaktöffnung, welche einen Kontakt zu dem darunter liegenden Metall11 ermöglicht. -
2 zeigt die nächste Phase in dem Verfahren, in welchem eine Oxidbeschichtung12 auf der gesamten Struktur isotrop aufgebracht wird. Die Oxidbeschichtung wird durch ein CVD-Verfahren bei tiefen Temperaturen vorgesehen. Verbindungen, welche sich dafür besonders eignen, sind Bi-tert-butylaminosilan, bekannt unter dem Handelsnamen Bitbas®: sowie Dimethylchlorsilan: - Das CVD-Verfahren bei tiefen Temperaturen kann bei Temperaturen ≤ 450°C bei ausreichend hohem Druck ausgeführt werden. Das Verfahren ist dann ein langsames Verfahren, so dass eine gleichmäßig dünne Beschichtung
12 vorgesehen wird. Die Dicke der Beschichtung12 ist vorzugsweise geringer als 10 nm, wobei ein typischer Wert bei 5 nm liegt. - In
3 wurde die Oxidbeschichtung12 durch eine anisotrope Ätzbehandlung, welche an sich bekannt ist, entfernt, so dass diese lediglich noch auf den Seitenwänden7 und9 vorhanden ist. Die frei zugänglichen Wände9 und7 der ersten und der zweiten Schicht2 und4 aus organischem Material sind somit jeweils durch die Oxidbeschichtung12 vollständig bedeckt. -
4 zeigt die Anordnung in der Phase, in welcher die Metallisierung abgeschlossen wurde. Nach Aufbringen und Ätzen der Oxidbeschichtung12 wurde die Kontaktfläche mit ihrer Metallschicht11 (dem Boden10 von Durchgang8 ) in einer Sputterätzbehandlung gereinigt. Sodann wird eine Ti oder Ta enthaltende Metallbeschichtung13 über der gesamten Struktur vorgesehen und anschließend anisotrop weggeätzt, so dass nur noch auf der Oxidbeschichtung12 auf den Seitenwänden9 und7 der ersten und zweiten Schicht2 und4 aus organischem Material jeweils eine Metallbeschichtung13 verbleibt. Schließlich wird die Struktur mit einem leitenden Verbindungsmaterial14 , wie z.B. Cu oder Al, auf bekannte Weise gefüllt. -
5 zeigt ein weiteres Ausführungsbeispiel der Anordnung, bei welcher eine Metallbeschichtung13 anisotrop weggeätzt wurde und infolgedessen nur noch auf den Oberflächen10 und15 , die sich im Wesentlichen parallel zu den Schichten2 und4 aus organischem Material befinden, vorhanden ist. Diese Oberflächen10 und15 sind in den Durchgängen6 und8 vorgesehen. Dieses Ausführungsbeispiel wird vorzugsweise bei Cu-Metallisierung angewandt. Die Beschichtung13 , welche vorzugsweise aus Ta besteht, wirkt dann als eine Barriere zwischen dem Verbindungsmaterial14 (Cu) und dem organischen Material2 ,4 . - Das Verfahren gemäß der vorliegenden Erfindung ist nicht nur auf das oben erörterte Ausführungsbeispiel anwendbar. Das erfindungsgemäße Verfahren kann unter anderem bei einer so genannten Single-Damascene-Struktur angewandt werden, welche die gleiche wie die Struktur von
1 , jedoch ohne eine zweite Schicht4 aus organischem Material und eine zweite Oxidisolationsschicht5 , ist. Die dazwischen angeordneten Oxidisolationsschichten3 und5 sind für die Erfindung nicht wesentlich. Das Substrat1 , auf welchem die Metallschicht11 vorgesehen ist, kann ebenfalls darunter liegende Metallisierungsstrukturen aufweisen. In dem oben erörterten Ausführungsbeispiel enthält das Substrat (1 ) Silicium, kann jedoch ebenfalls ein anderes geeignetes Halbleitermaterial, wie z.B. GaAs, enthalten. Das Substrat (1 ) kann ebenfalls durch eine, auf der Oberseite eines Trägers aus Isolationsmaterial vorgesehene Halbleiterschicht gebildet werden.
Claims (7)
- Halbleiteranordnung mit einem Substrat (
1 ), wobei eine Schicht (2 ,4 ) auf diesem mindestens ein organisches Material aufweist und in der Schicht (2 ,4 ) ein Durchgang (6 ,8 ) zu dem Substrat (1 ) mit quer zu der Schicht (2 ,4 ) vorgesehenen Wänden (7 ,9 ) vorhanden ist, während eine Metallschicht (11 ) auf zumindest dem Teil des Substrats (1 ) angeordnet ist, welcher an den Durchgang (6 ,8 ) angrenzt, wobei das organische Material, welches die Wände (7 ,9 ) des Durchgangs (6 ,8 ) bildet, mit einer Oxidbeschichtung (12 ) versehen und ein Metall (14 ) in dem Durchgang (6 ,8 ) vorgesehen ist, dadurch gekennzeichnet, dass eine Metallbeschichtung (13 ), welche Ti oder Ta enthält, zwischen der Oxidbeschichtung (12 ) und dem in dem Durchgang (6 ,8 ) vorhandenen Metall (14 ) vorgesehen ist. - Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, dass das Substrat (
1 ) Silicium enthält. - Halbleiteranordnung nach Anspruch 1 oder 2, wobei die Metallbeschichtung (
13 ) ebenfalls auf den sich innerhalb des Durchgangs (6 ,8 ) befindlichen Oberflächen (10 ,15 ), welche im Wesentlichen parallel zu der Schicht (2 ,4 ) vorgesehen sind, vorhanden ist. - Verfahren zur Herstellung einer Halbleiteranordnung, wonach – eine Metallschicht (
11 ) auf einem Substrat (1 ) vorgesehen wird, – eine Schicht (2 ,4 ), welche mindestens ein organisches Material enthält, auf der Metallschicht (11 ) vorgesehen wird, – ein Durchgang (6 ,8 ) in der Schicht (2 ,4 ) aus organischem Material gebildet wird, – eine Oxidbeschichtung (12 ) unter Anwendung eines CVD-Verfahrens auf dem organischen Material aufgebracht wird, welches die Wände (7 ,9 ) des Durchgangs (6 ,8 ) bildet, die sich quer zu der Schicht (2 ,4 ) befinden, und – der Durchgang (6 ,8 ) in dem organischen Material (2 ,4 ) mit einem Metall (14 ) gefüllt wird, dadurch gekennzeichnet, dass die Oxidbeschichtung (12 ) unter Anwendung eines CVD-Verfahrens bei tiefen Temperaturen vorgesehen wird, und dass eine Ti oder Ta enthaltende Metallbeschichtung (13 ) auf der Oxidbeschichtung (12 ) vorgesehen wird, nachdem diese Oxidbeschichtung (12 ) aufgebracht wurde. - Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass ein Substrat (
1 ) verwendet wird, welches Silicium enthält. - Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass das CVD-Verfahren bei tiefen Temperaturen mit Bi-tert-butylaminosilan oder Dimethylchlorsilan ausgeführt wird.
- Verfahren nach Anspruch 4 oder 5, wobei die Ti oder Ta enthaltende Metallbeschichtung (
13 ) ebenfalls auf den sich innerhalb des Durchgangs (6 ,8 ) befindlichen Oberflächen (10 ,15 ), welche im Wesentlichen parallel zu der Schicht (2 ,4 ) angeordnet sind, vorgesehen ist.
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US6703710B1 (en) | 2002-08-15 | 2004-03-09 | National Semiconductor Corporation | Dual damascene metal trace with reduced RF impedance resulting from the skin effect |
US20040222527A1 (en) * | 2003-05-06 | 2004-11-11 | Dostalik William W. | Dual damascene pattern liner |
CN100483632C (zh) | 2003-10-28 | 2009-04-29 | 株式会社半导体能源研究所 | 用于制造半导体器件的方法 |
JP2005167081A (ja) | 2003-12-04 | 2005-06-23 | Renesas Technology Corp | 半導体装置およびその製造方法 |
US7341935B2 (en) * | 2004-06-25 | 2008-03-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Alternative interconnect structure for semiconductor devices |
TWI462179B (zh) * | 2006-09-28 | 2014-11-21 | Tokyo Electron Ltd | 用以形成氧化矽膜之成膜方法與裝置 |
US8298628B2 (en) | 2008-06-02 | 2012-10-30 | Air Products And Chemicals, Inc. | Low temperature deposition of silicon-containing films |
KR101444707B1 (ko) * | 2008-06-03 | 2014-09-26 | 에어 프로덕츠 앤드 케미칼스, 인코오포레이티드 | 실리콘 함유 막의 저온 증착 |
CN102376633A (zh) * | 2010-08-26 | 2012-03-14 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
US10930548B2 (en) * | 2019-01-17 | 2021-02-23 | Micron Technology, Inc. | Methods of forming an apparatus for making semiconductor dieves |
US20230066891A1 (en) * | 2021-08-30 | 2023-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure having verticle conductive graphene and method for forming the same |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4962414A (en) * | 1988-02-11 | 1990-10-09 | Sgs-Thomson Microelectronics, Inc. | Method for forming a contact VIA |
JPH10284600A (ja) | 1997-03-31 | 1998-10-23 | Sony Corp | 半導体装置及びその製造方法 |
US5985762A (en) * | 1997-05-19 | 1999-11-16 | International Business Machines Corporation | Method of forming a self-aligned copper diffusion barrier in vias |
US5904565A (en) | 1997-07-17 | 1999-05-18 | Sharp Microelectronics Technology, Inc. | Low resistance contact between integrated circuit metal levels and method for same |
US6025264A (en) * | 1998-02-09 | 2000-02-15 | United Microelectronics Corp. | Fabricating method of a barrier layer |
US6245662B1 (en) * | 1998-07-23 | 2001-06-12 | Applied Materials, Inc. | Method of producing an interconnect structure for an integrated circuit |
KR100749970B1 (ko) * | 2000-03-20 | 2007-08-16 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 반도체 디바이스 및 그 제조 방법 |
TW486801B (en) * | 2000-04-07 | 2002-05-11 | Taiwan Semiconductor Mfg | Method of fabricating dual damascene structure |
-
2001
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