JP2003528467A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2003528467A
JP2003528467A JP2001569882A JP2001569882A JP2003528467A JP 2003528467 A JP2003528467 A JP 2003528467A JP 2001569882 A JP2001569882 A JP 2001569882A JP 2001569882 A JP2001569882 A JP 2001569882A JP 2003528467 A JP2003528467 A JP 2003528467A
Authority
JP
Japan
Prior art keywords
organic material
metal
layer
liner
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001569882A
Other languages
English (en)
Inventor
ペトルス、エム．マイアー
コルネリス、エイ．エイチ．エイ．ムトシールス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=8171227&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP2003528467(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of JP2003528467A publication Critical patent/JP2003528467A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)
  • Die Bonding (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 本発明は、例えばシリコンを含む基板（１）と、基板（１）の上に設けられ少なくとも有機材料を含む有機材料層（２，４）とを備え、基板（１）上に有機材料層（２，４）を貫通してその平面に対しほぼ垂直な側壁（７，９）を有するホール（６，８）が形成された半導体装置に関する。基板（１）の少なくともホール（６，８）に隣接する部分上に金属層（１１）が設けられ、ホール（６，８）の側壁（７，９）を形成する有機材料層（２，４）は酸化物ライナ（１２）によって被覆され、ホール（６，８）内に金属（１４）が充填される。本発明に従い、酸化物ライナ（１２）とホール（６，８）を満たす金属（１４）との間にＴｉまたはＴａを含む金属ライナ（１３）が設けられる。これにより本装置は有機材料層（２，４）と相互接続金属（１４）との間に良好なバリヤを持つことになり、有機材料層（２，４）が種々の処理ステップ中に良好な保護機能を達成する。

Description

【発明の詳細な説明】
【０００１】 本発明は、基板と、この基板の上に設けられ少なくとも有機材料を含む有機材
料層とを備え、基板上に有機材料層を貫通してその平面に対しほぼ垂直な側壁を
有するホールが形成され、基板の少なくともホールに隣接する部分上に金属層が
設けられ、ホールの側壁を形成する有機材料層は酸化物ライナによって被覆され
、ホール内に金属が存在する半導体装置に関する。
【０００２】 本発明はまた、基板上に金属層を設けるステップと、金属層上に少なくとも有
機材料を含む有機材料層を設けるステップと、有機材料層にホールを形成するス
テップと、有機材料層にこれを貫通しその平面に対しほぼ垂直な側壁を有するホ
ールを形成する部分にＣＶＤ法によって酸化物ライナを付着するステップと、有
機材料層に形成されたホールに金属を充填するステップとを備える半導体装置の
製造方法にも関する。
【０００３】 このような半導体装置は特開平１０−２８４６００号公報から公知である。公
知の装置では、基板上に有機材料層が設けられ、コンタクト開口および相互接続
溝が、いわゆるデュアルダマスカス法によって形成され（「デュアルダマスカス
構造」）、その開口および溝にＡｌまたはＣｕのような導電性相互接続材料が充
填される。コンタクト開口および接続溝の両方の有機材料層の側壁上に無機保護
層が備えられている。保護層をなす材料は例えばＳｉＯ２である。この層は、金
属がダマスカス構造（メタライゼーション）中への付着中に有機材料を貫通し、
傷つけることを防止する必要がある。
【０００４】 例えばＣｕを充填したダマスカス構造を使用した場合、時が経つにつれてＣｕ
が有機材料中に拡散することが分かった。相互接続材料としてＡｌが使用される
場合、Ａｌが保護層と反応する問題が生じるので、相互接続溝およびコンタクト
開口の十分な均一充填を得ることができない。
【０００５】 本発明の目的は、冒頭に記載の半導体装置において、有機材料層と相互接続金
属との間に改良されたバリヤを提供し、同時に有機材料層が種々の処理工程中に
保護されるように改良することである。
【０００６】 この目的を達成するために本発明による装置は、ホール内に存在する酸化物ラ
イナと金属との間にＴｉまたはＴａを含む金属ライナが存在していることを特徴
とする。
【０００７】 ＴｉまたはＴａを含む金属ライナは、ダマスカス構造が充填される導電性相互
接続材料が有機材料層への拡散を防止する。Ｃｕメタライゼーションの場合、バ
リヤとして役立つＴａライナは、特にダマスカス構造においてＣｕの十分な密着
性をも保証する。Ａｌが相互接続材料として使用される場合、金属ライナは、コ
ンタクト開口および内部接続溝の側壁に副作用を生じることなしにダマスカス構
造へのＡｌの均一な充填を保証する。
【０００８】 コンタクト開口および相互接続溝の側壁にＴｉまたはＴａを含む金属ライナを
備えることは米国特許第５９０４５６５号明細書により公知である。しかしなが
ら、この文献に記載された方法の目的は、Ｃｕとそのすぐ下にある金属表面との
間の導通の最適化を行うことにある。保護されるべき有機層のことは全く議論の
対象とされていない。また導電性バリヤと酸化物ライナとの組み合わせは開示さ
れていないし示唆さえもされていない。
【０００９】 本発明の他の長所は、ＴｉまたはＴａを含む金属ライナの汚染が本発明による
装置では全く生じないということである。このライナを有機材料層に直接に接触
させる場合、そこで反応が生じ、金属ライナは有機材料層によって汚染され、そ
の結果として金属ライナはより高い抵抗を持つことになる。金属ライナおよび有
機材料層との間の酸化物の付着はこの問題を解決する。酸化物ライナは、スパッ
タリングエッチング処理によってすぐ下にある金属でのコンタクト表面のクリー
ニング中、有機材料層に対して十分な保護も行う。このスパッタリングエッチン
グ処理は、ＴｉまたはＴａを含む金属ライナが設けられる前に実行される。
【００１０】 本発明による方法は、酸化物ライナを低温ＣＶＤ法によって形成し、かつ酸化
物ライナの形成後、酸化物ライナ上に、ＴｉまたはＴａを含む金属ライナを設け
ることを特徴とする。
【００１１】 特開平１０−２８４６００号公報のものでは、酸化物ライナはプラズマＣＶＤ
法（当業者に公知である化学気相成長法）によって設けられる。しかしながら、
低温ＣＶＤ法の使用は、酸化物ライナの厚さが全位置で同じになるように保証す
ることを可能にする。これはプラズマＣＶＤ法の使用では不可能である。
【００１２】 本発明のこれらの実施の態様および他の実施の態様を、図面を参照してより詳
細に説明する。
【００１３】 図１の装置は、Ｓｉ基板１を有し、そのＳｉ基板１上に第１の有機材料層２を
備えている。第１の有機材料層２の上には第１の絶縁酸化物層３が形成されてい
る。第１の絶縁酸化物層３の上に第２の有機材料層４が備えられている。さらに
第２の有機材料層４の上に第２の絶縁酸化物層５が形成されている。層平面に対
して垂直な側壁７を有するホール６が、第２の絶縁酸化物層５および第２の有機
材料層４に、第１の絶縁酸化物層３のところまで延びるように形成される。また
、層平面に対してほぼ垂直な側壁９を有するホール８が、すぐ下にある基板１に
達するように第１の絶縁酸化物層３および第１の有機材料層２に形成される。第
１の絶縁酸化物層３および第１の有機材料層２に形成したホール８の底表面１０
には基板１上に存在する形で金属層１１が設けられている。このようにして得ら
れる構造体は「デュアルダマスカス」構造として公知である。この構造体は、挿
入バリヤ層なしでも直接金属相互接続によってＩＣにおいて一方が他方の上にあ
る２つの金属層の相互接続を可能にする。ホール６は相互接続溝を形成し、ホー
ル８はすぐ下にある金属層１１に設けるコンタクトのためのコンタクト開口を形
成する。
【００１４】 図２は、酸化物ライナ１２を構造体全体の上に等方性をもって付着する、次の
段階の処理を示す。酸化物ライナ１２は低温ＣＶＤ法によって提供される。この
ために非常に適している化合物は、商品名ビットバス（bitbas)（登録商標）と
いう名で公知のバイターブチルアミノシラン：
【化１】 およびジメチルクロロシラン：
【化２】 である。
【００１５】 低温ＣＶＤ法は、十分高い圧力で温度≦４５０℃で実行することができる。こ
の処理は遅い処理であるので、均一に薄い酸化物ライナ１２が得られる。酸化物
ライナ１２の厚さは好ましくは１０ｎｍよりも薄く、典型的には５ｎｍ程度であ
る。
【００１６】 図３では、酸化物ライナ１２が側壁７および９上にだけ残存するように、公知
の異方性エッチング処理によって取り除かれる。このようにして第１および第２
の有機材料層２および４の露出された側壁９および７がそれぞれ酸化物ライナ１
２によって被覆される。
【００１７】 図４は、メタライゼーションが完了された段階の装置を示す。酸化物ライナ１
２の付着およびエッチング後、金属層１１を有するコンタクト表面（ホール８の
底表面１０）は、スパッタリングエッチング処理でクリーニングされる。次に、
ＴｉまたはＴａを含む金属ライナ１３が、ホール６，８内の全面に設けられ、そ
の後、異方性をもってエッチング除去され、その結果、金属ライナ１３は、第１
および第２の有機材料層２，４のそれぞれの側壁９，７上の酸化物ライナ１２上
にだけ残存する。最後に、この構造体のホール６，８には、ＣｕまたはＡｌのよ
うな導電性相互接続材料１４が公知の方法で充填される。
【００１８】 図５は、金属ライナ１３が異方性でエッチング除去されることなく、したがっ
て有機材料層２，４にほぼ平行な金属層表面１０および１５上になお存在する他
の実施形態を示すものである。これらの表面１０，１５はホール６，８内に存在
する。この実施形態は好ましくはＣｕメタライゼーションの場合に使用される。
したがって、好ましくはＴａで作られる金属ライナ１３は、相互接続材料１４（
Ｃｕ）と有機材料層２，４との間のバリヤの役目を果たす。
【００１９】 本発明による方法は、前述した実施形態にしか応用可能なものではない。本発
明による方法は、とりわけ、図１の構造と同じであるが、第２の有機材料層４お
よび第２の絶縁酸化物層５が存在しない、いわゆる単一ダマスカス構造で使用す
ることもできる。挿入された絶縁酸化物層３および５は本発明にとって本質的に
重要なものではない。金属層１１が存在する基板１は、そのすぐ下にあるメタラ
イゼーション構造を含むことができる。前述の実施形態では、基板１はシリコン
から構成されるが、基板１も例えばＧａＡｓのような他の適当な半導体材料から
構成することができる。この基板１も、絶縁材料の支持体の上に設けられた半導
体層によって形成されてもよい。
【図面の簡単な説明】
【図１】 基本構造が提供される段階における装置一実施形態の断面図を示す。
【図２】 図１の基本構造に酸化物ライナが付着された後の実施形態の断面図を示す。
【図３】 水平表面から酸化物ライナを除去した後の実施形態の断面図を示す。
【図４】 電極形成処理が完了した後の実施形態の断面図を示す。
【図５】 電極形成処理が完了した後の他の実施形態の断面図を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルネリス、エイ．エイチ．エイ．ムトシ ールス オランダ国5656、アーアー、アインドーフ ェン、プロフ．ホルストラーン、６ Ｆターム(参考） 5F033 GG02 HH08 HH11 HH18 HH21 JJ01 JJ08 JJ11 JJ18 JJ21 MM02 MM10 MM12 MM13 NN05 NN06 NN07 QQ14 QQ16 QQ92 RR02 RR04 RR21 SS03 SS11 TT07 XX14 XX28 5F058 BA05 BC02 BF04 BF22 BF24 BF27 BJ02

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 基板（１）と、前記基板（１）の上に設けられ少なくとも有機材料を含む有機
    材料層（２，４）とを備え、前記基板（１）上に前記層（２，４）を貫通してそ
    の平面に対しほぼ垂直な側壁（７，９）を有するホール（６，８）が形成され、
    前記基板（１）の少なくとも前記ホール（６，８）に隣接する部分上に金属層（
    １１）が設けられ、前記ホール（６，８）の前記側壁（７，９）を形成する前記
    有機材料層（２，４）は酸化物ライナ（１２）によって被覆され、前記ホール（
    ６，８）内に金属（１４）が存在する半導体装置において、前記ホール（６，８
    ）内に存在する前記酸化物ライナ（１２）と前記金属（１４）との間にＴｉまた
    はＴａを含む金属ライナ（１３）が存在していることを特徴とする半導体装置。
  2. 【請求項２】 前記基板（１）はシリコンを含むことを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 前記金属ライナ（１３）は、前記層（２，４）にほぼ平行に前記ホール（６，
    ８）内に存在する表面（１０，１５）上にも存在することを特徴とする請求項１
    または２に記載の半導体装置。
  4. 【請求項４】 基板（１）上に金属層（１１）を設けるステップと、 前記金属層（１１）上に少なくとも有機材料を含む有機材料層（２，４）を設
    けるステップと、 前記有機材料層（２，４）にホール（６，８）を形成するステップと、 前記有機材料層（２，４）にこれを貫通しその平面に対しほぼ垂直な側壁（７
    ，９）を有する前記ホール（６，８）を形成する部分にＣＶＤ法によって酸化物
    ライナ（１２）を付着するステップと、 前記有機材料層（２，４）に形成された前記ホール（６，８）に金属（１４）
    を充填するステップと を備える半導体装置の製造方法において、 前記酸化物ライナ（１２）を低温ＣＶＤ法によって形成し、かつ前記酸化物ラ
    イナ（１２）の形成後、前記酸化物ライナ（１２）上に、ＴｉまたはＴａを含む
    金属ライナ（１３）を設けることを特徴とする半導体装置の製造方法。
  5. 【請求項５】 シリコンを含む基板（１）を使用することを特徴とする請求項４に記載の半導
    体装置の製造方法。
  6. 【請求項６】 前記低温ＣＶＤ法を、バイターブチルアミノシランまたはジメチルクロロシラ
    ンを用いて実行することを特徴とする請求項４または５に記載の半導体装置の製
    造方法。
  7. 【請求項７】 ＴｉまたはＴａを含む前記金属ライナ（１３）は前記有機材料層（２，４）に
    ほぼ平行である前記ホール（６、８）内の表面（１０，１５）上にも設けられて
    いることを特徴とする請求項４または５に記載の半導体装置の製造方法。
JP2001569882A 2000-03-20 2001-02-23 半導体装置およびその製造方法 Withdrawn JP2003528467A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP00201006 2000-03-20
EP00201006.4 2000-03-20
PCT/EP2001/002134 WO2001071801A1 (en) 2000-03-20 2001-02-23 Semiconductor device and method of manufacturing same

Publications (1)

Publication Number Publication Date
JP2003528467A true JP2003528467A (ja) 2003-09-24

Family

ID=8171227

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001569882A Withdrawn JP2003528467A (ja) 2000-03-20 2001-02-23 半導体装置およびその製造方法

Country Status (8)

Country Link
US (2) US6613668B2 (ja)
EP (1) EP1183725B1 (ja)
JP (1) JP2003528467A (ja)
KR (1) KR100749970B1 (ja)
AT (1) ATE352869T1 (ja)
DE (1) DE60126207T2 (ja)
TW (1) TWI228787B (ja)
WO (1) WO2001071801A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7326641B2 (en) 2003-12-04 2008-02-05 Renesas Technology Corp. Semiconductor device and method for manufacturing the same
JP2012216873A (ja) * 2008-06-03 2012-11-08 Air Products & Chemicals Inc ケイ素含有フィルムの低温堆積
US8906455B2 (en) 2008-06-02 2014-12-09 Air Products And Chemicals, Inc. Low temperature deposition of silicon-containing films

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001071801A1 (en) * 2000-03-20 2001-09-27 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing same
US20030155657A1 (en) 2002-02-14 2003-08-21 Nec Electronics Corporation Manufacturing method of semiconductor device
US6751785B1 (en) * 2002-03-12 2004-06-15 Ubitech, Inc. System and method for limiting increase in capacitance due to dummy metal fills utilized for improving planar profile uniformity
TWI288443B (en) * 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
US6853079B1 (en) 2002-08-15 2005-02-08 National Semiconductor Corporation Conductive trace with reduced RF impedance resulting from the skin effect
US6740956B1 (en) * 2002-08-15 2004-05-25 National Semiconductor Corporation Metal trace with reduced RF impedance resulting from the skin effect
US6703710B1 (en) 2002-08-15 2004-03-09 National Semiconductor Corporation Dual damascene metal trace with reduced RF impedance resulting from the skin effect
US6864581B1 (en) 2002-08-15 2005-03-08 National Semiconductor Corporation Etched metal trace with reduced RF impendance resulting from the skin effect
US20040222527A1 (en) * 2003-05-06 2004-11-11 Dostalik William W. Dual damascene pattern liner
US7446054B2 (en) 2003-10-28 2008-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US7341935B2 (en) * 2004-06-25 2008-03-11 Taiwan Semiconductor Manufacturing Co., Ltd. Alternative interconnect structure for semiconductor devices
TWI462179B (zh) * 2006-09-28 2014-11-21 Tokyo Electron Ltd 用以形成氧化矽膜之成膜方法與裝置
CN102376633A (zh) * 2010-08-26 2012-03-14 中国科学院微电子研究所 一种半导体结构及其制造方法
US10930548B2 (en) * 2019-01-17 2021-02-23 Micron Technology, Inc. Methods of forming an apparatus for making semiconductor dieves

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
JPH10284600A (ja) 1997-03-31 1998-10-23 Sony Corp 半導体装置及びその製造方法
US5985762A (en) * 1997-05-19 1999-11-16 International Business Machines Corporation Method of forming a self-aligned copper diffusion barrier in vias
US5904565A (en) 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
US6025264A (en) * 1998-02-09 2000-02-15 United Microelectronics Corp. Fabricating method of a barrier layer
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
WO2001071801A1 (en) * 2000-03-20 2001-09-27 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing same
TW486801B (en) * 2000-04-07 2002-05-11 Taiwan Semiconductor Mfg Method of fabricating dual damascene structure

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7326641B2 (en) 2003-12-04 2008-02-05 Renesas Technology Corp. Semiconductor device and method for manufacturing the same
US8906455B2 (en) 2008-06-02 2014-12-09 Air Products And Chemicals, Inc. Low temperature deposition of silicon-containing films
JP2012216873A (ja) * 2008-06-03 2012-11-08 Air Products & Chemicals Inc ケイ素含有フィルムの低温堆積

Also Published As

Publication number Publication date
US20030211737A1 (en) 2003-11-13
ATE352869T1 (de) 2007-02-15
DE60126207D1 (de) 2007-03-15
EP1183725A1 (en) 2002-03-06
WO2001071801A1 (en) 2001-09-27
KR100749970B1 (ko) 2007-08-16
KR20020005750A (ko) 2002-01-17
EP1183725B1 (en) 2007-01-24
US6667236B2 (en) 2003-12-23
US6613668B2 (en) 2003-09-02
TWI228787B (en) 2005-03-01
US20010023121A1 (en) 2001-09-20
DE60126207T2 (de) 2007-11-15

Similar Documents

Publication Publication Date Title
JP2003528467A (ja) 半導体装置およびその製造方法
JP3927771B2 (ja) マイクロ電子構造体を形成させる方法
EP0596364B1 (en) Method of producing semiconductor device having buried contact structure
US5989978A (en) Shallow trench isolation of MOSFETS with reduced corner parasitic currents
US5552340A (en) Nitridation of titanium, for use with tungsten filled contact holes
CN101427361A (zh) 电介质材料中的金属互连
CN1108630C (zh) 制备有金属硅化物膜的半导体器件的方法
JPH1055981A (ja) 集積回路デバイスを製造する際にＷＳｉｘの異常酸化を防止しかつ均質ＷＳｉｘ形成によりＳｉを供給する方法
US5607878A (en) Contact plug forming method
JPH03248534A (ja) 半導体素子の製造方法
US6175144B1 (en) Advanced isolation structure for high density semiconductor devices
KR100793254B1 (ko) 향상된 ｄｒａｍ 셀 생산 방법
US20040224501A1 (en) Manufacturing method for making tungsten-plug in an intergrated circuit device without volcano phenomena
JP2874173B2 (ja) 半導体装置の製造方法
JP2692918B2 (ja) 半導体装置の製造方法
US7951706B2 (en) Method of manufacturing metal interconnection
JP6953224B2 (ja) 半導体装置の製造方法及び半導体装置
KR100440260B1 (ko) 반도체 소자의 비트라인 형성 방법
JPH01258439A (ja) 半導体装置およびその製造方法
KR20000066420A (ko) 반도체장치의 메탈 콘택 형성방법
JP3191477B2 (ja) 配線構造およびその製造方法
JP2674654B2 (ja) 半導体装置の製造方法
JPH02264426A (ja) 半導体装置の製造方法およびそれにより得られる半導体装置
TWI293197B (en) Semiconductor device and damascene process for fabricating the same
JPH01312853A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080221

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080612

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090911