JP2874173B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、半導体装置の製造方法に関し、特に溝を用
いた素子分離を行なう半導体装置の製造方法に関するも
のである。
いた素子分離を行なう半導体装置の製造方法に関するも
のである。
従来の技術 近年、溝の中に絶縁物等を埋め込む素子分離法が研究
開発されている。しかし、溝のアスペクト比（溝の深さ
／溝の幅）が1/2より大きくなると、溝の中に絶縁物を
埋め込むとスリットが発生して絶縁物を溝の中に平坦に
埋め込むことができなかった。そこでスリットをなくす
ため以下の方法が用いられてきた。第５図は、スリット
をなくすために用いた従来の溝の中に絶縁物を埋め込む
素子分離の工程図である。半導体基板１上に約50nmの酸
化膜２および約150nmの半導体膜３を形成する。次に半
導体基板１の素子分離領域に溝４（アスペクト比が1/2
以上）を形成する（第５図（ａ）参照）。
開発されている。しかし、溝のアスペクト比（溝の深さ
／溝の幅）が1/2より大きくなると、溝の中に絶縁物を
埋め込むとスリットが発生して絶縁物を溝の中に平坦に
埋め込むことができなかった。そこでスリットをなくす
ため以下の方法が用いられてきた。第５図は、スリット
をなくすために用いた従来の溝の中に絶縁物を埋め込む
素子分離の工程図である。半導体基板１上に約50nmの酸
化膜２および約150nmの半導体膜３を形成する。次に半
導体基板１の素子分離領域に溝４（アスペクト比が1/2
以上）を形成する（第５図（ａ）参照）。
次に、第１の絶縁膜５を溝４の深さ程度の膜厚分だけ
CVD法を用いて堆積する。この時、第１の絶縁膜５の弱
い部分７と空洞８が形成される。次に半導体基板１の表
面を平坦にするため、第１の平坦化材料６を塗布する。
（第５図（ｂ）参照）。第１の絶縁膜５と第１の平坦化
材料６を等しいエッチング速度で、酸化膜２と半導体膜
３の合計膜厚より深く、かつ最小溝幅ａの1/2を越えな
い程度に半導体基板１表面からΧ１だけ掘り下げる必要
がある。即ち、第５図（Ｃ）に示すように約200nm＜Χ
１＜a/2である必要がある。すると、くぼみ９が形成さ
れる。そのくぼみ９を除去するため、第２の絶縁膜10を
Χ１の膜厚分CVD法を用いて堆積する。次に半導体基板
１の表面を平坦にするため、第２の平坦化材料11を塗布
する（第５図（ｄ）参照）。第２の絶縁膜10と第２の平
坦化材料11を等しいエッチング速度で酸化膜２と同じ高
さになるまで掘り下げる（第５図（ｅ）参照）。半導体
膜３および酸化膜２を除去すると、半導体基板１と同じ
高さに第１の絶縁膜５と第２の絶縁膜10で溝４を平坦に
埋め込む形になる（第５図（ｆ）参照）。以下、第１の
絶縁膜５の掘り下げ量Χ１がΧ１＞a/2およびΧ１＜
（酸化膜２と半導体膜３の合計膜厚）の場合について説
明する。まず第６図を用いてΧ１＞a/2について説明す
る。第１の絶縁膜５と第１の平坦化材料７を等しいエッ
チング速度で半導体基板１表面から（酸化膜２と半導体
膜３の合計膜厚）＜Χ１＜a/2だけ掘り下げるところ、
Χ２＞a/2だけ掘り下げた場合を第６図（Ｃ）に示す。
CVD法を用いて堆積する。この時、第１の絶縁膜５の弱
い部分７と空洞８が形成される。次に半導体基板１の表
面を平坦にするため、第１の平坦化材料６を塗布する。
（第５図（ｂ）参照）。第１の絶縁膜５と第１の平坦化
材料６を等しいエッチング速度で、酸化膜２と半導体膜
３の合計膜厚より深く、かつ最小溝幅ａの1/2を越えな
い程度に半導体基板１表面からΧ１だけ掘り下げる必要
がある。即ち、第５図（Ｃ）に示すように約200nm＜Χ
１＜a/2である必要がある。すると、くぼみ９が形成さ
れる。そのくぼみ９を除去するため、第２の絶縁膜10を
Χ１の膜厚分CVD法を用いて堆積する。次に半導体基板
１の表面を平坦にするため、第２の平坦化材料11を塗布
する（第５図（ｄ）参照）。第２の絶縁膜10と第２の平
坦化材料11を等しいエッチング速度で酸化膜２と同じ高
さになるまで掘り下げる（第５図（ｅ）参照）。半導体
膜３および酸化膜２を除去すると、半導体基板１と同じ
高さに第１の絶縁膜５と第２の絶縁膜10で溝４を平坦に
埋め込む形になる（第５図（ｆ）参照）。以下、第１の
絶縁膜５の掘り下げ量Χ１がΧ１＞a/2およびΧ１＜
（酸化膜２と半導体膜３の合計膜厚）の場合について説
明する。まず第６図を用いてΧ１＞a/2について説明す
る。第１の絶縁膜５と第１の平坦化材料７を等しいエッ
チング速度で半導体基板１表面から（酸化膜２と半導体
膜３の合計膜厚）＜Χ１＜a/2だけ掘り下げるところ、
Χ２＞a/2だけ掘り下げた場合を第６図（Ｃ）に示す。
この時、くぼみ９が形成される。このくぼみ９を除去
するため第２の絶縁膜10をΧ２の膜厚分だけCVD法を用
いて堆積する。この時、Χ２＞a/2のため第２の絶縁膜1
0の弱い部分12と空洞13が形成される。次に半導体基板
１の表面を平坦にするため、第２の平坦化材料11を塗布
する（第６図（ｄ）参照）。第２の絶縁膜10と第２の平
坦化材料11を等しいエッチング速度で酸化膜２と同じ高
さになるまで掘り下げる。この時、空洞13によりくぼみ
14が形成される（第６図（ｅ）参照）。半導体膜３およ
び酸化膜２を除去すると第１の絶縁膜５および第２の絶
縁膜10で溝４を埋め込むことができるが、くぼみ14のた
め平坦にはできない（第６図（ｆ）参照）。次に第７図
を用いてΧ１＜（酸化膜２と半導体膜３の合計膜厚）に
ついて説明する。第１の絶縁膜５と第１の平坦化材料７
を等しいエッチング速度で半導体基板１表面から（酸化
膜２と半導体膜３の合計膜厚）＜Χ１＜a/2だけ掘り下
げるところ、Χ３＜（酸化膜２と半導体膜３の合計膜
厚）だけ掘り下げた場合を第７図（Ｃ）に示す。この時
溝４内に第１の絶縁膜５の弱い部分７と空洞８がそのま
ま残る。次に、第２の絶縁膜10をΧ３の膜厚分だけCVD
法を用いて堆積する。半導体基板１の表面を平坦にする
ため、第２の平坦化材料11を塗布する（第７図（ｄ）参
照）。第２の絶縁膜10と第２の平坦化材料11を等しいエ
ッチング速度で酸化膜２と同じ高さになるまで掘り下げ
る。この時、くぼみ15が形成される（第７図（ｅ）参
照）。半導体膜３および酸化膜２を除去すると第１の絶
縁膜５及び第２の絶縁膜10で溝４を埋め込むことができ
るが、くぼみ15が存在するために平坦にはできない（第
７図（ｆ）参照）。
するため第２の絶縁膜10をΧ２の膜厚分だけCVD法を用
いて堆積する。この時、Χ２＞a/2のため第２の絶縁膜1
0の弱い部分12と空洞13が形成される。次に半導体基板
１の表面を平坦にするため、第２の平坦化材料11を塗布
する（第６図（ｄ）参照）。第２の絶縁膜10と第２の平
坦化材料11を等しいエッチング速度で酸化膜２と同じ高
さになるまで掘り下げる。この時、空洞13によりくぼみ
14が形成される（第６図（ｅ）参照）。半導体膜３およ
び酸化膜２を除去すると第１の絶縁膜５および第２の絶
縁膜10で溝４を埋め込むことができるが、くぼみ14のた
め平坦にはできない（第６図（ｆ）参照）。次に第７図
を用いてΧ１＜（酸化膜２と半導体膜３の合計膜厚）に
ついて説明する。第１の絶縁膜５と第１の平坦化材料７
を等しいエッチング速度で半導体基板１表面から（酸化
膜２と半導体膜３の合計膜厚）＜Χ１＜a/2だけ掘り下
げるところ、Χ３＜（酸化膜２と半導体膜３の合計膜
厚）だけ掘り下げた場合を第７図（Ｃ）に示す。この時
溝４内に第１の絶縁膜５の弱い部分７と空洞８がそのま
ま残る。次に、第２の絶縁膜10をΧ３の膜厚分だけCVD
法を用いて堆積する。半導体基板１の表面を平坦にする
ため、第２の平坦化材料11を塗布する（第７図（ｄ）参
照）。第２の絶縁膜10と第２の平坦化材料11を等しいエ
ッチング速度で酸化膜２と同じ高さになるまで掘り下げ
る。この時、くぼみ15が形成される（第７図（ｅ）参
照）。半導体膜３および酸化膜２を除去すると第１の絶
縁膜５及び第２の絶縁膜10で溝４を埋め込むことができ
るが、くぼみ15が存在するために平坦にはできない（第
７図（ｆ）参照）。
発明が解決しようとする課題 しかし、かかる構成によれば、半導体基板と同じ高さ
に第１の絶縁膜と第２の絶縁膜を溝に平坦に埋め込むこ
とが困難であるという問題があった。上述の問題は以下
の理由で生じる。（１）半導体基板上に合計膜（第1,第
２の絶縁膜）を堆積するための工程数が多いため、堆積
後の膜厚ばらつきが大きくエッチングのばらつきも大き
くなる。（２）第１の絶縁膜と第１の平坦化材料のエッ
チング終点は、（酸化膜２と半導体膜３の合計膜厚）＜
Χ１＜a/2である必要があるため、そのエッチング制御
が難しい。素子の集積度が上がると最小溝幅ａはより小
さくなるため、このエッチング制御はさらに難しくな
る。本発明は、上述の問題点に鑑みて試されたもので、
絶縁膜等を溝に半導体基板と同じ高さに、且つ平坦に埋
め込むことができる半導体装置の製造方法を提供するこ
とを目的とする。
に第１の絶縁膜と第２の絶縁膜を溝に平坦に埋め込むこ
とが困難であるという問題があった。上述の問題は以下
の理由で生じる。（１）半導体基板上に合計膜（第1,第
２の絶縁膜）を堆積するための工程数が多いため、堆積
後の膜厚ばらつきが大きくエッチングのばらつきも大き
くなる。（２）第１の絶縁膜と第１の平坦化材料のエッ
チング終点は、（酸化膜２と半導体膜３の合計膜厚）＜
Χ１＜a/2である必要があるため、そのエッチング制御
が難しい。素子の集積度が上がると最小溝幅ａはより小
さくなるため、このエッチング制御はさらに難しくな
る。本発明は、上述の問題点に鑑みて試されたもので、
絶縁膜等を溝に半導体基板と同じ高さに、且つ平坦に埋
め込むことができる半導体装置の製造方法を提供するこ
とを目的とする。
課題を解決するための手段 本発明の半導体装置の製造方法は、表面に基板表面保
護膜が形成された半導体基板をエッチングして素子分離
溝を形成する第１の工程と、前記素子分離溝内で第１の
埋め込み材料が互いに会合しないように前記第１の埋め
込み材料を堆積する第２の工程と、前記第２の工程の
後、前記素子分離溝内のみに前記半導体基板表面より少
し低い位置までレジストを埋め込む第３の工程と、前記
第３の工程の後、前記レジストから露出した前記第１の
埋め込み材料をエッチングし、前記素子分離溝の底面及
び側面に前記埋め込み材料を残存させた後に前記レジス
トを除去する第４の工程と、前記第４の工程の後、前記
素子分離溝内に第２の埋め込み材料を堆積する第５の工
程とを有する構成となっている。
護膜が形成された半導体基板をエッチングして素子分離
溝を形成する第１の工程と、前記素子分離溝内で第１の
埋め込み材料が互いに会合しないように前記第１の埋め
込み材料を堆積する第２の工程と、前記第２の工程の
後、前記素子分離溝内のみに前記半導体基板表面より少
し低い位置までレジストを埋め込む第３の工程と、前記
第３の工程の後、前記レジストから露出した前記第１の
埋め込み材料をエッチングし、前記素子分離溝の底面及
び側面に前記埋め込み材料を残存させた後に前記レジス
トを除去する第４の工程と、前記第４の工程の後、前記
素子分離溝内に第２の埋め込み材料を堆積する第５の工
程とを有する構成となっている。
作用 本発明は上述の構成によって、第１の埋め込み膜の膜
厚が薄くなるため第１の埋め込み材料の掘り下げが容易
となる。また、溝のアスペクト比は大きくなるが溝の内
部に空洞を生じさせるためスリットが発生せず、第１、
第２の埋め込み材料を溝に半導体基板と同じ高さであ
り、平坦に埋め込むことができる。また絶縁膜および第
１の埋め込み材料をエッチングする工程において、基板
表面および基板上に形成された膜が直接露出しないの
で、プラズマによるダメージや汚染、膜減り、熱処理に
よるダメージが低減できる。
厚が薄くなるため第１の埋め込み材料の掘り下げが容易
となる。また、溝のアスペクト比は大きくなるが溝の内
部に空洞を生じさせるためスリットが発生せず、第１、
第２の埋め込み材料を溝に半導体基板と同じ高さであ
り、平坦に埋め込むことができる。また絶縁膜および第
１の埋め込み材料をエッチングする工程において、基板
表面および基板上に形成された膜が直接露出しないの
で、プラズマによるダメージや汚染、膜減り、熱処理に
よるダメージが低減できる。
実施例 （参考例１） 第１図は本発明の第１の参考例における溝を用いた素
子分離の工程を示す断面図である。以下、第１図を用い
て第１の参考例を説明する。Ｐ型半導体基板１上に約50
nmの熱酸化膜２および約150nmのポリSi半導体膜３を表
面保護膜として形成する。次に絶縁膜24としてCVD法に
より約800nmのリンガラス膜を形成し、それをマスクに
して素子分離領域に溝の深さが1000nmと一定であり、最
小溝幅が600nmの溝４を形成する（第１図（ａ）参
照）。
子分離の工程を示す断面図である。以下、第１図を用い
て第１の参考例を説明する。Ｐ型半導体基板１上に約50
nmの熱酸化膜２および約150nmのポリSi半導体膜３を表
面保護膜として形成する。次に絶縁膜24としてCVD法に
より約800nmのリンガラス膜を形成し、それをマスクに
して素子分離領域に溝の深さが1000nmと一定であり、最
小溝幅が600nmの溝４を形成する（第１図（ａ）参
照）。
次に、厚さ250nmの第１の埋め込み材料20としてCVD酸
化膜を堆積する（第１図（ｂ）参照）。
化膜を堆積する（第１図（ｂ）参照）。
更に、リンガラス膜24とCVD酸化膜20を半導体基板１
の側面が露出しないようにエッチングし（第１図（Ｃ）
参照）、その後、第２の埋め込み材料21として、第１の
埋め込み材料と同じCVD酸化膜を1000nm堆積する。この
時空洞22が第１、第２の埋め込み材料20、21ににより形
成される。その後平坦化材料６としてレジスト膜を半導
体基板１表面が平坦になるように塗布する（第１図
（ａ）参照）。第２の埋め込み材料21と平坦化材料６を
等しいエッチング速度で半導体基板１表面と同じ高さに
なるように、即ち約1200nmのエッチング７を行なう。最
後に表面保護膜であるポリSi半導体膜３と熱酸化膜２を
除去すると、溝４の中に空洞22を有し、第１の埋め込み
材料のCVD酸化膜20と第２の埋め込み材料21で溝４を平
坦に埋め込む形になる（第１図（ｅ）参照）。本参考例
においても溝４の箇所に空洞22が生じるが、本参考例で
は、空洞22が溝４内部の深部に生じるため、凸部をエッ
チングしてもスリットが発生せず、第１、第２の埋め込
み材料を溝に平坦に埋め込むことができる。後の配線工
程により形成された配線の断線やショートによる不良率
が減少した。また、本参考例においてリンガラス膜24と
第１の埋め込み材料をエッチングする時、半導体基板１
の溝４側面を露出させないため、前記エッチングおよび
熱処理による汚染およびダメージ、表面保護膜の熱酸化
膜２の膜減りを防ぐことができる。
の側面が露出しないようにエッチングし（第１図（Ｃ）
参照）、その後、第２の埋め込み材料21として、第１の
埋め込み材料と同じCVD酸化膜を1000nm堆積する。この
時空洞22が第１、第２の埋め込み材料20、21ににより形
成される。その後平坦化材料６としてレジスト膜を半導
体基板１表面が平坦になるように塗布する（第１図
（ａ）参照）。第２の埋め込み材料21と平坦化材料６を
等しいエッチング速度で半導体基板１表面と同じ高さに
なるように、即ち約1200nmのエッチング７を行なう。最
後に表面保護膜であるポリSi半導体膜３と熱酸化膜２を
除去すると、溝４の中に空洞22を有し、第１の埋め込み
材料のCVD酸化膜20と第２の埋め込み材料21で溝４を平
坦に埋め込む形になる（第１図（ｅ）参照）。本参考例
においても溝４の箇所に空洞22が生じるが、本参考例で
は、空洞22が溝４内部の深部に生じるため、凸部をエッ
チングしてもスリットが発生せず、第１、第２の埋め込
み材料を溝に平坦に埋め込むことができる。後の配線工
程により形成された配線の断線やショートによる不良率
が減少した。また、本参考例においてリンガラス膜24と
第１の埋め込み材料をエッチングする時、半導体基板１
の溝４側面を露出させないため、前記エッチングおよび
熱処理による汚染およびダメージ、表面保護膜の熱酸化
膜２の膜減りを防ぐことができる。
（実施例１） 第２図は本発明の第１の実施例における溝を用いた素
子分離の工程を示す断面図である。以下、第２図を用い
て第１の実施例を説明する。Ｐ型半導体基板１上に約50
nmの熱酸化膜２および約150nmのポリSi半導体膜３を表
面保護膜として形成する。次に絶縁膜24としてCVD法に
より約800nmのリンガラス膜を形成し、それをマスクに
して素子分離領域に溝の深さが1000nmと一定であり、最
小溝幅が600nmの溝４を形成する（第１図（ａ）参
照）。
子分離の工程を示す断面図である。以下、第２図を用い
て第１の実施例を説明する。Ｐ型半導体基板１上に約50
nmの熱酸化膜２および約150nmのポリSi半導体膜３を表
面保護膜として形成する。次に絶縁膜24としてCVD法に
より約800nmのリンガラス膜を形成し、それをマスクに
して素子分離領域に溝の深さが1000nmと一定であり、最
小溝幅が600nmの溝４を形成する（第１図（ａ）参
照）。
次に、厚さ250nmの第１の埋め込み材料20としてCVD酸
化膜を堆積し（第１図（ｂ）参照）。流動性物質23とし
て例えばレジスト膜を600nmだけ溝４内に残るように塗
付する。（第２図（ｅ）参照）。さらにリンガラス膜24
とCVD酸化膜20を、シリコン基板１の側面および底面が
露出しないようにエッチングする（第２図（ｄ）参
照）。その後、第２の埋め込み材料21として、第１の埋
め込み材料と同じCVD酸化膜を1000mm堆積する。この
時、空洞22が第１、第２の埋め込み材料20、21により形
成される。その後、平坦化材料６としてレジスト膜を半
導体基板１表面が平坦になるように塗布する（第２図
（ｅ）参照）。第２の埋め込み材料20と平坦化材料６を
等しいエッチング速度で半導体基板１表面と同じ高さに
なるように、即ち約200nmのエッチングを行なう。最後
に表面保護膜であるポリSi半導体膜３と熱酸化膜２を除
去すると、溝４の中に空洞22を有し、第１の埋め込み材
料20と第２の埋め込み材料21で溝４を平坦に埋め込む形
になる（第１図（ｆ）参照）。本実施例は、第１の参考
例の効果に加え以下の効果がある。即ち、第１の埋め込
み材料20を堆積後溝４において流動性物質23を第１の埋
め込み材料上に形成しているため、第１の埋め込み材料
のエッチング時に溝４底部はエッチングされることはな
い。そのため溝４底部が直接プラズマやエッチング種に
さらされることがなく汚染やダメージを減少させること
が可能である。
化膜を堆積し（第１図（ｂ）参照）。流動性物質23とし
て例えばレジスト膜を600nmだけ溝４内に残るように塗
付する。（第２図（ｅ）参照）。さらにリンガラス膜24
とCVD酸化膜20を、シリコン基板１の側面および底面が
露出しないようにエッチングする（第２図（ｄ）参
照）。その後、第２の埋め込み材料21として、第１の埋
め込み材料と同じCVD酸化膜を1000mm堆積する。この
時、空洞22が第１、第２の埋め込み材料20、21により形
成される。その後、平坦化材料６としてレジスト膜を半
導体基板１表面が平坦になるように塗布する（第２図
（ｅ）参照）。第２の埋め込み材料20と平坦化材料６を
等しいエッチング速度で半導体基板１表面と同じ高さに
なるように、即ち約200nmのエッチングを行なう。最後
に表面保護膜であるポリSi半導体膜３と熱酸化膜２を除
去すると、溝４の中に空洞22を有し、第１の埋め込み材
料20と第２の埋め込み材料21で溝４を平坦に埋め込む形
になる（第１図（ｆ）参照）。本実施例は、第１の参考
例の効果に加え以下の効果がある。即ち、第１の埋め込
み材料20を堆積後溝４において流動性物質23を第１の埋
め込み材料上に形成しているため、第１の埋め込み材料
のエッチング時に溝４底部はエッチングされることはな
い。そのため溝４底部が直接プラズマやエッチング種に
さらされることがなく汚染やダメージを減少させること
が可能である。
（参考例２） 第３図は本発明の第２の参考例における溝を用いた素
子分離の工程を示す断面図である。以下、第３図を用い
て第２の参考例を説明する。Ｐ型半導体基板１上に約50
nmの熱酸化膜２および約150nmのポリSi半導体膜３を表
面保護膜として形成する。
子分離の工程を示す断面図である。以下、第３図を用い
て第２の参考例を説明する。Ｐ型半導体基板１上に約50
nmの熱酸化膜２および約150nmのポリSi半導体膜３を表
面保護膜として形成する。
次に絶縁膜24としてCVD法により約1000nmのリンガラ
ス膜を形成し、それをマスクにして素子分離領域に溝の
深さが1000nmと一定であり、最小溝幅が600nmの溝４を
形成する（第３図（ａ）参照）。
ス膜を形成し、それをマスクにして素子分離領域に溝の
深さが1000nmと一定であり、最小溝幅が600nmの溝４を
形成する（第３図（ａ）参照）。
次に、厚さ150nmの第１の埋め込み材料20としてCVD酸
化膜を堆積し、それをマスクにして、トレンチキャパシ
タ25を形成する（第３図（ｂ）参照）。さらにリンガラ
ス膜24とCVD酸化膜20を、半導体基板１の側面が露出し
ないようにエッチングする（第３図（Ｃ）参照）。その
後、第２の埋め込み材料21として、第１の埋め込み材料
と同じCVD酸化膜を1000nm堆積する。この時空洞22が第
１、第２の埋め込み材料20、21により形成される。その
後平坦化材料６としてレジスト膜を半導体基板１表面が
平坦になるように塗布する（第３図（ｄ）参照）。第２
の埋め込み材料21と平坦化材料６を等しいエッチング速
度で半導体基板１表面と同じ高さになるように、即ち約
1200nmのエッチングを行なう。最後に表面保護膜である
ポリSi半導体膜３と熱酸化膜２を除去すると、溝４の中
に空洞22を有し、第１の埋め込み材料20と第２の埋め込
み材料21で溝４を平坦に埋め込む形になる（第３図
（ｅ）参照）。本参考例は、第１の参考例の効果に加え
以下の効果がある。即ち、トレンチキャパシタ形成のた
めに用いた第１の埋め込み材料を除去せずに、素子分離
形成のための埋め込み材料としてそのまま利用している
ので、工程が簡略化でき、しかも第１の参考例と同等の
効果か得られる。
化膜を堆積し、それをマスクにして、トレンチキャパシ
タ25を形成する（第３図（ｂ）参照）。さらにリンガラ
ス膜24とCVD酸化膜20を、半導体基板１の側面が露出し
ないようにエッチングする（第３図（Ｃ）参照）。その
後、第２の埋め込み材料21として、第１の埋め込み材料
と同じCVD酸化膜を1000nm堆積する。この時空洞22が第
１、第２の埋め込み材料20、21により形成される。その
後平坦化材料６としてレジスト膜を半導体基板１表面が
平坦になるように塗布する（第３図（ｄ）参照）。第２
の埋め込み材料21と平坦化材料６を等しいエッチング速
度で半導体基板１表面と同じ高さになるように、即ち約
1200nmのエッチングを行なう。最後に表面保護膜である
ポリSi半導体膜３と熱酸化膜２を除去すると、溝４の中
に空洞22を有し、第１の埋め込み材料20と第２の埋め込
み材料21で溝４を平坦に埋め込む形になる（第３図
（ｅ）参照）。本参考例は、第１の参考例の効果に加え
以下の効果がある。即ち、トレンチキャパシタ形成のた
めに用いた第１の埋め込み材料を除去せずに、素子分離
形成のための埋め込み材料としてそのまま利用している
ので、工程が簡略化でき、しかも第１の参考例と同等の
効果か得られる。
（実施例２） 第４図は本発明の第２の実施例における溝を用いた素
子分離の工程を示す断面図である。以下、第４図を用い
て第２の実施例を説明する。Ｐ型半導体基板１上に約50
nmの熱酸化膜２および約150nmのポリSi半導体膜３を表
面保護膜として形成する。次に絶縁膜24としてCVD法に
より約1000nmのリンガラス膜を形成し、それをマスクに
して素子分離領域に溝の深さが1000nmと一定であり、最
小溝幅が600nmの溝４を形成する（第４図（ａ）参
照）。
子分離の工程を示す断面図である。以下、第４図を用い
て第２の実施例を説明する。Ｐ型半導体基板１上に約50
nmの熱酸化膜２および約150nmのポリSi半導体膜３を表
面保護膜として形成する。次に絶縁膜24としてCVD法に
より約1000nmのリンガラス膜を形成し、それをマスクに
して素子分離領域に溝の深さが1000nmと一定であり、最
小溝幅が600nmの溝４を形成する（第４図（ａ）参
照）。
次に、厚さ150nmの第１の埋め込み材料20としてCVD酸
化膜を堆積し、それをマスクにして、トレンチキャパシ
タ25を形成する（第４図（ｂ）参照）。さらに流動性物
質23として例えばレジスト膜を600nmだけ溝４内に残る
ように塗付する（第４図（Ｃ）参照）。次にリンガラス
膜24とCVD酸化膜20を半導体基板１の側面および底面が
露出しないようにエッチングする（第４図（ｄ）参
照）。その後、第２の埋め込み材料21として、第１の埋
め込み材料と同じCVD酸化膜を1000nm堆積する。この時
空洞22が第１、第２の埋め込み材料20、21により形成さ
れる。その後、平坦化材料６としてレジスト膜を半導体
基板１表面が平坦になるように塗布する（第４図（ｅ）
参照）。第２の埋め込み材料27と平坦化材料６を等しい
エッチング速度で半導体基板１表面と同じ高さになるよ
うに、即ち約1200nmのエッチングを行なう。最後に表面
保護膜であるポリSi半導体膜３と熱酸化膜２を除去する
と、溝４の中に空洞22を有し、第１の埋め込み材料20と
第２の埋め込み材料21で溝４を平坦に埋め込む形になる
（第４図（ｆ）参照）。本実施例は、第２の参考例の効
果に加え以下の効果がある。即ち、トレンチキャパシタ
形成後、溝４において流動性物質23を第１の埋め込み材
料上に形成しているため、第１の埋め込み材料のエッチ
ング時に溝４底部、トレンチキャパシタ形成領域はエッ
チングさせることはない。そのため溝４底部が直接、プ
ラズマやエッチング種にさらされることがなく、トレン
チキャパシタ形成材料の膜減りやダメージを減少させる
ことが可能である。なお本発明の第１の参考例及び第１
の実施例において、埋め込み材料を第１、第２のCVD酸
化膜を用いたが、CVD酸化膜以外にも他の絶縁膜やポリ
シリコン等を用いてもよい。また、本発明は素子分離領
域の形成にとどまらず、溝を形成した後、その表面に絶
縁体層を形成ししかる後に導電性のポリシリコン等を埋
め込んで成る電荷蓄積領域（いわゆるトレンチキャパシ
タ）等の形成にも用いることができる。
化膜を堆積し、それをマスクにして、トレンチキャパシ
タ25を形成する（第４図（ｂ）参照）。さらに流動性物
質23として例えばレジスト膜を600nmだけ溝４内に残る
ように塗付する（第４図（Ｃ）参照）。次にリンガラス
膜24とCVD酸化膜20を半導体基板１の側面および底面が
露出しないようにエッチングする（第４図（ｄ）参
照）。その後、第２の埋め込み材料21として、第１の埋
め込み材料と同じCVD酸化膜を1000nm堆積する。この時
空洞22が第１、第２の埋め込み材料20、21により形成さ
れる。その後、平坦化材料６としてレジスト膜を半導体
基板１表面が平坦になるように塗布する（第４図（ｅ）
参照）。第２の埋め込み材料27と平坦化材料６を等しい
エッチング速度で半導体基板１表面と同じ高さになるよ
うに、即ち約1200nmのエッチングを行なう。最後に表面
保護膜であるポリSi半導体膜３と熱酸化膜２を除去する
と、溝４の中に空洞22を有し、第１の埋め込み材料20と
第２の埋め込み材料21で溝４を平坦に埋め込む形になる
（第４図（ｆ）参照）。本実施例は、第２の参考例の効
果に加え以下の効果がある。即ち、トレンチキャパシタ
形成後、溝４において流動性物質23を第１の埋め込み材
料上に形成しているため、第１の埋め込み材料のエッチ
ング時に溝４底部、トレンチキャパシタ形成領域はエッ
チングさせることはない。そのため溝４底部が直接、プ
ラズマやエッチング種にさらされることがなく、トレン
チキャパシタ形成材料の膜減りやダメージを減少させる
ことが可能である。なお本発明の第１の参考例及び第１
の実施例において、埋め込み材料を第１、第２のCVD酸
化膜を用いたが、CVD酸化膜以外にも他の絶縁膜やポリ
シリコン等を用いてもよい。また、本発明は素子分離領
域の形成にとどまらず、溝を形成した後、その表面に絶
縁体層を形成ししかる後に導電性のポリシリコン等を埋
め込んで成る電荷蓄積領域（いわゆるトレンチキャパシ
タ）等の形成にも用いることができる。
発明の効果 以上の説明から明らかなように、本発明は上述の構成
によって、第１の埋め込み膜の膜厚が薄くなるため第１
の埋め込み材料の掘り下げが容易となる。そのためエッ
チングの制御が容易となったまた、溝のアスペクト比は
大きくなるが溝の内部に空洞を生じさせるためスリット
が発生せず、第１、第２の埋め込み材料を溝に半導体基
板と同じ高さになるように平坦に埋め込むことができ
る。また、基板が直接露出していないため、ダメージ、
汚染、膜減り等を低減することができる。
によって、第１の埋め込み膜の膜厚が薄くなるため第１
の埋め込み材料の掘り下げが容易となる。そのためエッ
チングの制御が容易となったまた、溝のアスペクト比は
大きくなるが溝の内部に空洞を生じさせるためスリット
が発生せず、第１、第２の埋め込み材料を溝に半導体基
板と同じ高さになるように平坦に埋め込むことができ
る。また、基板が直接露出していないため、ダメージ、
汚染、膜減り等を低減することができる。
第１図は本発明の第１の実施例における溝を用いた素子
分離の工程を示す断面図、第２図は本発明の第２の実施
例における溝を用いた素子分離の工程を示す断面図、第
３図は本発明の第３の実施例における溝を用いた素子分
離の工程を示す断面図、第４図は本発明の第４の実施例
における溝を用いた素子分離の工程を示す断面図、第５
図から第７図は従来の溝を用いた素子分離の工程を示す
断面図である。 １……半導体基板、２……酸化膜、３……半導体膜（ポ
リSi）、４……溝、６……平坦化材料、20……CVD酸化
膜、21……埋め込み材料、22……空洞。
分離の工程を示す断面図、第２図は本発明の第２の実施
例における溝を用いた素子分離の工程を示す断面図、第
３図は本発明の第３の実施例における溝を用いた素子分
離の工程を示す断面図、第４図は本発明の第４の実施例
における溝を用いた素子分離の工程を示す断面図、第５
図から第７図は従来の溝を用いた素子分離の工程を示す
断面図である。 １……半導体基板、２……酸化膜、３……半導体膜（ポ
リSi）、４……溝、６……平坦化材料、20……CVD酸化
膜、21……埋め込み材料、22……空洞。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/762
Claims (2)
- 【請求項１】表面に基板表面保護膜が形成された半導体
基板をエッチングして素子分離溝を形成する第１の工程
と、 前記素子分離溝内で第１の埋め込み材料が互いに会合し
ないように前記第１の埋め込み材料を堆積する第２の工
程と、 前記第２の工程の後、前記素子分離溝内のみに前記半導
体基板表面より少し低い位置までレジストを埋め込む第
３の工程と、 前記第３の工程の後、前記レジストから露出した前記第
１の埋め込み材料をエッチングし、前記素子分離溝の底
面及び側面に前記埋め込み材料を残存させた後に前記レ
ジストを除去する第４の工程と、 前記第４の工程の後、前記素子分離溝内に第２の埋め込
み材料を堆積する第５の工程とを有する半導体装置の製
造方法。 - 【請求項２】表面に基板表面保護膜が形成された半導体
基板をエッチングして素子分離溝を形成する第１の工程
と、 前記素子分離溝内で第１の埋め込み材料が互いに会合し
ないように前記第１の埋め込み材料を堆積する第２の工
程と、 前記第１の埋め込み材料をマスクとしてトレンチキャパ
シタを形成する第３の工程と、 前記第３の工程の後、前記素子分離溝内のみに前記半導
体基板表面より少し低い位置までレジストを埋め込む第
４の工程と、 前記第４の工程の後、前記レジストから露出した前記第
１の埋め込み材料をエッチングし、前記素子分離溝の底
面及び側面に前記埋め込み材料を残存させた後に前記レ
ジストを除去する第５の工程と、 前記第５の工程の後、前記素子分離溝内に第２の埋め込
み材料を堆積する第６の工程とを有する半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030546A JP2874173B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030546A JP2874173B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02209747A JPH02209747A (ja) | 1990-08-21 |
| JP2874173B2 true JP2874173B2 (ja) | 1999-03-24 |
Family
ID=12306792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030546A Expired - Fee Related JP2874173B2 (ja) | 1989-02-09 | 1989-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874173B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2679626B2 (ja) * | 1994-05-27 | 1997-11-19 | 日本電気株式会社 | 成膜方法 |
| JP4886219B2 (ja) * | 2005-06-02 | 2012-02-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143548A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62120040A (ja) * | 1985-11-20 | 1987-06-01 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62298132A (ja) * | 1986-06-18 | 1987-12-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1989
- 1989-02-09 JP JP1030546A patent/JP2874173B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02209747A (ja) | 1990-08-21 |
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|---|---|---|---|
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