JPH05849B2 - - Google Patents
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- JPH05849B2 JPH05849B2 JP16713782A JP16713782A JPH05849B2 JP H05849 B2 JPH05849 B2 JP H05849B2 JP 16713782 A JP16713782 A JP 16713782A JP 16713782 A JP16713782 A JP 16713782A JP H05849 B2 JPH05849 B2 JP H05849B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法のうち、特に半
導体集積回路（IC）の素子間分離領域とコレク
タ分離領域との自己整合的な形成方法に関する。
導体集積回路（IC）の素子間分離領域とコレク
タ分離領域との自己整合的な形成方法に関する。
(b) 従来技術と問題点
従前から窒化シリコン（Si3N4）膜を利用した
IPO（Isolation With Oxide and Polysilicon）
方式の素子間分離領域の形成方法が知られてお
り、それは分離領域をエツチングしてＵ字形状の
溝を形成し、溝内の表面に二酸化シリコン
（SiO2）膜を形成して、その内部を多結晶シリコ
ンで埋没させるいわゆる誘電体分離方式である。
第１図にその一例の形成工程途中図を示し、１は
Ｐ型シリコン基板、２はn+型シリコン結晶層、
３はｎ型シリコン結晶層、４はSiO2膜、５はSi3
N4膜で、このSi3N4膜をマスクとしてエツチング
してＵ形溝６を形成し、その内面にSiO2膜７を
生成し、内部全体を多結晶シリコン８で埋没さ
せ、次いでその表面にもSiO2膜９を生成する方
式である。
IPO（Isolation With Oxide and Polysilicon）
方式の素子間分離領域の形成方法が知られてお
り、それは分離領域をエツチングしてＵ字形状の
溝を形成し、溝内の表面に二酸化シリコン
（SiO2）膜を形成して、その内部を多結晶シリコ
ンで埋没させるいわゆる誘電体分離方式である。
第１図にその一例の形成工程途中図を示し、１は
Ｐ型シリコン基板、２はn+型シリコン結晶層、
３はｎ型シリコン結晶層、４はSiO2膜、５はSi3
N4膜で、このSi3N4膜をマスクとしてエツチング
してＵ形溝６を形成し、その内面にSiO2膜７を
生成し、内部全体を多結晶シリコン８で埋没さ
せ、次いでその表面にもSiO2膜９を生成する方
式である。
ところが、最近に至りコレクタ分離領域をもＵ
形溝に形成し、同様にしてその溝内部をSiO2膜
と多結晶シリコン膜とで埋込む方法が彩られてい
る。第２図はその工程断面図で、Ｐ型シリコン基
板１まで達する素子間分離領域１０に対して、
n+型シリコン結晶層２にまで達するコレクタ分
離領域１１が形成される。このようなコレクタ分
離領域を形成すると、ウオールドベース
（Walled Base）１２の形成が可能となるから、
高密度化ができると共にコレクタベースの接合面
積が小さくなつて寄生容量を小さくできる利点が
ある。
形溝に形成し、同様にしてその溝内部をSiO2膜
と多結晶シリコン膜とで埋込む方法が彩られてい
る。第２図はその工程断面図で、Ｐ型シリコン基
板１まで達する素子間分離領域１０に対して、
n+型シリコン結晶層２にまで達するコレクタ分
離領域１１が形成される。このようなコレクタ分
離領域を形成すると、ウオールドベース
（Walled Base）１２の形成が可能となるから、
高密度化ができると共にコレクタベースの接合面
積が小さくなつて寄生容量を小さくできる利点が
ある。
こゝに、n+型シリコン層２はコレクタの埋没
層であり、ｎ型シリコン層３はベースやエミツタ
が形成される素子領域となるものである。
層であり、ｎ型シリコン層３はベースやエミツタ
が形成される素子領域となるものである。
しかしながら、第３図に示すように素子間分離
領域１０とコレクタ分離領域１１とはその深さが
異つているから、２回のパターンニング工程と同
じく２回の溝をエツチングする工程を繰替えさな
ければならない。しかも、２回のパターンニング
は相互のパターン誤差を考慮して、その誤差の見
込み寸法だけ余裕のある面積を設けなければなら
ない。これは高密度化・高集積化するICにとつ
て決して望ましいことではなく、集積度向上を逆
に害することになる。
領域１０とコレクタ分離領域１１とはその深さが
異つているから、２回のパターンニング工程と同
じく２回の溝をエツチングする工程を繰替えさな
ければならない。しかも、２回のパターンニング
は相互のパターン誤差を考慮して、その誤差の見
込み寸法だけ余裕のある面積を設けなければなら
ない。これは高密度化・高集積化するICにとつ
て決して望ましいことではなく、集積度向上を逆
に害することになる。
(c) 発明の目的
本発明は上記の問題点を除去して、形成工程を
短縮すると共にコレクタ分離領域をも素子間分離
領域に対し、セルフアライン（自己整合）で形成
して高集積化できる製造方法を提案するものであ
る。
短縮すると共にコレクタ分離領域をも素子間分離
領域に対し、セルフアライン（自己整合）で形成
して高集積化できる製造方法を提案するものであ
る。
(d) 発明の構成
本発明の特徴は、上記した従来のSiO2膜と、
Si3N4膜のような絶縁膜に加えて、その上に保護
膜を被着し、これらの膜をマスクとして、一導電
型半導体基板上の反対導電型半導体層の所要の深
さ、すなわちコレクタ分離領域および該コレクタ
分離領域より広い溝幅を有する素子間分離領域を
Ｕ形溝状にエツチング除去し、次いで再度保護膜
を少なくとも前記コレクタ分離領域を埋め込むに
必要な膜厚だけ被着し、更に再度被着した保護膜
の膜厚分だけエツチング除去して、素子間分離領
域部の溝底面から保護膜を除去すると共にコレク
タ分離領域内全面と、素子間分離領域の溝内周囲
側面に保護膜を残存させた後、保護膜をマスクと
して素子間分離領域の所要深さまでエツチング除
去する工程が含まれた製造方法であり、以下図面
を参照して実施例によつて詳細に説明する。
Si3N4膜のような絶縁膜に加えて、その上に保護
膜を被着し、これらの膜をマスクとして、一導電
型半導体基板上の反対導電型半導体層の所要の深
さ、すなわちコレクタ分離領域および該コレクタ
分離領域より広い溝幅を有する素子間分離領域を
Ｕ形溝状にエツチング除去し、次いで再度保護膜
を少なくとも前記コレクタ分離領域を埋め込むに
必要な膜厚だけ被着し、更に再度被着した保護膜
の膜厚分だけエツチング除去して、素子間分離領
域部の溝底面から保護膜を除去すると共にコレク
タ分離領域内全面と、素子間分離領域の溝内周囲
側面に保護膜を残存させた後、保護膜をマスクと
して素子間分離領域の所要深さまでエツチング除
去する工程が含まれた製造方法であり、以下図面
を参照して実施例によつて詳細に説明する。
(e) 発明の実施例
第３図ないし第８図は本発明にかゝる一実施例
の形成工程順断面図である。先づ、第３図に示す
ようにＰ型シリコン基体１１にn+型シリコン層
１２およびｎ型シリコン層１３をエピタキシヤル
成長し（これらをシリコン基板と総称する）その
上面に膜厚1000ÅのSiO2膜１４と、膜厚2000Å
のSi3N4膜１５からなる絶縁膜と膜厚1μmのPSG
膜１６からなる保護膜を気相成長する。
の形成工程順断面図である。先づ、第３図に示す
ようにＰ型シリコン基体１１にn+型シリコン層
１２およびｎ型シリコン層１３をエピタキシヤル
成長し（これらをシリコン基板と総称する）その
上面に膜厚1000ÅのSiO2膜１４と、膜厚2000Å
のSi3N4膜１５からなる絶縁膜と膜厚1μmのPSG
膜１６からなる保護膜を気相成長する。
次いで、第４図に示すようにレジスト膜（図示
していない）をマスクとしてフオトプロセスによ
つてPSG膜１６、Si3N4膜１５およびSiO2膜１４
を選択的に窓あけして、素子間分離領域１７とコ
レクタ分離領域１８上のシリコン基板面を露出し
た後、リアクテイブイオンエツチングによつて上
記両領域をエツチングして、n+型シリコン層１
２に達するＵ形溝を形成する。エツチング剤は四
塩化炭素（Ccl4）と三塩化硼素（Bcl3）との混合
ガスを用いて、時間コントロールによつてn+型
シリコン層の直上又はその中間までエツチングす
る。尚、溝の幅はコレクタ分離領域が1μm程度、
素子間分離領域が3μm程度で、また、これらの深
さはn+型シリコン層の直上又はその中間までで
あるから1.5〜3μmとなる。
していない）をマスクとしてフオトプロセスによ
つてPSG膜１６、Si3N4膜１５およびSiO2膜１４
を選択的に窓あけして、素子間分離領域１７とコ
レクタ分離領域１８上のシリコン基板面を露出し
た後、リアクテイブイオンエツチングによつて上
記両領域をエツチングして、n+型シリコン層１
２に達するＵ形溝を形成する。エツチング剤は四
塩化炭素（Ccl4）と三塩化硼素（Bcl3）との混合
ガスを用いて、時間コントロールによつてn+型
シリコン層の直上又はその中間までエツチングす
る。尚、溝の幅はコレクタ分離領域が1μm程度、
素子間分離領域が3μm程度で、また、これらの深
さはn+型シリコン層の直上又はその中間までで
あるから1.5〜3μmとなる。
次いで、第５図に示すように化学気相成長
（CVD）法によつてその上面に第２のPSG膜１９
を被着する。その膜厚をコレクタ分離領域の幅の
１／２程度（本例では0.5μm程度）にして、コレ
クタ分離領域には溝側面からPSG膜１９が成長
して、完全に埋め込まれるようにはかる。
（CVD）法によつてその上面に第２のPSG膜１９
を被着する。その膜厚をコレクタ分離領域の幅の
１／２程度（本例では0.5μm程度）にして、コレ
クタ分離領域には溝側面からPSG膜１９が成長
して、完全に埋め込まれるようにはかる。
次いで、第６図に示すようにトリフロロメタン
（CHF3）ガスを用いたリアクテイブイオンエツ
チングにより、この第２のPSG膜１９を全面エ
ツチングし、コレクタ分離領域１８内全面を埋め
込んだPSG膜はそのまゝ残存し、また素子間分
離領域１７の溝周囲側面に被着したPSG膜もそ
のまゝ残存して、その他はエツチング除去する。
これは、リアクテイブイオンエツチングにより垂
直にエツチングされるから、膜厚0.5μm程度をエ
ツチング除去すればこのような形状とすることが
可能である。
（CHF3）ガスを用いたリアクテイブイオンエツ
チングにより、この第２のPSG膜１９を全面エ
ツチングし、コレクタ分離領域１８内全面を埋め
込んだPSG膜はそのまゝ残存し、また素子間分
離領域１７の溝周囲側面に被着したPSG膜もそ
のまゝ残存して、その他はエツチング除去する。
これは、リアクテイブイオンエツチングにより垂
直にエツチングされるから、膜厚0.5μm程度をエ
ツチング除去すればこのような形状とすることが
可能である。
次いで、第７図に示すようにPSG膜１６と第
２のPSG膜１９とをマスクとしてCcl4＋Bcl3の混
合ガスを用いるリアクテイブイオンエツチングに
よつてエツチングし、素子間分離領域１７の底面
にＰ型シリコン基板１１に達する溝を形成する。
この時、コレクタ分離領域１８は上記のように第
２のPSG膜１９で埋まつているからエツチング
されることはない。
２のPSG膜１９とをマスクとしてCcl4＋Bcl3の混
合ガスを用いるリアクテイブイオンエツチングに
よつてエツチングし、素子間分離領域１７の底面
にＰ型シリコン基板１１に達する溝を形成する。
この時、コレクタ分離領域１８は上記のように第
２のPSG膜１９で埋まつているからエツチング
されることはない。
次いで、第８図に示すようにすべてのPSG膜
１６，１９を弗酸によつてエツチング除去した
後、高温酸化して素子間分離領域１７とコレクタ
分離領域１８の溝内面に膜厚2000〜3000ÅのSio2
膜２０を形成し、更にCVD法によつてこれらの
溝内部に多結晶シリコン膜２１を埋め込み、Si3
N4膜１５の上面に被着した多結晶シリコン膜は
研磨又はエツチングによつて除去される。更に、
溝上部の多結晶シリコンを酸化してSiO2膜２２
とするが、これらは公知のIOP法による製造方法
と変りはない。
１６，１９を弗酸によつてエツチング除去した
後、高温酸化して素子間分離領域１７とコレクタ
分離領域１８の溝内面に膜厚2000〜3000ÅのSio2
膜２０を形成し、更にCVD法によつてこれらの
溝内部に多結晶シリコン膜２１を埋め込み、Si3
N4膜１５の上面に被着した多結晶シリコン膜は
研磨又はエツチングによつて除去される。更に、
溝上部の多結晶シリコンを酸化してSiO2膜２２
とするが、これらは公知のIOP法による製造方法
と変りはない。
上記実施例は絶縁膜をSiO2膜を介したSi3N4膜
とし、保護膜をPSG膜としたものであるが、そ
の他の絶縁膜や保護膜を用いてもよく、その際同
じエツチング剤でエツチングされる材質からなる
絶縁膜と保護膜が望ましく、そうすればエツチン
グ工程が簡略となり、パターン精度も良くなる。
とし、保護膜をPSG膜としたものであるが、そ
の他の絶縁膜や保護膜を用いてもよく、その際同
じエツチング剤でエツチングされる材質からなる
絶縁膜と保護膜が望ましく、そうすればエツチン
グ工程が簡略となり、パターン精度も良くなる。
(f) 発明の効果
以上の実施例の説明から明らかなように本発明
によれば素子間分離領域とコレクタ分離領域とを
同時にパターンニングして、セルフアラインで形
成することができるから、素子形成領域に誤差余
裕部分を設ける必要がなく、ICを高密度に形成
することができる。したがつて、本発明は製造工
程を短縮し、且つ集積度の向上に役立つものであ
る。
によれば素子間分離領域とコレクタ分離領域とを
同時にパターンニングして、セルフアラインで形
成することができるから、素子形成領域に誤差余
裕部分を設ける必要がなく、ICを高密度に形成
することができる。したがつて、本発明は製造工
程を短縮し、且つ集積度の向上に役立つものであ
る。
尚、本発明はIOP方式のみならずＵ形溝をSiO2
膜で充填する方法にも適用することができる。
膜で充填する方法にも適用することができる。
第１図および第２図は従来の形成工程途中断面
図、第３図ないし第８図は本発明にかゝる形成工
程順断面図である。 図中、１，１１はＰ型リシコン基板、２，１２
はn+型シリコン層、３，１３はｎ型シリコン層、
４，１４はSiO2膜、５，１５はSi3N4膜、７，
９，２０，２２はSiO2膜、８，２１は多結晶シ
リコン膜、１０，１７は素子間分離領域、１１，
１８はコレクタ分離領域、１６はPSG膜、１９
は第２のPSG膜を示す。
図、第３図ないし第８図は本発明にかゝる形成工
程順断面図である。 図中、１，１１はＰ型リシコン基板、２，１２
はn+型シリコン層、３，１３はｎ型シリコン層、
４，１４はSiO2膜、５，１５はSi3N4膜、７，
９，２０，２２はSiO2膜、８，２１は多結晶シ
リコン膜、１０，１７は素子間分離領域、１１，
１８はコレクタ分離領域、１６はPSG膜、１９
は第２のPSG膜を示す。
Claims (1)
- １ 一導電型半導体基板上に反対導電型半導体層
を成長し、その上面に絶縁膜を被着し、更にその
上に保護膜を被着し、該保護膜および絶縁膜を選
択的に窓あけする工程、次いで該保護膜および絶
縁膜をマスクとして反対導電型半導体層の所要深
さまでコレクタ分離領域および該コレクタ分離領
域より広い溝幅を有する素子間分離領域をＵ形溝
状にエツチング除去する工程、次いでその上面か
ら上記保護膜と同材質の保護膜を少なくとも前記
コレクタ分離領域を埋め込むに必要な膜厚だけ再
度全面に被着し、続いて該保護膜を少なくとも再
度被着した膜厚だけ全面エツチングして、該保護
膜を素子間分離領域の上記Ｕ形溝底面から除去す
ると共にコレクタ分離領域内全面と素子間分離領
域内の周囲側面に残存させる工程、次いで該保護
膜をマスクとして、素子間分離領域を一導電型半
導体基板まで達する所要深さにまで再度エツチン
グ除去する工程が含まれてなることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16713782A JPS5956740A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16713782A JPS5956740A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956740A JPS5956740A (ja) | 1984-04-02 |
| JPH05849B2 true JPH05849B2 (ja) | 1993-01-06 |
Family
ID=15844107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16713782A Granted JPS5956740A (ja) | 1982-09-24 | 1982-09-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5956740A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2566179B1 (fr) * | 1984-06-14 | 1986-08-22 | Commissariat Energie Atomique | Procede d'autopositionnement d'un oxyde de champ localise par rapport a une tranchee d'isolement |
| JPH0783009B2 (ja) * | 1984-08-29 | 1995-09-06 | 株式会社東芝 | パタ−ン形成方法 |
| JPH0665214B2 (ja) * | 1985-05-17 | 1994-08-22 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| JPH01138719A (ja) * | 1987-11-25 | 1989-05-31 | Nec Corp | 半導体装置の製造方法 |
| JP2910536B2 (ja) * | 1993-12-02 | 1999-06-23 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2625651B2 (ja) * | 1995-01-23 | 1997-07-02 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3650022B2 (ja) | 2000-11-13 | 2005-05-18 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP5010660B2 (ja) | 2009-09-25 | 2012-08-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
1982
- 1982-09-24 JP JP16713782A patent/JPS5956740A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5956740A (ja) | 1984-04-02 |
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