JP2910536B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2910536B2 JP2910536B2 JP5302567A JP30256793A JP2910536B2 JP 2910536 B2 JP2910536 B2 JP 2910536B2 JP 5302567 A JP5302567 A JP 5302567A JP 30256793 A JP30256793 A JP 30256793A JP 2910536 B2 JP2910536 B2 JP 2910536B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にトレンチ分離を用いる半導体装置の製造方
法に関する。
に関し、特にトレンチ分離を用いる半導体装置の製造方
法に関する。
【０００２】
【従来の技術】半導体装置の高密度化に伴い、従来から
用いられているＬＯＣＯＳ系素子分離は限界にさしかか
っている。ＬＯＣＯＳ系より微細な素子分離を可能とす
るトレンチ素子分離法が、次期素子分離として有力であ
る。また、現在の回路はＣＭＯＳ構成が主流となってお
り、Ｎウェル領域とＰウェル領域間の分離もＬＯＣＯＳ
系が用いられている。ウェル分離もトレンチ分離を用い
ることで省面積化が可能となる。したがって次期半導体
装置では、素子分離とウェル分離両方にトレンチ分離を
用いることが必須となる。
用いられているＬＯＣＯＳ系素子分離は限界にさしかか
っている。ＬＯＣＯＳ系より微細な素子分離を可能とす
るトレンチ素子分離法が、次期素子分離として有力であ
る。また、現在の回路はＣＭＯＳ構成が主流となってお
り、Ｎウェル領域とＰウェル領域間の分離もＬＯＣＯＳ
系が用いられている。ウェル分離もトレンチ分離を用い
ることで省面積化が可能となる。したがって次期半導体
装置では、素子分離とウェル分離両方にトレンチ分離を
用いることが必須となる。
【０００３】しかしながら、素子分離用トレンチとウェ
ル分離用トレンチでは、深さが異なる。素子分離では３
０００〜５０００オングストローム、ウェル分離では２
〜４μｍが必要である。
ル分離用トレンチでは、深さが異なる。素子分離では３
０００〜５０００オングストローム、ウェル分離では２
〜４μｍが必要である。
【０００４】従来技術を用いる製造方法を図２に示す。
従来の製造方法によれば、まず、図２（ａ）に示すよう
に、Ｓｉ基板２０にトレンチエッチングマスクとなるＳ
ｉＯ2 膜２１を熱酸化もしくはＣＶＤ法を用いて形成す
る。次に、レジスト２２塗布後、素子分離用トレンチパ
ターンを具備したレチクルを用いてレジストパターンを
形成する。開口部１０は素子分離用の浅いトレンチを形
成すべきパターンである。
従来の製造方法によれば、まず、図２（ａ）に示すよう
に、Ｓｉ基板２０にトレンチエッチングマスクとなるＳ
ｉＯ2 膜２１を熱酸化もしくはＣＶＤ法を用いて形成す
る。次に、レジスト２２塗布後、素子分離用トレンチパ
ターンを具備したレチクルを用いてレジストパターンを
形成する。開口部１０は素子分離用の浅いトレンチを形
成すべきパターンである。
【０００５】次に、図２（ｂ）に示すように、ＲＩＥ
（反応性イオンエッチング）を用いて、ＳｉＯ2 膜をエ
ッチングする。そして、レジスト剥離を行い、ＳｉＯ2
トレンチエッチングマスクを形成する。このＳｉＯ2 ト
レンチエッチングマスクを用いて、深さ４０００オング
ストロームの浅いトレンチ３２をエッチングする。洗浄
後、図２（ｃ）に示すように、５０００オングストロー
ム程度のＣＶＤ−ＳｉＯ2 膜２４を形成し、レジスト２
５よりなるウェル分離パターンを転写する。
（反応性イオンエッチング）を用いて、ＳｉＯ2 膜をエ
ッチングする。そして、レジスト剥離を行い、ＳｉＯ2
トレンチエッチングマスクを形成する。このＳｉＯ2 ト
レンチエッチングマスクを用いて、深さ４０００オング
ストロームの浅いトレンチ３２をエッチングする。洗浄
後、図２（ｃ）に示すように、５０００オングストロー
ム程度のＣＶＤ−ＳｉＯ2 膜２４を形成し、レジスト２
５よりなるウェル分離パターンを転写する。
【０００６】次に、ＳｉＯ2 ＲＩＥを行ってＳｉＯ2 膜
２１をエッチングし、レジスト剥離を行い、ＳｉＯ2 ト
レンチエッチングマスクを形成する。このＳｉＯ2 マス
クを用いて深いトレンチ３１のエッチングを行う。この
場合、浅いトレンチ３２は、ＣＶＤ−ＳｉＯ2 ２４によ
り覆われているのでエッチングされない。深いトレンチ
３１のエッチング後、ＳｉＯ2 マスクをウエットエッチ
ングによって除去する。このようにして２種類の深さが
異なるトレンチを形成する。
２１をエッチングし、レジスト剥離を行い、ＳｉＯ2 ト
レンチエッチングマスクを形成する。このＳｉＯ2 マス
クを用いて深いトレンチ３１のエッチングを行う。この
場合、浅いトレンチ３２は、ＣＶＤ−ＳｉＯ2 ２４によ
り覆われているのでエッチングされない。深いトレンチ
３１のエッチング後、ＳｉＯ2 マスクをウエットエッチ
ングによって除去する。このようにして２種類の深さが
異なるトレンチを形成する。
【０００７】
【発明が解決しようとする課題】従来技術による方法で
は、素子分離トレンチパターンとウェル分離トレンチパ
ターン間に目合せ誤差を生じる。図３に示すように目合
せ誤差によってＭＯＳトランジスタのソースもしくはド
レイン面積が小さくなる。目合せ誤差が生じている場合
に、ソースもしくはドレインに対するコンタクトホール
３４を形成すると、点線で囲んだ部分Ａに示すようにコ
ンタクト底部がウェル分離トレンチ３１上にずれる。こ
のためコンタクト面積が不足したり、トランジスタ特性
が変化して歩留り低下を生じる。この点を考慮すると、
ウェル分離トレンチ３１に接するソースもしくはドレイ
ンを拡大し、目合せ誤差の影響を排除することになる。
しかし、マージンを見込むことで、集積密度低下を生じ
る。したがって、素子分離トレンチ３２とウェル分離ト
レンチ３１の目合せマージンゼロつまりセルフアライン
化が必要である。
は、素子分離トレンチパターンとウェル分離トレンチパ
ターン間に目合せ誤差を生じる。図３に示すように目合
せ誤差によってＭＯＳトランジスタのソースもしくはド
レイン面積が小さくなる。目合せ誤差が生じている場合
に、ソースもしくはドレインに対するコンタクトホール
３４を形成すると、点線で囲んだ部分Ａに示すようにコ
ンタクト底部がウェル分離トレンチ３１上にずれる。こ
のためコンタクト面積が不足したり、トランジスタ特性
が変化して歩留り低下を生じる。この点を考慮すると、
ウェル分離トレンチ３１に接するソースもしくはドレイ
ンを拡大し、目合せ誤差の影響を排除することになる。
しかし、マージンを見込むことで、集積密度低下を生じ
る。したがって、素子分離トレンチ３２とウェル分離ト
レンチ３１の目合せマージンゼロつまりセルフアライン
化が必要である。
【０００８】なお図３において、３３はゲート、３５は
層間絶縁膜を示している。
層間絶縁膜を示している。
【０００９】
【課題を解決するための手段】本発明では、素子分離用
の浅いトレンチとウェル分離用の深いトレンチ両方を同
時に描画したレチクルを用いる。まず、両方のトレンチ
パターンを持つレチクルを用いてＳｉＯ2 エッチングマ
スクパターンを形成する。このＳｉＯ2 エッチングマス
クを用いて浅いトレンチを形成する。この工程では深い
トレンチのパターンも浅いトレンチが形成される。次に
ステップカバレージが優れたＨＴＯ膜（高温成長のＣＶ
Ｄ−ＳｉＯ2 膜）を５００〜１０００オングストローム
全面に成長する。そして深いトレンチパターンのみ描画
したレチクルを用いて深いトレンチのパターンを転写す
る。この場合用いるレチクルには、実際のトレンチ幅よ
り目合せ誤差相当分広いパターンを描画する。このレジ
スト工程では、最初に形成した深いトレンチパターン部
のみ開口する。しかも、目合せ誤差相当分広く開口す
る。このため、最初に形成した深いトレンチパターンは
目合せ誤差があっても完全に露出する。この状態でＳｉ
Ｏ2 ＲＩＥを行うと、最初に形成した深いトレンチを形
成すべきパターン底部のみＳｉが露出する。この後Ｓｉ
Ｏ2 との選択比が高い条件を用いてＳｉトレンチを形成
する。この一連のプロセスによって浅いトレンチと深い
トレンチがセルフアラインで形成できる。
の浅いトレンチとウェル分離用の深いトレンチ両方を同
時に描画したレチクルを用いる。まず、両方のトレンチ
パターンを持つレチクルを用いてＳｉＯ2 エッチングマ
スクパターンを形成する。このＳｉＯ2 エッチングマス
クを用いて浅いトレンチを形成する。この工程では深い
トレンチのパターンも浅いトレンチが形成される。次に
ステップカバレージが優れたＨＴＯ膜（高温成長のＣＶ
Ｄ−ＳｉＯ2 膜）を５００〜１０００オングストローム
全面に成長する。そして深いトレンチパターンのみ描画
したレチクルを用いて深いトレンチのパターンを転写す
る。この場合用いるレチクルには、実際のトレンチ幅よ
り目合せ誤差相当分広いパターンを描画する。このレジ
スト工程では、最初に形成した深いトレンチパターン部
のみ開口する。しかも、目合せ誤差相当分広く開口す
る。このため、最初に形成した深いトレンチパターンは
目合せ誤差があっても完全に露出する。この状態でＳｉ
Ｏ2 ＲＩＥを行うと、最初に形成した深いトレンチを形
成すべきパターン底部のみＳｉが露出する。この後Ｓｉ
Ｏ2 との選択比が高い条件を用いてＳｉトレンチを形成
する。この一連のプロセスによって浅いトレンチと深い
トレンチがセルフアラインで形成できる。
【００１０】
【実施例】次に本発明の実施例について説明する。
【００１１】図１は、本発明の一実施例の各工程を示す
断面図である。まず、図１（ａ）に示すように、Ｓｉ基
板２０にトレンチエッチングマスクとなるＳｉＯ2 膜２
１を熱酸化もしくはＣＶＤ法を用いて形成する。次に、
レジスト２２を塗布後、素子分離用トレンチパターンと
ウェル分離用トレンチ両方のパターンを具備したレチク
ルを用いてレジストパターンを形成する。開口部１０は
素子分離用の浅いトレンチを形成すべきパターンであ
り、開口部１１はウェル分離用の深いトレンチを形成す
べきパターンである。
断面図である。まず、図１（ａ）に示すように、Ｓｉ基
板２０にトレンチエッチングマスクとなるＳｉＯ2 膜２
１を熱酸化もしくはＣＶＤ法を用いて形成する。次に、
レジスト２２を塗布後、素子分離用トレンチパターンと
ウェル分離用トレンチ両方のパターンを具備したレチク
ルを用いてレジストパターンを形成する。開口部１０は
素子分離用の浅いトレンチを形成すべきパターンであ
り、開口部１１はウェル分離用の深いトレンチを形成す
べきパターンである。
【００１２】次に、図１（ｂ）に示すように、ＲＩＥ
（反応性イオンエッチング）を用いて、ＳｉＯ2 膜２１
をエッチングする。そして、レジスト剥離を行い、Ｓｉ
Ｏ2 トレンチエッチングマスクを形成する。このＳｉＯ
2 トレンチエッチングマスクを用いて、浅いトレンチを
形成する。この状態では、深いトレンチを形成すべきパ
ターンも浅いトレンチとなっている。
（反応性イオンエッチング）を用いて、ＳｉＯ2 膜２１
をエッチングする。そして、レジスト剥離を行い、Ｓｉ
Ｏ2 トレンチエッチングマスクを形成する。このＳｉＯ
2 トレンチエッチングマスクを用いて、浅いトレンチを
形成する。この状態では、深いトレンチを形成すべきパ
ターンも浅いトレンチとなっている。
【００１３】次に、図１（ｃ）に示すように、洗浄工程
を経て、ステップカバレージ特性が良いＨＴＯ膜（高温
成長ＳｉＯ2 ）２３を全面に成長する。そしてレジスト
２５よりなるウェル分離パターンをＰＲ工程により転写
する。この場合のパターン寸法は、実際に必要なトレン
チ幅より目合せ誤差相当分拡げたレチクルを用いる。現
状のステッパにおける目合せ精度は０．１５μｍ程度で
あるので、片側０．１５μｍ、トータル０．３μｍだけ
拡げたパターンを転写する。最初に形成したウェル分離
パターンはレジスト２５に覆われることなく、完全に露
出する。そしてＳｉＯ2 ＲＩＥを行うと図１（ｄ）に示
すようになる。ここでは、最初に形成したウェル分離ト
レンチとなるべきパターン底部のみＳｉ基板２０が露出
する。レジスト剥離後、深いトレンチを形成すると図１
（ｅ）に示すようになり、浅いトレンチ２６と深いトレ
ンチ２７が形成できる。しかも両方のトレンチは、目合
せマージンを見込む必要がなく最小パターン形成可能な
寸法まで近づけることが可能となる。
を経て、ステップカバレージ特性が良いＨＴＯ膜（高温
成長ＳｉＯ2 ）２３を全面に成長する。そしてレジスト
２５よりなるウェル分離パターンをＰＲ工程により転写
する。この場合のパターン寸法は、実際に必要なトレン
チ幅より目合せ誤差相当分拡げたレチクルを用いる。現
状のステッパにおける目合せ精度は０．１５μｍ程度で
あるので、片側０．１５μｍ、トータル０．３μｍだけ
拡げたパターンを転写する。最初に形成したウェル分離
パターンはレジスト２５に覆われることなく、完全に露
出する。そしてＳｉＯ2 ＲＩＥを行うと図１（ｄ）に示
すようになる。ここでは、最初に形成したウェル分離ト
レンチとなるべきパターン底部のみＳｉ基板２０が露出
する。レジスト剥離後、深いトレンチを形成すると図１
（ｅ）に示すようになり、浅いトレンチ２６と深いトレ
ンチ２７が形成できる。しかも両方のトレンチは、目合
せマージンを見込む必要がなく最小パターン形成可能な
寸法まで近づけることが可能となる。
【００１４】深いトレンチエッチングでは、ＳｉＯ2 マ
スクに対して高選択Ｓｉエッチングが必要である。この
エッチングは、エッチング圧力５〜２０ｗＴｏｒｒ，塩
素・酸素混合ガス（酸素添加量３〜３０％）のエッチン
グ条件で、マグネトロンＲＩＥやＥＣＲ方式プラズマ源
を用いるエッチング装置により実現できる。
スクに対して高選択Ｓｉエッチングが必要である。この
エッチングは、エッチング圧力５〜２０ｗＴｏｒｒ，塩
素・酸素混合ガス（酸素添加量３〜３０％）のエッチン
グ条件で、マグネトロンＲＩＥやＥＣＲ方式プラズマ源
を用いるエッチング装置により実現できる。
【００１５】本実施例の方法では、ＰＲ数増加もしくは
工程数増を伴わないため、製造コストは従来と同じであ
る。しかも、深さが異なるウェル分離トレンチと素子分
離トレンチが目合せマージンゼロで配置可能である。こ
れによって半導体装置の高密度化が可能となる。
工程数増を伴わないため、製造コストは従来と同じであ
る。しかも、深さが異なるウェル分離トレンチと素子分
離トレンチが目合せマージンゼロで配置可能である。こ
れによって半導体装置の高密度化が可能となる。
【００１６】また、本実施例では簡単のためにＳｉＯ2
エッチングマスクについて記述したが、ポリシリコンや
シリコン窒化膜等をＳｉＯ2 の下層に配置した多層膜で
も良い。
エッチングマスクについて記述したが、ポリシリコンや
シリコン窒化膜等をＳｉＯ2 の下層に配置した多層膜で
も良い。
【００１７】
【発明の効果】以上説明したように本発明を用いると、
深さが異なるトレンチを目合せ誤差に対するマージンゼ
ロつまりセルフアラインで形成できる。これによって半
導体装置の高密度化が可能となる。また本発明を用いる
ことで工程数やＰＲ数に増加はなく、コスト増となるこ
ともない。
深さが異なるトレンチを目合せ誤差に対するマージンゼ
ロつまりセルフアラインで形成できる。これによって半
導体装置の高密度化が可能となる。また本発明を用いる
ことで工程数やＰＲ数に増加はなく、コスト増となるこ
ともない。
【図１】本発明の実施例の一つを示す各工程の断面図で
ある。
ある。
【図２】従来技術を用いる場合の製造方法を示す各工程
の断面図である。
の断面図である。
【図３】従来技術を用いて製造した半導体装置の断面図
である。
である。
１０ 浅いトレンチパターン １１ 深いトレンチパターン ２０ Ｓｉ基板 ２１ ＳｉＯ2 膜 ２２，２５ レジスト ２３ ＨＴＯ膜 ２４ ＣＶＤ−ＳｉＯ2 膜 ２６ 浅いトレンチ ２７ 深いトレンチ ３１ ウェル分離トレンチ ３２ 素子分離トレンチ ３３ ゲート ３４ コンタクトホール ３５ 層間絶縁膜
Claims (3)
- 【請求項１】第１のトレンチと第１のトレンチより深さ
が深い第２のトレンチとを有する半導体装置の製造方法
において、 半導体基板の表面の前記第１のトレンチおよび第２のト
レンチを形成する位置に、前記第１のトレンチの深さの
浅いトレンチを形成する工程と、 前記浅いトレンチの内面を薄く覆う第１のマスクの薄膜
を形成する工程と、 前記第１のマスクの薄膜の表面に、前記第１のトレンチ
のパターンが無く前記第２のトレンチのパターンが有る
第２のマスクの薄膜を形成する工程と、 前記第２のマスクの薄膜の前記第２のトレンチのパター
ンから露出した前記第１のマスクの薄膜のうち、前記浅
いトレンチの底を覆う前記第１のマスクの薄膜を選択的
に除去し、前記浅いトレンチの側面を覆う前記第１のマ
スクの薄膜を残す工程と、 前記浅いトレンチの底から露出した前記半導体基板をエ
ッチングして前記第１のトレンチより深さが深い前記第
２のトレンチを形成する工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１のマスクの薄膜が、高温成長Ｓｉ
Ｏ2 膜であることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】前記第２のマスクの薄膜の前記第２のトレ
ンチのパターンが、目合わせ誤差相当分広げられたパタ
ーンであることを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302567A JP2910536B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302567A JP2910536B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07161806A JPH07161806A (ja) | 1995-06-23 |
| JP2910536B2 true JP2910536B2 (ja) | 1999-06-23 |
Family
ID=17910538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5302567A Expired - Fee Related JP2910536B2 (ja) | 1993-12-02 | 1993-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910536B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8710479B2 (en) | 2011-11-22 | 2014-04-29 | Samsung Electronics Co., Ltd. | Semiconductor devices having multi-width isolation layer structures |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6503813B1 (en) * | 2000-06-16 | 2003-01-07 | International Business Machines Corporation | Method and structure for forming a trench in a semiconductor substrate |
| US6627484B1 (en) * | 2000-11-13 | 2003-09-30 | Advanced Micro Devices, Inc. | Method of forming a buried interconnect on a semiconductor on insulator wafer and a device including a buried interconnect |
| KR100380148B1 (ko) * | 2000-12-13 | 2003-04-11 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성 방법 |
| KR100417853B1 (ko) * | 2001-06-29 | 2004-02-05 | 주식회사 하이닉스반도체 | Ｓｔｉ 및 ｄｔｉ를 갖는 반도체 장치의 제조방법 |
| KR100390918B1 (ko) * | 2001-08-30 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| JP5769915B2 (ja) * | 2009-04-24 | 2015-08-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4303933A (en) * | 1979-11-29 | 1981-12-01 | International Business Machines Corporation | Self-aligned micrometer bipolar transistor device and process |
| JPS5956740A (ja) * | 1982-09-24 | 1984-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60226136A (ja) * | 1984-04-25 | 1985-11-11 | Hitachi Ltd | 相補型金属絶縁物半導体装置およびその製法 |
| JPS6214467A (ja) * | 1985-07-12 | 1987-01-23 | Sony Corp | 半導体装置の製造方法 |
| JPS62249448A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | 半導体装置の製造方法 |
| JP2723598B2 (ja) * | 1989-03-20 | 1998-03-09 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-12-02 JP JP5302567A patent/JP2910536B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8710479B2 (en) | 2011-11-22 | 2014-04-29 | Samsung Electronics Co., Ltd. | Semiconductor devices having multi-width isolation layer structures |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07161806A (ja) | 1995-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |