JPS6214467A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明を次の順序に従って説明する。

Ａ、産業上の利用分野 ８０発明の概要 Ｃ０従来の技術 り０発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 ７８作用 Ｇ、実施例 Ｇ−■　第１実施例（Ｓｔ・バイポーラ・トランジスタ
の製造方法） Ｇ−■　第２実施例（ペテロ・バイポーラ・トランジス
タの製造方法） Ｇ−■　第３実施例（選択酸化を用いた製造方法） Ｇ−■　第４実施例（トレンチアイソレーションを用い
た製造方法） Ｇ−■　他の実施例（他の半導体装置等の形成例） Ｈ０発明の効果 Ａ、産業上の利用分野 本発明は、半導体基板上の半導体層に形成した半導体素
子に分Ｍ領域を形成する半導体装置の製造方法に関し、
特に半導体素子の能動領域の分離と素子分離の方法を改
善したものである。

Ｂ１発明の概要 この発明は、半導体基板上の半導体層に形成した半導体
素子に分離領域を形成する半導体装置の製造方法におい
て、 能動領域を分離する第１の分離溝と素子を分離する第２
の分離溝を同時に形成し、更に絶縁層を被着して上記第
１の分離溝の充填を行うと共に第２の分離溝内の該絶縁
層とセルフ了ラインで第３の分離溝を形成することによ
り、 深さの異なる分離溝を工程数も少なく高精度に形成する
ものである。

Ｃ０従来の技術 −ＩＩＩＱに、バイポーラトランジスタ等の半導体素子
をシリコ、ン基板や化合物半導体基板に形成する場合に
おいては、電気的に分離された領域に個々の素子を形成
する必要がある。

このような半導体素子の分離技術としては、ＰＮ接合の
逆バイアス時の高抵抗を利用したＰＮ接合分離や、窒化
膜を利用して酸化膜を素子分離に使用する選択酸化骨Ｍ
（いわゆるＬＯＣＯ３法）、あるいはＲＩＥ（反応性イ
オンエツチング）等によって溝を形成し当該溝を絶縁物
等で充填するトレンチ分Ｍ（溝充填分離）、更に、選択
エピタキシャル分離、誘電体分離などの種々の方法が知
られている。

Ｄ０発明が解決しようとする問題点 上述したような各種の分離技術は半導体装置の製造にお
いて不可欠な技術であり、素子の微細化を進める上で重
要な技術である。そして、上記素子分離技術を用いてバ
イポーラトランジスタなどの各素子を分離形成し、集積
回路として半導体装置は製造されている。

しかし、半導体素子における要求として、高性能化、微
細化、高集積化等の要求があり、更には、ＱａＡｓ、ｌ
ｎＰ等の化合物半導体を用いて高速に動作するデバイス
が注目されている。

そして、このような半導体素子においては、微細化、高
性能化等を図るために異なる深さの導電層分離が必要に
なってきている。すなわち、たとえばバイポーラトラン
ジスタ等の素子間を分離するための深い深さの分離と、
例えばバイポーラトランジスタのコレクタ取り出しのた
めの領域とエミッタ、ベース、コレクタ等の能動領域と
の分離などが微細化、高性能化等のために求められてい
る。

しかしながら、上記従来の素子分離技術では、素子分離
のための工程を操り返さずに、同一基板上に異なる深さ
の分離領域を形成できない等の問題点がある。

すなわち、上述した素子分離技術のうち、例えば上記Ｐ
Ｎ接合分離は、同じ深さの分離領域を熱拡散やイオン注
入により形成することができるが、異なる深さの分離領
域を形成するためには、各深さ毎の分離領域の形成工程
が必要になり、プロセスが複雑になるばかりでな（各分
離領域の形成工程毎の整合性に問題を生ずることになる
。また、ＰＮ接合分離は、分離領域と素子との間隔を狭
めることができず余裕をもって形成しなければならない
。従って、高集積化、高速化に対応できず、寄生容量も
大き１）。更に、イオン注入によりＰＮ接合分離領域を
形成する場合には、打ち込む際の衝撃による損傷があり
、これを７ニールによって活性化するが、例えばエピタ
キシャル成長層を積層した場合には熱処理によってエピ
タキシャル成長層のプロファイルが崩れることになる。

そして、特にＧａＡｓ等の化合物半導体を用いた半導体
装置は、通常エピタキシャル成長層を積層して素子を形
成するため、イオン注入による素子分離は最小限にしな
ければ高性能化できず、更にストイキオメトリが崩れた
り有毒な砒素等の発生があるため、ＧａＡｓ等に熱処理
を施すことはプロセス上困難が伴っている。

また、上記選択酸化法による素子分離も同様に、異なる
深さの分離を行う場合には、素子分離領域の形成のプロ
セスが複雑化せざるを得ない。更に、いわゆるバーズビ
ーク等の問題もあり、高集積化を図る上で障害となって
いる。また、素子分離領域の形成に際して熱処理を要す
るため、上述したように例えばエピタキシャル成長層を
積層した場合には、該エピタキシャル成長層のプロファ
イルが崩れることなる。

また、ＲＩＥ（反応性イオンエツチング）等によって溝
を形成し当該溝を絶縁物等で充填する上記トレンチ分離
（溝充填分離）は、時代の趨勢である微細化に適してお
り、寄生容量を小さくすることも可能であるが、他の方
法と同様に異なる深さの分離溝を形成する場合には製造
工程が複雑化することになる。

また、その他の分離技術も同様に、異なる深さの分離領
域を形成する場合には、分離領域形成の工程を繰り返し
て行うため工程の複雑性の問題は残されることになる。

また、上述したように高性能化のため例えばバイポーラ
トランジスタのコレクタ取り出しのための能動領域の分
離を行う場合に、素子分離領域を形成するのではなく、
いわゆるメサエッチを行う方法もある。しかし、メサエ
ッチを用いた素子は、平坦性を欠き凹凸を有しているた
め、通常のフォトリソグラフィ技術を用いることが困難
であるといった問題点を有している。

そこで、本発明は上述の問題点に鑑み、異なる深さの分
離領域を工程数少なく形成し、しかも、半導体装置の高
性能化、微細化に適応し゛、更に化合物半導体の素子分
離にも対応する半導体装置の製造方法を提供することを
目的とする。

Ｅ０問題点を解決するための手段 半導体基板上の半導体層に形成した半導体素子に分離領
域を形成する半導体装置の製造方法において、 上記半導体素子の能動領域を分離するための第１の分離
溝と、上記半導体素子間に形成され該第１の分離溝より
幅の広い第２の分離溝とを同時に形成する工程と、 上記第１の分離溝に絶縁層が充填されるように該絶縁層
を全面に形成する工程と、 上記第２の分離溝に形成された上記絶縁層間にセルファ
ラインで該第２の分離溝よりも深く第３の分離領域を形
成する工程とからなる半導体装置の製造方法により上述
の問題点を解決する。

Ｆ１作用 本発明の半導体装置の製造方法により製造される半導体
装置は、例えばコレクタ取り出しのために能動領域は第
１の分離溝で分離され、例えばバイポーラトランジスタ
等の各素子は第２の分離溝及び第３の分離溝で分離され
ている。

このような半導体装置を製造するため、先ず、分離を行
う所定の領域をエツチング等により除去して基板に対し
て略垂直に溝を形成する。この溝の形成は、能動領域の
分離には狭い幅の第１の分離溝を形成し、素子間の分離
には広い幅の第２の分離溝を形成する。そして、全面に
絶縁層を被着形成し、上記狭い幅の第１の分離溝には、
上記形成した絶縁層で当該溝を充填し、一方上記広い幅
の第２の分離溝には、当該溝に沿って断面略凹状に絶縁
層を被着形成する。続いて、上記断面略凹状に絶縁層が
形成された第２の分離溝で、上記絶縁層とセルファライ
ンで第３の分離領域を形成する。このセルファラインで
形成される第３の分離領域は、第１の分離溝より深く素
子等を分離することができ、しかもセルファラインで形
成されるため、工程数を特に増加させることなく分離領
域を形成することができる。

Ｇ、実施例 本発明の半導体装置の製造方法の第１実施例〜第４実施
例を図面を参照しながら説明する。

Ｇ−■　第１実施例（Ｓｔ・バイポーラ・トランジスタ
の製造方法） 本実施例は、半導体基板としてＰ型のシリコン基板を用
いて、エピタキシャル成長層を該基板上に積層し、所定
の領域をエミッタ、ベース、コレクタとするバイポーラ
トランジスタを半導体装置として製造する場合に好適な
例である。

（ａ）　　先ず、本実施例の半導体装置の製造方法では
、第１図ａに示すように、Ｐ型のシリコン基板１を使用
し、このＰ型のシリコン基板１上に半導体装置であるバ
イポーラトランジスタを形成する。上記Ｐ型のシリコン
基板にはＮ小型の埋め込み層２が形成され、更にＮ型の
エピタキシャル成長Ｎ３とＰ型のエピタキシャル成長Ｊ
ｉ４が順次積層される。上記Ｎ型のエピタキシャル成長
層３は、後述するようにコレクタ領域として用いられ、
また、上記Ｐ型のエピタキシャル成長Ｎ４は、後述する
ようにベース領域が形成されエミッタ領域も形成される
。そして、上記上記Ｐ型のエピタキシャル成長層４上の
全面には酸化シリコン等の材料で形成される酸化膜５が
被着形成される。

（ｂ）　　このように積層した基板１上の所定の領域を
エツチングにより除去し、第１図すに示すように、第１
の分離溝６および第２の分離溝７を形成する。この第１
の分離溝６は、本実施例における半導体素子であるバイ
ポーラトランジスタのエミッタ、ベース、コレクタから
なる能動領域（図中領域Ａで示す、）をコレクタ取り出
しのための領域（図中領域Ｂで示す。）から分離して、
例えば高集積を可能にするウォールド・エミッタ構造。

ウォールド・ベース構造を実現し、耐圧向上や寄生容量
を小さくすることなどができる。また、上記第２の分離
溝７は、半導体素子であるバイポーラトランジスタの間
を分離するために素子間に形成され、後述するようにセ
ルファラインで第３の分離領域を形成し、この第２の分
離溝７と第３の分離領域で素子間分離を行う。ここで上
記第１の分離溝６と上記第２の分離溝７は、フォトレジ
スト等をマスクとして異方性エツチング、例えば反応性
イオンエツチング（ＲＩＥ）、電子サイクロトロン共鳴
（ＥＣＲ）プラズマを利用したイオンビームエツチング
等のドライエツチングや、結晶学的な面異方性エツチン
グ等により形成され、基板ｌの主面に対して略垂直方向
に深さＸｉに同時に形成される。この深さｘｌは、表面
から酸化膜５、Ｐ型のエピタキシャル成長層４、Ｎ型の
エピタキシャル成長層６にまで亘り、Ｎ型のエピタキシ
ャル成長層６の積層方向の途中までの深さになっている
。そして、上記第１の分離溝６は狭い幅Ｗ１で形成され
、一方、上記第２の分離溝７は上記第１の分離溝６の幅
Ｗ１と異なった幅の広い幅Ｗ２で形成される。これら各
分離溝６．７の異なる幅Ｗ１、幅Ｗ２は次工程で被着形
成する絶縁層の厚みｔと関係する。

（ｃ）　　第１の分離溝６及び第２の分離溝７をエツチ
ングにより形成後、第１図Ｃに示すように、全面に絶縁
層８を厚みｔで被着する。ここで、絶縁層８は、例えば
酸化シリコン、窒化シリコン。

Ａｌ１０３．７’ａ２　ｏ５　、Ｔ　ｉ　０２等の絶縁
材料を用いて形成することができ、例えば常圧ＣＶＤ法
、減圧ＣＶＤ法、プラズ？ＣＶＤ法、光ＣＶＤ法などの
種々の方法を用いて形成することができる。そして、上
記絶縁層８の厚みｔと上記分離溝６．７の幅ｗｌ、幅Ｗ
２の関係は、 Ｗｌ　＜　２　ｔ　　＜Ｗ２ になるように被着形成する。なお、より好ましくは、 Ｗ１≦Ｌ＜Ｗ、／２ とすることにより、第１の分離溝６の上部領域を略平坦
にすることができる。

このような絶縁層８の厚みｔと第１及び第２の分離溝６
．７の各幅ｗｌ　、ｗ２の条件で絶縁層８を被着形成す
ることにより、上記第１の分離溝６は絶縁層８を構成す
る材料で充填され、一方上記第２の分離溝７は、断面略
凹状に上記絶縁層８が被着される。

（ｄ）　　全面に絶縁層８を被着形成後、第１図ｄに示
すように、この絶縁層８に対してエツチングを施し、第
２の分離溝７の側壁部分にスペーサ９゜９を残存させな
がら当該絶縁層８を除去する。ここで、エツチングには
、反応性イオンエッチング（ＲＩＢ）等の異方性エツチ
ングを用い、上記断面略凹状の絶縁層８は、第２の分離
溝７の側壁部分に残存し、一つの第２の分離？＃７の内
部のスペーサ９．９の間隔はＷ３になる。また、上記第
１の分離溝６に充填された絶縁層８　（以下、能動領域
分離領域１０という。）は、このエツチングによって平
坦化され、後の工程でバイポーラトランジスタを形成す
る領域と略同−の高さを有することになる。

尚、この絶縁層８の除去は、次工程でイオン注入に対す
るマスクとして上記スペーサ９．９を残存させるために
行うが、上記絶縁層８の厚みｔや次工程のイオン注入の
注入エネルギーによっては、当該絶縁層８を除去しなく
てもよい。また、全面をエツチングするのではなく、マ
スク等を用いて選択的に第２の分離溝７のみをエツチン
グしてもよい。

（ｅ）　　第２の分離溝７の側壁にスペーサ９．９を形
成後、第１図ｅに示すように、セルファラインで高抵抗
な領域の第３の分＃領域１１を形成する。この第３の分
Ｍｉｌ域１１は、例えばイオン注入等の方法によってＢ
”、ＢＦ２＋等のＰ型のドーパントを導入することによ
って形成され、上記スペーサ９．９とセルファラインで
幅Ｗ３に形成される。そして、この第３の分離領域１１
の深さｘ２は、上記Ｐ型のシリコン基板１にまで達し、
半導体素子の素子間を上記第２の分離溝７と共に分離す
る。

このように第゛２の分離溝７の側壁に形成されたスペー
サ９．９を利用してセルファラインで該第２の分離溝７
よりも深く第３の分離領域１１を形成することができる
ため、製造プロセス上も特に工程数を多くすることもな
く異なる深さＸｌ、Ｘりの分離領域を形成することがで
きる。また、上記スペーサ９．９の間隔Ｗ３がそのまま
第３の分離領域の幅Ｗ３となるため、微細化、高集積化
に対応することができ、上記スペーサ９．９の幅を調整
することにより所望の幅で第３の分離領域１１を形成す
ることができる。更に、イオン注入による分離が素子分
離領域の全部でなく一部のみで足りイオン注入による損
傷を最小限に抑えることができる。

尚、この第３の分ＭＳＲ域の形成は、イオン注入による
ものに限定されず、例えば熱拡散による不純物拡散でも
よい。この場合には、素子分離領域の全部に熱拡散を使
用せず、第３の分離領域１１の形成だけに使用するため
、他の領域に熱的な歪を生じさせることもなく素子間の
分離を行うことができる。また、後述するように選択酸
化法を用いる方法や、トレンチ分離溝を更に形成しても
よい。更に、ＢＳＧ膜等を用いたいわゆるデポ拡散法を
用いてもよい。

（ｆ）　　第３の分離領域１１の形成後、第１図ｆに示
すように、能動領域分離領域１０と第２の分Ｍ溝７のス
ペーサ９０間の領域にコレクタ・コンタクト領域即ちコ
レクタ取り出し領域１３を形成する。また、このコレク
タ取り出し領域１３の形成に用いるＮ型の不純物を、イ
オン注入のプロジェクトレンジを例えば所定のマスクに
よって調整しながら同時にエミッタを形成する領域に注
入するようにしてもよい。そして、コレクタ取り出し領
域１３は、上記能動領域分離領域１０と第２の分離溝７
のスペーサ９．９に挟まれた領域であるので、アニール
等の活性化に際して基板に対する熱の分布から効率よく
熱を吸収することができ、Ｐ型及びＮ型のエピタキシャ
ル成長層４．３のプロファイルの劣化も最小限に抑える
ことができる。

尚、ここで例えばＣＶＤ法により多結晶シリコンや酸化
シリコン等の層を形成し第２の分離溝７を埋めて平坦化
してから、コンタクトホール１２を形成し、コレクタ取
り出し領域１３をイオン注入等によって形成してもよい
。

（ｇ）　　コレクタ・コンタクト形成後、第１図ｇに示
すように、酸化膜５の能動領域上の一部を間口して開口
部１４を形成し、更にエミッタ領域１５をＰ型のエピタ
キシャル成長層４に形成する。

この構造により、ウォールド・エミッタ構造を実現する
ことができ、ベース領域１６は、能動領域分離領域１０
に隣接して短いベース幅を有することになる。このエミ
ッタ領域１５、ベース領域工６、コレクタ領域１７で１
つのバイポーラトランジスタとして機能し、しかも該半
導体素子であるバイポーラトランジスタは、第２の分離
溝７及び第３の分離溝１１で有効に分離されて動作する
ことになる。

（ｈ）　　続いて、第１図りに示すように、コンタクト
ホール１２．１４．１８を介して、上記コレクタ取り出
し領域１３と接続する電極２１、上記エミッタ領域１５
と接続する電極２０、上記ベース領域１６と接続する電
極１９をそれぞれ被着形成する。これら電極２１．２０
．１９を形成する材料は、例えば、Ａｌ−５ｉ、Ａｌ−
３１−Ｔｉ。

ポリサイド、シリサイド、高融点金属等を用いることが
できる。そして、本実施例の場合には、電極２１．２０
．１９を形成する能動領域部分が略平坦化されているた
め、段差による配ｖＡ層の断線等を防止することができ
る。

以上の工程により、本実施例の半導体装置の製造方法（
Ｓｉ・バイポーラ・トランジスタの製造方法）は実現さ
れる。そして、本実施例を用いて半導体装置を形成する
ことにより、第１の分離溝６　（能動領域分離領域１０
）と、第２の分離溝７及び第３の分離領域１１を異なる
深さＸｌ、Ｘｌ＋ｘ２に形成することができる。これら
異なる深さＸｌ、Ｘ１十Ｘ２の分ｉ％ｆｔ　？ｉｌ域の
形成に際しては、特に第２の分離溝７に形成するスペー
サ９．９等を利用してセルファラインで第３の分Ｒ＠Ｍ
域１１を形成することができるため、プロセス上アイソ
レーションの工程を繰り返すこともなく、素子間の分離
を行うことができる。また、上記第３の分離領域１１は
微細な輻Ｗ３に、第２の分離溝７の幅Ｗ２と被着する絶
縁層８の幅ｔによって精度よくコントロールすることが
でき、従って、高集積化に対応した製造方法になってい
る。また、イオン注入による損傷を最小限に抑えること
も可能であり、更に、低温でプロセスを進めることがで
き、エピタキシャル成長層３．４のプロファイルの劣化
等を防止することも可能である。

尚、上述した第１実施例においては、基板にＰ型のシリ
コン基板１を使用し、Ｎ型のエピタキシャル成長層３、
Ｐ型のエピ゛′　シャル成長層４を積層した構造とした
が、これに限定されず、他のプレーナ構造のバイポーラ
トランジスタにも応用することができる。また、バイポ
ーラトランジスタをＮＰＮ型のトランジスタとしたが、
これに限定されず反対導電型のＰＮＰ型のトランジスタ
としてもよい。

Ｇ−■　第２実施例（ヘテロ・バイポーラ・トランジス
タの製造方法） 本実施例は、半絶縁性ＧａＡｓ基板上にＧａＡ３層とＡ
ＩＧａＡｓＦＪを積層し、ヘテロ接合させることにより
、ベース−エミッタ間のエネルギーバリヤー高めてベー
スからエミッタへのホールの注入を抑制し、低消費電力
で高速度に動作するヘテロ・バイポーラ・トランジスタ
（ＨＢＴ）を製造する方法の例である。

以下、第２図ａ〜第２図ｇを参照しながら工程順にヘテ
ロ・バイポーラ・トランジスタの製造方法について説明
する。

（ａ）　　先ず、本実施例の半導体装置の製造方法では
、第２図ａに示すように、半絶縁性ＧａＡｓ基板３１を
使用し、この半絶縁性ＧａＡｓ基板３１上にＮ小型のＧ
ａＡｓ層３２、Ｎ型のＧａＡｓ層３３、Ｐ型のＧａＡｓ
層３４、Ｎ型のＡｌＧａＡｓ層３５をそれぞれ分子線エ
ピタキシャル成長法（ＭＢＥ）や有機金属法エピタキシ
ャル成長（ＭＯＣＶＤ）等のエピタキシャル成長等によ
り積層する。この場合において、上記Ｎ小型のＧａＡｓ
層３２と上記Ｎ型のＧａＡｓ層３３を一層のＧａＡｓ層
としてもよく、また、半絶縁性ＧａＡｓ基板３１上にＡ
ｊ！ＧａＡｓ層を形成し、その上にＧａＡｓ層を積層す
るようにしてもよい。上記各エピタキシャル成長層３２
．３３．３４．３５のドーパントについては、Ｎ型ドー
パントとして、Ｓｔ、Ｓｎ、Ｇｅ、Ｓ、Ｓｅ、Ｔｅ、Ｉ
ｎ等を用い、一方Ｐ型のドーパントとして、Ｂｅ、Ｍｇ
、Ｃｄ、Ｚｎ等を用いることができる。このようにＧａ
Ａｓ層３２〜３４及びＡＩＧａＡ、ｓ層３５を積層後、
全面に絶縁Ｊｉ３６を形成する。この絶縁層３６は、酸
化膜或いは窒化膜等をＣＶＤ法、スパッタ法、蒸着法等
により被着形成したり、低温の熱酸化法、陽極酸化法プ
ラズマ酸化法等の表面酸化法を用いて形成してもよい。

また、ボロン、酸素、プロトン等を表面に導入して高抵
抗層としてもよい。

（ｂ）　　半絶縁性ＧａＡｓ基板３１上にＧａＡｓ層３
２〜３４．ＡｆｆＧａＡｓ層３５及び絶縁層３６を積層
後、第２図すに示すように、積層した基板３１上の所定
の領域をエツチングにより除去し、第１の分離溝３７お
よび第２の分離溝３８を形成する。この第１の分離溝３
７は、本実施例における半導体素子であるヘテロ・バイ
ポーラ・トランジスタのエミッタ、ヘース、コレクタか
らなる能動領域（図中領域Ｃで示す。）をコレクタ取り
出しのための領域（図中領域りで示す。）から分離して
、高集積を可能にするウォールド・エミッタ構造、ウォ
ールド・ベース構造を実現し、耐圧向上や寄生容量を小
さくすることなどができる。また、上記第２の分離溝３
８は、ヘテロ・バイポーラ・トランジスタの間を分離す
るために素子間に形成され、後述するようにセルファラ
インで第３の分離領域を形成し、この第２の分離溝３８
と第３の分離領域で素子間分離を行う。ここで上記第１
の分離溝３７と上記第２の分離溝３８は、フォトレジス
ト等をマスクとして異方性エツチング、例えば反応性イ
オンエツチング（ＲＩ　Ｅ）　、電子サイクロトロン共
鳴（ＥＣＲ）プラズマを利用したイオンビームエツチン
グ、光励起エツチング等のドライエツチングや、結晶学
的な面異方性エツチング等により形成され、基板３１の
主面に対して略垂直方向に同時に一定の深さで形成され
る。

そして、例えばプラズマエツチングを用いる場合のエツ
チングガスとしては、ＣＲ２，ＣＦ２　Ｃ１２、ＣＣ７
！４．ＰＣ１！３．ＨＣｌ、ＢＣｌ３　Ｃ（ｌｘ　、Ｃ
Ｆ２　Ｃ７！２　０２　　Ａｒ、ＣＣ１ａ−（０２，Ｈ
２，Ｃｊ！２）、ＣＨＣｌ１　０２．Ａｒ−Ｃｊ！２．
ＣＦ４等の種々のプラズマエツチングガスを用いること
ができる。上記深さは、表面から絶縁Ｎ３６、Ｎ型のＡ
ＪＧａＡｓ層３５、Ｐ型のＧａＡｓ層３４、Ｎ型のＧ　
ａ　Ａ　ｓ　ＪｉＪ　３３にまで至り、Ｎ小型のＧａＡ
ｓ層３２が露出することになる。そして、上記第１の分
離溝３７は狭い幅Ｗ５で形成され、一方、上記第２の分
離溝３８は上記第１の分離溝３７の幅Ｗ５と異なった幅
の広い幅Ｗ４で形成される。これら各分離溝３７．３８
の異なる幅Ｗ５、幅Ｗ４は、上述した第１実施例と同様
に、次工程で被着形成する絶縁層の厚みと関係する。

（ｃ）　　エツチングにより第１の分離溝３７と第２の
分離溝３８を形成後、第２図Ｃに示すように、全面に絶
縁層３９を被着形成する。ここで、絶縁層３９は、例え
ば酸化シリコン、窒化シリコン。

Ａｌ１２０３　、Ｔａ２０５　、ＴｉＱ２等の絶縁材料
を用いて形成することができ、例えば常圧ＣＶＤ法、減
圧ＣＶＤ法、プラズ？ＣＶＤ法、光ＣＶＤ法などの種々
の方法を用いて形成することができる。上記全面に被着
形成する絶縁層３９の厚みは、第１実施例と同様に各分
離溝３７．３８の異なる幅ｗ＋ｉ、幅Ｗ４とそれぞれ関
係し、第１実施例に示すような所定の厚みにより第１の
分離溝３７の充填と、後述する第３の分離領域の幅を決
定する。

上記絶縁層３９の厚みを所定の値とした場合には、上記
第１の分離溝３７は絶縁層３９を構成する材料で充填さ
れ、一方上記第２の分離溝３８は、断面略凹状に上記絶
縁層３９が被着される。

（ｄ）　　全面に絶縁層３９を被着形成後、第２図ｄに
示すように、この絶縁層３９に対してエツチングを施し
、第２の分離溝３８の側壁部分にスペーサ４０．４０を
残存させながら当該絶縁層３９を除去する。ここで、エ
ツチングには、反応性イオンエツチング（ＲＩ　Ｅ）等
の異方性エツチングを用い、上記断面略凹状の絶縁層３
９は、第２の分離溝３８の側壁部分に残存し、一つの第
２の分離溝３８の内部のスペーサ４０．４０の間隔は当
該第２の分離溝３８の幅Ｗ４と上記絶縁Ｎ３９の厚みで
定められることになる。また、上記第１の分離溝３７に
充填された絶縁層３９　（以下、能動領域分離領域４１
という。）は、このエツチングによって平坦化され、後
の工程でヘテロ・パイボ−ラ・トランジスタを形成する
領域と略同−の高さを有することになる。

尚、第１実施例と同様に、上記絶縁層３９の除去は、次
工程でイオン注入に対するマスクとして上記スペーサ４
０．４０を残存させるために行うが、上記絶縁層３９の
厚みや次工程のイオン注入の注入エネルギーによっては
、当該絶縁ＪＷ３９を除去しなくてもよい。また、全面
をエツチングするのではなく、マスク等を用いて選択的
に第２の分離溝３８のみをエツチングしてもよい。

（ｅ）　　第２の分＃溝３８の側壁ニスヘ−サ４０゜４
０を形成後、第２図ｅに示すように、セルファラインで
高抵抗な領域の第３の分離領域４２を形成する。この第
３の分ＲｆｉＪＩ域４２は、例えばイオン注入によって
ボロン、酸素、プロトン等を導入することによって形成
され、上記スペーサ４０゜４０とセルファラインで形成
される。そして、この第３の分離領域４２は、上記半絶
縁性ＧａＡｓ基板３１にまで達し、半導体素子の素子間
を上記第２の分離溝３８と共に分離する。

このように第２の分離１３８の側壁に形成されたスペー
サ４０．４０を利用してセルファラインで該第２の分離
溝３８よりも深く第３の分ｊｉ！領域４２を形成するこ
とができるため、製造プロセス上も特に工程数を多くす
ることもなく異なる深さの分離領域を形成することがで
きる。また、上記スペーサ４０．４０の間隔がそのまま
第３の分離領域の幅となるため、微細化、高集積化に対
応することができ、上記スペーサ４０．４０の幅を調整
することにより所望の幅で第３の分離領域４２を形成す
ることができる。更に、イオン注入による分離が素子分
Ｎ８ｉ域の全部でなく一部のみで足りイオン注入による
損傷を最小限に抑えることができる。

尚、この第３の分離領域の形成は、イオン注入によるも
のに限定されず、例えば熱拡散による不純物拡散でもよ
い、この場合には、素子分離領域の全部に熱拡散を使用
せず、第３の分離領域４２の形成だけに使用するため、
ストイキオメトリを崩すこともなく素子間の分離を行う
ことができる。

また、トレンチ分離溝を更に形成してもよ（、露出した
Ｎ型のＧａＡｓ層３２に対して低温の熱酸化法やプラズ
マ酸化法を用いて表面酸化を施してもよい。

（ｆ）　　第３の分離領域４２の形成後、第２図ｆに示
すように、能動領域分離領域４１と第２の分離溝３８の
スペーサ４０の間の領域を除去し、コレクタ取り出し領
域を形成するための窓４３を形成する。また、上記能動
領域の一部を開口し、ベース電極を形成するための窓４
４を形成する。上記窓４３．４４の形成は、例えば反応
性イオンエツチングにより行うことができる。

尚、本実施例の場合は、コレクタ、ベースへのコンタク
トのため窓明けを行うが、これに限定されず例えばイオ
ン注入等により各導電型のドーパントを導入して電極取
り出し領域を形成してもよい。また、上記第２の分離溝
３８に多結晶シリコン、酸化膜、窒化膜、シリケートガ
ラス等の種々の材料を埋め込み、平坦化して次の電極の
形成を行ってもよい。

（ｇ）　　電極接続用の溝４３．４４を形成した後、第
２図ｇに示すように、それぞれへテロ・バイポーラ・ト
ランジスタのコレクタと接続する埋め込み電極４８、ベ
ースと接続する電極４６、エミッタと開口部４５を介し
て接続する電極４７をそれぞれ取り付ける。そして、こ
れら１を掻は、オーミック接触するような材料で形成す
ることができ、例えば埋め込み電極４８については、Ｎ
　ｉ　／　Ａ　ｕ−Ｇｅ、Ａｕ／’Ａｕ−Ｇｅ等の材料
を用いることができる。

以上の工程により、本実施例の半導体装置の製造方法（
ヘテロ・バイポーラ・トランジスタの製造方法）は実現
される。そして、本実施例を用いて半導体装置を形成す
ることにより、第１実施例と同様に第１の分離溝３７　
（能動領域分離領域４１）と、第２の分離溝３８及び第
３の分′Ｍ領域４２を異なる深さに形成することができ
る。また、第３の分離領域４２の形成に際しては、特に
第２の分離溝３８に形成されるスペーサ４０．４０等を
利用してセルファラインで形成することができるため、
製造工程上素子分離工程を操り返すこともなく、素子間
の分離を行うことができる。また、上記第３の分離領域
４２は微細な幅に、上記スペーサ４０．４０によって精
度よくコントロールすることができ、従って、集積度の
高いＧａＡｓ・ＩＣを製造することができる。また、イ
オン注入による１員傷を最小限に抑えることも可能であ
り、更に、低温でプロセスを進めることができ、エピタ
キシャル成長層のプロファイルの劣化や化合物半導体層
のストイキオメトリの崩れ、有毒な砒素等の発生等を防
止することも可能である。

尚、上述した第２実施例においては、基板として半絶縁
性ＧａＡｓ基板を使用し、各エピタキシャル成長層を積
層した構造としたが、これに限定されず、ＧａＰ、Ｇａ
ＡｓＰ、ＧａＡｓＳｂ、ＧａＳｂ、ＡＩＮ、ＧａＮ、Ｉ
ｎＡｓ、ＩｎＰ、Ｇａ１ｎＡｓ、ＩｎＡｓＳｂ等の化合
物半導体層を用いてもよい。また、他のプレーナ構造の
へテロ・バイポーラ・トランジスタにも応用することが
できる。

Ｇ−■、第３実施例（選択酸化を用いた製造方法） 本実施例は、第３の分離領域を選択酸化による方法で形
成した例である。本実施例の半導体装置の製造方法によ
り製造される半導体装置は、例えば、Ｓｉ・バイポーラ
トランジスタであり、第２の分離溝及び第３の分離領域
によって、各素子間は有効に分離される。

以下、工程順に従って第３図ａ〜第３図ｅを参照しなが
ら説明する。

（ａ）　　本実施例の半導体装置の製造方法は、第３図
ａに示すように、Ｐ型のシリコン基板６１を使用し、こ
のＰ型のシリコン基板６１上に半導体装置であるバイポ
ーラトランジスタを形成する。

上記Ｐ型のシリコン基板６１にはＮ型のエピタキシャル
成長層６２とＰ型のエピタキシャル成長層６３が順次積
層される。そして、上記上記Ｐ型のエピタキシャル成長
層６３上の全面には酸化シリコン等の材料で形成される
酸化膜６４が被着形成され、更に窒化シリコン等の材料
で形成される窒化膜６５が被着形成される。

尚、本実施例の場合にも、埋め込み層を形成してもよく
、また、この埋め込み層をＰ型のシリコン基板６１の全
面に形成してもよい。

（ｂ）　Ｖｔいて、第３図すに示すように、能動領域を
分離する第１の分離溝６６と素子間分離を行うための第
２の分離溝６７を所定の位置にエツチングにより形成す
る。これら第１及び第２の分離溝６６．６７は、上述し
た第１実施例や第２実施例と同様に当該溝の幅を決める
ことにより、後の工程で第１の分離溝６６の充填や、所
定の幅のスペーサを形成することができる。また、エツ
チングは、上述したような反応性イオンエツチング等の
異方性エツチングにより行うことができる。

このようにエツチングによって各分離溝６６．６７を形
成後、次の工程で全面に窒化膜を被着形成するため、パ
ッド酸化膜６８を熱酸化法やＣＶＤ法等により被着形成
する。

（ｃ）　　各分離溝６６．６７を形成後、第３図Ｃに示
すように、全面に選択酸化を行うための窒化膜６９を被
着形成する。この窒化膜６９の被着によって、窒化膜６
９の膜厚が充分な場合には、上記第１の分離溝６６は該
窒化膜６９が充填され、また、第２の分離溝６７には、
該窒化膜６９が断面略凹状に形成される。

（ｄ）　　窒化膜６９の被着形成後、第３図ｄに示すよ
うに、被着形成した窒化膜６９に異方性エツチングを施
し、上記第１の分離溝６６に窒化膜６９を残存させて能
動領域分離領域７０とすると共に上記第２の分離溝６７
の側壁にスペーサ７１゜７１を形成する。このように第
２の分離溝６７内にスペーサ７１．７１を形成し、他の
部分を異方性エツチングによって除去するため、上記第
２の分離溝６７の底部はシリコン材料が露出することに
なる。

（ｅ）　　スペーサ７１．７１を形成後、第３図ｅに示
すように、第３の分離領域７２として酸化領域を形成す
る。ここで、第２の分離溝６７の底部を除き、全て窒化
膜６５．７０．７１で覆われているため、第２の分離溝
６７の底部だけが酸化されることになる。このような酸
化は、例えば熱酸化法、プラズマ酸化法、酸素イオンビ
ームの注入による酸化法、エキシマレーザ−等のレーザ
ービームを用いた酸化法等によって行うことができ、酸
化する部分が第２分離溝６７の底部であるため、制御性
よく酸化領域である第３の分離領域７２を形成すること
ができ、また、素子分離を行う領域の全域でなく、第２
の分離溝６７の底部のみを酸化するため、熱的な歪を最
小限に抑えることができる。

第３の分離領域７２を形成後、所定の工程を経て３ｉ・
バイポーラトランジスタを製造する。

以上の工程のより本実施例の半導体装置の製造方法は実
現される。本実施例の半導体装置の製造方法を実施する
ことにより、第１の分離溝６６による能動領域分離領域
７０、及び第２の分離溝６７と第３の分離領域７２によ
る素子分離領域の異なる深さの分離領域を、特にプロセ
スを増加させることもなく形成することができ、また、
第３の分離領域７２は第２の分離溝６７の底部にセルフ
ァラインで形成されるため、制御性よく熱的な歪を他の
部分に生じさせることもなく有効に素子分離を行うこと
ができる。更に、全体として低温でプロセスを進めるこ
とも可能である。

尚、上述した第３実施例においては、基板にＰ型のシリ
コン基板６１を使用し、Ｎ型のエピタキシャル成長層６
２、Ｐ型のエピタキシャル成長層６３を積層した構造と
したが、これに限定されず、他のプレーナ構造のバイポ
ーラトランジスタにも応用することができる。また、形
成するバイポーラトランジスタをＮＰＮ型のトランジス
タとせず、反対導電型のＰＮＰ型のトランジスタとして
もよい。

Ｇ−■　第４実施例（トレンチアイソレーションを用い
た製造方法） 本実施例の半導体装置の製造方法は、深さの異なる分離
溝をトレンチ分Ｎ（トレンチアイソレーション）に利用
した例である。

以下、工程順に第４図ａ〜第４図ｄを参照しながら説明
する。

（ａ）　　第４図ａに示すように本実施例の工程は、先
ず、上述した第１実施例における工程（ａ）〜工程（Ｃ
）（第１図ａ〜第１図Ｃに対応する。）と同様に、Ｐ型
のシリコン基板８１にＮ半型の埋め込み層８２を形成し
、Ｎ型およびＰ型のエピタキシャル成長層８３．８４を
形成し酸化膜８５を形成後、第１の分離溝８７と第２の
分離溝８８を形成し、絶縁層８６を被着する。上記第１
の分離溝８７と第２の分離溝８８は、第１実施例と同様
に所定の深さ及び幅で形成することができ、絶縁層８６
は、第２の分離溝８８で断面略凹状に形成される。

（ｂ）　　絶縁Ｎ８６を被着形成後、第４図すに示すよ
うに、この絶縁層８６に対して反応性イオンエツチング
（ＲＩＥ）等の異方性エツチングを施し、第２の分離溝
８８の側壁部分にスペーサ９０゜９０を残存させながら
当該絶縁層８６を除去する。

そして、このエツチングによって上記第２の分離溝８８
のスペーサ９０．９０に挟まれた底部は、Ｓｔが露出す
ることになり、上記スペーサ９０゜９０及び上記酸化膜
８５をマスクとしたエツチングにより第３の分離領域で
ある第３の分離／ｓ９２を形成する。この場合のエツチ
ングには、例えばＣＦ４　＋）１２．ＣＨＦ５　、Ｃ４
Ｆｅ　、Ｃｉ　ＦＢ　。

Ｃ２Ｆｓ　、ＣＦ４等のエツチングガスを用いた反応性
イオンエツチング等のＳｉと５ｉ０２の選択比のある異
方性エツチングにより行うことができる。

この第３の分離溝９２を形成するエツチングは、上記ス
ペーサ９０．９０及び酸化膜８５をマスクとするため、
制御性よく形成することができ、特に製造上工程数を増
加させることもなく、異なる深さの溝を形成することが
できる。

３ｉと５ｉＯｚの選択比の有るエツチングを行って第３
の分離溝９２を形成した後、該第３の分離溝９２の底部
及び側壁部分を酸化して酸化膜９２を形成する。尚、こ
こでチャンネルカットのボロン等を上記スペーサ９０．
９０及び酸化膜９２部分に打ち込んでもよい。

（ｃ）　　’ｉ＆いて、第４図Ｃに示すように、全面に
厚く多結晶シリコン層９３を被着形成する。この多結晶
シリコンＮ９３の形成は、例えばＣＶＤ法等により行う
ことができる。このとき多結晶シリコン層９３は、上記
第２の分離溝８８及び上記第３の分離溝９２に充填され
る。尚、全面に被着形成する材料は、多結晶シリコンに
限定されず、酸化シリコンや窒化シリコン等の材料でも
よい。

（ｄ）　　全面に厚く多結晶シリコン層９３を被着形成
後、第４図ｄに示すように、該厚く形成した多結晶シリ
コン層９３をエッチバックして、上記第２の分離溝８８
及び上記第３の分離溝９２に充填した多結晶シリコン層
９４を残して除去する。

以後、絶縁層等を被覆し、第１実施例と同様に所定の位
置にエミッタ、ベース、コレクタ等を形成し、配線電橋
を配して、トレンチ分離型のＳｉ・バイポーラトランジ
スタを完成する。

以上の工程により、本実施例の半導体装置の製造方法は
実現される。そして、本実施例の製造工程は、溝の深さ
の異なる能動領域の分離とトレンチ分離を特に工程を繰
り返すことなく形成することができ、また、深さの異な
るトレンチ分離も同様に工程数を増加させることもなく
形成することができる。更に、本実施例のトレンチ分離
は、上記スペーサ９０．９０によって制御性よく第３の
分離溝９２が形成され゛ているため、トレンチ分離を制
御性よく形成することができ、特に高集積化に対応した
構造の半導体装置を製造することができる。また、トレ
ンチ分離を形成することにより、第２の分離溝８８の部
分は、充填した多結晶シリコン層９４によって平坦化さ
れることになる。従って、多結晶シリコン層９４充填後
の工程における例えばフォトレジストの塗布時や、配線
層の被着形成時において、段差による悪影響等を除くこ
とができ、歩留り向上を果たすことも可能である。

尚、上述した第４実施例においては、基板にＰ型のシリ
コン基板８１を使用し、Ｎ型のエピタキシャル成長層８
３、Ｐ型のエピタキシャル成長層８４を積層した構造と
したが、これに限定されず、他のプレーナ構造のバイポ
ーラトランジスタにも応用することができる。また、形
成するバイポーラトランジスタはＮＰＮ型のトランジス
タでもＰＮＰ型のトランジスタでもよい。

Ｇ−■　他の実施例（他の半導体装置等の形成例） 上述した第１実施例乃至第４実施例の半導体装置の製造
方法は、バイポーラトランジスタについて説明したが、
これに限定されず他の半導体装置等についても応用する
ことができる。

即ち、本発明の半導体装置の製造方法は、異なる溝の深
さの分離溝を、工程数を特に増加させることもな（形成
することができる等の優れた効果を有している。従って
、上述したようなバイポーラトランジスタに限定されず
、例えば、ダイオード、ＦＥＴ等の種々の半導体装置の
製造に用いることより、これらの半導体装置についても
上述したような効果を上げることができる。また、縦型
トランジスタの製造方法に限定されずラテラル・トラン
ジスタの製造方法にも用いることができる。

また、分離溝のみに限定されず、例えばキャパシタ・セ
ル等にも応用することができる。

また、上述した例においては、異なる溝の深さを２種類
としたが、これに限定されず３種類以上の異なる深さの
分離溝及び分離領域を形成してもよい。

Ｈ０発明の効果 本発明の半導体装置の製造方法は、第１の分離溝と、第
２の分離溝及び第３の分離領域を異なる深さに形成する
ことができ、しかも、これら異なる深さの分離領域の形
成に際しては、特に第２の分離溝に形成するスペーサ等
を利用してセルファラインで第３の分離領域を形成する
ことができるため、製造工程において特に素子分離工程
を繰り返すこともな（、素子間の分離を行うことができ
る。

また、第２の分離溝と被着する絶縁層の厚みによって、
上記第３の分離領域を微細な幅に制御することができる
。従って、３次元化構造、高集積化に対応した製造方法
になっている。

また、素子分離領域の第２の分離溝部分は、イオン注入
によらず、異方性エツチングによって形成することがで
き、イオン注入による損傷を最小限に抑えることも可能
であり、また、選択酸化等の処理領域を第３の分ＨＳＪ
Ｉ域に限定して行うことができる。そして、第３の分離
領域のみをイオン注入や選択酸化した場合には、上記ス
ペーサの形成とも相まって、寸法精度の再現性の優れた
半導体装置を形成することができる。

また、低温でプロセスを進めることができ、エピタキシ
ャル成長層のプロファイルの劣化等を防止することも可
能であり、特に化合物半導体においては、ストイキオメ
トリの崩れ、有毒な砒素等の発生等を防止することも可
能である。

また、分離溝や分Ｍ？１１域を多結晶シリコンや酸化シ
リコン等で埋めることにより、基板等の平坦化を実現し
、該平坦化によって通常のフォトリソグラフィ技術を用
いて困難なく半導体装置を製造することができ、歩留り
向上を図ることが可能である。

【図面の簡単な説明】

第１図ａ〜第１図りは本発明の半導体装置の製造方法の
第１実施例としてＳｉ・バイポーラトランジスタの製造
方法を工程順に示す概略断面図であり、第２図ａ〜第２
図ｇは本発明の半導体装置の製造方法の第゛２実施例と
してヘテロ・バイポーラ・トランジスタの製造方法を工
程順に示す概略断面図であり、第３図ａ〜第３図ｅは本
発明の半導体装置の製造方法の第３実施例として第３の
分ｊｌ　ＳＪＩ域に選択酸化法を用いた例を工程順に示
す概略断面図であり、第４図ａ〜第４図ｄは本発明の半
導体装置の製造方法の第４実施例として第２の分離溝お
よび第３の分離溝を埋め込みトレンチ分離を行って素子
分離領域とした一例を工程順に示す概略断面図である。 １．３１，６１．８１・・・基板 ６．３７，６６．８７・・・第１の分離溝１．３Ｂ、６
７．８８・・・第２の分離溝８．３９，６９．８６・・
・絶縁層 １１．４２，７２．９２・・・第３の分離領域（第３の
分離溝） 特　許　出　願　人　　ソニー株式会社代理人　　　弁
理士　　　　　小泡　見回　　　　　　　　　田村榮− 第１図り 第１図ｈ Ｉｎ？ＩＱ　　　　、− 第２図ｄ づボン蓼ミハ、工■も 第２図ｅ 第２図ｆ ＠糟形仄工程 第２図ｑ ＲＩＥ遍昆 第３図ｄ 第３図ｅ １０．ヤング゛づ喧眉り 第４ｒ！Ｍｄ

Claims (1)

1. 【特許請求の範囲】 半導体基板上の半導体層に形成した半導体素子に分離領
   域を形成する半導体装置の製造方法において、 上記半導体素子の能動領域を分離するための第１の分離
   溝と、上記半導体素子間に形成され該第１の分離溝より
   幅の広い第２の分離溝とを同時に形成する工程と、 上記第１の分離溝に絶縁層が充填されるように全面に該
   絶縁層を形成する工程と、 上記第２の分離溝に形成された上記絶縁層間とセルフア
   ラインで該第２の分離溝よりも深く第３の分離領域を形
   成する工程とからなる半導体装置の製造方法。