JPS63305556A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPS63305556A JPS63305556A JP13990687A JP13990687A JPS63305556A JP S63305556 A JPS63305556 A JP S63305556A JP 13990687 A JP13990687 A JP 13990687A JP 13990687 A JP13990687 A JP 13990687A JP S63305556 A JPS63305556 A JP S63305556A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 230000003647 oxidation Effects 0.000 claims abstract description 23
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 23
- 239000013078 crystal Substances 0.000 claims abstract description 21
- 241000293849 Cordylanthus Species 0.000 claims abstract description 12
- 239000010408 film Substances 0.000 claims description 78
- 238000002955 isolation Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 239000010409 thin film Substances 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229910052710 silicon Inorganic materials 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 238000009792 diffusion process Methods 0.000 description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、トランジスタの動作領域に接続された導電膜
により該動作領域の電極を取り出す構造のトランジスタ
を有する半導体集積回路およびその製造方法に関する。
により該動作領域の電極を取り出す構造のトランジスタ
を有する半導体集積回路およびその製造方法に関する。
例えば、バイポーラ半導体集積回路を高性能化するため
に、ベース″？１１極をベース領域の周囲から多結晶シ
リコン改を用いて自己整合的に取り出す構造（ＳＩＣＯ
５：サイドウオールベースコンタグト ストラフチャー
（Ｓｊｄｅｗａｌｌ Ｂａ５ｅＣｏｎｔａｃｔ Ｓ
ｔｒｕｃｔｕｒｅ） ） （特開昭節５６−１５５６
号公報参蕪。）のトランジスタが提案されている。
に、ベース″？１１極をベース領域の周囲から多結晶シ
リコン改を用いて自己整合的に取り出す構造（ＳＩＣＯ
５：サイドウオールベースコンタグト ストラフチャー
（Ｓｊｄｅｗａｌｌ Ｂａ５ｅＣｏｎｔａｃｔ Ｓ
ｔｒｕｃｔｕｒｅ） ） （特開昭節５６−１５５６
号公報参蕪。）のトランジスタが提案されている。
第２図は、この従来のトランジスタを示す断面図である
。図において、１はＰ型シリコン基板、２はコレクタ領
域用のＮ型拡散層、１１はチャネルストップ層、１６は
素子分離用の厚い酸化膜（Ｓｉｎ２膜）、１７はコレク
タ電極取り出し用のＮ“型拡散層、１８はＰ型ベース拡
散層、２１はＮ型エミッタ拡散層、１４はベース電極取
り出し用の導電膜である多結晶シリコン膜、１９はパッ
シベーション膜、２０はエミッタ拡散層２１の形成用多
結晶シリコン膜、２２はベース電極、２３はエミッタ電
極、２４はコレクタ電極である。すなわち、この従来例
のトランジスタでは、ベース電極２２がベース領域１８
の周囲から多結晶シリコン膜１４により取り出されてい
る。
。図において、１はＰ型シリコン基板、２はコレクタ領
域用のＮ型拡散層、１１はチャネルストップ層、１６は
素子分離用の厚い酸化膜（Ｓｉｎ２膜）、１７はコレク
タ電極取り出し用のＮ“型拡散層、１８はＰ型ベース拡
散層、２１はＮ型エミッタ拡散層、１４はベース電極取
り出し用の導電膜である多結晶シリコン膜、１９はパッ
シベーション膜、２０はエミッタ拡散層２１の形成用多
結晶シリコン膜、２２はベース電極、２３はエミッタ電
極、２４はコレクタ電極である。すなわち、この従来例
のトランジスタでは、ベース電極２２がベース領域１８
の周囲から多結晶シリコン膜１４により取り出されてい
る。
上記構造を有する従来のトランジスタでは、素子分離用
の厚いＳｉＯ２膜１６と、トランジスタのエミンク、ベ
ース、コレクタが形成された単結晶シリコン層から成る
凸形の能動領域とはつながって形成される。すなわち、
この５ｉｎ２膜１６を形成するために選択酸化を行なう
と、このとき発生する酸化膜のバーズビークが単結晶シ
リコン層の溝のコーナ一部まで伸び、能動領域周辺で矢
印Ａ方向に向かって応力集中が起こり、該能動領域の単
結晶シリコン層の溝端部の箇所２５に、結晶欠陥（転位
）が発生する。結晶欠陥が発生すると、例えばコレクタ
とエミッタ間の短絡等、素子特性の劣化を引き起こすこ
とが多く、このため集積度の高い集積回路を製作する障
害となっていた。
の厚いＳｉＯ２膜１６と、トランジスタのエミンク、ベ
ース、コレクタが形成された単結晶シリコン層から成る
凸形の能動領域とはつながって形成される。すなわち、
この５ｉｎ２膜１６を形成するために選択酸化を行なう
と、このとき発生する酸化膜のバーズビークが単結晶シ
リコン層の溝のコーナ一部まで伸び、能動領域周辺で矢
印Ａ方向に向かって応力集中が起こり、該能動領域の単
結晶シリコン層の溝端部の箇所２５に、結晶欠陥（転位
）が発生する。結晶欠陥が発生すると、例えばコレクタ
とエミッタ間の短絡等、素子特性の劣化を引き起こすこ
とが多く、このため集積度の高い集積回路を製作する障
害となっていた。
本発明の目的は、上記の従来技術の問題を解決し、能動
領域の単結晶半導体層に結晶欠陥が発生するのを防止し
、高速で高集積な半導体集積回路を歩留り良く、かつ安
定に形成できる半導体集積回路およびその製造方法を提
供することにある。
領域の単結晶半導体層に結晶欠陥が発生するのを防止し
、高速で高集積な半導体集積回路を歩留り良く、かつ安
定に形成できる半導体集積回路およびその製造方法を提
供することにある。
上記目的は、素子分離用の酸化膜のバーズビークの先端
を能動領域から離して形成することによって達成される
。このために、製造方法においては、素子分離用の選択
酸化のマスクとして用５、る耐酸化性膜を能動領域から
一定距離以上離してパターニングを行なう。
を能動領域から離して形成することによって達成される
。このために、製造方法においては、素子分離用の選択
酸化のマスクとして用５、る耐酸化性膜を能動領域から
一定距離以上離してパターニングを行なう。
すなわち、本発明の半導体集積回路は、トランジスタの
動作領域の少なくとも１つに接続された導電膜により該
動作領域の電極を取り出す構造のトランジスタを少なく
とも有する半導体集積回路において、上記トランジスタ
の動作領域の少なくとも１つが形成された単結晶半導体
から成る凸形の能動領域の回りに形成された素子分離用
の酸化膜のバーズビークの先端が、上記能動領域から所
定の距ＭＩＨれて形成されていることを特徴とする。
動作領域の少なくとも１つに接続された導電膜により該
動作領域の電極を取り出す構造のトランジスタを少なく
とも有する半導体集積回路において、上記トランジスタ
の動作領域の少なくとも１つが形成された単結晶半導体
から成る凸形の能動領域の回りに形成された素子分離用
の酸化膜のバーズビークの先端が、上記能動領域から所
定の距ＭＩＨれて形成されていることを特徴とする。
また１本発明の半導体集積回路の製造方法は、半導体基
板上に単結晶半導体層を形成する工程と、上記単結晶半
導体層上の一部に少なくとも１層から成るマスク層を形
成する工程と、上記マスク層をマスクとして上記単結晶
半導体層をエツチングして凸形能動領域を形成する工程
と、上記マスク層を残置させた状態で基板表面に耐酸化
性膜を被着する工程と、基板表面に薄膜を被着した後、
異方性エツチングを行なって上記マスク層および上記凸
形能動領域の側壁に上記耐酸化性膜を介在させて該薄膜
を残置させる工程と、該薄膜を残置させた状態で上記耐
酸化性膜をエツチングする工程と、上記薄膜を除去した
後、上記耐酸化性膜をマスクとして選択酸化を行ない、
素子分離用の酸化膜を形成する工程を含むことを特徴と
する。
板上に単結晶半導体層を形成する工程と、上記単結晶半
導体層上の一部に少なくとも１層から成るマスク層を形
成する工程と、上記マスク層をマスクとして上記単結晶
半導体層をエツチングして凸形能動領域を形成する工程
と、上記マスク層を残置させた状態で基板表面に耐酸化
性膜を被着する工程と、基板表面に薄膜を被着した後、
異方性エツチングを行なって上記マスク層および上記凸
形能動領域の側壁に上記耐酸化性膜を介在させて該薄膜
を残置させる工程と、該薄膜を残置させた状態で上記耐
酸化性膜をエツチングする工程と、上記薄膜を除去した
後、上記耐酸化性膜をマスクとして選択酸化を行ない、
素子分離用の酸化膜を形成する工程を含むことを特徴と
する。
上記のように、素子分離用の選択酸化のマスクとなる耐
酸化性膜を能動領域から離すことによって、このマスク
を用いて選択酸化される時に発生するバーズビークの先
端を溝のコーナ一部まで伸びないようにすることができ
、その結果、酸化膜の成長による上記コーナ一部におけ
る応力集中がなくなるので結晶欠陥の発生を防止するこ
とが可能である。
酸化性膜を能動領域から離すことによって、このマスク
を用いて選択酸化される時に発生するバーズビークの先
端を溝のコーナ一部まで伸びないようにすることができ
、その結果、酸化膜の成長による上記コーナ一部におけ
る応力集中がなくなるので結晶欠陥の発生を防止するこ
とが可能である。
以下、本発明を高性能バイポーラ型集積回路用トランジ
スタの製造に適用した実施例を用いて説明する。
スタの製造に適用した実施例を用いて説明する。
実施例 １
第１図は、完成したＮＰＮバイポーラトランジスタの断
面図である。
面図である。
第１図において、１はＰ型シリコン基板、２はコレクタ
領域用のＮ型拡＋ａ層、１１はチャネルストップ層、１
６は素子分離用の厚い酸化膜（Ｓｉｏ２膜）、１７はコ
レクタ電極取り出し用のＮ＋拡散層、１８はＰ型ベース
拡散層、２１はＮ型エミッタ拡散層、１４はベース電極
取り出し用の多結晶シリコン膜、１９はパッシベーショ
ン膜、２０はエミッタ拡散ＪｆＩＪ２１の形成用多結晶
シリコン膜、２２はベース電極、２３はエミッタ電極、
２４はコレクタ電極である。
領域用のＮ型拡＋ａ層、１１はチャネルストップ層、１
６は素子分離用の厚い酸化膜（Ｓｉｏ２膜）、１７はコ
レクタ電極取り出し用のＮ＋拡散層、１８はＰ型ベース
拡散層、２１はＮ型エミッタ拡散層、１４はベース電極
取り出し用の多結晶シリコン膜、１９はパッシベーショ
ン膜、２０はエミッタ拡散ＪｆＩＪ２１の形成用多結晶
シリコン膜、２２はベース電極、２３はエミッタ電極、
２４はコレクタ電極である。
図に示すように、本実施例のバイポーラトランジスタは
、素子分離用のＳｉｏ、膜１６のバーズビークの先端が
、単結晶シリコンから成る凸形能動領域のシリコン溝か
ら距離ｄ （例えば０．２．）だけ離れているので、Ｓ
ｉｎ、膜１６を形成する選択酸化により発生するバーズ
ビークがシリコン溝のコーナ一部まで伸びるのを防止で
き、Ｓｉｏ２膜の成長による上記コーナ一部における応
力集中がなくなるので結晶欠陥の発生が防止でき、二の
結果、高速で高集積な半導体集積回路を歩留り良く、か
つ安定に形成できる。
、素子分離用のＳｉｏ、膜１６のバーズビークの先端が
、単結晶シリコンから成る凸形能動領域のシリコン溝か
ら距離ｄ （例えば０．２．）だけ離れているので、Ｓ
ｉｎ、膜１６を形成する選択酸化により発生するバーズ
ビークがシリコン溝のコーナ一部まで伸びるのを防止で
き、Ｓｉｏ２膜の成長による上記コーナ一部における応
力集中がなくなるので結晶欠陥の発生が防止でき、二の
結果、高速で高集積な半導体集積回路を歩留り良く、か
つ安定に形成できる。
距離ｄは０以上であればよく、素子分離用のＳｉｏ２膜
の厚い部分をシリコン溝から離し、選択酸化時に生じる
バーズビークの先端がシリコン溝のコーナ一部まで伸び
ないようにすればよい。
の厚い部分をシリコン溝から離し、選択酸化時に生じる
バーズビークの先端がシリコン溝のコーナ一部まで伸び
ないようにすればよい。
この距１ｄを一定に保つためには、後のｌ造工程のとこ
ろで詳述するが、選択酸化のマスクとなる耐酸化性ｊ漠
を、能動領域パターニング用マスク層および凸形能動領
域の側壁に被着・残置した薄膜をマスクとしてエツチン
グする自己整合プロセスを用いる。
ろで詳述するが、選択酸化のマスクとなる耐酸化性ｊ漠
を、能動領域パターニング用マスク層および凸形能動領
域の側壁に被着・残置した薄膜をマスクとしてエツチン
グする自己整合プロセスを用いる。
第３図〜第８図は、第１図に示したバイポーラトランジ
スタの製造方法を示す工程断面図である。
スタの製造方法を示す工程断面図である。
まず、第３図に示すように、Ｐ型シリコン基板１に不純
物をドープしてコレクタ用のＮ型拡散層２を形成し、そ
の上にエピタキシャル成長によりシリコン・エピタキシ
ャル成長層３を形成し、さらに熱酸化によりＳｉｎ、膜
４．ＣＶＤ （化学気相成長）法によりＳｉ□Ｎ４膜５
およびＳｉｎ、膜６を順次形成した。
物をドープしてコレクタ用のＮ型拡散層２を形成し、そ
の上にエピタキシャル成長によりシリコン・エピタキシ
ャル成長層３を形成し、さらに熱酸化によりＳｉｎ、膜
４．ＣＶＤ （化学気相成長）法によりＳｉ□Ｎ４膜５
およびＳｉｎ、膜６を順次形成した。
次に、公知のホトリソグラフィーおよびドライエツチン
グ技術により、第４図に示すように上記３層膜４〜６を
バターニングし、パターニングした該３層膜をマスクと
してシリコン・エピタキシャル層３のエツチングを行な
って溝７を形成した。
グ技術により、第４図に示すように上記３層膜４〜６を
バターニングし、パターニングした該３層膜をマスクと
してシリコン・エピタキシャル層３のエツチングを行な
って溝７を形成した。
次に、第５図に示すように、シリコン表面を酸化してＳ
ｉｎ、膜８を形成し、その上にＣＶＤ法によりＳｉ、Ｎ
４膜９を全面被着した。次いで、多結晶シリコン膜１０
を全面堆積した。
ｉｎ、膜８を形成し、その上にＣＶＤ法によりＳｉ、Ｎ
４膜９を全面被着した。次いで、多結晶シリコン膜１０
を全面堆積した。
次に、異方性のドライエツチングを行なって、第６図に
示すように能動領域パターンの側壁に厚さ４００ｎｍの
多結晶シリコンＷＡ１０を残した。
示すように能動領域パターンの側壁に厚さ４００ｎｍの
多結晶シリコンＷＡ１０を残した。
次に、この多結晶シリコン膜１０をマスクとしてＳｉユ
Ｎ４［９をエツチングした後、残った多結晶シリコン膜
１０を除去した。次いで、チャネル防止用のＢのイオン
打込みを行なって、第７図に示すようにチャネルストッ
プ層１１を形成した。次に、Ｓｊ、Ｎ４Ｂｉ９ （図示
されてない）をマスクとして選択酸化を行ない、厚さ約
３００〜７００ｎｍの素子分離用の厚いＳｉｏ２膜１２
全１２した。このとき、厚いＳｉｏ２膜のバーズビーク
の先端がシリコン溝のコーナ一部に達すると、シリコン
溝のコーナ一部に応力が集中して結晶欠陥が発生し易く
なるので、溝のコーナ一部と素子分離用Ｓｉｏ２膜】６
の先端との距離ｄが０以上になるように、側壁に残す多
結晶シリコン膜１０の膜厚と分離酸化膜１２の膜厚を設
定する必要がある８次に、残ったＳｉ３Ｎ、膜９を除去
し、さらにＳｉ、Ｎ４膜５のサイドエツチングを行なっ
てＳｉ、Ｎ、膜５に凹部１３を形成した。
Ｎ４［９をエツチングした後、残った多結晶シリコン膜
１０を除去した。次いで、チャネル防止用のＢのイオン
打込みを行なって、第７図に示すようにチャネルストッ
プ層１１を形成した。次に、Ｓｊ、Ｎ４Ｂｉ９ （図示
されてない）をマスクとして選択酸化を行ない、厚さ約
３００〜７００ｎｍの素子分離用の厚いＳｉｏ２膜１２
全１２した。このとき、厚いＳｉｏ２膜のバーズビーク
の先端がシリコン溝のコーナ一部に達すると、シリコン
溝のコーナ一部に応力が集中して結晶欠陥が発生し易く
なるので、溝のコーナ一部と素子分離用Ｓｉｏ２膜】６
の先端との距離ｄが０以上になるように、側壁に残す多
結晶シリコン膜１０の膜厚と分離酸化膜１２の膜厚を設
定する必要がある８次に、残ったＳｉ３Ｎ、膜９を除去
し、さらにＳｉ、Ｎ４膜５のサイドエツチングを行なっ
てＳｉ、Ｎ、膜５に凹部１３を形成した。
次に、ホトｌノングラフィーとドライエツチング技術に
よりエミッタ部のＳｉＯ□膜４を選択的に除去して、第
８図に示すようにベース電極取り出し用のコンタクト孔
１５を形成した６次いで、多結晶シリコン膜１４を全面
に堆積した後、ホトレジス１−膜を利用する公知の平坦
化エツチングにより多結晶シリコン膜１４を図示のごと
く平坦化した。次いで、ベース電極取り出し用に多結晶
シリコン膜１４にボロン（Ｂ）をイオン打込み法により
導入した後、残ったＳｉＯ□膜６（第７図）を除去した
。
よりエミッタ部のＳｉＯ□膜４を選択的に除去して、第
８図に示すようにベース電極取り出し用のコンタクト孔
１５を形成した６次いで、多結晶シリコン膜１４を全面
に堆積した後、ホトレジス１−膜を利用する公知の平坦
化エツチングにより多結晶シリコン膜１４を図示のごと
く平坦化した。次いで、ベース電極取り出し用に多結晶
シリコン膜１４にボロン（Ｂ）をイオン打込み法により
導入した後、残ったＳｉＯ□膜６（第７図）を除去した
。
次に、ベース電極取り出し領域以外の多結晶シリコン膜
１４を選択的に酸化して、第１図に示すように５ｉｎ２
膜１６を形成し、コレクタ電極取り出し用Ｎ＋型抵拡散
層７およびＰ型ベース拡散層１８を不純物ドープにより
形成し、パッシベーションｌｌ＠１９を付けた後、エミ
ッタを開孔し、多結晶シリコン膜２０を用いて不純物を
ドープし、エミッタ拡散層２１の形成を行なった。最後
に、ベースおよびコレクタのコンタクト孔を開孔し、ベ
ース電極２２、エミッタ電極２３、コレクタ電極２４を
形成して第１図に示すようなトランジスタが完成した。
１４を選択的に酸化して、第１図に示すように５ｉｎ２
膜１６を形成し、コレクタ電極取り出し用Ｎ＋型抵拡散
層７およびＰ型ベース拡散層１８を不純物ドープにより
形成し、パッシベーションｌｌ＠１９を付けた後、エミ
ッタを開孔し、多結晶シリコン膜２０を用いて不純物を
ドープし、エミッタ拡散層２１の形成を行なった。最後
に、ベースおよびコレクタのコンタクト孔を開孔し、ベ
ース電極２２、エミッタ電極２３、コレクタ電極２４を
形成して第１図に示すようなトランジスタが完成した。
実施例 ２
上記実施例のトランジスタでは、第１図に示すごとく、
ベース電極の取り出しをベース領域（凸形単結晶シリコ
ン層）の上方から行なっているが、ベース領域の側面か
ら行なっても本発明の実施は可能なことは言うまでもな
い、このような実施例の断面構造を第９図に示す。その
他の構成は第１図の実施例と同様である。
ベース電極の取り出しをベース領域（凸形単結晶シリコ
ン層）の上方から行なっているが、ベース領域の側面か
ら行なっても本発明の実施は可能なことは言うまでもな
い、このような実施例の断面構造を第９図に示す。その
他の構成は第１図の実施例と同様である。
さらに、ベース電極の取り出し位置（すなわち、ベース
電極取り出し用多結晶シリコン膜のベース領域との接続
部）が、トランジスタのエミッタ、ベース、コレクタが
形成された凸形単結晶シリコン領域の上方と側面の両者
にわたっても良い。この場合、上方と側面の領域の割合
は、様々の場合を含むことは言うまでもない。
電極取り出し用多結晶シリコン膜のベース領域との接続
部）が、トランジスタのエミッタ、ベース、コレクタが
形成された凸形単結晶シリコン領域の上方と側面の両者
にわたっても良い。この場合、上方と側面の領域の割合
は、様々の場合を含むことは言うまでもない。
なお、上記第１図、および第９図に示した実施例では、
本発明を縦型バイポーラトランジスタに適用した場合を
示したが、トランジスタの動作領域の少なくとも１つの
電極を導電膜を用いて取り出す構造の横型バイポーラト
ランジスタ、あるいはＭＯ３型トランジスタに実施可能
なことは言うまでもない。
本発明を縦型バイポーラトランジスタに適用した場合を
示したが、トランジスタの動作領域の少なくとも１つの
電極を導電膜を用いて取り出す構造の横型バイポーラト
ランジスタ、あるいはＭＯ３型トランジスタに実施可能
なことは言うまでもない。
以上説明したように、本発明によれば、トランジスタの
動作領域の電極を該領域に接続された導電膜により取り
出す構造のトランジスタを有する高速バイポーラ半導体
集積回路において、単結晶半導体層から成る能動領域に
おける結晶欠陥の発生を防止できるので、従来よりも集
積度の高いＬＳＩを安定に製作できるようになり、ＬＳ
Ｉの歩留りが約２倍以上向上した。
動作領域の電極を該領域に接続された導電膜により取り
出す構造のトランジスタを有する高速バイポーラ半導体
集積回路において、単結晶半導体層から成る能動領域に
おける結晶欠陥の発生を防止できるので、従来よりも集
積度の高いＬＳＩを安定に製作できるようになり、ＬＳ
Ｉの歩留りが約２倍以上向上した。
第１図は、本発明の第１の実施例を示すバイポーラトラ
ンジスタの断面図、第２図は、従来技術によるバイポー
ラトランジスタの断面図、第３図〜第８図は、第１図に
示したトランジスタの製造方法を示す工程断面図、第９
図は本発明の第２の実施例を示すバイポーラトランジス
タの断面図である。 １・・・ＳＬ基板 ２・・・コレクタ埋込層 ３・・・エピタキシャル成長層 ４．６．８・・・Ｓ ｉｏ２膜 １２．１６・・・素子分離用ＳｉＯ２膜５・・・Ｓｉ、
Ｎ４膜 ９・・・Ｓｉ、Ｎ４膜（耐酸化性膜） １０・・・多結晶Ｓｉ膜（薄膜） １４・・・多結晶Ｓｉ膜 ２０・・・多結晶Ｓｉ膜（ベース電極取り出し用導電膜
）代理人弁理士 中 村 純之助 才１ｊ 才２図 米３図 少４ ￥ ′Ｘ″ ５ゐ ４−６ 図 ２７ｍ
ンジスタの断面図、第２図は、従来技術によるバイポー
ラトランジスタの断面図、第３図〜第８図は、第１図に
示したトランジスタの製造方法を示す工程断面図、第９
図は本発明の第２の実施例を示すバイポーラトランジス
タの断面図である。 １・・・ＳＬ基板 ２・・・コレクタ埋込層 ３・・・エピタキシャル成長層 ４．６．８・・・Ｓ ｉｏ２膜 １２．１６・・・素子分離用ＳｉＯ２膜５・・・Ｓｉ、
Ｎ４膜 ９・・・Ｓｉ、Ｎ４膜（耐酸化性膜） １０・・・多結晶Ｓｉ膜（薄膜） １４・・・多結晶Ｓｉ膜 ２０・・・多結晶Ｓｉ膜（ベース電極取り出し用導電膜
）代理人弁理士 中 村 純之助 才１ｊ 才２図 米３図 少４ ￥ ′Ｘ″ ５ゐ ４−６ 図 ２７ｍ
Claims (1)
- 【特許請求の範囲】 １、トランジスタの動作領域の少なくとも１つに接続さ
れた導電膜により該動作領域の電極を取り出す構造のト
ランジスタを少なくとも有する半導体集積回路において
、上記トランジスタの動作領域の少なくとも１つが形成
された単結晶半導体から成る凸形の能動領域の回りに形
成された素子分離用の酸化膜のバーズビークの先端が、
上記能動領域から所定の距離離れて形成されていること
を特徴とする半導体集積回路。 ２、半導体基板上に単結晶半導体層を形成する工程と、
上記単結晶半導体層上の一部に少なくとも１層から成る
マスク層を形成する工程と、上記マスク層をマスクとし
て上記単結晶半導体層をエッチングして凸形能動領域を
形成する工程と、上記マスク層を残置させた状態で基板
表面に耐酸化性膜を被着する工程と、基板表面に薄膜を
被着した後、異方性エッチングを行なって上記マスク層
および上記凸形能動領域の側壁に上記耐酸化性膜を介在
させて該薄膜を残置させる工程と、該薄膜を残置させた
状態で上記耐酸化性膜をエッチングする工程と、上記薄
膜を除去した後、上記耐酸化性膜をマスクとして選択酸
化を行ない、素子分離用の酸化膜を形成する工程を含む
ことを特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13990687A JPS63305556A (ja) | 1987-06-05 | 1987-06-05 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13990687A JPS63305556A (ja) | 1987-06-05 | 1987-06-05 | 半導体集積回路およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63305556A true JPS63305556A (ja) | 1988-12-13 |
Family
ID=15256382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13990687A Pending JPS63305556A (ja) | 1987-06-05 | 1987-06-05 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63305556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127720A (en) * | 1997-05-19 | 2000-10-03 | Matsushita Electronics Corporation | Semiconductor device and method for manufacturing the same |
-
1987
- 1987-06-05 JP JP13990687A patent/JPS63305556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6127720A (en) * | 1997-05-19 | 2000-10-03 | Matsushita Electronics Corporation | Semiconductor device and method for manufacturing the same |
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