JPH06124956A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06124956A JPH06124956A JP27211992A JP27211992A JPH06124956A JP H06124956 A JPH06124956 A JP H06124956A JP 27211992 A JP27211992 A JP 27211992A JP 27211992 A JP27211992 A JP 27211992A JP H06124956 A JPH06124956 A JP H06124956A
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- poly
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Abstract
(57)【要約】
【目的】 セルフアライン構造のバイポーラトランジス
タのベースコンタクトの形成方法に関し、ベースコンタ
クト電極を、ベース及びエミッタの形成領域にダメージ
を生じさせずにセルフアライン形成することを目的とす
る。 【構成】 Si基板１上に第１の絶縁膜３、第１のポリSi
膜４、第２の絶縁膜５を順次堆積し、該第２の絶縁膜５
に第１の開孔８を形成して該第１のポリSi膜４を表出
し、該第１の開孔８の側壁面に耐酸化膜サイドウォール
９を形成し、選択酸化手段により該第１の開孔８内に表
出する第１のポリSi膜４の表面部にSiO2膜パターン11を
形成し、該耐酸化膜サイドウォール９を除去し、該SiO2
膜パターン11及び該第２の絶縁膜５をマスクにして表出
する該第１のポリSi膜４及び該第１の絶縁膜３を選択的
に除去して開孔の底部に該半導体基板１面を表出せしめ
た後、該開孔内に該第１のポリSi膜４に接続する第２の
ポリSi膜12を埋込む工程を有する。
タのベースコンタクトの形成方法に関し、ベースコンタ
クト電極を、ベース及びエミッタの形成領域にダメージ
を生じさせずにセルフアライン形成することを目的とす
る。 【構成】 Si基板１上に第１の絶縁膜３、第１のポリSi
膜４、第２の絶縁膜５を順次堆積し、該第２の絶縁膜５
に第１の開孔８を形成して該第１のポリSi膜４を表出
し、該第１の開孔８の側壁面に耐酸化膜サイドウォール
９を形成し、選択酸化手段により該第１の開孔８内に表
出する第１のポリSi膜４の表面部にSiO2膜パターン11を
形成し、該耐酸化膜サイドウォール９を除去し、該SiO2
膜パターン11及び該第２の絶縁膜５をマスクにして表出
する該第１のポリSi膜４及び該第１の絶縁膜３を選択的
に除去して開孔の底部に該半導体基板１面を表出せしめ
た後、該開孔内に該第１のポリSi膜４に接続する第２の
ポリSi膜12を埋込む工程を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にセルフアライン構造のバイポーラトランジスタのベ
ースコンタクトの形成方法に関する。
特にセルフアライン構造のバイポーラトランジスタのベ
ースコンタクトの形成方法に関する。
【０００２】バイポーラＬＳＩの高速化を図るために
は、このＬＳＩを構成するバイポーラトランジスタのコ
レクタ−ベース間の寄生容量を減少させることが重要で
ある。そのために、セルフアライン技術を用いてベース
コンタクトの面積を縮小したバイポーラトランジスタが
用いられるが、更にＬＳＩの性能のばらつきを少なくす
るために、上記セルフアライン構造のバイポーラトラン
ジスタをより均一な特性で形成できる技術が望まれてい
る。
は、このＬＳＩを構成するバイポーラトランジスタのコ
レクタ−ベース間の寄生容量を減少させることが重要で
ある。そのために、セルフアライン技術を用いてベース
コンタクトの面積を縮小したバイポーラトランジスタが
用いられるが、更にＬＳＩの性能のばらつきを少なくす
るために、上記セルフアライン構造のバイポーラトラン
ジスタをより均一な特性で形成できる技術が望まれてい
る。
【０００３】
【従来の技術】従来、セルフアライン技術を用いたバイ
ポーラトランジスタは、図５の工程断面図を参照して以
下に述べる方法により形成されていた。
ポーラトランジスタは、図５の工程断面図を参照して以
下に述べる方法により形成されていた。
【０００４】図５(a) 参照 即ち、素子間の絶縁分離52のなされた一導電型半導体基
板（厳密にはエピタキシャル層）51上に、第１の酸化シ
リコン(SiO2)膜53、第１の反対導電型ポリSi膜54、第２
のSiO2膜55を順次堆積し、次いで異方性ドライエッチン
グ手段を用いこの積層膜に半導体基板51面表出する開孔
通称エミッタ窓56を形成する。
板（厳密にはエピタキシャル層）51上に、第１の酸化シ
リコン(SiO2)膜53、第１の反対導電型ポリSi膜54、第２
のSiO2膜55を順次堆積し、次いで異方性ドライエッチン
グ手段を用いこの積層膜に半導体基板51面表出する開孔
通称エミッタ窓56を形成する。
【０００５】図５(b) 参照 次いで、エミッタ窓56の内面を含む基板上に第２の反対
導電型ポリSi膜57を形成する。
導電型ポリSi膜57を形成する。
【０００６】図５(c) 参照 次いで、異方性ドライエッチング手段により第２のポリ
Si膜57をエッチバックし、エミッタ窓56の側壁部にベー
スコンタクト電極となる反対導電型ポリSiサイドウォー
ル57S を残留形成させる。
Si膜57をエッチバックし、エミッタ窓56の側壁部にベー
スコンタクト電極となる反対導電型ポリSiサイドウォー
ル57S を残留形成させる。
【０００７】図５(d) 参照 次いで、基板上に第３のSiO2膜を形成し、次いでこの第
３のSiO2膜を異方性ドライエッチング手段でエッチバッ
クしポリSiサイドウォール57S を有するエミッタ窓56の
側壁面に第３のSiO2膜よりなるSiO2サイドウォール58を
形成し、次いで前記SiO2サイドウォール58を有するエミ
ッタ窓56から反対導電型不純物をイオン注入し、次いで
前記エミッタ窓56上に一導電型ポリSiエミッタ電極59を
形成し、次いで所定の高温を用いたＲＴＡ（急速熱アニ
ーリング）手段により、前記イオン注入した反対導電型
不純物を活性化すると同時に、ベースコンタクト電極と
なる反対導電型ポリSiサイドウォール57S 及び一導電型
ポリSiエミッタ電極59の不純物を半導体基板51内に拡散
させて、反対導電型内部ベース領域60、反対導電型外部
ベース領域61、及び一導電型エミッタ領域62を形成する
方法である。なお一導電型半導体基板（厳密にはエピタ
キシャル層）51はコレクタ領域になる。
３のSiO2膜を異方性ドライエッチング手段でエッチバッ
クしポリSiサイドウォール57S を有するエミッタ窓56の
側壁面に第３のSiO2膜よりなるSiO2サイドウォール58を
形成し、次いで前記SiO2サイドウォール58を有するエミ
ッタ窓56から反対導電型不純物をイオン注入し、次いで
前記エミッタ窓56上に一導電型ポリSiエミッタ電極59を
形成し、次いで所定の高温を用いたＲＴＡ（急速熱アニ
ーリング）手段により、前記イオン注入した反対導電型
不純物を活性化すると同時に、ベースコンタクト電極と
なる反対導電型ポリSiサイドウォール57S 及び一導電型
ポリSiエミッタ電極59の不純物を半導体基板51内に拡散
させて、反対導電型内部ベース領域60、反対導電型外部
ベース領域61、及び一導電型エミッタ領域62を形成する
方法である。なお一導電型半導体基板（厳密にはエピタ
キシャル層）51はコレクタ領域になる。
【０００８】
【発明が解決しようとする課題】しかし上記従来の方法
は、ベースコンタクト電極となるポリSiサイドウォール
57を形成する際のエッチング工程に問題があった。それ
は、現在のエッチング技術において、ポリSiとSi基板の
選択比を得ることができないために、上記ポリSiサイド
ウォール57の形成の際のオーバエッチングによってSi基
板51面もある程度エッチングされ、そのダメージによっ
て生ずる欠陥やベース抵抗の変動によってトランジスタ
特性の劣化やばらつきを生ずるという問題である。
は、ベースコンタクト電極となるポリSiサイドウォール
57を形成する際のエッチング工程に問題があった。それ
は、現在のエッチング技術において、ポリSiとSi基板の
選択比を得ることができないために、上記ポリSiサイド
ウォール57の形成の際のオーバエッチングによってSi基
板51面もある程度エッチングされ、そのダメージによっ
て生ずる欠陥やベース抵抗の変動によってトランジスタ
特性の劣化やばらつきを生ずるという問題である。
【０００９】そこで本発明は、ベースコンタクト電極
を、ベース及びエミッタの形成領域にダメージを生じさ
せずに安定したプロセスでセルフアライン形成すること
が可能な製造方法の提供を目的とする。
を、ベース及びエミッタの形成領域にダメージを生じさ
せずに安定したプロセスでセルフアライン形成すること
が可能な製造方法の提供を目的とする。
【００１０】
【課題を解決するための手段】上記課題の解決は、半導
体基板上に第１の絶縁膜、第１の多結晶シリコン膜、第
２の絶縁膜を順次堆積し、該第２の絶縁膜に第１の開孔
を形成して該第１の多結晶シリコン膜を表出し、該第１
の開孔の側壁面に耐酸化膜サイドウォールを形成し、選
択酸化手段により該第１の開孔内に表出する第１の多結
晶シリコン膜の表面部に酸化シリコン膜パターンを形成
し、該耐酸化膜サイドウォールを除去し、該酸化シリコ
ン膜パターン及び該第２の絶縁膜をマスクにして表出す
る該第１の多結晶シリコン膜及び該第１の絶縁膜を選択
的に除去して開孔の底部に該半導体基板面を表出せしめ
た後、該開孔内に該第１の多結晶シリコン膜に接続する
第２の多結晶シリコン膜を埋込む工程を有する本発明に
よる半導体装置の製造方法、若しくは前記開孔内の埋込
みは基板全面への第２の多結晶シリコン膜の形成によっ
て行い、熱酸化手段により該開孔内の第２の多結晶シリ
コン膜を残し他の領域の第２の多結晶シリコン膜を第２
の酸化シリコン膜に変質せしめ、該酸化シリコンに対す
る異方性ドライエッチング処理を施して、該第１の開孔
上に該第２の酸化シリコン膜からなるサイドウォールを
形成する工程を有する本発明による半導体装置の製造方
法によって達成される。
体基板上に第１の絶縁膜、第１の多結晶シリコン膜、第
２の絶縁膜を順次堆積し、該第２の絶縁膜に第１の開孔
を形成して該第１の多結晶シリコン膜を表出し、該第１
の開孔の側壁面に耐酸化膜サイドウォールを形成し、選
択酸化手段により該第１の開孔内に表出する第１の多結
晶シリコン膜の表面部に酸化シリコン膜パターンを形成
し、該耐酸化膜サイドウォールを除去し、該酸化シリコ
ン膜パターン及び該第２の絶縁膜をマスクにして表出す
る該第１の多結晶シリコン膜及び該第１の絶縁膜を選択
的に除去して開孔の底部に該半導体基板面を表出せしめ
た後、該開孔内に該第１の多結晶シリコン膜に接続する
第２の多結晶シリコン膜を埋込む工程を有する本発明に
よる半導体装置の製造方法、若しくは前記開孔内の埋込
みは基板全面への第２の多結晶シリコン膜の形成によっ
て行い、熱酸化手段により該開孔内の第２の多結晶シリ
コン膜を残し他の領域の第２の多結晶シリコン膜を第２
の酸化シリコン膜に変質せしめ、該酸化シリコンに対す
る異方性ドライエッチング処理を施して、該第１の開孔
上に該第２の酸化シリコン膜からなるサイドウォールを
形成する工程を有する本発明による半導体装置の製造方
法によって達成される。
【００１１】
【作用】即ち本発明の方法においては、エミッタ窓の側
壁部にサイドウォール状にベースコンタクト電極となる
ポリSiサイドウォールを形成する際のポリSi膜のエッチ
バックに際して、エミッタ窓底部の半導体基板面は下地
の第１の絶縁膜によって保護されている。従って、その
際のオーバエッチングによってもベース及びエミッタが
形成される領域の基板面にエッチングダメージを及ぼす
ことがなく、トランジスタ特性の劣化やばらつきは防止
される。
壁部にサイドウォール状にベースコンタクト電極となる
ポリSiサイドウォールを形成する際のポリSi膜のエッチ
バックに際して、エミッタ窓底部の半導体基板面は下地
の第１の絶縁膜によって保護されている。従って、その
際のオーバエッチングによってもベース及びエミッタが
形成される領域の基板面にエッチングダメージを及ぼす
ことがなく、トランジスタ特性の劣化やばらつきは防止
される。
【００１２】
【実施例】以下本発明を、図を参照し実施例により具体
的に説明する。図１、図２、図３は本発明の方法の一実
施例の工程断面図、図４は本発明の方法の他の実施例の
工程断面図である。全図を通じ同一対象物は同一符合で
示す。
的に説明する。図１、図２、図３は本発明の方法の一実
施例の工程断面図、図４は本発明の方法の他の実施例の
工程断面図である。全図を通じ同一対象物は同一符合で
示す。
【００１３】図１(a) 参照 本発明の方法によりセルフアライン技術を用いたバイポ
ーラトランジスタを形成するに際しては、通常通り LOC
OS法で形成した素子間分離SiO2膜２でトランジスタ領域
Ｅtrが画定されている基板即ち例えばｎ型のエピタキシ
ャル層からなるｎ型コレクタ層１上にCVD 法により、厚
さ1000Å程度の第１の絶縁膜例えば第１の窒化シリコン
(Si3N4) 膜３を形成し、その上にCVD 法により厚さ1500
Å程度の第１のポリSi膜を形成し、例えばイオン注入法
により硼素を高濃度にドープしてベース引出し電極とな
る第１のｐ+ 型ポリSi膜４を形成し、その上にCVD 法に
より厚さ3000Å程度の第１のSiO2膜５を形成し、次い
で、フォトリソグラフィにより形成したレジストマスク
６の開孔７を介し(CF4＋CHF3) 等の弗素系のガスを用い
るRIE 処理により第１のSiO2膜５に第１の開孔即ち第１
のエミッタ窓８を形成する。
ーラトランジスタを形成するに際しては、通常通り LOC
OS法で形成した素子間分離SiO2膜２でトランジスタ領域
Ｅtrが画定されている基板即ち例えばｎ型のエピタキシ
ャル層からなるｎ型コレクタ層１上にCVD 法により、厚
さ1000Å程度の第１の絶縁膜例えば第１の窒化シリコン
(Si3N4) 膜３を形成し、その上にCVD 法により厚さ1500
Å程度の第１のポリSi膜を形成し、例えばイオン注入法
により硼素を高濃度にドープしてベース引出し電極とな
る第１のｐ+ 型ポリSi膜４を形成し、その上にCVD 法に
より厚さ3000Å程度の第１のSiO2膜５を形成し、次い
で、フォトリソグラフィにより形成したレジストマスク
６の開孔７を介し(CF4＋CHF3) 等の弗素系のガスを用い
るRIE 処理により第１のSiO2膜５に第１の開孔即ち第１
のエミッタ窓８を形成する。
【００１４】図１(b) 参照 次いで、上記基板上にCVD 法により耐酸化膜である例え
ば厚さ1200Å程度の第２のSi3N4 膜を形成し、弗素系の
ガスによるRIE 処理により全面エッチングを行い、第１
のエミッタ窓８の側壁面に幅(W) が1000Å程度の耐酸化
性のSi3N4 膜サイドウォール９を形成する。
ば厚さ1200Å程度の第２のSi3N4 膜を形成し、弗素系の
ガスによるRIE 処理により全面エッチングを行い、第１
のエミッタ窓８の側壁面に幅(W) が1000Å程度の耐酸化
性のSi3N4 膜サイドウォール９を形成する。
【００１５】図１(c) 参照 次いで、第１のSiO2膜５及びSi3N4 サイドウォール９を
マスクにして選択酸化を行い、第１のｐ+ 型ポリSi膜４
のSi3N4 膜サイドウォール９間の表出面に厚さ500Å程
度の選択SiO2膜10を形成する。
マスクにして選択酸化を行い、第１のｐ+ 型ポリSi膜４
のSi3N4 膜サイドウォール９間の表出面に厚さ500Å程
度の選択SiO2膜10を形成する。
【００１６】図１(d) 参照 次いで、燐酸ボイル処理等によりSi3N4 サイドウォール
９を選択的に除去した後、その下部に表出したコレクタ
層１を第１のSiO2膜５及び選択SiO2膜10をマスクにし、
塩素系のガスを用いるRIE 処理により選択的に除去し、
底部に第１のSi 3N4 膜３が表出する枠状の開口即ち枠状
のベースコンタクト窓11を形成する。なおこの窓11の幅
は前記Si3N4 サイドウォール９の幅とほぼ等しい1000Å
程度となる。
９を選択的に除去した後、その下部に表出したコレクタ
層１を第１のSiO2膜５及び選択SiO2膜10をマスクにし、
塩素系のガスを用いるRIE 処理により選択的に除去し、
底部に第１のSi 3N4 膜３が表出する枠状の開口即ち枠状
のベースコンタクト窓11を形成する。なおこの窓11の幅
は前記Si3N4 サイドウォール９の幅とほぼ等しい1000Å
程度となる。
【００１７】図２(a) 参照 次いで、弗素系のガスによる全面RIE 処理によりベース
コンタクト窓11底部の第１のSi3N4 膜３（第１の絶縁
膜）を除去し、ベースコンタクト窓11の底部にコレクタ
層１を表出させる。なおこのRIE 処理で選択SiO2膜10も
除去されるが、この選択SiO2膜10は除去しきれないでも
さしつかえはない。ここで、ベースコンタクト窓11が完
成する。
コンタクト窓11底部の第１のSi3N4 膜３（第１の絶縁
膜）を除去し、ベースコンタクト窓11の底部にコレクタ
層１を表出させる。なおこのRIE 処理で選択SiO2膜10も
除去されるが、この選択SiO2膜10は除去しきれないでも
さしつかえはない。ここで、ベースコンタクト窓11が完
成する。
【００１８】図２(b) 参照 次いで、上記基板上にCVD 法により厚さ 600Å程度の、
硼素が1019cm-3〜1020cm-3程度の濃度にドープされた第
２のｐ+ 型ポリSi膜12成長し、前記ベースコンタクト窓
11に第２のｐ+ 型ポリSi膜12を完全に埋込む。
硼素が1019cm-3〜1020cm-3程度の濃度にドープされた第
２のｐ+ 型ポリSi膜12成長し、前記ベースコンタクト窓
11に第２のｐ+ 型ポリSi膜12を完全に埋込む。
【００１９】図２(c) 参照 次いで、ウェット酸化等の方法によりベースコンタクト
窓11の内部以外のｐ+型第２のポリSi膜12を完全に酸化
し、第２のSiO2膜13とする。ここで、ベースコンタクト
窓11内に埋め込まれ、且つベース引出し電極となる第１
のｐ+ 型ポリSi膜４に接触するｐ+ 型第２のポリSiベー
スコンタクト電極12P が形成される。
窓11の内部以外のｐ+型第２のポリSi膜12を完全に酸化
し、第２のSiO2膜13とする。ここで、ベースコンタクト
窓11内に埋め込まれ、且つベース引出し電極となる第１
のｐ+ 型ポリSi膜４に接触するｐ+ 型第２のポリSiベー
スコンタクト電極12P が形成される。
【００２０】図２(d) 参照 次いで、弗素系のガスを用いた全面RIE 処理により第２
のSiO2膜13のエッチバックを行い、前記ベースコンタク
ト電極12P の上部の第１のエミッタ窓８の側壁面に幅12
00Å程度の第２のSiO2膜サイドウォール13S を形成す
る。
のSiO2膜13のエッチバックを行い、前記ベースコンタク
ト電極12P の上部の第１のエミッタ窓８の側壁面に幅12
00Å程度の第２のSiO2膜サイドウォール13S を形成す
る。
【００２１】図３(a) 参照 次いで、前記第１のSiO2膜５及び上記第２のSiO2膜サイ
ドウォール13S をマスクにし塩素系のガスによるRIE 処
理により第１のエミッタ窓８内の第１のｐ+ 型ポリSi膜
４を選択的に除去し、第１のエミッタ窓８内に周囲が前
記第２のSiO2膜サイドウォール13S の端部に整合し、底
部に第１のSi3N4 膜３を有する第２のエミッタ窓14（第
２の開孔）を形成する。なお、この第２のエミッタ窓14
形成に際しての塩素系のガスによるRIE 処理において第
２のエミッタ窓14の下部には第１のSi3N4 膜３が介在し
ているので、Siよりなるコレクタ層１の後に内部ベース
及びエミッタが形成される領域がエッチングダメージを
受けることはない。
ドウォール13S をマスクにし塩素系のガスによるRIE 処
理により第１のエミッタ窓８内の第１のｐ+ 型ポリSi膜
４を選択的に除去し、第１のエミッタ窓８内に周囲が前
記第２のSiO2膜サイドウォール13S の端部に整合し、底
部に第１のSi3N4 膜３を有する第２のエミッタ窓14（第
２の開孔）を形成する。なお、この第２のエミッタ窓14
形成に際しての塩素系のガスによるRIE 処理において第
２のエミッタ窓14の下部には第１のSi3N4 膜３が介在し
ているので、Siよりなるコレクタ層１の後に内部ベース
及びエミッタが形成される領域がエッチングダメージを
受けることはない。
【００２２】図３(b) 参照 次いで、燐酸ボイル処理により第２のエミッタ窓14底部
の第１のSi3N4 膜３を除去し、第２のエミッタ窓14の底
部にコレクタ層１面を表出させる。
の第１のSi3N4 膜３を除去し、第２のエミッタ窓14の底
部にコレクタ層１面を表出させる。
【００２３】図３(c) 参照 次いで、従来通り、第２のエミッタ窓14の側壁部に第３
のSiO2膜サイドウォール15を形成し、次いでこの第３の
SiO2膜サイドウォール15を有する第２のエミッタ窓14か
ら２弗化硼素(BF2) を３×1013cm-2程度のドーズ量でイ
オン注入し、次いで前記エミッタ窓14上にｎ+ 型ポリSi
エミッタ電極16を形成し、次いで所定の高温を用いたＲ
ＴＡ（急速熱アニーリング）手段により、前記イオン注
入したBF 2 を活性化すると同時に、ｐ+ 型ポリSiベース
コンタクト電極12P とｎ+ 型ポリSiエミッタ電極16から
基板内に硼素(B) 及び砒素(As)を拡散させて、ｐ型内部
ベース領域17、ｐ+ 型外部ベース領域18、及びｎ+ 型エ
ミッタ領域19を形成し、本発明の方法によるセルフアラ
イン構造のバイポーラトランジスタが完成する。
のSiO2膜サイドウォール15を形成し、次いでこの第３の
SiO2膜サイドウォール15を有する第２のエミッタ窓14か
ら２弗化硼素(BF2) を３×1013cm-2程度のドーズ量でイ
オン注入し、次いで前記エミッタ窓14上にｎ+ 型ポリSi
エミッタ電極16を形成し、次いで所定の高温を用いたＲ
ＴＡ（急速熱アニーリング）手段により、前記イオン注
入したBF 2 を活性化すると同時に、ｐ+ 型ポリSiベース
コンタクト電極12P とｎ+ 型ポリSiエミッタ電極16から
基板内に硼素(B) 及び砒素(As)を拡散させて、ｐ型内部
ベース領域17、ｐ+ 型外部ベース領域18、及びｎ+ 型エ
ミッタ領域19を形成し、本発明の方法によるセルフアラ
イン構造のバイポーラトランジスタが完成する。
【００２４】また本発明に係る他の実施例においては、
前記実施例と同様な工程で図２(b)に示したように、枠
状のベースコンタクト窓11内にｐ+ 型第２のポリSi膜12
を完全に埋込んだ後、以下に図４を参照して示す工程を
経てセルフアライン構造のバイポーラトランジスタが形
成される。
前記実施例と同様な工程で図２(b)に示したように、枠
状のベースコンタクト窓11内にｐ+ 型第２のポリSi膜12
を完全に埋込んだ後、以下に図４を参照して示す工程を
経てセルフアライン構造のバイポーラトランジスタが形
成される。
【００２５】図４(a) 参照 即ち、図２(b) のようにベースコンタクト窓11内にｐ+
型第２のポリSi膜12の埋込みを終わった基板を、塩素系
のガスを用いるRIE 処理によって全面エッチングし、平
面上に堆積されている第２のポリSi膜12を選択的にエッ
チバックし、第１のエミッタ窓８の側壁面にｐ+ 型第２
のポリSi膜12からなるサイドウォール12S を形成する。
但しこの方法の場合、第２のポリSi膜12の堆積厚さは15
00Å程度とする。このｐ+ 型第２のポリSi膜サイドウォ
ール12S はｐ+ 型ポリSiベースコンタクト電極12P とな
る。なお、このエッチバック処理で前記サイドウォール
12S に囲まれた第２のエミッタ窓14の下部には第１のSi
3N4 膜３が存在しているので、その下部のコレクタ層１
はエッチングダメージを受けない。
型第２のポリSi膜12の埋込みを終わった基板を、塩素系
のガスを用いるRIE 処理によって全面エッチングし、平
面上に堆積されている第２のポリSi膜12を選択的にエッ
チバックし、第１のエミッタ窓８の側壁面にｐ+ 型第２
のポリSi膜12からなるサイドウォール12S を形成する。
但しこの方法の場合、第２のポリSi膜12の堆積厚さは15
00Å程度とする。このｐ+ 型第２のポリSi膜サイドウォ
ール12S はｐ+ 型ポリSiベースコンタクト電極12P とな
る。なお、このエッチバック処理で前記サイドウォール
12S に囲まれた第２のエミッタ窓14の下部には第１のSi
3N4 膜３が存在しているので、その下部のコレクタ層１
はエッチングダメージを受けない。
【００２６】図４(b) 参照 以後、前記実施例同様、燐酸ボイル処理により第２のエ
ミッタ窓14下部の第１のSi3N4 膜３を除去した後、前記
実施例同様の方法でｐ型内部ベース領域17、ｐ + 型外部
ベース領域18、及びｎ+ 型エミッタ領域19を形成し、本
発明の方法によるセルフアライン構造のバイポーラトラ
ンジスタが完成する。
ミッタ窓14下部の第１のSi3N4 膜３を除去した後、前記
実施例同様の方法でｐ型内部ベース領域17、ｐ + 型外部
ベース領域18、及びｎ+ 型エミッタ領域19を形成し、本
発明の方法によるセルフアライン構造のバイポーラトラ
ンジスタが完成する。
【００２７】以上実施例に示したように本発明の方法に
おいては、内部ベース領域17及びエミッタ領域19の形成
に用いられるエミッタ窓（実施例では第２のエミッタ窓
14）をポリSi膜に開孔する際の塩素系のガスによるRIE
処理に際して、エミッタ窓（第２のエミッタ窓14）の底
部は上記エッチングに対して耐性を有する絶縁膜（実施
例では第１のSi3N4 膜３）で覆われており、上記開孔
後、絶縁膜（第１のSi3N 4 膜３）をコレクタ層１にダメ
ージを与えないウェットエッチング手段（燐酸ボイル）
により除去してエミッタ窓（第２のエミッタ窓14）を貫
通させている。従って内部ベース領域17及びエミッタ領
域19が形成される領域にエッチングダメージが及ぼされ
ることはなく、接合リークや特性変動等の障害は防止さ
れる。
おいては、内部ベース領域17及びエミッタ領域19の形成
に用いられるエミッタ窓（実施例では第２のエミッタ窓
14）をポリSi膜に開孔する際の塩素系のガスによるRIE
処理に際して、エミッタ窓（第２のエミッタ窓14）の底
部は上記エッチングに対して耐性を有する絶縁膜（実施
例では第１のSi3N4 膜３）で覆われており、上記開孔
後、絶縁膜（第１のSi3N 4 膜３）をコレクタ層１にダメ
ージを与えないウェットエッチング手段（燐酸ボイル）
により除去してエミッタ窓（第２のエミッタ窓14）を貫
通させている。従って内部ベース領域17及びエミッタ領
域19が形成される領域にエッチングダメージが及ぼされ
ることはなく、接合リークや特性変動等の障害は防止さ
れる。
【００２８】
【発明の効果】以上説明したように本発明の方法によれ
ば、セルフアライン技術を用いた高速のバイポーラトラ
ンジスタが、接合リークやベース抵抗の変動等の性能劣
化を生ぜずに製造できる。従って本発明は、バイポーラ
ＬＳＩの特性の均一化及び歩留りの向上に寄与するとこ
ろが大きい。
ば、セルフアライン技術を用いた高速のバイポーラトラ
ンジスタが、接合リークやベース抵抗の変動等の性能劣
化を生ぜずに製造できる。従って本発明は、バイポーラ
ＬＳＩの特性の均一化及び歩留りの向上に寄与するとこ
ろが大きい。
【図１】 本発明の方法の一実施例の工程断面図（その
１）
１）
【図２】 本発明の方法の一実施例の工程断面図（その
２）
２）
【図３】 本発明の方法の一実施例の工程断面図（その
３）
３）
【図４】 本発明の方法の他の実施例の工程断面図
【図５】 従来方法の工程断面図
１ ｎ型コレクタ層 ２ 素子間分離用SiO2膜 ３ 第１のSi3N4 膜 ４ 第１のｐ+ 型ポリSi膜 ５ 第１のSiO2膜 ６ レジストマスク ７ 開孔 ８ 第１のエミッタ窓 ９ Si3N4 膜サイドウォール 10 選択SiO2膜 11 ベースコンタクト窓 12 第２のｐ+ 型ポリSi膜 12P 第２のｐ+ 型ポリSiベースコンタクト電極 13 第２のSiO2膜 13S 第２のSiO2膜サイドウォール 14 第２のエミッタ窓 15 第３のSiO2膜サイドウォール 16 ｎ+ 型ポリSiエミッタ電極 17 ｐ型内部ベース領域 18 ｐ+ 型外部ベース領域 19 ｎ+ 型エミッタ領域
Claims (2)
- 【請求項１】 半導体基板上に第１の絶縁膜、第１の多
結晶シリコン膜、第２の絶縁膜を順次堆積し、該第２の
絶縁膜に第１の開孔を形成して該第１の多結晶シリコン
膜を表出し、該第１の開孔の側壁面に耐酸化膜サイドウ
ォールを形成し、選択酸化手段により該第１の開孔内に
表出する第１の多結晶シリコン膜の表面部に酸化シリコ
ン膜パターンを形成し、該耐酸化膜サイドウォールを除
去し、該酸化シリコン膜パターン及び該第２の絶縁膜を
マスクにして表出する該第１の多結晶シリコン膜及び該
第１の絶縁膜を選択的に除去して開孔の底部に該半導体
基板面を表出せしめた後、該開孔内に該第１の多結晶シ
リコン膜に接続する第２の多結晶シリコン膜を埋込む工
程を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記開孔内の埋込みは基板全面への第２
の多結晶シリコン膜の形成によって行い、熱酸化手段に
より該開孔内の第２の多結晶シリコン膜を残し他の領域
の第２の多結晶シリコン膜を第２の酸化シリコン膜に変
質せしめ、該酸化シリコンに対する異方性ドライエッチ
ング処理を施して、該第１の開孔上に該第２の酸化シリ
コン膜からなるサイドウォールを形成する工程を有する
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27211992A JPH06124956A (ja) | 1992-10-12 | 1992-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27211992A JPH06124956A (ja) | 1992-10-12 | 1992-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06124956A true JPH06124956A (ja) | 1994-05-06 |
Family
ID=17509358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27211992A Withdrawn JPH06124956A (ja) | 1992-10-12 | 1992-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06124956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7611954B2 (en) | 2003-07-01 | 2009-11-03 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| US8716096B2 (en) | 2011-12-13 | 2014-05-06 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
-
1992
- 1992-10-12 JP JP27211992A patent/JPH06124956A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7611954B2 (en) | 2003-07-01 | 2009-11-03 | International Business Machines Corporation | Bipolar transistor self-alignment with raised extrinsic base extension and methods of forming same |
| US8716096B2 (en) | 2011-12-13 | 2014-05-06 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
| US8916952B2 (en) | 2011-12-13 | 2014-12-23 | International Business Machines Corporation | Self-aligned emitter-base in advanced BiCMOS technology |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |