KR940001258B1 - BiCMOS소자의 제조방법 - Google Patents

Abstract

내용 없음.

Description

BiCMOS소자의 제조방법

제1도는 종래의 제조방법에 따른 실시콘 영역의 오버 에칭을 도시한 도면.

제2도는 종래의 제조방법에 따른 스트링거(Stringer)를 도시한 요부 확대도.

제3도(a)~(d)는 이 발명에 따른 BiCMOS소자의 제조공정도이다.

이 발명은 폴리실리콘 게이트의 CMOS 트랜지스터와 폴리실리콘 에미터 전극의 바이폴라 트랜지스터를 동시에 집적시키는 BiCMOS소자의 제조방법에 관한 것으로 , 특히 외인성(extrinsic) 베이스의 실리콘 영역이 오버 에칭(over etching)에 의한 손상을 제거하여 에미터/베이스 누설전류를 감소시킴으로써 바이폴라소자의 특성을 안정시키는 BiCMOS소자의 제조방법에 관한 것이다.

종래 BiCMOS소자의 제조방법은 1989년도 4월호의 IEEE Transaction on El ectron Device(Vol. 36, No. 4)에 발표된 "An advanced Sigle-Level Polysilicon Submicrometer BiCMOS Technology"와 같이 CMOS 트랜지스터의 폴리실리콘 게이트와 바이폴라 트랜지스터의 폴리실리콘 에미터 전극을 동시에 형성시키게 된다.

제1도에 도시한 바와같이 P형 실리콘 기판(1)의 소정 영역에 P형 확산영역과 n형의 확산영역을 형성하는 공정과, 진성(intrinsic) 에피층을 성장시키면서 상기의 P형 확산영역과 n형 확산영역을 P형 메몰층(2)과 n형 메몰층(3),(4)으로 각각 전환시키는 공정과, P형 메몰층(2) 및 n형 메몰층(3),(4)의 상부에 P형 웰(Well ; 5)과 n형 웰(6 ),(7)을 각각 형성하는 공정과 통상의 LOCOS산화법에 의하여 필드 산화막(8)을 선택적으로 형성하는 공정을 포함하는 프론트-엔드(front-end)공정을 실시한다. 이후, 약 200Å 정도의 두께를 갖는 게이트 산화막(9)을 상기 프론트-엔드 공정이 실시된 기판 (1) 구조의 전면에 성장시키고 또한, 상기 게이트 산화막(9)의 상부에 약 500Å정도의 비교적 얇은 두께를 갖는 다결정 실리콘층(10)을 침적한다.

이어서, 통상의 사진 식각공정에 의하여 다결정 실리콘층(10)과 게이트 산화막 (9)의 소정 영역이 순차적으로 제거된 실리콘 영역을 노출시켜 바이폴라 트랜지스터의 외인성(extrinsic)베이스 영역 또는 SRAM의 베리드 콘택(BC)영역을 한정한다. 계속하여 약 2000Å 정도의 두께를 갖는 다결정 실리콘층(11)을 식각되지 않은 영역의 다결정 실리콘층(10) 및 노출된 실리콘 영역의 상부에 침적한다. 그리고, 상기 다결정 실리콘층(11)의 상부에 약 2000Å 정도의 두께를 갖는 텅스텐 실리사이드층(WSix ; 12 )을 침적하여 상기 다결정 실리콘층(11)의 저항을 감소시킨다. 그리고나서, 통상의 사진 공정에 의하여 텅스텐 실리사이드층(12)상부에 도포된 감광막의 소정영역을 제거하여 CMOS 트랜지스터의 게이트와 바이폴라 트랜지스터의 에미터전극을 형성하기 위한 마스크를 형성한다.

이어서, 이방성 식각공정인 반응성 이온 식각(reactive ion etching) 공정으로 텅스텐 실리사이드층(12)과 다결정 실리콘층(11),(10)의 소정영역을 순차적으로 제거하여 CMOS 트랜지스터의 게이트(13),(14)와 바이폴라트랜지스터의 에미터 전극( 15)을 형성한다. 이때, 상기 게이트(13),(14)를 형성하기 위하여 다결정 실리콘층(11), (10)을 식각하는 동안 상기 게이트의 다결정 실리콘층(11), (10)보다 얇은 두께를 갖는 에미터 전극의 다결정 실리콘층(11)이 식각되고 계속하여 노출되는 단결정 실리콘층의 영역이 오버 에칭(over etching)이 된다. 또한, CMOS 트랜지스터 게이트(13),(14)의 폴리실리콘층과 게이트 산화막이 접하는 모서리에 남게되는 폴리실리콘의 스트링거(stringer ; 16)를 식각함에 따라 노출된 단결정 실리콘층의 영역이 더욱 오버에칭된다. 따라서 종래의 BiCMOS 소자의 제조방법은 바이폴라 트랜지스터의 외인성 베이스 영역이 되는 실리콘 영역을 오버 에칭하여 손상(damage)을 주게함으로써 에미터 베이스 누설전류를 증가시켜 바이폴라 트랜지스터의 선형적인 h_EE특성을 잃게 한다.

이 발명은 상기한 문제점을 해결하기 위하여 실리콘 영역의 손상(damage)에 따른 베이스 누설전류의 발생을 방지하여 선형적인 h_EE특성을 갖게하는 BiCMOS소자의 제조방법을 제공하는데 그 목적이 있다.

이 발명은 상기한 목적을 달성하기 위하여 실리콘 기판의 소정영역에 매몰층, 웰 영역 및 필드 산화막을 형성하는 프론트-엔드(front-end) 공정과, 게이트 산화막을 형성하는 공정과, 제1다결정 실리콘층을 침적하는 공정과, 바이폴라 트랜지스터의 베이스 영역 또는 SRAM의 베리드 콘택(BC)영역을 형성하는 사진 식각공정과, 제2다결정 실리콘층을 침적하는 공정과, CMOS트랜지스터의 게이트와 바이폴라 트랜지스터의 에미터전극을 형성하는 사진 식각공정과, 이후의 통상적인 BiCMOS소자의 제조공정을 구비하여 이루어짐을 특징으로 한다.

이하, 이 발명을 첨부도면을 참조하여 상세히 설명한다.

제3도 (a)에 도시한 바와같이 P형 실리콘기판(21)의 소정영역 n형 메몰층(23 ),(25)과 P형 메몰층(27)을 형성한후 사기 n형 메몰층(23),(25)과 P형 메몰층(27)의 상부에 n형 웰(33),(35)과 P형 웰(37)을 각각 형성하고 통상의 LOCOS산화법에 의하여 필드산화막(39)을 형성하여 액티브 영역을 선택적으로 형성하는 통상적인 프런트-엔드(front-end)공정을 실시한다.

제3도(b)에 도시한 바와같이 약 200Å 정도의 비교적 얇은 두께를 갖는 게이트 산화막(41)을 상기 프린트-엔드 공정이 실시된 P형 실리콘기판(21)상에 성장시키고 상기 게이트 산화막의 상부에 약 500Å 정도의 비교적 얇은 두께를 갖는 제1다결정 실리콘층(43)을 침적한다. 이어서 통상의 사진식각공정에 의하여 도포된 감광막(45)의 소정영역이 제거된 창을 형성하고 상기 창을 통하여 노출되는 영역의 제1다결정 실리콘층과 게이트 산화막을 순차적으로 제거하여 바이폴라 트랜지스터의 베이스 영역 또는 SRAM의 메몰콘택(buried contact ; BC)의 실리콘 영역을 노출시킨다.

제3도(c)에 도시한 바와같이 상기 감광막(45)을 제거하고 약 2000Å 정도의 두께를 갖는 제2다결정 실리콘층(53)을 침적한후 상기 제2다결정 실리콘층(53)과 거의 동일한 두께를 갖는 텅스텐 실리사이드층(WSix ; 57)을 침적하여 상기 제2다결정 실리콘층(53)의 저항을 감소시킨다. CMOS트랜지스터의 게이트, 바이폴라 트랜지스터의 에미터 전극 또는 SRAM의 베리드 콘택(BC)영역을 형성하기 위하여 트랜지스터가 형성되는 액티브 영역상의 소정영역에 식각마스크로 이용될 감광막(65)이 남게되는 사진공정으로 실시한다.

제3도(d)에 도시한 바와같이, 이방성 식각특성을 갖는 반응성 이온식각공정에 의해 상기 감광막(65)을 마스크층으로 하는 영역이외의 노출된 영역의 텅스텐 실리사이드층(57)과 제2,1다결정 실리콘층(53),(54)을 순차적으로 제거한다. 따라서, 바이폴라 트랜지스터의 에미터 전극(75)와 CMOS트랜지스터의 게이트(73),(74)가 형성된다.

한편, 상기 게이트(73),(74)를 형성하기 위하여 다결정 실리콘층(53),(43)을 식각하는 동안 상기 다결정 실리콘층(53)만이 상부에 형성된 베리드 콘택(BC) 영역에서는 단결정 실리콘 기판표면이 노출되어 오버에칭(over etching)됨으로써 손상(dam age) 된다.

이어서, 오버에칭된 상기 단결정 실리콘기판 표면의 손상(damage)을 제거하기 위하여 손상을 받은 상기 단결정 실리콘 기판 표면은 화학적 건식 식각공정에 의해 추가로 에칭된다.

이후, 통상적인 BiCMOS 공정을 실시한다. 따라서, 이 발명은 베리드 콘택 영역 또는 바이폴라 소자의 액티브 영역의 오버 에칭에 의한 실리콘 기판의 손실(damage)을 제거함으로써 베이스 누설전류를 감소시켜 바이폴라 소자의 선형적인 h_EE특성을 유지하게 되는 이점이 있게 된다.

Claims (2)

1. 폴리실리콘 게이트의 CMOS 트랜지스터와 폴리실리콘 에미터 전극의 바이폴라 트랜지스터를 동시에 집적시키는 BiCMOS 소자의 제조방법에 있어서, 반도체 기판(21)의 소정영역에 메몰층, 웰 영역 및 필드 산화막을 형성하는 프론트-엔드(front-end)공정과, 게이트 산화막(41)을 상기 프론트-엔드 공정이 실시된 반도체 기판 (21)상에 형성하는 공정과, 상기 게이트 산화막(41)의 상부에 제1다결정 실리콘층(43)을 침적하는 공정과, 상기 제1다결정 실리콘층(43)과 게이트 산화막(41)의 소정영역을 순차적으로 제거하여 상기 반도체 기판(21)의 표면을 노출시키는 공정과, 제2다결정 실리콘층(53)을 식각되지 않은 영역과 제1다결정 실리콘층(43) 및 노출된 상기 반도체 기판(21)의 표면상에 침적하는 공정과, 상기 제2다결정 실리콘층(53) 및 잔존하는 제1다결정 실리콘층(43)의 소정 영역을 순차적으로 제거하는 사진 식각공정과, 상기 제2,1다결정 실리콘층(53),(43)의 식각에 따라 손상된 상기 반도체 기판(21)의 표면을 화학적 건식 식각하는 공정과, 이후의 통상적인 BiCMOS소자의 제조공정을 포함하여 이루어짐을 특징으로 하는 BiCMOS소자의 제조방법.
2. 제1항에 있어서, 제2다결정 실리콘층의 상부에 텅스텐 실리사이드(WSix ; 57)을 침적하여 상기 제2다결정 실리콘층의 저항을 줄이게 함을 특징으로 하는 BiCMOS소자의 제조방법.