JPS587840A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS587840A
JPS587840A JP57064848A JP6484882A JPS587840A JP S587840 A JPS587840 A JP S587840A JP 57064848 A JP57064848 A JP 57064848A JP 6484882 A JP6484882 A JP 6484882A JP S587840 A JPS587840 A JP S587840A
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silicon
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photoresist
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ランド−ル・デユアン・アイザツク
タツク・ヒユング・ニング
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はバイポーラ装置及びＭＯ８装置のような集積回
路及びその製造方法に関し、更に詳細には、分離領域の
下側に設けられた導電層を有しこの導電層が半導体基板
の活性な不純物ドーパントの導電領域と電気的に接触し
ている集積回路及びその製造方法に関する。
集積回路は装置の予じめ選択した位置に複数の電気接点
を有する。また、半導体基板の予じめ選択した領域とオ
ーム接触して複数の電気接点が設けられる。この予じめ
選択した領域は、一般に半導体基板の導電型と反対導電
型のイオン注入又は熱拡散不純物領域を含む。
例えばバイポーラ装置の場合はエミッタ、ベース及びコ
レクタのための電気接点が設けられ、エミッタ及びコレ
クタの電気接点は第１導電型の不純物領域とオーム接触
しベースの電気接点は第２導電型の不純物領域とオーム
接触する。
ＭＯ８装置の場合はソース、ドレイン及びゲートのため
の電気接点が設けられ、ソース及びドレインの電気接点
は不純物領域と電気接触しゲートの電気接点は基板とオ
ーム接触しない。
バイポーラ装置に存在する１つの特定の問題はエミッタ
接点とコレクタ接点の間のフィールド領域に延びるサブ
領域又はサブ層の抵抗である。例えば、サブ層のシート
抵抗は通常少なくて約１０Ω／口である。コレクタ直列
抵抗を減じるため、通常サブコレクタ層と呼ばれる、高
度にドープした埋込みサブ層がこれまで用いられていた
。また、バイポーラ回路の設計において大きなコレクタ
直列抵抗を避けるため、コレクタ接点は一般にエミツタ
接点と非常に近接して配置されている。しかしこれはバ
イポーラ回路の設計においてレイアウト上の重大な制約
を与える。
Ｉ２Ｌ　又はＭＴＬと呼ばれる論理回路は電力消費が小
さく且つ高性能のため大、きな集積回路の用途で非常に
魅力的である。しかしエミッタ・サブ層の直列抵抗は垂
直な配線チャネルの数を厳しく制限している。このエミ
ッタ・サブ層直列抵抗の問題を解決するだめの１つの方
法はゲート当り複数のエミッタ・サブ層接点を設けるこ
とである。
しかしこの方法は回路密度を下げ配線を難しくする。
ＭＯＳＦＥＴ及びＭＯＳダイナミックＲＡＭのようなＭ
Ｏ８装置に関していえば、このようなＭＯ８装置を用い
た回路はアルファ粒子の作用に対して敏感であることが
知られている。ｎ＋型ウニ・・上にｐ型エピタキシャル
基板を形成したものをｐ型ウェー・の代わりに用いた場
合は、ｎ＋型ウつ八へアルファ粒子によって発生される
電子に対する有効なシンクであるため、アルファ粒子の
作用に対する感度が非常に減じられることが知られてい
る。しかし、効果的にするためには、ｐ型エピタキシャ
ル基板はアルファ粒子の浸透の深さ約２５ミクロンより
も薄くなければならない。このような薄い、そしてドー
プ量の少ないエビタキンヤル層は非常に高いシート抵抗
を有し、ｐ型基板電位に局部的変動を与える。この問題
を解決するための１つの方法は装置毎に又は少数の装置
毎に基板接点を設けることである。通常の接点形成方法
ではこのようなやり方はシリコン・チップの面積を非常
に浪費し不利である。
本発明は集積回路におけるサブ層シート抵抗を著しく減
少させることができ、また基板チップ面積を浪費するこ
となく自己整合様式で各装置に基板接点を設けることが
できる。従って上述の基板電位変動の問題は本発明によ
シ解決される。
更に、バイポーラ装置に関していえば、本発明によれば
コレクタ領域をエミッタ領域から離して配置することが
でき、従って回路のレイアウト及び配線の設計を容易に
する。例えば１２Ｌ　又はＭＴＬの場合、エミッタ・サ
ブ層直列抵抗が大巾に減じちれることにより、ゲート当
シ複数のエミッタ・サブ層接点を設けることなく、より
多数の垂直な配線チャネルを設けることができ、回路密
度及び配線の容易性を改善する。
本発明Ｆｉミツイールド離領域及び不純物ドープ領域を
有する半導体基板を含む集積回路に関する。
本発明の集積回路装置はフィールド分離領域の下側に設
けられた耐火性金属の珪化物を含み、この金属珪化物は
不純物ドープ領域と電気的に接触している。
本発明に従って所要の位置に珪化物層を設けることによ
って、この珪化物層の存在する領域においてサブ層シー
ト抵抗が大巾に減じられる。サブ層シート抵抗のこの減
少により、サブ層のドーパントｓ度を減じることが可能
になる。サブ層ドーピング濃度を減じることができれば
、結果として、サブ層と関連する欠陥密度を低減させ且
つサブ層の厚さを減じることができる。サブ層の厚さを
減じることができれば、回路の分離領域又は分離みぞの
深さも減じることができる。
本発明の方法は上述の集積回路を製造するものであるが
、本発明の方法は付加的なマスキング・ステップを必要
とせずに、自己整合した珪化物サブ層を与える。サブ層
はこれと接続される導電領域に関して自己整合される。
本発明の方法は、−導電型の活性な不純物を含む半導体
基板を設け、次に半導体基板の所定の領域に上記−導電
型又は反対導電型の活性な不純物を熱拡散又はイオン注
入することを含む。次に、これらの所定の領域に耐火性
の金属が付着される。
この金属は次に、導電性の耐火性化合物層を形成するた
め金属の下の基板と反応される。そしてこの化合物層の
上に絶縁層が設けられる。
次に本発明の良好な実施態様について説明するが、その
前に、一般的注意事項について説明する。
実施例では特定の態様が用いられているが、ｐ型あるい
はｎ型の導電型は入れ替えることができることは理解さ
れよう。また、′金属型の相互接続線”あるいは“°′
高導電率の相互接続線”という用語はアルミニウムのよ
うな金属線だけでなく、金属程度へ導電率を有する非金
属材例えば高度にドープしたポリシリコン又は金属珪化
物をも含むものである。リングラフィ技術として、はフ
ォトリングラフィが例示されるが、電子ビーム装置のよ
うな他のリングラフィ技術も使用しうる。また、例えば
ゲートのための好ましい導電層としてポリシリコンが用
いられているが、種々の導電層を与えるために他の材料
も使用しうる。特に、このような導電層は耐火性金属又
はその珪化物でつくることができる。耐火性金属という
のは、好ましくない程の劣化を生じることなく製造期間
の高温に耐えることができる金属であり、例えばタング
ステン、タンタル、／１７ニウム、モリブデン、バナジ
ウム、ニオブ、ロジウム及びコバルトである。
第１．１図において、ｐ−シリコン基板２は所望の結晶
配向（例えば＜１００＞）を有し、これはほう素のよう
なｐ型ドーパントの存在下で成長させたｐ型シリコン素
材を薄く切り研摩することによってつくることができる
。シリコンのための他のｐ型ドーパントはアルミニウム
、ガリウム及びインジウムを含む。ｐ型ドーパントの典
型的なドース量は約１０１５原子／ｃｄ・である。基板
２の上には、りん、ひ素又はアンチモンのようなｎ型ド
ーパント不純物を約１０２０原子／ｃｄ”の高濃度で含
むｎ　不純物サブ層３が形成される。ｎ＋サブ層５の上
には、りん、ひ素又はアンチモノのようなｎ型不純物を
含むｎ型エピタキシャル成長７９３７層４が設けられる
。このｎ型不純物の典型的な濃度は１０１６原子／謔で
ある。
ｎ型エピタキシャル・シリコン層４の上には、二酸化シ
リコンのような酸化物層５が設けられるが、これは例え
ばシリコン層４の熱酸化又は周知の真空蒸着あるいは化
学的蒸着によりつくることができる。典型的には、この
層５の厚さは約１゜Ｏ〜１０００Ａである。
次に、付着性のある酸化障壁層又は非酸化材層６例えば
窒化シリコン、窒化アルミニウム、窒化はう素、酸化ア
ルミニウム、炭化珪素が付着される。好ましくは、層６
は窒化シリコンのような窒化物であシ、約５００〜５ｏ
ｏｏＸの厚さである。
層６は普通の化学的蒸着法で付着できる。もう１つの二
酸化シリコン層７がその上に付着される。
二酸化シリコン層７は約１００〜１．ｏｏｏＸの厚さで
あり、化学的蒸着によって形成できる。
酸化障壁層の物質は酸化しないか、又はシリコン、ポリ
シリコンよシも極端に遅い速度でしか酸化しないもので
なければならない。酸化障壁層の物質は本発明の方法に
おいてさらされる条件下では非酸化物質であると考えら
れる。
上側の二酸化シリコン層７の表面に、周知のフォトリソ
グラフィック・マスキング及びエツチング技術で用いら
れる形式のフォトレジスト層のようなパターン決定層（
図示せず）が設けられる。
この分野で知られている任意の７オトレジストを使用し
うる。フォトレジスト材はスピン法又はスプレー法で被
覆しうる。
フォトレジスト層が乾燥され、フォトリソグラフィック
・マスクを用いて紫外線に選択的に露光される。マスク
は所定のパターンの不透明部分を有する透明なプレート
である。露光されたレジスト領域は適当な現像液で除去
される。
次に、二酸化シリコン層５，７及び窒化シリコン層６の
露出された部分を除去する処理が行なわれる。二酸化シ
リコン層及び窒化シリコン層は標準の湿式化学エツチン
グ又は例えばＣＦ４−Ｏ２反応１仕イオンＶエツチング
によシ除去できる。また、第１１．、、２２図に示され
るように、露出されたエピタキシャル・シリコン層の領
域が例えばＣＦ４−Ｏ２又はＣＣＴｊ１２　ＣＦ２−０
２を用いた反応性イオン・エツチングにより除去される
。エピタキシャル・シリコン層４の除去される深さは約
２０００Ａ〜１ミクロンであり、最も好ましいのは約０
，５ミクｏ　ンテ；ｈる。エピタキシャル・シリコン層
４は最初的０．５〜２ミクロンの厚さ、好ましくは約１
ミクロンの厚さにつくられる。
次に、残っているフォトレジストが適当な溶剤によシ除
去され、二酸化シリコン層８がエピタキシャル・シリコ
ン層４のエッチされたくぼみ領域の表面に熱成長によシ
形成される。第１１．、３５図は後述するように二酸化
シリコン層８の平担部分を除去した後の段階を示してお
り、従って二酸化シリコン層−８は垂直部分だけが示さ
れている。二酸化シリコン層８は約１ｏｏｏＸ−ｖ、１
ミクロンの厚さであわ、好ましくは約２ｏ、ｏｏＸであ
る。二酸化シリコン層は乾燥した酸素の存在下で約１ｏ
。
０℃で熱酸化することにより成長される。もし希望する
なら、この酸化物層は熱成長二酸化シリコン及び化学的
蒸着二酸化シリコンの組合わせによって設けることもで
きる。
次に、ＣＦ４及びＨ２のような気体を用いて反応性イオ
ン・エツチングが行なわれ、第　１１，６図に示すよう
に、シリコン側壁部の二酸化シリコン層領域を除く露出
した全二酸化シリコン層領域が除去される。このような
反応性エツチングは例えばＪｏｕｒｎａｌ　　ｏｆ　　
ｔｈｅ　ＥｌｅｃｔｒｏｃｈｅｍｉｃａｌＳｏｃｉｅｔ
ｙ＋Ｖｏ１．１２８　＋　Ｎｏ、８．Ａｕｇｕｓｔｌ　
９７９　、第１４１９頁及び第１４２１頁。
Ｅｐｈｒａｔｈａ　　５ｅｌｅｃｔｉｖｅ　　Ｅｔｃｈ
ｉｎｇ　　ｏｆＳｉｌｉｃｏｎ　　Ｄｉｏｘｉｄｅ　　
Ｕｓｉｎｇ　　ＲｅａｃｔｉｖｅＩｏｎ　　Ｅｔｃｈｉ
ｎｇ　　ｗｉｔｈ　　ＣＦ４−Ｈ２”　と題する論文に
示されている。垂直な側壁以外の二酸化シリコンを反応
性イオン・エツチングによって除去する方法は米国特許
第４２３４３６２号に示されている。
次に、くぼみ領域のドーピング濃度を高めるため例えば
イオン注入によってｎ型ドーパントが入られる。例えば
約１００〜！ｌ　ＯＯＫｅＶ　のエネルギ、ドース量１
０１５　原子／ｉτひ素が注入され、１０２０原子／ｉ
の濃度にされる。
次に耐火性金属９がスパッタリング又は好ましくは蒸着
によって付着される（第　１．．４図）。適当な耐火性
金属の例はタングステン、タンタル。
ニオフッモリブテン、ハフニウム、コバルト、バナジウ
ムであり、好ましいのはタングステン及びタンタルであ
る。もし希望するなら、混合物も使用しうる。この耐火
性金属９を基板と反応させることにより耐火性金属の導
電性化合物が形成される。シリコンの場仏形成される化
合物は珪化物である。珪化物は約７００℃〜１１００℃
の高温で金属を反応させるか、又は金属層を通してアル
ゴン、クリプトン、キセノンのような不活性ガス、ある
いはアンチモン、シリコンのような他のイオンを注入す
ることによって形成す不ことができる。
イオン注入を用いて耐火性金−と下側シリコン層との間
で反応を起させる技術は例えばＡｐｐｌｉｅｄＰｈｙｓ
ｉｃｓ　　Ｌｅｔｔｅｒｓ、５７（ろ）、Ａｕｇｕｓｔ
　　１９８０、第２９５〜２９８頁＋　Ｔｓａｉ他の“
Ｒｅｆｒａｃｔｏｒｙ　Ｍｅｔａｌ　５ｉｌｉｄｉｄｅ
　ＦｏｒｍａｔｉｏｎＩｎｄｕｃｅｄ　　ｂｙ　　Ａｓ
＋　Ｉｍｐｌａｎｔａｔｉｏｎ”と題する論文及びＪｏ
ｕｒｎａｌ　　ｏｆ　　ＡｐｐｌｉｅｄＰｈｙｓｉｃｓ
、５０（１０）、０ｃｔｏｂｅｒ　　１９７９　＋第６
３２１〜６５２７頁、　Ｃｈａｐｍａｎ他の“５ｉｌｉ
ｃｉｄｅ　　Ｆｏｒｍａｔｉｏｎ　　ｂｙ　Ｈｉｇｈ　
　ＤｏｓｅＳｔ”　−Ｉｏｎ　Ｉｍｐｌａｎｔａｔｉｏ
ｎ　ｏ’ｆ　Ｐｄ”と題する論文に示されている。
珪化物の形成期間に、窒化シリコン層６はその上の耐火
性金属が他の部分のシリコンと反応しないようにする。
反応しなかった耐火性金属は適当な組成の溶液によって
除去される。例えばタンクルはＫＯＨ溶液で除去できる
。これで、第　１．．４図の構造体が得られる。金属層
の厚さは通常５００〜２００ＯＡである。
次に乾燥した酸素中で約８００〜１０００℃の温度で熱
酸化を行なうことによりフィルド分離半埋込み酸化物１
０（第１，５図）が形成される。
この処理の期間にシリコンは珪化物層９を通って上方へ
拡散し酸化物を形成する。次に、酸化マスクである窒化
シリコン層６が、二酸化シリコンあるいは他の部分を侵
さない適当なエツチング液で除去される。例えば窒化シ
リコンは約１８０℃のりん酸溶液で除去できる。くぼみ
領域の二酸化シリコン１０は、熱酸化ではなくて、例え
ば化学的蒸着によって付着しフォトレジストを用いて表
面を平担化しＣＦ４又はＣＦ４　Ｈ，２の反応性イオン
゛・エツチングによシエツチ・バックすることによって
も形成できる。
以後の製造ステップは所望のバイポーラ・トランジスタ
及び回路を形成するのに使用しうる種々の手順の例示と
して与えられるだけである。
例えば、次に、分離領域形成のための深いみそが形成ａ
れる。これを行なう１つの便利な方法はポリシリコン層
１１（第ｉ１．．６６図）を形成することである。ポリ
シリコン層は約ｉｓ、ｏｏ〜５０００＾の厚さであシ、
化学的蒸着によ多形成できる。
次にその上に二酸化シリコン層１２が形成される。
二酸化シリコン層１２は１５０ｏ〜５ｏｏｏ′Ａの厚さ
であシ、化学的蒸着により形成できる。ポリシリコン層
１１は二酸化シリコンがエッチされるとき反応性イオン
・エツチング・ストップとして働く。構造体の上に７オ
トレジスト・マスク（図示せず）が形成され、フォトリ
ングラフイック・マスクによシ選択的に除去される。フ
ォトレジストによシ保護されていない部分が反応性イオ
ン・エツチングにより除去される。二酸化シリコンはＣ
Ｆ　　及びＨ２を用いた反応性イオン・エラチングによ
りエッチされる。ポリシリコンはＣＦ４でエッチできる
。すべてのフォトレジストが除去された後に、”２　　
”又１ｔｌｃｃｘ２ｐ２−ｏ２　を用いた選択的な反応
性イオン・エツチングによシシリコンにみぞ１５が形成
される。次にｐ型ドーパントのイオン注入によシみぞ１
５の底部にチャネル・ストップが形成される。
露出したシリコン表面に約２００〜１０００Ａの厚さの
薄い二酸化シリコン層（図示せず）が成長される。次に
みぞ１５を満たすように二酸化シリコン１４が化学的に
蒸着される。フォトレジスト及びエツチング・プロセス
を用いて表面が平担化される。すべてのフォトレジスト
がＣＦ４を用いた反応性イオン・エツチングにより除去
される。
ポリシリコンの上の二酸化シリコンがＣＦ４　０２の反
応性イオン・エツチングにより除去される。
ポリシリコン層は例えばピロカテコール溶液でエッチさ
れる。次に能動装置領域上の二酸化シリコン層が除去さ
れる。第１．．７図はこの状態を示している。このよう
にして深い分離領域の形成が完了し、耐火性金属の珪化
物層９が所定の位置に形成される。次に、所望のバイボ
〜う装置及び回路をつくるための通常のプロセス・ステ
ップが続いて行なわれる。次に説明する製造ステップは
、ポリシリコン・ベース接点に対して自己整合したエミ
ッタを有するｎｐｎ　　）ランジスタを形成するのに使
用しうる手順を例示するものとして与えられるだけであ
る。このような自己整合バイポーラ・トランジスタの技
術は米国特許第４１５７２＜５９号及びＩｎｔｅｒｎａ
ｔｉｏｎａｌ　　ＥｌｅｃｔｒｏｎＤ＠ｖｉｃｅｓ　　
Ｍｅｅｔｉｎｇ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｇｅｓ
ｔ。
１９８０　、第８２１５〜８２４頁、Ｎｉｎｇ他の“Ｓ
ｅｌｆ−Ａｌｉｇｎｅｄ　　ＮＰＮ　　Ｂｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒｓ”に示されている。
次にｐ　ポリシリコン層１５（第１１．．８８図）が付
着される。ポリシリコン層１５は約１５００〜５ｏｏｏ
Ｘの厚さであシ、化学的蒸着によ多形成できる。次に二
酸化シリコン層１６が付着される。
二酸化シリコン層１６は約２０００〜５０００Ａの厚さ
であり、化学的蒸着によ多形成できる。フォトレジスト
のようなパターン決定層（図示せず）が二酸化シリコン
層１６の全表面に付着される。
フォトレジストはフォトリソグラフィック・マスクを用
いて選択的に紫外線露光される。フォトレジスト・パタ
ーンをマスクとして用いて、二酸化シリコン１６はＣＦ
４−Ｈ２で反応性イオン・エッチされ、ポリシリコン層
１５はＣＦ４により部分的に反応性イオン・エッチされ
る。ポリシリコン層１５のエツチングは、高度にドープ
したシリコンを優先的にエッチするが軽くドープしたｎ
型シリ３７層４をエッチしないＨＦ　：　ＨＮＯ６：　
ＣＨ，Ｃ００Ｈ＝１　：　５　：　８の一済液を用いる
ことによって完了する。
次に７オトレジストが除去され、露出したシリコン及び
ポリシリコンの表面に熱酸化によって薄い二酸化シリコ
ン層が形成される。この層は約１００〜１０００＾の厚
さである。次に約１０００〜３　Ｄｏ　ＯＸの厚さのも
う１つの二酸化シリコン層が化学的蒸着によって形成さ
れる。この熱成長二酸化シリコン及び化学的蒸着二酸化
シリコンの組合わせ層はＣＦ４−Ｈ２で反応性イオン・
エッチされ、ポリシリコン層１５の垂直な側壁部以外の
全領域から除去される。従ってポリシリコン層１５はそ
の上面は二酸化シリコン１６により絶縁されその垂直な
側壁は二酸化シリコン１９（第１・。
９図）によって絶縁される。
次に、エミッタを形成するため、ひ素のようなｎ型不純
物がイオン注入又は熱拡散により入れられる。次に、本
質的なベース領域を形成するため、はう素のようなｐ型
不純物がイオン注入によシ入れられる。ポリシリコン層
１５及び二酸化シリコン層１９はエミッタ領域及び本質
的ベース領域を形成スるプロセスにおいてマスクとして
働く。従ってエミッタ領域はベース領域と接触するポリ
シリコン１５に対して自己整合している。
集積回路の製造においては、高導電率の相互接続線を種
々の能動素子へ接続することが必要である。電気的接続
は、フォトレジスト層（図示せず）を付着して選択的に
紫外線に露光した領域を溶解して取り去シフオドレジス
トにより保護されていない二酸化シリコン部分を除去す
るように処理することによって形成される。この場合二
酸化シリコンの除去はウニ・・を緩衝されたＨＦ溶液に
浸すことによって形成できる。残っているフォトレジス
トは適当な溶剤で除去される。
次に、金属型の相互接続線のための物質が付着され、相
互接続パターンに形成される。この物質は金属が好まし
く、普通はアルミニウムである。
この物質はスパッタリング又は好ましくは蒸着によって
付着できる。相互接続パターンの形成はフォトレジスト
・マスキング及びエツチングによって行なうことができ
、このようにして形成された接続導体パターンは第１．
９図において参照番号２０で示されている。
第２．１図はＭＯＳ装置を製造する場合の途中の段階を
示している。これは第１，５図に示されている構造体と
同じような手順でつくられ、相違点は、出発基板がｎ＋
シリコン・ウニ・・２２上のｐ−エピタキシャル成長シ
リコン基板２１であること及びイオン注入がｐ型である
ことである。
その後は、第２．２図に示されるように、普通のプロセ
ス技術を用いることによってＭＯＳ　　ＦＥＴ（左側）
及びＭＯＳダイナミックＲＡＭセル（右側）がつくられ
る。第２２図において、参照番号２６はｎ＋ソース／ド
レイン領域、２４は二酸化シリコン分離領域、２５．２
６．２７はポリシリコン・ゲート、２８は相互接続導電
体である。
【図面の簡単な説明】
第１．１図〜第１．９図は本発明に従ってバイポーラ・
トランジスタを製造する場合の種々の製造段階における
断面構造を示す図、第２．１図及び第２゜２図は本発明
に従ってＭＯＳＦＥＴ及びＭＯＳダイナミックＲＡＭセ
ルを製造する場合の２つの製造段階における断面構造を
示す図である。 ９・・・・耐火性金属の珪化物、１０・・・・フィール
ド分離酸化物。 出願人　インクタル・ビジネス・マシーンズ・コ春乃ン
代理人　弁理士　　岡　　　１）　　次　　　生（外１
名） 第１頁の続き ０発　明　者　デニー・デュアンーリー・タング アメリカ合衆国ニューヨーク州 ヨークタウン・ハイツ・モホー ク・レーン・アール・エフ・デ ィ２番地

Claims (1)

    【特許請求の範囲】
  1. フィールド分離領域の下にこれと隣接して不純物ドープ
    領域を有する半導体基板を含む半導体集積回路において
    、前記フィールド分離領域の下に、前記不純物ドープ領
    域と接触した耐火性金属の珪化物を有することを特徴と
    する半導体集積回路。
JP57064848A 1981-06-30 1982-04-20 半導体集積回路 Pending JPS587840A (ja)

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US279119 1981-06-30
US06/279,119 US4446476A (en) 1981-06-30 1981-06-30 Integrated circuit having a sublayer electrical contact and fabrication thereof

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