JPS60124967A - 集積回路構造体 - Google Patents
集積回路構造体Info
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- JPS60124967A JPS60124967A JP59233428A JP23342884A JPS60124967A JP S60124967 A JPS60124967 A JP S60124967A JP 59233428 A JP59233428 A JP 59233428A JP 23342884 A JP23342884 A JP 23342884A JP S60124967 A JPS60124967 A JP S60124967A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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-
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、自己整合された横方向バイポーラ・トランジ
スタを含む集積回路の構造体に係る。
スタを含む集積回路の構造体に係る。
［従来技術］
近年、集積回路は著しく複雑になり、益々小型化したデ
バイス構造体をめている。電子ビーム、紫外線又はＸ線
によるリングラフィの如き従来のフォトリソグラフィ技
術を発展させることにより、１μｍ又はそれ以下の範囲
の狭い線幅を得るための技術は、より難しく、より高価
になって来ている。
バイス構造体をめている。電子ビーム、紫外線又はＸ線
によるリングラフィの如き従来のフォトリソグラフィ技
術を発展させることにより、１μｍ又はそれ以下の範囲
の狭い線幅を得るための技術は、より難しく、より高価
になって来ている。
上記問題を解決するために１幅の狭いデバイス構造体を
形成する他の技術が開発されている。そのような１つの
技術は、Ｉ Ｂ Ｍ ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏ
ｓｕｒｅ Ｂｕｌｌｅｔｉｎ、第１９巻、第６号、１９
７６年１１月、第２０５７頁乃至第２０５８頁における
、Ｉｌ、 Ｂ、 Ｐｏｇｇｅによる、”Ｎａｒｒｏｗ
ＬｉｎｅＷｉｄｔｈｓ Ｍａｓｋｉｎｇ Ｍｅｔｈｏｄ
ｓ”と題する論文に記載されている。その方法は、多孔
性シリコンを用い、多孔性シリコンを酸化することを含
んでいる。もう１つの技術は、Ｉ Ｂ Ｍ Ｔｅｃｈｎ
ｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、第
２０巻、第４号、１９７７年９月、第１３７６頁乃至第
１３７８頁における、Ｓ、 Ａ。
形成する他の技術が開発されている。そのような１つの
技術は、Ｉ Ｂ Ｍ ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏ
ｓｕｒｅ Ｂｕｌｌｅｔｉｎ、第１９巻、第６号、１９
７６年１１月、第２０５７頁乃至第２０５８頁における
、Ｉｌ、 Ｂ、 Ｐｏｇｇｅによる、”Ｎａｒｒｏｗ
ＬｉｎｅＷｉｄｔｈｓ Ｍａｓｋｉｎｇ Ｍｅｔｈｏｄ
ｓ”と題する論文に記載されている。その方法は、多孔
性シリコンを用い、多孔性シリコンを酸化することを含
んでいる。もう１つの技術は、Ｉ Ｂ Ｍ Ｔｅｃｈｎ
ｉｃａｌ ＤｉｓｃｌｏｓｕｒｅＢｕｌｌｅｔｉｎ、第
２０巻、第４号、１９７７年９月、第１３７６頁乃至第
１３７８頁における、Ｓ、 Ａ。
Ａｂｂａｓ等による論文に記載されている。その方法は
、多結晶シリコンのマスク層を用いており、それらの多
結晶シリコン・マスク層はそれらの形成において窒化シ
リコンの如き酸化遮蔽材料の中間マスクを初めに用いる
ことによりマスクするために形成されている。
、多結晶シリコンのマスク層を用いており、それらの多
結晶シリコン・マスク層はそれらの形成において窒化シ
リコンの如き酸化遮蔽材料の中間マスクを初めに用いる
ことによりマスクするために形成されている。
その技術によって、約２μｍ以下の線の寸法が得られる
。
。
シリコン基板上に例えばサブミクロンの幅の狭い寸法を
有する領域を形成する方法は、例えば、米国特許第４２
０９３４９号、第”、 ２０９’ ３５０号及び第４２
３４３６２号の明細書に開示されている。それらの米国
特許明細書は、シリコン基板上に実質的水平面及び実質
的垂直面を形成してから、その実質的垂直面上に極めて
幅の狭い寸法の垂直な層を形成することを記載している
。その層は、初めに実質的水平面及び実質的垂直面の両
方の上に極めて幅の狭い寸法の層を付着してから、異方
性の反応性イオン・エツチング方法を用いて、垂直な層
を実質的に完全に残して、水平な層を除去することによ
って形成される。垂直な層の寸法は、付着された初めの
層の厚さに依存して調節される。又は、垂直な層は、Ｉ
Ｂ Ｍ ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、第２５巻、第３Ｂ号、１９８２年８
月１９日、第１４４８頁乃至第１４４９頁における、Ｓ
、Ｇ、 Ｂａｒｂｅｅ等による論文、又は米国特許第４
２５６５１４号明細書に記載されている如く、上面が窒
化シリコンの如き耐酸化膜によりマスクされている多結
晶シリコン層の側方縁端部を酸化することによって形成
される。これらの方法においては、１μｍ又はそれ以下
の程度の幅の狭い寸法の領域が得られる。
有する領域を形成する方法は、例えば、米国特許第４２
０９３４９号、第”、 ２０９’ ３５０号及び第４２
３４３６２号の明細書に開示されている。それらの米国
特許明細書は、シリコン基板上に実質的水平面及び実質
的垂直面を形成してから、その実質的垂直面上に極めて
幅の狭い寸法の垂直な層を形成することを記載している
。その層は、初めに実質的水平面及び実質的垂直面の両
方の上に極めて幅の狭い寸法の層を付着してから、異方
性の反応性イオン・エツチング方法を用いて、垂直な層
を実質的に完全に残して、水平な層を除去することによ
って形成される。垂直な層の寸法は、付着された初めの
層の厚さに依存して調節される。又は、垂直な層は、Ｉ
Ｂ Ｍ ＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｕｒｅ
Ｂｕｌｌｅｔｉｎ、第２５巻、第３Ｂ号、１９８２年８
月１９日、第１４４８頁乃至第１４４９頁における、Ｓ
、Ｇ、 Ｂａｒｂｅｅ等による論文、又は米国特許第４
２５６５１４号明細書に記載されている如く、上面が窒
化シリコンの如き耐酸化膜によりマスクされている多結
晶シリコン層の側方縁端部を酸化することによって形成
される。これらの方法においては、１μｍ又はそれ以下
の程度の幅の狭い寸法の領域が得られる。
高密度集積回路技術におけるもう１つの重要な問題は、
集積回路におけるその様な幅の狭い寸法の種々の素子及
びデバイスに如何にして電気接点を形成するかというこ
とである。ＰＮ接合を形成するために、単結晶シリコン
の領域のためのドーパントの源とじ−で、高濃度にドー
プされた多結晶シリコンを用いることが知られている。
集積回路におけるその様な幅の狭い寸法の種々の素子及
びデバイスに如何にして電気接点を形成するかというこ
とである。ＰＮ接合を形成するために、単結晶シリコン
の領域のためのドーパントの源とじ−で、高濃度にドー
プされた多結晶シリコンを用いることが知られている。
その多結晶シリコンは、除くこともでき、又はその多結
晶シリコンからの外方拡散により形成された領域のため
の電気接点としてデバイスの一部に残すこともできる。
晶シリコンからの外方拡散により形成された領域のため
の電気接点としてデバイスの一部に残すこともできる。
その様な方法は、例えば、米国特許第３９７８５１５号
、第３４６０００７号、第３６６４８９６号、第３４８
４３１３号及び第４２０９３５０号の明細書に開示され
ている。しかしながら、それらの従来技術は、その電気
接点の次のレベルの金属のための方法については何ら示
しておらず、又はＰＮ接合への多結晶シリコンの電気接
点の上に直接第２レベルの金属を有するものである。
、第３４６０００７号、第３６６４８９６号、第３４８
４３１３号及び第４２０９３５０号の明細書に開示され
ている。しかしながら、それらの従来技術は、その電気
接点の次のレベルの金属のための方法については何ら示
しておらず、又はＰＮ接合への多結晶シリコンの電気接
点の上に直接第２レベルの金属を有するものである。
米国特許第３６００６５１号明細書等に記載されている
他の方法による電気接点においては、単結晶シリコンの
能動領域に横方向の多結晶シリコン接点が設けられてい
る。その多結晶シリコン層は上記能動領域から横方向に
離れた、より便利な位置において接触されている。米国
特許第４２３６２９４号明細書においても、ＰＮ接合へ
の多結晶シリコン接点の技術が用いられており、その多
結晶シリコン層は上記ＰＮ接合から横方向に成る便利な
距離だけ離れた位置において接触されている。
他の方法による電気接点においては、単結晶シリコンの
能動領域に横方向の多結晶シリコン接点が設けられてい
る。その多結晶シリコン層は上記能動領域から横方向に
離れた、より便利な位置において接触されている。米国
特許第４２３６２９４号明細書においても、ＰＮ接合へ
の多結晶シリコン接点の技術が用いられており、その多
結晶シリコン層は上記ＰＮ接合から横方向に成る便利な
距離だけ離れた位置において接触されている。
［発明が解決しようとする問題点コ
本発明の目的は、従来技術によるものよりも小さい横方
向バイポーラ・トランジスタを含む集積回路構造体を提
供することである。
向バイポーラ・トランジスタを含む集積回路構造体を提
供することである。
本発明を用いることにより、高密度集積回路構造体にお
いて用いられる素子を半導体表面中に形成するために用
いることができる、近接して配置された開孔を半導体表
面に形成することができる。
いて用いられる素子を半導体表面中に形成するために用
いることができる、近接して配置された開孔を半導体表
面に形成することができる。
［問題点を解決するための手段］
本発明は、小さな領域の横方向バイポーラ・トランジス
タを含む集積回路構造体を提供する。誘電体分離領域の
パターンにより相互に分離された表面領域を有している
、単結晶シリコン・ウェハの如き、半導体基板が設けら
れる。それらの表面領域の少なくとも１つに、少なくと
も２つの幅の狭いＰＮ接合領域が配置されている。各Ｐ
Ｎ接合領域は、その電気接点領域の幅と実質的に同じ寸
法の幅を有している。第２導電層即ち実質的に垂直であ
るコンフォーマル（ｃｏｎｆｏｒｍａｌ）な導電層が各
ＰＮ接合領域の電気的オーム接点を形成している。それ
らのＰＮ接合領域は、横方向バイポーラ・トランジスタ
のためのエミッタ及びコレクタ領域である。それらのエ
ミッタ及びコレクタ接合の間に、それらに隣接して、反
対導電型のベースＰＮ接合領域が配置されている。第１
導電層即ち実質的に水平な導電層は、垂直なコンフォー
マル導電層の各々の縁端部と電気的に接触し、第１絶縁
層により表面領域から分離されている。第２絶縁層が上
記の垂直なコンフォーマル導電層を被覆している。水平
な導電層は、相互に電気的に分離された導電路を形成す
るようにパターン化されている。
タを含む集積回路構造体を提供する。誘電体分離領域の
パターンにより相互に分離された表面領域を有している
、単結晶シリコン・ウェハの如き、半導体基板が設けら
れる。それらの表面領域の少なくとも１つに、少なくと
も２つの幅の狭いＰＮ接合領域が配置されている。各Ｐ
Ｎ接合領域は、その電気接点領域の幅と実質的に同じ寸
法の幅を有している。第２導電層即ち実質的に垂直であ
るコンフォーマル（ｃｏｎｆｏｒｍａｌ）な導電層が各
ＰＮ接合領域の電気的オーム接点を形成している。それ
らのＰＮ接合領域は、横方向バイポーラ・トランジスタ
のためのエミッタ及びコレクタ領域である。それらのエ
ミッタ及びコレクタ接合の間に、それらに隣接して、反
対導電型のベースＰＮ接合領域が配置されている。第１
導電層即ち実質的に水平な導電層は、垂直なコンフォー
マル導電層の各々の縁端部と電気的に接触し、第１絶縁
層により表面領域から分離されている。第２絶縁層が上
記の垂直なコンフォーマル導電層を被覆している。水平
な導電層は、相互に電気的に分離された導電路を形成す
るようにパターン化されている。
第３絶縁層が、パターン化された水平な導電層上に配置
されている。電気的オーム接点が、第３絶縁層中の開孔
を経て、各々の水平な導電層に形成され、それらの水平
な導電層及び垂直なコンフォーマル導電層を経て、エミ
ッタ及びコレクタ領域への効果的な電気接点を形成して
いる。中心に配置されたベース領域にも電気的オーム接
点が形成され、その接点は第２絶縁層により垂直なコン
フォーマル導電層から分離されている。
されている。電気的オーム接点が、第３絶縁層中の開孔
を経て、各々の水平な導電層に形成され、それらの水平
な導電層及び垂直なコンフォーマル導電層を経て、エミ
ッタ及びコレクタ領域への効果的な電気接点を形成して
いる。中心に配置されたベース領域にも電気的オーム接
点が形成され、その接点は第２絶縁層により垂直なコン
フォーマル導電層から分離されている。
上記集積回路構造体を形成するための方法においては、
初めに少なくとも表面領域が第１導電型である単結晶半
導体基板が設けられる。第１絶縁層が上記表面領域上に
形成される。実質的に水平な第１導電層が上記第１絶縁
層上に形成される。
初めに少なくとも表面領域が第１導電型である単結晶半
導体基板が設けられる。第１絶縁層が上記表面領域上に
形成される。実質的に水平な第１導電層が上記第１絶縁
層上に形成される。
それから、上記第１導電層が従来のリングラフィ及びエ
ツチング技術によってパターン化される。
ツチング技術によってパターン化される。
それらの層は更にマスクされそしてエツチングされて、
所望の横方向バイポーラ素子のエミッタ及びコレクタ領
域の形成されるべき領域の半導体基板に達する開孔がそ
れらの層中に形成される。それらの開孔は、上記多層構
造体上に実質的に垂直な表面を有する。高濃度にドープ
された第２導電型のコンフォーマルな導電層が、上記の
実質的に垂直な表面を有する開孔の表面上に形成される
。
所望の横方向バイポーラ素子のエミッタ及びコレクタ領
域の形成されるべき領域の半導体基板に達する開孔がそ
れらの層中に形成される。それらの開孔は、上記多層構
造体上に実質的に垂直な表面を有する。高濃度にドープ
された第２導電型のコンフォーマルな導電層が、上記の
実質的に垂直な表面を有する開孔の表面上に形成される
。
上記のコンフォーマル導電層は、該層の水平部分が実質
的に除去されて、該層で充填されている開孔が残される
ように、エツチングされる。第１絶縁層及び第１導電層
が再びマスクされそしてエツチングされて、垂直なコン
フォーマル導電層の間において、横方向バイポーラ・デ
バイスのベース領域の形成されるべき領域の半導体基板
に達する開孔が形成される。上記構造体が適当な温度で
加熱されて、第２導電型のドーパントが上記の垂直なコ
ンフォーマル導電！から基板中に拡散され、エミッタ及
びコレクタ領域のためのＰＮ接合領域が形成される。上
記の垂直なコンフォーマル導電層上に第２絶縁層が形成
される。高濃度にドープされた第１導電型の第３導電層
が、ベース領域の形成されるべき領域の半導体基板に接
触して形成される。半導体基板及び、多層構造体が適当
な温度で加熱されて、第１！！電型のドーパントが第３
導電層から半導体基板中に拡散され、エミッタ及びコレ
クタ領域の間にＰＮ接合領域が形成される。
的に除去されて、該層で充填されている開孔が残される
ように、エツチングされる。第１絶縁層及び第１導電層
が再びマスクされそしてエツチングされて、垂直なコン
フォーマル導電層の間において、横方向バイポーラ・デ
バイスのベース領域の形成されるべき領域の半導体基板
に達する開孔が形成される。上記構造体が適当な温度で
加熱されて、第２導電型のドーパントが上記の垂直なコ
ンフォーマル導電！から基板中に拡散され、エミッタ及
びコレクタ領域のためのＰＮ接合領域が形成される。上
記の垂直なコンフォーマル導電層上に第２絶縁層が形成
される。高濃度にドープされた第１導電型の第３導電層
が、ベース領域の形成されるべき領域の半導体基板に接
触して形成される。半導体基板及び、多層構造体が適当
な温度で加熱されて、第１！！電型のドーパントが第３
導電層から半導体基板中に拡散され、エミッタ及びコレ
クタ領域の間にＰＮ接合領域が形成される。
エミッタ及びコレクタの電気的オーム接点が、第３絶縁
層を経て、パターン化された第１導電層に形成され、該
接点は、各々の第１感電層及び垂直なコンフォーマル導
電層を経て、幅の狭いＰＮ接合のエミッタ及びコレクタ
領域への効果的な電気接点を形成している。電気的オー
ム接点が、第３導電層を経て、ベース領域に形成される
。
層を経て、パターン化された第１導電層に形成され、該
接点は、各々の第１感電層及び垂直なコンフォーマル導
電層を経て、幅の狭いＰＮ接合のエミッタ及びコレクタ
領域への効果的な電気接点を形成している。電気的オー
ム接点が、第３導電層を経て、ベース領域に形成される
。
本発明を用いることにより、集積回路の素子を半導体表
面中に形成するために用いられる。近接して配置された
開孔が半導体表面中に形成される。
面中に形成するために用いられる。近接して配置された
開孔が半導体表面中に形成される。
第１導電層、第に酸化シリコン層、第１窒化シリコン層
、第１多結晶シリコン層、上記第１窒化シリコン層より
も実質的に厚い第２窒化シリコン層、第２多結晶シリコ
ン層、及び第３窒化シリコン層を含む一連の層が、単結
晶半導体基板上に形成される。第３窒化シリコン層及び
第２多結晶シリコン層がパターン化され、第２多結晶シ
リコン層の露出された縁端部が酸化されて、半導体基板
中の所定の中央領域が形成される領域の上に、第に酸化
シリコン側壁層が形成される。残っている第３窒化シリ
コン層及び第２多結晶シリコン層が除去されて、表面上
に第に酸化シリコン側壁層が残される。近接して配置さ
れた開孔の間の所定の中央領域上の部分を除く、第に酸
化シリコン側壁層の全ての部分が除去される。第１有機
重合体層が第２窒化シリコン層上に付着され、第１側壁
層とともに表面を平坦化するために用いられる。第１側
壁層、その下の第２窒化シリコン層、及びその下の第１
多結晶シリコン層が、異方性の反応性イオン・エツチン
グによって除去される。
、第１多結晶シリコン層、上記第１窒化シリコン層より
も実質的に厚い第２窒化シリコン層、第２多結晶シリコ
ン層、及び第３窒化シリコン層を含む一連の層が、単結
晶半導体基板上に形成される。第３窒化シリコン層及び
第２多結晶シリコン層がパターン化され、第２多結晶シ
リコン層の露出された縁端部が酸化されて、半導体基板
中の所定の中央領域が形成される領域の上に、第に酸化
シリコン側壁層が形成される。残っている第３窒化シリ
コン層及び第２多結晶シリコン層が除去されて、表面上
に第に酸化シリコン側壁層が残される。近接して配置さ
れた開孔の間の所定の中央領域上の部分を除く、第に酸
化シリコン側壁層の全ての部分が除去される。第１有機
重合体層が第２窒化シリコン層上に付着され、第１側壁
層とともに表面を平坦化するために用いられる。第１側
壁層、その下の第２窒化シリコン層、及びその下の第１
多結晶シリコン層が、異方性の反応性イオン・エツチン
グによって除去される。
それから、第１有機重合体層が除去される。露出してい
る第１多結晶シリコン層の側面が酸化されで、半導体基
板上の近接して配置された所定の開孔上に、第２二酸化
シリコン側壁層が形成される。
る第１多結晶シリコン層の側面が酸化されで、半導体基
板上の近接して配置された所定の開孔上に、第２二酸化
シリコン側壁層が形成される。
第２有機重合体層が第に酸化シリコン層の上面に付着さ
れて、第２側壁層中の開孔中に充填される。所定の近接
して配置さ九た開孔の上の部分における第２側壁層、第
１窒化シリコン層及び第２二酸化シリコン層が、異方性
の反応性イオン・エツチングによって除去される。第２
有機重合体層、残っている第１多結晶シリコン層、絶縁
層及び第１導電層が除去されて、半導体基板に達する実
質的に垂直な表面を有する開孔が形成される。この中間
的構造体は、ＰＮ接合等の如き半導体基板中の素子の形
成において用いることができる。
れて、第２側壁層中の開孔中に充填される。所定の近接
して配置さ九た開孔の上の部分における第２側壁層、第
１窒化シリコン層及び第２二酸化シリコン層が、異方性
の反応性イオン・エツチングによって除去される。第２
有機重合体層、残っている第１多結晶シリコン層、絶縁
層及び第１導電層が除去されて、半導体基板に達する実
質的に垂直な表面を有する開孔が形成される。この中間
的構造体は、ＰＮ接合等の如き半導体基板中の素子の形
成において用いることができる。
［実施例］
第１Ａ図乃至第１５図は、本発明による極めて小さな横
方向ＮＰＮバイポーラ・トランジスタを ゛含む集積回
路構造体を形成するための工程を示している。第２図に
おいて、高密度及び高性能のバイポーラ県積回路を形成
するために用いられるシリコン基板の一部が拡大して示
されている。しかしながら、単結晶シリコン以外の半導
体材料も本発明において用いられることは、当業者に明
らかである。上記Ｐ−型単結晶シリコン基板１ｏの表面
には、Ｎ−型エピタキシャル層が成長されている。それ
らの方法は、例えば、バイポーラ・トランジスタの形成
において標準的な方法である。上記基板は、典型的には
、約１０乃至２ｏΩ−（１）の抵抗を有する、結晶方向
＜１００＞のシリコン・ウェハである。エピタキシャル
層を形成するためのエピタキシャル成長方法は、四塩化
シリコン／水素又はシランの混合物を約１０００℃乃至
１２００℃の温度で用いる如き、従来の技術である。
方向ＮＰＮバイポーラ・トランジスタを ゛含む集積回
路構造体を形成するための工程を示している。第２図に
おいて、高密度及び高性能のバイポーラ県積回路を形成
するために用いられるシリコン基板の一部が拡大して示
されている。しかしながら、単結晶シリコン以外の半導
体材料も本発明において用いられることは、当業者に明
らかである。上記Ｐ−型単結晶シリコン基板１ｏの表面
には、Ｎ−型エピタキシャル層が成長されている。それ
らの方法は、例えば、バイポーラ・トランジスタの形成
において標準的な方法である。上記基板は、典型的には
、約１０乃至２ｏΩ−（１）の抵抗を有する、結晶方向
＜１００＞のシリコン・ウェハである。エピタキシャル
層を形成するためのエピタキシャル成長方法は、四塩化
シリコン／水素又はシランの混合物を約１０００℃乃至
１２００℃の温度で用いる如き、従来の技術である。
高密度の集積回路のためのエピタキシャル層の厚さは、
３μｍ又はそれ以下のオーダーである。
３μｍ又はそれ以下のオーダーである。
この実施例における次の一連の工程は、単結晶シリコン
領域を他の単結晶シリコン領域から分離する、分離領域
の形成を含む。その分離には、逆バイアスのＰＮ接合、
部分的誘電体分離、又は完全な誘電体分離等が用いられ
る。誘電体材料には、二酸化シリコン、窒化シリコン、
他のガラス等が用いられる。高密度の集積回路に好まし
い分離は誘電体分離である。第２図は、シリコン基板の
単結晶シリコン領域を相互に分離するために、Ｐ“型領
域とともに誘電体領域１２を用いている、部分的誘電体
分離を示している。この型の誘電体分離領域を形成する
ための方法は、従来技術において数多く存在している。
領域を他の単結晶シリコン領域から分離する、分離領域
の形成を含む。その分離には、逆バイアスのＰＮ接合、
部分的誘電体分離、又は完全な誘電体分離等が用いられ
る。誘電体材料には、二酸化シリコン、窒化シリコン、
他のガラス等が用いられる。高密度の集積回路に好まし
い分離は誘電体分離である。第２図は、シリコン基板の
単結晶シリコン領域を相互に分離するために、Ｐ“型領
域とともに誘電体領域１２を用いている、部分的誘電体
分離を示している。この型の誘電体分離領域を形成する
ための方法は、従来技術において数多く存在している。
日本特許第８４２０３１号又は米国特許第３６４８１２
５号の明細書に記載されている方法を用いることが好ま
しい。又は、米国特許第４１０４０８６号明細書に記載
されている方法を用いることもできる。これらの明細書
は、領域１２の如き部分的誘電体分離領域の形成方法に
ついて詳述している。
５号の明細書に記載されている方法を用いることが好ま
しい。又は、米国特許第４１０４０８６号明細書に記載
されている方法を用いることもできる。これらの明細書
は、領域１２の如き部分的誘電体分離領域の形成方法に
ついて詳述している。
上記半導体シリコン基板の主表面上に、二酸化シリコン
又は他の適当な絶縁材より成る第１絶縁層２０が形成さ
れる。層２０は、典型的には約３００乃至４００ｎｍの
厚さを有し、好ましくは二酸化シリコン層である。二酸
化シリコンは、熱酸化方法又は化学的気相付着方法のい
ずれかにより形成される。上記層２０は、熱酸化方法に
おいては、例えば、酸素又は酸素−水蒸気の雰囲気中で
約９７０℃の温度において熱成長され、化学的気相付着
方法においては、例えば、大気圧又は低圧状態の下で、
シラン、及びＮ、０の如き酸素の源が約４５０℃の温度
において、又はＳｉＨ，ＣＱ、及びＮ２０が約８００℃
の温度において反応される。二酸化シリコン層の代りに
、他の絶縁層又はそれらの組合せを形成してもよい。
又は他の適当な絶縁材より成る第１絶縁層２０が形成さ
れる。層２０は、典型的には約３００乃至４００ｎｍの
厚さを有し、好ましくは二酸化シリコン層である。二酸
化シリコンは、熱酸化方法又は化学的気相付着方法のい
ずれかにより形成される。上記層２０は、熱酸化方法に
おいては、例えば、酸素又は酸素−水蒸気の雰囲気中で
約９７０℃の温度において熱成長され、化学的気相付着
方法においては、例えば、大気圧又は低圧状態の下で、
シラン、及びＮ、０の如き酸素の源が約４５０℃の温度
において、又はＳｉＨ，ＣＱ、及びＮ２０が約８００℃
の温度において反応される。二酸化シリコン層の代りに
、他の絶縁層又はそれらの組合せを形成してもよい。
第１導電層２２は、例えば、２００乃至３００ｎｍの厚
さを有する、モリブデン又はタングステンの如き、耐熱
金属より成ってもよく、或は水平導電層として約１５０
乃至５００ｎｍの厚さ及びコンフォーマル導電層として
約５０乃至５００ｎｍの厚さを有する耐熱金属珪化物層
より成ってもよい。
さを有する、モリブデン又はタングステンの如き、耐熱
金属より成ってもよく、或は水平導電層として約１５０
乃至５００ｎｍの厚さ及びコンフォーマル導電層として
約５０乃至５００ｎｍの厚さを有する耐熱金属珪化物層
より成ってもよい。
又は、層２２は、１つ又はそれ以上の多結晶シリコン層
と組合わされた金属珪化物層より成る、いわゆるポリサ
イド層より成ってもよく、そのポリサイド層は、例えば
、厚さ約２００乃至４０・Ｏｎｍの多結晶シリコン及び
厚さと１５０乃至５００ｎｍの金属珪化物より成る水平
導電層と、厚さ約５０乃至２００ｎｍの多結晶シリコン
及び厚さ約５０乃至３００ｎｍの金属珪化物より成るコ
ンフォーマル導電層とより成る。
と組合わされた金属珪化物層より成る、いわゆるポリサ
イド層より成ってもよく、そのポリサイド層は、例えば
、厚さ約２００乃至４０・Ｏｎｍの多結晶シリコン及び
厚さと１５０乃至５００ｎｍの金属珪化物より成る水平
導電層と、厚さ約５０乃至２００ｎｍの多結晶シリコン
及び厚さ約５０乃至３００ｎｍの金属珪化物より成るコ
ンフォーマル導電層とより成る。
所望の最終的な電気的接続体が形成されるように導電層
２２をパターン化するために、標準的リソグラフィ及び
エツチング技術が用いられる。そのプロセスは、異方性
の反応性イオン・エツチング又はプラズマ・エツチング
を用いて、上記パターンにおいて実質的に垂直な側壁を
生せしめることが好ましい。第２図は、横方向バイポー
ラ・デバイスが形成される小さな領域に限定されている
ため、上記層２２のパターン化を示していない。
２２をパターン化するために、標準的リソグラフィ及び
エツチング技術が用いられる。そのプロセスは、異方性
の反応性イオン・エツチング又はプラズマ・エツチング
を用いて、上記パターンにおいて実質的に垂直な側壁を
生せしめることが好ましい。第２図は、横方向バイポー
ラ・デバイスが形成される小さな領域に限定されている
ため、上記層２２のパターン化を示していない。
第１導電層２２のパターン化は製造工程のこの時点にお
いて最初のマスクにより行なわれる。その導電層は次に
絶縁層により埋込まれ、その導電層のパターンにより個
々のトランジスタ間の電気的接触が行なわれるので、ト
ランジスタのレベルにおいて更に接点開孔が必要とされ
ない。
いて最初のマスクにより行なわれる。その導電層は次に
絶縁層により埋込まれ、その導電層のパターンにより個
々のトランジスタ間の電気的接触が行なわれるので、ト
ランジスタのレベルにおいて更に接点開孔が必要とされ
ない。
次に、一連の層が付着され、シリコン基板１０の半導体
表面に達する、近接して配置された開孔が形成されるよ
うに、順次除去及び処理される。
表面に達する、近接して配置された開孔が形成されるよ
うに、順次除去及び処理される。
この特定の実施例においては、それら開孔は、横方向バ
イポーラ・トランジスタ・デバイスのエミッタ及びコレ
クタのＰＮ接合を形成するために用いられる。第１導電
層上には、ＣＶＤ、（化学的気相付着）二酸化シリコン
層２４、第１ＣＶＤ窒化シリコン層２６、第１多結晶シ
リコン層２８、第２０ｖＤ窒化シリコン層３０、第２多
結晶シリコン層３２、及び第３ＣＶＤ窒化シリコン層３
４が順次配置されている。それらの層の厚さの好ましい
範囲は、ＣｖＤ二酸化シリコン層２４においては約１５
０乃至６００ｎｍ、第１ＣＶＤ窒化シリコン層２６にお
いては約７０乃至２００ｒｒｍ、第１多結晶シリコン層
２８においては約２００乃至６００ｎＩ１１、第２ＣＶ
Ｄ窒化シリコン層３０においては約７０乃至２５０ｎｌ
Ｉｌ、第２多結晶シリコン層３２においては約２００乃
至６００ｎｍ、そして第３ＣＶＤ窒化シリコン層３４に
おいては約５０乃至２００ｎｍである。その付着工程の
結果、第２図に示されている構造体が得られる。
イポーラ・トランジスタ・デバイスのエミッタ及びコレ
クタのＰＮ接合を形成するために用いられる。第１導電
層上には、ＣＶＤ、（化学的気相付着）二酸化シリコン
層２４、第１ＣＶＤ窒化シリコン層２６、第１多結晶シ
リコン層２８、第２０ｖＤ窒化シリコン層３０、第２多
結晶シリコン層３２、及び第３ＣＶＤ窒化シリコン層３
４が順次配置されている。それらの層の厚さの好ましい
範囲は、ＣｖＤ二酸化シリコン層２４においては約１５
０乃至６００ｎｍ、第１ＣＶＤ窒化シリコン層２６にお
いては約７０乃至２００ｒｒｍ、第１多結晶シリコン層
２８においては約２００乃至６００ｎＩ１１、第２ＣＶ
Ｄ窒化シリコン層３０においては約７０乃至２５０ｎｌ
Ｉｌ、第２多結晶シリコン層３２においては約２００乃
至６００ｎｍ、そして第３ＣＶＤ窒化シリコン層３４に
おいては約５０乃至２００ｎｍである。その付着工程の
結果、第２図に示されている構造体が得られる。
それらのＣＶＤ窒化シリコン層、ＣＶＤ二酸化シリコン
層、及び多結晶シリコン層を付着するための技術は、従
来技術において周知である。窒化シリコンは、従来のシ
ラン（Ｓｉ）Ｉ４）及びＮＨ３を用いた、高圧又は低圧
によるＣＶＤによって、又はプラズマ付着によって形成
されてもよい、二酸化シリコンは、 ＳｉＨ４＋Ｎ、Ｏ
或はＴＥ０１を用いたｃｖＤ又はプラズマ付着の如き、
任意の標準的方法によって形成される。多結晶シリコン
は、例えば、約５００乃至１０００℃の温度範囲、好ま
しくは約６００℃において、水素雰囲気中の５ｉｌ１４
を用いることにより形成される。
層、及び多結晶シリコン層を付着するための技術は、従
来技術において周知である。窒化シリコンは、従来のシ
ラン（Ｓｉ）Ｉ４）及びＮＨ３を用いた、高圧又は低圧
によるＣＶＤによって、又はプラズマ付着によって形成
されてもよい、二酸化シリコンは、 ＳｉＨ４＋Ｎ、Ｏ
或はＴＥ０１を用いたｃｖＤ又はプラズマ付着の如き、
任意の標準的方法によって形成される。多結晶シリコン
は、例えば、約５００乃至１０００℃の温度範囲、好ま
しくは約６００℃において、水素雰囲気中の５ｉｌ１４
を用いることにより形成される。
第３図に示されている如く、第３ＣＶＤ窒化シリコン層
３４、そして次にその下の第２多結晶シリコン層３２を
異方性エツチング方法によりパターン化して、それらの
層に実質的に垂直な側壁を得るために、第２マスク操作
がリソグラフィ及びエツチング技術とともに用いられる
。それらの窒化シリコンのエツチング及び次の多結晶シ
リコンのエツチングに好ましい異方性エツチングの雰囲
気は、窒化シリコンに対しては適当な低温におけるＣＦ
４又はＣＩｌ＋７３であり、多結晶シリコンに対しては
ＣＣＱ、Ｆ、、 十Ｎ、＋０２又は任意の塩素を含む雰
囲気である。
３４、そして次にその下の第２多結晶シリコン層３２を
異方性エツチング方法によりパターン化して、それらの
層に実質的に垂直な側壁を得るために、第２マスク操作
がリソグラフィ及びエツチング技術とともに用いられる
。それらの窒化シリコンのエツチング及び次の多結晶シ
リコンのエツチングに好ましい異方性エツチングの雰囲
気は、窒化シリコンに対しては適当な低温におけるＣＦ
４又はＣＩｌ＋７３であり、多結晶シリコンに対しては
ＣＣＱ、Ｆ、、 十Ｎ、＋０２又は任意の塩素を含む雰
囲気である。
次に、第４図に示されている如く、約２５０乃至８００
ｎｍの範囲の第に酸化シリコン側壁層４０を形成するた
めに、第３図の構造体が９７０℃における湿った酸素の
如き酸化雰囲気に対して曝される。この酸化中に、窒化
シリコン層３４は。
ｎｍの範囲の第に酸化シリコン側壁層４０を形成するた
めに、第３図の構造体が９７０℃における湿った酸素の
如き酸化雰囲気に対して曝される。この酸化中に、窒化
シリコン層３４は。
多結晶シリコン層３２の上面の酸化を瞼ぐ酸化障壁とし
て働らく。又は、水平面及び垂直面上に二酸化シリコン
をＣＶＤにより均一に付着してから、その二酸化シリコ
ン層の水平部分粉除去して、二酸化シリコン側壁層４０
を残す異方性の反応性イオン・エツチング工程を施すこ
とによって、側壁層４０を形成することも可能である。
て働らく。又は、水平面及び垂直面上に二酸化シリコン
をＣＶＤにより均一に付着してから、その二酸化シリコ
ン層の水平部分粉除去して、二酸化シリコン側壁層４０
を残す異方性の反応性イオン・エツチング工程を施すこ
とによって、側壁層４０を形成することも可能である。
残された第３窒化シリコン層３４は、約１８０℃の温度
におけるＨ、 ＰＯ４を用いたエツチングの如き、湿式
の化学的エツチングによって除去される。
におけるＨ、 ＰＯ４を用いたエツチングの如き、湿式
の化学的エツチングによって除去される。
第２窒化シリコン層３０も上記の湿式化学的エツチング
中に、エツチングされ、第３窒化シリコン層３４が除去
された後も、第２窒化シリコン層３０の窒化シリコンが
充分に残されている必要があるので、第２窒化シリコン
、層３０は故意に第１及び第３窒化シリコン層よりも厚
く形成されていることに留意されたい。第２多結晶シリ
コン層３２は、例えば、ピロカテコール−エチレン・ジ
アミンによって除去される。このプロセスの結果、第５
Ａ図に示されている如く、二酸化シリコン側壁層４０が
残される。この時点において、側壁層４０が意図する目
的に対して薄すぎる場合には、その上にＣＶＤ二酸化シ
リコン層を形成し、その層の水平部分を異方性の反応性
イオン・エツチングにより除去して、より厚い側壁構造
体を形成してもよい。しかしながら、通常の状況におい
ては、このプロセスは必要でない。
中に、エツチングされ、第３窒化シリコン層３４が除去
された後も、第２窒化シリコン層３０の窒化シリコンが
充分に残されている必要があるので、第２窒化シリコン
、層３０は故意に第１及び第３窒化シリコン層よりも厚
く形成されていることに留意されたい。第２多結晶シリ
コン層３２は、例えば、ピロカテコール−エチレン・ジ
アミンによって除去される。このプロセスの結果、第５
Ａ図に示されている如く、二酸化シリコン側壁層４０が
残される。この時点において、側壁層４０が意図する目
的に対して薄すぎる場合には、その上にＣＶＤ二酸化シ
リコン層を形成し、その層の水平部分を異方性の反応性
イオン・エツチングにより除去して、より厚い側壁構造
体を形成してもよい。しかしながら、通常の状況におい
ては、このプロセスは必要でない。
この時点において、二酸化シリコン側壁層４０を部分的
に除くために、リングラフィ・マスク４２が第５Ｂ図に
示されている如く設けられねばならない。そうでない場
合には、そのような段部を生ぜしめた、閉じた形のレジ
スト・パターンに従って、連続した壁を有する側壁層が
形成されてしまう。第５１３図は、残しておきたい部分
の側壁層を覆うマスク４２を示している上面図である。
に除くために、リングラフィ・マスク４２が第５Ｂ図に
示されている如く設けられねばならない。そうでない場
合には、そのような段部を生ぜしめた、閉じた形のレジ
スト・パターンに従って、連続した壁を有する側壁層が
形成されてしまう。第５１３図は、残しておきたい部分
の側壁層を覆うマスク４２を示している上面図である。
側壁Ｎ４０は、マスクにより覆われていない部分におい
て、緩衝されたＨＦ酸の如き適当なエツチング剤によっ
て食刻され、マスク４２が除去されて、第５Ｃ図に示さ
れている構造体が得られる。第１有機重合体層４４が、
側壁層４２及び第２窒化シリコンＭ３０」二に付着され
、第６図に示されている如く、側壁層４０の上部だけが
重合体層４４の表面よりも高くなっている平坦面が形成
されるように、反応性イオン・エツチングを施される。
て、緩衝されたＨＦ酸の如き適当なエツチング剤によっ
て食刻され、マスク４２が除去されて、第５Ｃ図に示さ
れている構造体が得られる。第１有機重合体層４４が、
側壁層４２及び第２窒化シリコンＭ３０」二に付着され
、第６図に示されている如く、側壁層４０の上部だけが
重合体層４４の表面よりも高くなっている平坦面が形成
されるように、反応性イオン・エツチングを施される。
この時点において、重合体層４４をマスクとして用いて
、第に酸化シリコン側壁層４０、窒化シリコン層３０、
及び第１多結晶シリコン層２８を除去するために、一連
のエツチング剤が用いられる。
、第に酸化シリコン側壁層４０、窒化シリコン層３０、
及び第１多結晶シリコン層２８を除去するために、一連
のエツチング剤が用いられる。
そのエツチングは、５ｉｎ２に対しては緩衝されたＨＦ
酸を用いたエツチングにより、Ｓｉ３Ｎ４に対してはＣ
Ｆ４を用いた反応性イオン・エツチングにより、多結晶
シリコンに対してはＣＣＵ ２Ｆ２＋Ｏ７＋Ｎ、又はＣ
Ｃｆｌ ２Ｆ２＋０２を用いた反応性イオン・エツチン
グにより行なわれる。その結果得られた構造体が第７図
に示されている。
酸を用いたエツチングにより、Ｓｉ３Ｎ４に対してはＣ
Ｆ４を用いた反応性イオン・エツチングにより、多結晶
シリコンに対してはＣＣＵ ２Ｆ２＋Ｏ７＋Ｎ、又はＣ
Ｃｆｌ ２Ｆ２＋０２を用いた反応性イオン・エツチン
グにより行なわれる。その結果得られた構造体が第７図
に示されている。
第１有機重合体層４４が、例えは、従来のエツチング又
は酸素アッシングによって除去される。
は酸素アッシングによって除去される。
次に、第２二酸化シリコン側壁層５０を形成するだに、
第７図の構造体が、例えは、９７０℃における湿った酸
素の酸化雰囲気に対して曝さｊしる。
第７図の構造体が、例えは、９７０℃における湿った酸
素の酸化雰囲気に対して曝さｊしる。
第７図に示されている如く、第１多結晶シリコンＪｉ２
８中の開孔が充分に広くない場合には、それをより広く
するために、多結晶シリコンをオーバー・エツチングす
ることができる。又は、第２側壁層を２度の酸化により
形成し、初めに成長された側壁層をエツチングにより除
去してから、再び側壁構造体を成長させることもできる
。しかしながら１通常の条件の下では、このプロセスは
必要でない。露出されている第２窒化シリコン層３０及
び第１窒化シリコン層２６が、約１８０℃の温度におけ
る、Ｈ，ｐｏ４の如き適当なエツチング剤によって除去
される。第２有機重合体層５２が構造体の上面に形成さ
れて、硬化される。次に、第１多結晶シリコン層２８の
表面から層５２を除去するために、酸素を用いた反応性
イオン・エツチングが施されて、第９Ａ図の構造体が得
られる。
８中の開孔が充分に広くない場合には、それをより広く
するために、多結晶シリコンをオーバー・エツチングす
ることができる。又は、第２側壁層を２度の酸化により
形成し、初めに成長された側壁層をエツチングにより除
去してから、再び側壁構造体を成長させることもできる
。しかしながら１通常の条件の下では、このプロセスは
必要でない。露出されている第２窒化シリコン層３０及
び第１窒化シリコン層２６が、約１８０℃の温度におけ
る、Ｈ，ｐｏ４の如き適当なエツチング剤によって除去
される。第２有機重合体層５２が構造体の上面に形成さ
れて、硬化される。次に、第１多結晶シリコン層２８の
表面から層５２を除去するために、酸素を用いた反応性
イオン・エツチングが施されて、第９Ａ図の構造体が得
られる。
それから、シリコン基板１０の表面に達するまでエツチ
ングを行なって、エミッタ及びコレクタのＰＮ接合を形
成するために、第９Ａ図の２つの側壁層５０が用いられ
る。しかしながら、このプロセスは、エミッタ領域５６
及びコレクタ領域５８が相互に短絡しないようにするた
めにもう１つのマスク５４が用いられてから１行なわれ
る。この問題は、第５Ｂ図及び第７図から理解される如
く、第１多結晶シリコン層２８中の開孔の周囲全体に酸
化が生ずるので、第８図、第９Ａ図及び第９Ｂ図に示さ
れている第２側壁層５０が連続していることから生じる
。第９Ｂ図は、そのマスク並びにリソグラフィ・マスキ
ング及びエツチング方法の結果を示している。この′時
点において、第９Ｂ図に示されている如く、第２側壁層
５０がエツチングされ、続いてその下の部分の第１窒化
シリコン層２６及び二酸化シリコン層即ち第３絶縁層２
４がエツチングされる。それらのエツチングは、側壁層
５０の５ｉＯｚに対しては緩衝されたＨＦにより、Ｓｉ
、 Ｎ、に対してはＣＦ４を用いた反応性イオン・エツ
チングにより、層２４の５ｉｎ２に対しては叶。
ングを行なって、エミッタ及びコレクタのＰＮ接合を形
成するために、第９Ａ図の２つの側壁層５０が用いられ
る。しかしながら、このプロセスは、エミッタ領域５６
及びコレクタ領域５８が相互に短絡しないようにするた
めにもう１つのマスク５４が用いられてから１行なわれ
る。この問題は、第５Ｂ図及び第７図から理解される如
く、第１多結晶シリコン層２８中の開孔の周囲全体に酸
化が生ずるので、第８図、第９Ａ図及び第９Ｂ図に示さ
れている第２側壁層５０が連続していることから生じる
。第９Ｂ図は、そのマスク並びにリソグラフィ・マスキ
ング及びエツチング方法の結果を示している。この′時
点において、第９Ｂ図に示されている如く、第２側壁層
５０がエツチングされ、続いてその下の部分の第１窒化
シリコン層２６及び二酸化シリコン層即ち第３絶縁層２
４がエツチングされる。それらのエツチングは、側壁層
５０の５ｉＯｚに対しては緩衝されたＨＦにより、Ｓｉ
、 Ｎ、に対してはＣＦ４を用いた反応性イオン・エツ
チングにより、層２４の５ｉｎ２に対しては叶。
を用いた反応性イオン・エツチングにより１行なわれる
。このプロセスの結果が第１０図に示されている。第１
０図に示されている如く、形成された２つの平行な溝は
、約０．４μｍ程度に近接した間隔で配置され°ている
。その間隔がこの値よりも狭くなると、多結晶シリコン
のコンフォーマルな導電層で充填することが難しくなり
、又は側壁層５０の酸化中に完全に封じられてしまう場
合がある。狭い間隔の利点は、その間隔がベース幅にな
るので、横方向バイポーラ・トランジスタにおける利得
が増加することである。
。このプロセスの結果が第１０図に示されている。第１
０図に示されている如く、形成された２つの平行な溝は
、約０．４μｍ程度に近接した間隔で配置され°ている
。その間隔がこの値よりも狭くなると、多結晶シリコン
のコンフォーマルな導電層で充填することが難しくなり
、又は側壁層５０の酸化中に完全に封じられてしまう場
合がある。狭い間隔の利点は、その間隔がベース幅にな
るので、横方向バイポーラ・トランジスタにおける利得
が増加することである。
第２有機重合跡層５２が、例えば酸素アッシングによっ
て除去される。第１導電層２２及び典型的には二酸化シ
リコン層である第１絶縁層２０が。
て除去される。第１導電層２２及び典型的には二酸化シ
リコン層である第１絶縁層２０が。
例えば、ｃｃｎ、＋ｏ□エツチング剤中の塩素を用いた
反応性イオン・エツチング及びＣＦ４を用いた反応性イ
オン・エツチングによって、各々除去される。それから
、第１多結晶シリコン層２８が、例えば、ＣｒＯ□を用
いた湿式エツチング又はピロカテコールを用いたエツチ
ングによって除去される。
反応性イオン・エツチング及びＣＦ４を用いた反応性イ
オン・エツチングによって、各々除去される。それから
、第１多結晶シリコン層２８が、例えば、ＣｒＯ□を用
いた湿式エツチング又はピロカテコールを用いたエツチ
ングによって除去される。
露出している二酸化シリコン層２４は、露出している二
酸化シリコン層２０のエツチングと同時に除去されて、
第１１Ａ図の縦断面図及び第１１Ｂ図の上面上に示され
ている構造体が得られる。
酸化シリコン層２０のエツチングと同時に除去されて、
第１１Ａ図の縦断面図及び第１１Ｂ図の上面上に示され
ている構造体が得られる。
次に、第１１Ａ図及び第１１Ｂ図の構造体に、砒素の如
きＮ型ドーパントを用いたイオン注入方法が施される。
きＮ型ドーパントを用いたイオン注入方法が施される。
そのドーパントは、開孔の位置のみにおいて、シリコン
基板１０中にイオン注入される。それらの開孔は、第９
Ｂ図に関して既に述べたように、第２側壁１ｉ１５０の
接続部分が除去されたことによって、相互に連結してい
ない。エミッタ及びコレクタのための開孔を充填するた
めに高濃度にドープされた多結晶シリコン層６０が付着
され、反応性イオン・エツチングが施されて、第１２図
の構造体が完成される。初めに付着された多結晶シリコ
ン層６０の厚さが点線で示されており、層６０の残され
た垂直な導電層部分であるコンフォーマル導電層即ち第
２導電層６２及び６４が実線で示されている。それらの
コンフォーマル導電層６２及び６４は、各々エミッタ領
域５６及びコレクタ領域５８を水平な第１導電層２２の
パターン部分に接続させている。第１３図は、横方向Ｎ
ＰＮトランジスタの所定のベース領域に達する中央開孔
を形成するために、露出している第１導電層２２及びそ
の下に露出された層２０をエツチングにより除去して得
られた構造体を示している。
基板１０中にイオン注入される。それらの開孔は、第９
Ｂ図に関して既に述べたように、第２側壁１ｉ１５０の
接続部分が除去されたことによって、相互に連結してい
ない。エミッタ及びコレクタのための開孔を充填するた
めに高濃度にドープされた多結晶シリコン層６０が付着
され、反応性イオン・エツチングが施されて、第１２図
の構造体が完成される。初めに付着された多結晶シリコ
ン層６０の厚さが点線で示されており、層６０の残され
た垂直な導電層部分であるコンフォーマル導電層即ち第
２導電層６２及び６４が実線で示されている。それらの
コンフォーマル導電層６２及び６４は、各々エミッタ領
域５６及びコレクタ領域５８を水平な第１導電層２２の
パターン部分に接続させている。第１３図は、横方向Ｎ
ＰＮトランジスタの所定のベース領域に達する中央開孔
を形成するために、露出している第１導電層２２及びそ
の下に露出された層２０をエツチングにより除去して得
られた構造体を示している。
次に、第１４図に示されている如く、多結晶シリコンの
相互接続体即ち垂直なコンフォーマル導電層６２及び６
４を、後にベース接点の形成されるべき中央領域から電
気的に分離することが重要である。そのために、垂直な
コンフォーマル導電層６２及び６４の多結晶シリコンが
、約４：１の多結晶シリコンと単結晶シリコンとの酸化
の比率が得られるようにドープされねばならない。その
ような比率を得るために、多結晶シリコンは燐又は砒素
イオンを用いて約」ｏ２０〜１０２′原子／ｃｃにドー
プされる。そのような異なる酸化速度を達成する条件の
下での熱酸化は、例えば８００Ｔ：における湿った酸素
の雰囲気を用いて行なわれ、又は従来の低温及び高圧に
よる酸化が用いられてもよい。その結果、二酸化シリコ
ン層即ち第２絶縁層７０が形成される。ＣＦ４雰囲気の
プラズマ・エツチング剤及び異方性の反応性イオン・エ
ツチング条件は、単結晶シリコン基板１ｏ上に形成され
た薄い二酸化シリコンを除去する。例えば、単結晶シリ
コン基板１０上に５０ｎｍの二酸化シリコンが形成され
てい場合には、多結晶シリコン上には約２００ｎｍの二
酸化シリコン層７ｏが形成されている。従って、エツチ
ング工程の後、約１５０ｎｍの二酸化シリコン層７０が
多結晶シリコン上に残されている。いずれかの時点にお
いて、二酸化シリコン層７０が薄すぎることが解った場
合には、層７０の厚さを増すために、適当な厚さの二酸
化シリコンをＣＶＤにより付着してから異方性の反応性
イオン・エツチングに施す］−程を用いることができる
。
相互接続体即ち垂直なコンフォーマル導電層６２及び６
４を、後にベース接点の形成されるべき中央領域から電
気的に分離することが重要である。そのために、垂直な
コンフォーマル導電層６２及び６４の多結晶シリコンが
、約４：１の多結晶シリコンと単結晶シリコンとの酸化
の比率が得られるようにドープされねばならない。その
ような比率を得るために、多結晶シリコンは燐又は砒素
イオンを用いて約」ｏ２０〜１０２′原子／ｃｃにドー
プされる。そのような異なる酸化速度を達成する条件の
下での熱酸化は、例えば８００Ｔ：における湿った酸素
の雰囲気を用いて行なわれ、又は従来の低温及び高圧に
よる酸化が用いられてもよい。その結果、二酸化シリコ
ン層即ち第２絶縁層７０が形成される。ＣＦ４雰囲気の
プラズマ・エツチング剤及び異方性の反応性イオン・エ
ツチング条件は、単結晶シリコン基板１ｏ上に形成され
た薄い二酸化シリコンを除去する。例えば、単結晶シリ
コン基板１０上に５０ｎｍの二酸化シリコンが形成され
てい場合には、多結晶シリコン上には約２００ｎｍの二
酸化シリコン層７ｏが形成されている。従って、エツチ
ング工程の後、約１５０ｎｍの二酸化シリコン層７０が
多結晶シリコン上に残されている。いずれかの時点にお
いて、二酸化シリコン層７０が薄すぎることが解った場
合には、層７０の厚さを増すために、適当な厚さの二酸
化シリコンをＣＶＤにより付着してから異方性の反応性
イオン・エツチングに施す］−程を用いることができる
。
次に、第１５図に示されている如く、第１窒化シリコン
層２６が湿式エツチングにより除去され。
層２６が湿式エツチングにより除去され。
多結晶シリコン層即ち第３導電層７２がベース開孔中及
びウェハ表面上に付着される。多結晶シリコン層７２が
、硼素の如きＰ型不純物を用いて、１０１″乃至１０１
９原子／ｃｃの濃度にイオン注入される。次に、多結晶
シリコン層７２から硼素不純物を外方拡散することによ
りＰ型ベース領域７４を形成するために、ドライブ・イ
ンのための熱処理が８５０℃乃至９５０℃の温度範囲で
行なわれる。又は、多結晶シリコン層７２を付着する前
に直接ベースをイオン注入してから、多結晶シリコン層
７２を付着して、その層しこ所望の導電率のイオン注入
を行なってもよい。多結晶シリコン層７２がベース領域
の領域のみに配置されるように画成するために、リング
ラフィ及びエツチング技術が用いられる。更に、二酸化
シリコン層２４を経て水平な第１導電層２２へ接点開孔
を形成するために、リソグラフィ及びエツチング技術が
用いられる。構造体の表面上に、例えは、耐熱金属、ア
ルミニウム、アルミニウムー銅等の適当な導電性金属が
全面（＝Ｊ着される。白金等を付着して、シリコンとの
反応による金属珪化物の接点を形成することにより、他
の金属接点を形成してもよい。第１Ａ図及び第１Ｂ図に
示されている如く、上記金属層中に、エミッタ接点８０
、ベース接点８２、及びコレクタ接点ぎ４の所望の接点
構造体を画成するために、リソグラフィ及びエツチング
が用いられる。第１Ｂ図は、第１Ａ図の線ＩＢ−ＩＢに
おける縦断面を示している上面図である。
びウェハ表面上に付着される。多結晶シリコン層７２が
、硼素の如きＰ型不純物を用いて、１０１″乃至１０１
９原子／ｃｃの濃度にイオン注入される。次に、多結晶
シリコン層７２から硼素不純物を外方拡散することによ
りＰ型ベース領域７４を形成するために、ドライブ・イ
ンのための熱処理が８５０℃乃至９５０℃の温度範囲で
行なわれる。又は、多結晶シリコン層７２を付着する前
に直接ベースをイオン注入してから、多結晶シリコン層
７２を付着して、その層しこ所望の導電率のイオン注入
を行なってもよい。多結晶シリコン層７２がベース領域
の領域のみに配置されるように画成するために、リング
ラフィ及びエツチング技術が用いられる。更に、二酸化
シリコン層２４を経て水平な第１導電層２２へ接点開孔
を形成するために、リソグラフィ及びエツチング技術が
用いられる。構造体の表面上に、例えは、耐熱金属、ア
ルミニウム、アルミニウムー銅等の適当な導電性金属が
全面（＝Ｊ着される。白金等を付着して、シリコンとの
反応による金属珪化物の接点を形成することにより、他
の金属接点を形成してもよい。第１Ａ図及び第１Ｂ図に
示されている如く、上記金属層中に、エミッタ接点８０
、ベース接点８２、及びコレクタ接点ぎ４の所望の接点
構造体を画成するために、リソグラフィ及びエツチング
が用いられる。第１Ｂ図は、第１Ａ図の線ＩＢ−ＩＢに
おける縦断面を示している上面図である。
本発明は、もう１つの実施例において、ＦＥＴ集積回路
を形成するためにも用いられる。この第２実施例におい
ては、第１実施例に関して述べた工程が、第１４図の示
されている段階まで、同様にして行なわれる。この時点
において、約７乃至５０ｎｍの誘電体二酸化シリコン層
を形成するために、例えば９７０℃の温度における湿っ
た酸素の雰囲気を用いて、二酸化シリコンのゲー１へ誘
電体９０が熱成長される。ゲート誘電体９０上の表面上
に、多結晶シリコン電極層９２が形成される。
を形成するためにも用いられる。この第２実施例におい
ては、第１実施例に関して述べた工程が、第１４図の示
されている段階まで、同様にして行なわれる。この時点
において、約７乃至５０ｎｍの誘電体二酸化シリコン層
を形成するために、例えば９７０℃の温度における湿っ
た酸素の雰囲気を用いて、二酸化シリコンのゲー１へ誘
電体９０が熱成長される。ゲート誘電体９０上の表面上
に、多結晶シリコン電極層９２が形成される。
この単結晶シリコン電極層は、燐又は砒素イオン髪用い
て、１０１９乃至１０２１原子／ｃｃのレベルに、高濃
度にドープされる。Ｎ＋型ソース領域９４及びＮ“型ド
レイン領域９４が、第１実施例の場合の如く、層６２及
び６４からの外方拡散により、所望のドーピング・レベ
ルに形成されている。このＦ Ｅ ’ｒ構造体は第１６
図に示されている。それから、第１実施例の場合と同様
にして、接点がソース及びドレイン領域並びにゲート誘
電体に形成される。
て、１０１９乃至１０２１原子／ｃｃのレベルに、高濃
度にドープされる。Ｎ＋型ソース領域９４及びＮ“型ド
レイン領域９４が、第１実施例の場合の如く、層６２及
び６４からの外方拡散により、所望のドーピング・レベ
ルに形成されている。このＦ Ｅ ’ｒ構造体は第１６
図に示されている。それから、第１実施例の場合と同様
にして、接点がソース及びドレイン領域並びにゲート誘
電体に形成される。
以」二において１本発明をその好実施例について説明し
たが、種々の変更が可能なことは当業者に明らかである
。例えば、上記実施例におけるＮＰＮバイポーラ・トラ
ンジスタの代りにＰＮＰ）（イポーラ・トランジスタを
形成するために、反対の導電型を用いることもできる。
たが、種々の変更が可能なことは当業者に明らかである
。例えば、上記実施例におけるＮＰＮバイポーラ・トラ
ンジスタの代りにＰＮＰ）（イポーラ・トランジスタを
形成するために、反対の導電型を用いることもできる。
又、ＰＮ領域が、バイポーラ・トランジスタの一部を形
成しなくてもよく、集積回路又は個別デバイス技術にお
いて有用な他の型のデバイスの一部を形成することもで
きる。半導体デバイスは、他の型のデバイスを有する広
範囲の集積回路中に組込むことができ、例えば横方向Ｎ
ＰＮバイポーラ・トランジスタは、相補型バイポーラ回
路において、縦方向ＰＮＰバイポーラ・トランジスタと
組合わせられると、特に有用である。本発明の第１実施
例における横方向ＮＰＮバイポーラ・トランジスタ技術
は、縦方向ＰＮＰバイポーラ・トランジスタ技術に容易
に組込まれて、有用な相補型論理集積回路デバイスを形
成する。本発明は、単結晶シリコンだけでなく、他の半
導体材料にも適合することは勿論である。
成しなくてもよく、集積回路又は個別デバイス技術にお
いて有用な他の型のデバイスの一部を形成することもで
きる。半導体デバイスは、他の型のデバイスを有する広
範囲の集積回路中に組込むことができ、例えば横方向Ｎ
ＰＮバイポーラ・トランジスタは、相補型バイポーラ回
路において、縦方向ＰＮＰバイポーラ・トランジスタと
組合わせられると、特に有用である。本発明の第１実施
例における横方向ＮＰＮバイポーラ・トランジスタ技術
は、縦方向ＰＮＰバイポーラ・トランジスタ技術に容易
に組込まれて、有用な相補型論理集積回路デバイスを形
成する。本発明は、単結晶シリコンだけでなく、他の半
導体材料にも適合することは勿論である。
［発明の効果］
本発明によれば、従来技術によるものよりも小さい横方
向バイポーラ・トランジスタを含む集積回路構造体が得
られる。
向バイポーラ・トランジスタを含む集積回路構造体が得
られる。
第１Ａ図乃至第１５図はバイポーラ・トランジスタを含
む集積回路構造体を形成する工程を説明する図であり、
第１６図はＦＥＴを含む集積回路を示す図である。 １０・・・・Ｎ−エピタキシャル層が表面に成長された
Ｐ−型単結晶シリコン基板、１２・・・・誘電体領域、
２０・・・・二酸化シリコン層（第１絶縁層）、２２・
・・・水平な導電層（第１導電層）、２４・・・・ＣＶ
Ｄ二酸化シリコン層（第３絶縁層）、２６・・・・第１
ＣＶＤ窒化シリコン層、２８・・・・第１多結晶シリコ
ン層、３０・・・・第２ＣＶＤ窒化シリコン層、３２・
・・・第２多結晶シリコン層、３４・・・・第３０ＶＤ
窒化シリコン層、４０・・・・第に酸化シリコン側壁層
、４２．５４・・・・マスク、４４・・・・第１有機重
合体層、５０・・・・第２二酸化シリコン側壁層、５２
・・・・第２有機重合体層、５６・・・・Ｎ′″型エミ
ッタ領域、５８・・・・Ｎ“型コレクタ領域、６０・・
・・高濃度にドープされた多結晶シリコン層、６２．６
４・・・・垂直なコンフォーマル導電層（第２導電層）
、７０・・・・二酸化シリコン層（第２絶縁層）、７２
・・・・多結層シリコン層（第３導電層）、７４・・・
・Ｐ型ベース領域、８０・・・・エミッタ接点、８２・
・・・ベース接点、８４・・・・コレクタ接点、９０・
・・・ゲート誘電体、９２・・・・多結晶シリコン電極
層、９４・・・・Ｎ＋＋ソース領域、９６・・・・Ｎ＋
型トドレイン領域 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 １） 次 生 （外１名） 第ｔｉｌｌ 第１頁の続き ＠ｊ発明者 二ヴオ・ロウ′ド ア ト ■発明者 ジョセフ・フランジ ア ス舎シエノマード ヨ メリカ合衆国ニューヨーク州ポーカーグ、プリル・ロー
２旙地
む集積回路構造体を形成する工程を説明する図であり、
第１６図はＦＥＴを含む集積回路を示す図である。 １０・・・・Ｎ−エピタキシャル層が表面に成長された
Ｐ−型単結晶シリコン基板、１２・・・・誘電体領域、
２０・・・・二酸化シリコン層（第１絶縁層）、２２・
・・・水平な導電層（第１導電層）、２４・・・・ＣＶ
Ｄ二酸化シリコン層（第３絶縁層）、２６・・・・第１
ＣＶＤ窒化シリコン層、２８・・・・第１多結晶シリコ
ン層、３０・・・・第２ＣＶＤ窒化シリコン層、３２・
・・・第２多結晶シリコン層、３４・・・・第３０ＶＤ
窒化シリコン層、４０・・・・第に酸化シリコン側壁層
、４２．５４・・・・マスク、４４・・・・第１有機重
合体層、５０・・・・第２二酸化シリコン側壁層、５２
・・・・第２有機重合体層、５６・・・・Ｎ′″型エミ
ッタ領域、５８・・・・Ｎ“型コレクタ領域、６０・・
・・高濃度にドープされた多結晶シリコン層、６２．６
４・・・・垂直なコンフォーマル導電層（第２導電層）
、７０・・・・二酸化シリコン層（第２絶縁層）、７２
・・・・多結層シリコン層（第３導電層）、７４・・・
・Ｐ型ベース領域、８０・・・・エミッタ接点、８２・
・・・ベース接点、８４・・・・コレクタ接点、９０・
・・・ゲート誘電体、９２・・・・多結晶シリコン電極
層、９４・・・・Ｎ＋＋ソース領域、９６・・・・Ｎ＋
型トドレイン領域 出願人 インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人 弁理士 岡 １） 次 生 （外１名） 第ｔｉｌｌ 第１頁の続き ＠ｊ発明者 二ヴオ・ロウ′ド ア ト ■発明者 ジョセフ・フランジ ア ス舎シエノマード ヨ メリカ合衆国ニューヨーク州ポーカーグ、プリル・ロー
２旙地
Claims (1)
- 【特許請求の範囲】 分離パターンにより相互に分離されている表面領域を有
する半導体基板と、 上記表面領域の少なくとも１つに設けられており、各々
その電気接点領域の幅に実賢鰐に等しい幅を有して、横
方向バイポーラ・トランジスタの１つのエミッタ及びコ
レクタ領域を形成している、少くとも２つのＰＮ接合領
域と、 上記Ｐ Ｎ接合領域の上記電気接点領域に於ける実質的
に垂直なコンフォーマル導電層と、上記エミッタ及びコ
レクタ領域の間に隣接して設けられたベースＰＮ接合領
域と、 上記の垂直なコンフォーマル導電層の各々の縁端部と電
気的に接触し、第１絶縁層により上記表面領域から電気
的に分離されており、相互に電気的に分離された導電路
を形成するようにパターン化されている、実質的に水平
な導電層と、上記の垂直なコンフォーマル導電層を覆う
第２絶縁層と、 上記の水平な導電層を覆う第３絶縁層と、上記第３絶縁
層中σ徊孔を経て上記の水平な導電層の各々に電気的に
接触し、上記の水平な導電層及び上記の垂直なコンフォ
ーマル導電層を経て上記エミッタ及びコレクタ領域に電
気的に接触している、電気的オーム接点と、 上記第２絶縁層により上記の垂直なコンフォーマル導電
層から分離されて、上記トランジスタのベース領域に電
気的に接触している。電気的オーム接点とを有する、集
積回路構造体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/560,629 US4551906A (en) | 1983-12-12 | 1983-12-12 | Method for making self-aligned lateral bipolar transistors |
| US560629 | 1995-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60124967A true JPS60124967A (ja) | 1985-07-04 |
| JP2553030B2 JP2553030B2 (ja) | 1996-11-13 |
Family
ID=24238623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233428A Expired - Lifetime JP2553030B2 (ja) | 1983-12-12 | 1984-11-07 | 集積回路構造体およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2553030B2 (ja) |
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- 1984-11-07 JP JP59233428A patent/JP2553030B2/ja not_active Expired - Lifetime
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|---|---|
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