JPS59124141A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59124141A JPS59124141A JP57233541A JP23354182A JPS59124141A JP S59124141 A JPS59124141 A JP S59124141A JP 57233541 A JP57233541 A JP 57233541A JP 23354182 A JP23354182 A JP 23354182A JP S59124141 A JPS59124141 A JP S59124141A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor
- region
- semiconductor substrate
- mask material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 90
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims abstract description 33
- 238000000926 separation method Methods 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims description 65
- 238000002955 isolation Methods 0.000 claims description 53
- 238000005530 etching Methods 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 17
- 239000011810 insulating material Substances 0.000 claims description 11
- 238000000605 extraction Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 230000000873 masking effect Effects 0.000 claims 2
- 239000002184 metal Substances 0.000 claims 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 25
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 10
- 229910052681 coesite Inorganic materials 0.000 abstract description 10
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 10
- 239000000377 silicon dioxide Substances 0.000 abstract description 10
- 229910052682 stishovite Inorganic materials 0.000 abstract description 10
- 229910052905 tridymite Inorganic materials 0.000 abstract description 10
- 238000001020 plasma etching Methods 0.000 abstract description 9
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 9
- 230000010354 integration Effects 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 239000010703 silicon Substances 0.000 description 30
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910005091 Si3N Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0646—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/05—Etch and refill
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にバイポーラ
型のＩＣ，ＬＳＩなどの素子分離技術を改良した製造方
法に係る。
型のＩＣ，ＬＳＩなどの素子分離技術を改良した製造方
法に係る。
従来、半導体装置、特にバイポーラＩＣの製造工程での
素子間分離方法としては、ｐｎ接合分離、選択酸化法が
一般的に用いられている。この方法を、縦形ｎｐｎバイ
ポーラトランジスタを例にして以下に説明する。
素子間分離方法としては、ｐｎ接合分離、選択酸化法が
一般的に用いられている。この方法を、縦形ｎｐｎバイ
ポーラトランジスタを例にして以下に説明する。
まず、第１（ａ）図に示す如くｐ型７リコン基板１に高
濃度のｎ型の埋込み領域２を選択的に形成し、次いで、
ｎ型の半導体層３をエピタキシャル成長させ、選択酸化
ｐだめの約１０００Ｘ程度のシリコン酸膜４を形成し、
その上に厚さ約１０００にの耐酸化性のシリコン窒化膜
を堆積する。つづいて、シリコン酸化膜４とシリコーン
窒化膜５を写真蝕刻法によりパターニングしてシリコン
酸化膜ノ臂ターン４ａ、４ｂ、シリコン窒化膜パターン
５ａ、５ｂを形成する（第１図（ｂ）図示）。ひきつづ
き、このシリコン酸化膜・ぐターン４ｎ、４ｂ、シリコ
ン窒化Ｍパターン５ａ。
濃度のｎ型の埋込み領域２を選択的に形成し、次いで、
ｎ型の半導体層３をエピタキシャル成長させ、選択酸化
ｐだめの約１０００Ｘ程度のシリコン酸膜４を形成し、
その上に厚さ約１０００にの耐酸化性のシリコン窒化膜
を堆積する。つづいて、シリコン酸化膜４とシリコーン
窒化膜５を写真蝕刻法によりパターニングしてシリコン
酸化膜ノ臂ターン４ａ、４ｂ、シリコン窒化膜パターン
５ａ、５ｂを形成する（第１図（ｂ）図示）。ひきつづ
き、このシリコン酸化膜・ぐターン４ｎ、４ｂ、シリコ
ン窒化Ｍパターン５ａ。
５ｂをマスクとして、ｎ型の半導体層３を約５０００Ｘ
程度シリコンエッチし、さらに同パターン４ｍ、４ｂ、
５ａ、５．ｂをマスクとして、ボロンのイオン・インブ
ランティジョン法にて、ｐ型の領域６ａ、６ｂを形成し
た（第１図（ｃ）図示）。次いで、スチームあるいはウ
ェットの雰囲気で熱酸化を行ない、選択的に約１μ程度
のシリコン酸化膜７ａ〜７ｃを成長させた（第１図（ｄ
）図示）。つづいて、シリコン窒化膜／４’ターン５ａ
、５ｂを、例えば、熱リン酸にて除去しシリコン窒化膜
パターン５ａ直下の領域に、ボロンのイオン・インブラ
ンティジョンを行ない、ベース領域８を形成し、さらに
エミッタとなるｎ型の領域９とコレクタの電極引き出し
のだめのｎｕ領域１０等をヒ素のイオン・イングランテ
ィジョンで形成し、あらかじめ形成されているシリコン
酸化膜パターン４ａにコンタクトの窓を開口した後、エ
ミッター電極１１．ベース電極１２およびコレクタ電極
１３を形成して縦形ｎｐｎバイポーラトランジスタを造
った（第１図（ｃ）及び第２図図示）。この場合、ｎｐ
’ｎ トランジスタの素子分離は、約１μの厚みのフィ
ールド酸化膜７ｈ、７ｃとｐ型領域６ｍ、６ｂ等とを併
用する事によって実現しているが、ｎ型の半導体層６の
厚みが約１〜２μ程度であれば、選択酸化法によるフィ
ールド敢化を直接ｐ型の基板１に接触させ、素子分離す
ることが出来る。
程度シリコンエッチし、さらに同パターン４ｍ、４ｂ、
５ａ、５．ｂをマスクとして、ボロンのイオン・インブ
ランティジョン法にて、ｐ型の領域６ａ、６ｂを形成し
た（第１図（ｃ）図示）。次いで、スチームあるいはウ
ェットの雰囲気で熱酸化を行ない、選択的に約１μ程度
のシリコン酸化膜７ａ〜７ｃを成長させた（第１図（ｄ
）図示）。つづいて、シリコン窒化膜／４’ターン５ａ
、５ｂを、例えば、熱リン酸にて除去しシリコン窒化膜
パターン５ａ直下の領域に、ボロンのイオン・インブラ
ンティジョンを行ない、ベース領域８を形成し、さらに
エミッタとなるｎ型の領域９とコレクタの電極引き出し
のだめのｎｕ領域１０等をヒ素のイオン・イングランテ
ィジョンで形成し、あらかじめ形成されているシリコン
酸化膜パターン４ａにコンタクトの窓を開口した後、エ
ミッター電極１１．ベース電極１２およびコレクタ電極
１３を形成して縦形ｎｐｎバイポーラトランジスタを造
った（第１図（ｃ）及び第２図図示）。この場合、ｎｐ
’ｎ トランジスタの素子分離は、約１μの厚みのフィ
ールド酸化膜７ｈ、７ｃとｐ型領域６ｍ、６ｂ等とを併
用する事によって実現しているが、ｎ型の半導体層６の
厚みが約１〜２μ程度であれば、選択酸化法によるフィ
ールド敢化を直接ｐ型の基板１に接触させ、素子分離す
ることが出来る。
又、フィールド酸化膜で直接素子分離する場合でも、素
子間のリーク電流防止のために、ｐ型基板１とフィール
ド酸化膜との間に、チャンネル・ストップ用のｐ型の不
純物のイオン・インシラティジョンを行なっておくこと
が好ましい。
子間のリーク電流防止のために、ｐ型基板１とフィール
ド酸化膜との間に、チャンネル・ストップ用のｐ型の不
純物のイオン・インシラティジョンを行なっておくこと
が好ましい。
□しかしながら、上述した選択酸化法にょシｎｐｎバイ
ポーラトランジスタの分離領域を形成する方法にあって
は次のような欠点があった。
ポーラトランジスタの分離領域を形成する方法にあって
は次のような欠点があった。
■ 素子の活性部（ベース領域８．エミッタ領域９等）
を規定している分離用の酸化膜７ａ。
を規定している分離用の酸化膜７ａ。
７ｂ、７ｃの端部形状が、いわゆるバーズビークとなり
・９ターン変換差が大きいだめ、微細化の障害となる。
・９ターン変換差が大きいだめ、微細化の障害となる。
■ ｐ型領域６ａ、６ｂは素子の活性部を規定している
酸化膜７ａ、７ ｂ、７ ｃに対してマスク合せが必要
で、集積度の悪化を招く。
酸化膜７ａ、７ ｂ、７ ｃに対してマスク合せが必要
で、集積度の悪化を招く。
本発明は半導体基体に比較的狭くて深い素子間分離領域
と、狭くて浅い素子内の分離領域を精度よく形成でき、
微細なバイポーラトランジスタ等の半導体装置を製造し
得る方法を提供しようとするものである。
と、狭くて浅い素子内の分離領域を精度よく形成でき、
微細なバイポーラトランジスタ等の半導体装置を製造し
得る方法を提供しようとするものである。
以下、本願第１の発明の詳細な説明する。
まず、半導体基体表面の素子間分離領域予定部に、フォ
トレジスト・ソターンや耐酸化性材料パターン等をマス
クとして選択的にエツチングして第１の溝部を形成し、
更に同溝部で囲まれた半導体基体の表面に前記溝部の幅
よりも狭い幅の第２の溝部を形成する。ここに用いる半
導体基体としては半導体基板単独、或いは半導体基板上
に半導体層を設けたもの等を挙げることができる。また
、前記第１．第２の溝部の形成は別々のマスクを用いて
別々に形成しても、同一のマスクを用いて同時に形成し
てもよい。但し、後者の方法を採用すれば第１．第２の
溝部を自己整合的に形成できる。
トレジスト・ソターンや耐酸化性材料パターン等をマス
クとして選択的にエツチングして第１の溝部を形成し、
更に同溝部で囲まれた半導体基体の表面に前記溝部の幅
よりも狭い幅の第２の溝部を形成する。ここに用いる半
導体基体としては半導体基板単独、或いは半導体基板上
に半導体層を設けたもの等を挙げることができる。また
、前記第１．第２の溝部の形成は別々のマスクを用いて
別々に形成しても、同一のマスクを用いて同時に形成し
てもよい。但し、後者の方法を採用すれば第１．第２の
溝部を自己整合的に形成できる。
次いで、前記第１の溝部の内側面のみにマスク材を残存
させると共に、第２の溝部内をマスク材で充填する。具
体的には半導体基体全面にマスク材形成用被膜を第１の
溝部の幅の半分より小さく、かつ第２の溝部の幅の半分
より大きい膜厚で堆積した後、該被膜を半導体基体主面
に対して垂直方向にエツチングが進行するエツチング法
により該被膜の膜厚程度エツチング除去することによっ
て前記比較的幅の広い第１の溝部の内側面のみにその底
面が露出するようにマスク材を残存させると共に、第２
の溝部内を、マスク材で充填する。ことに用いるマスク
材の材料は後記工程の不純物領域形成後においても同第
１．第２の溝部に残す場合にはＳｉＯ２，Ｓｉ３Ｎ４或
いはＡｚ２ｏ３１ ＰＳＧ ＋ Ａｓ５Ｇ Ｔ ＢＳＧ
等の絶縁材料を用いる。一方、後記工程の不純物領域形
成後において第１．第２の溝部内のマスク材を除去する
場合には前述した絶縁材料の他に多結晶シリコン、非晶
質シリコン等を用いることができる。
させると共に、第２の溝部内をマスク材で充填する。具
体的には半導体基体全面にマスク材形成用被膜を第１の
溝部の幅の半分より小さく、かつ第２の溝部の幅の半分
より大きい膜厚で堆積した後、該被膜を半導体基体主面
に対して垂直方向にエツチングが進行するエツチング法
により該被膜の膜厚程度エツチング除去することによっ
て前記比較的幅の広い第１の溝部の内側面のみにその底
面が露出するようにマスク材を残存させると共に、第２
の溝部内を、マスク材で充填する。ことに用いるマスク
材の材料は後記工程の不純物領域形成後においても同第
１．第２の溝部に残す場合にはＳｉＯ２，Ｓｉ３Ｎ４或
いはＡｚ２ｏ３１ ＰＳＧ ＋ Ａｓ５Ｇ Ｔ ＢＳＧ
等の絶縁材料を用いる。一方、後記工程の不純物領域形
成後において第１．第２の溝部内のマスク材を除去する
場合には前述した絶縁材料の他に多結晶シリコン、非晶
質シリコン等を用いることができる。
次に、マスク材が残存された第１の溝部から露出した半
導体基体に不純物を熱拡散法、イオン注入法により導入
して不純物領域を形成する。
導体基体に不純物を熱拡散法、イオン注入法により導入
して不純物領域を形成する。
次いで、マスク材を除去せずに第１の溝部内に分離材を
充填するか、或いは第１．第２０溝部内のマスク材を除
去した後、各溝部内を分離羽を充填して素子間分離領域
及び素子間の分離領域を形成する。但し、マスク材を残
存させる場合は、そのマスク材は絶縁材料から形成する
。
充填するか、或いは第１．第２０溝部内のマスク材を除
去した後、各溝部内を分離羽を充填して素子間分離領域
及び素子間の分離領域を形成する。但し、マスク材を残
存させる場合は、そのマスク材は絶縁材料から形成する
。
上記分離材としては例えばＳｉＯ２，Ｓｉ３Ｎ４或いは
Ａｔ２０３等を挙げることができ、場合によってはＰＳ
Ｇ 、 Ａｓ５Ｇ 、 ＢＳＧ等の低溶融性絶縁材料を
用いてもよい。なお、分離材として多結晶シリコン、シ
リサイド等の導電材を使用することも可能で、例えばこ
れらの導電材を堆積する前に第１．第２の溝部内の半導
体基体表面を酸化もしくは窒化処理して各溝部内が塞が
れない程度の厚さの絶縁膜を形成しておけば導電材を分
離材の一部として用いることができる。また、これら導
電材をパターニングしておけば、更に絶縁材を充填する
ことによって、これら導電材を配線として利用できる。
Ａｔ２０３等を挙げることができ、場合によってはＰＳ
Ｇ 、 Ａｓ５Ｇ 、 ＢＳＧ等の低溶融性絶縁材料を
用いてもよい。なお、分離材として多結晶シリコン、シ
リサイド等の導電材を使用することも可能で、例えばこ
れらの導電材を堆積する前に第１．第２の溝部内の半導
体基体表面を酸化もしくは窒化処理して各溝部内が塞が
れない程度の厚さの絶縁膜を形成しておけば導電材を分
離材の一部として用いることができる。また、これら導
電材をパターニングしておけば、更に絶縁材を充填する
ことによって、これら導電材を配線として利用できる。
したがって、本願第１の発明によれば半導体基体に比較
的狭くて深い素子間分離領域と、狭くて浅い素子内の分
離領域とを該基体表面と同一レベルとなるように形成で
き、もって高集積化、高信頼性のバイポーラトランジス
タ等の半導体装置を製造できる。
的狭くて深い素子間分離領域と、狭くて浅い素子内の分
離領域とを該基体表面と同一レベルとなるように形成で
き、もって高集積化、高信頼性のバイポーラトランジス
タ等の半導体装置を製造できる。
次に、本願第２の発明の詳細な説明する。
甘ず、前述した方法と同様に半導体基体表面の素子間分
離領域予定部に第１の溝部を形成し、該溝部で囲まれた
半導体基体の表面に第２の溝部を形成した後、第１の溝
部の内側面のみにマスク材を残存させると共に第２の溝
部内をマスク材で充填する。
離領域予定部に第１の溝部を形成し、該溝部で囲まれた
半導体基体の表面に第２の溝部を形成した後、第１の溝
部の内側面のみにマスク材を残存させると共に第２の溝
部内をマスク材で充填する。
次いで、マスク材が残存された第１の溝部から露出した
半導体基体をエツチングして階段状の深い溝部を形成す
る。この工程において、半導体基体が第１導電型の半導
体基板と、この基板上に設けられた第２の導電型の半導
体層と、前記基板と半導体層の界面全体に形成された高
濃度の第２導電型の半導体基板上とから構成される場合
、前記エツチングを基板上部にまで達するように行なえ
ば、同時に半導体領域をも素子毎に分離できる。なお、
この工程の後、必要に応じて深い溝部底面め半導体基体
に不純物を熱拡散法、イオン注入法により導入して不純
物領域を形成してもよい。
半導体基体をエツチングして階段状の深い溝部を形成す
る。この工程において、半導体基体が第１導電型の半導
体基板と、この基板上に設けられた第２の導電型の半導
体層と、前記基板と半導体層の界面全体に形成された高
濃度の第２導電型の半導体基板上とから構成される場合
、前記エツチングを基板上部にまで達するように行なえ
ば、同時に半導体領域をも素子毎に分離できる。なお、
この工程の後、必要に応じて深い溝部底面め半導体基体
に不純物を熱拡散法、イオン注入法により導入して不純
物領域を形成してもよい。
次いで、マスク材を除去せずに深い溝部内に分離材を充
填するが、或いは深い溝部及び第２の溝部内のマスク材
を除去した後、各溝部内に分離材を充填して素子間分離
領域及び素子内の分離領域を形成する。
填するが、或いは深い溝部及び第２の溝部内のマスク材
を除去した後、各溝部内に分離材を充填して素子間分離
領域及び素子内の分離領域を形成する。
したがって、本願第２の発明によれば、高集積化、高信
頼性のバイポーラトランジスタ等の半導体装置を得るこ
とができる。
頼性のバイポーラトランジスタ等の半導体装置を得るこ
とができる。
次に、本発明をｎｐｎバイポーラトランジスタの製造に
適用した例について図面を参照して説明する。
適用した例について図面を参照して説明する。
実施例１
（１） まず、ｐ型シリコン基板１０１に選択的＋
にｎ型埋込み層１０２を形成すると共にｎ型シリコ７層
１０３をエピタキシャル成長させた。
１０３をエピタキシャル成長させた。
つづいて、全面にＳ ｉ３Ｎ４膜１０４をＣＶＤ法によ
り堆積した後、該５ｉ３Ｎ４膜１ｏ４の素子間分離領域
予定部及び素子内の分離領域予定部をフォトエツチング
技術により除去して枠状の開口部１０５１及び同開口部
１０５．と連結した帯状の狭い開口部１０５２ｆ形成し
た（第３図（ａ）図示）。
り堆積した後、該５ｉ３Ｎ４膜１ｏ４の素子間分離領域
予定部及び素子内の分離領域予定部をフォトエツチング
技術により除去して枠状の開口部１０５１及び同開口部
１０５．と連結した帯状の狭い開口部１０５２ｆ形成し
た（第３図（ａ）図示）。
（１１）次いで、Ｓ Ｊ ｓＮ ａ膜ｌθ４をマスクと
して各開口部１０５１．１０５２から露出するシリコン
層１０３をリアクティブイオンエツチング法（ＲＩＥ法
）にょシエッチングして幅の比較的広い第１の溝部１０
６及び該溝部１０５よシ幅の狭い第２の溝部１０７７７
形成した。つづいて全面Ｋ ＣＶ、Ｄ−８ｉＯ２膜１０
８ ｆ第１の溝部１０６の幅の捧よ多小さく、第２の溝
部ｌθ７の幅の捧よシ大きくなる膜厚で堆積した（第３
図（ｂ）図示）。
して各開口部１０５１．１０５２から露出するシリコン
層１０３をリアクティブイオンエツチング法（ＲＩＥ法
）にょシエッチングして幅の比較的広い第１の溝部１０
６及び該溝部１０５よシ幅の狭い第２の溝部１０７７７
形成した。つづいて全面Ｋ ＣＶ、Ｄ−８ｉＯ２膜１０
８ ｆ第１の溝部１０６の幅の捧よ多小さく、第２の溝
部ｌθ７の幅の捧よシ大きくなる膜厚で堆積した（第３
図（ｂ）図示）。
（１１０次いで、ＣＶＤ−Ｓ ｉ Ｏ２膜１ｏ８ｉＲＩ
Ｅ法Ｋｊシその膜厚程度エツチング除去した。この時、
ＲＩＥはシリコン層１０３主面に対して垂直方向にエツ
チングが進行するため、幅の広い第１の溝部１０６テハ
ソノ内側面ノミニｃｖＤ−８ｉｏ２１ｏ９（マスク材）
が残存し、一方、幅の狭い第２の溝部１０７でその全体
がＣＶＤ−８ｉＯ２１１０（マスク材）で充填された。
Ｅ法Ｋｊシその膜厚程度エツチング除去した。この時、
ＲＩＥはシリコン層１０３主面に対して垂直方向にエツ
チングが進行するため、幅の広い第１の溝部１０６テハ
ソノ内側面ノミニｃｖＤ−８ｉｏ２１ｏ９（マスク材）
が残存し、一方、幅の狭い第２の溝部１０７でその全体
がＣＶＤ−８ｉＯ２１１０（マスク材）で充填された。
その結果、第１の溝部１０６の底面一部は露出した。つ
づいて、Ｓ ｉ３Ｎ ａ膜１０４及びＣＶＤ−８ｉＯ２
２０９、１１０をマスクとして第１の溝部１０６から露
出したシリコン層１０３にｐ型不純物、例えばポロンを
イオン注入し、活性化して第１の溝部１０６底面の一部
にｐ型シリコン基板１０１表面まで達するｐ＋型領領域
１１ノ形成した（第３図（ｃ）図示）。
づいて、Ｓ ｉ３Ｎ ａ膜１０４及びＣＶＤ−８ｉＯ２
２０９、１１０をマスクとして第１の溝部１０６から露
出したシリコン層１０３にｐ型不純物、例えばポロンを
イオン注入し、活性化して第１の溝部１０６底面の一部
にｐ型シリコン基板１０１表面まで達するｐ＋型領領域
１１ノ形成した（第３図（ｃ）図示）。
（ＩＶ） 次いで、マスク材としてのＣＶＤ−８ｉＯ
□１０９゜１１０を除去した後、全面にＣＶＤ−Ｓ ｔ
Ｏ２膜１１２を幅広の第１の溝部１０６の幅の捧以上
の厚さで堆積して各溝部１０６，１０７を充分に埋め込
んだ（第３図（ｄ）図示）。
□１０９゜１１０を除去した後、全面にＣＶＤ−Ｓ ｔ
Ｏ２膜１１２を幅広の第１の溝部１０６の幅の捧以上
の厚さで堆積して各溝部１０６，１０７を充分に埋め込
んだ（第３図（ｄ）図示）。
（Ｖ） 次いで、ＣＶＤ−８ｉｎ２膜１１２を８１
ｓ Ｎ＜膜が露出するまでＲＩＥ法に↓シェッチパック
して第１の溝部１０６及び第２の溝部１０７内をＣＶＤ
−８ｉＯ□Ｚ ７ ｓ、 １１３’ （分離材）で充填
した。こうした工程によりＣＶＤ−８ｉＯ□１１３が充
填された第１の溝部１０６とその下のｐ＋＋域１１１と
からなる素子間分離領域１１４、並びｖｃＣＶＤ−Ｓ
ｉ Ｏ２１１３′が充填された第２の溝部１０７からな
る素子内の分離領域１１５が形成さハた。つづいて、Ｓ
ｉ３Ｎ４膜１０４を除去した後、素子間分離領域１１４
で四重れ分離領域１１５で分離された一方のシリコン層
領域１０３１にボロン′ｆｆニーイオン注入し活性化し
てｐ型ベース領域１１６ｆ：形成した後、全面にＳｉＯ
□からなる層間絶縁膜１１７を堆積した（第３図（ｅ）
図示）。
ｓ Ｎ＜膜が露出するまでＲＩＥ法に↓シェッチパック
して第１の溝部１０６及び第２の溝部１０７内をＣＶＤ
−８ｉＯ□Ｚ ７ ｓ、 １１３’ （分離材）で充填
した。こうした工程によりＣＶＤ−８ｉＯ□１１３が充
填された第１の溝部１０６とその下のｐ＋＋域１１１と
からなる素子間分離領域１１４、並びｖｃＣＶＤ−Ｓ
ｉ Ｏ２１１３′が充填された第２の溝部１０７からな
る素子内の分離領域１１５が形成さハた。つづいて、Ｓ
ｉ３Ｎ４膜１０４を除去した後、素子間分離領域１１４
で四重れ分離領域１１５で分離された一方のシリコン層
領域１０３１にボロン′ｆｆニーイオン注入し活性化し
てｐ型ベース領域１１６ｆ：形成した後、全面にＳｉＯ
□からなる層間絶縁膜１１７を堆積した（第３図（ｅ）
図示）。
Ｍ 次いで、層間絶縁膜１１７０ペース領域１１６の
一部に対応する部分、及び素子間分離領域１１４で囲ま
れ分離領域１１５で分離された他方のシリコン層領域１
０３２に対応する部分全フォトエツチング技術によシ除
去して開孔１１Ｂ１．１１８２を形成した後、該開孔１
１８１゜１１８２ｆ通してｎ型不純物、例えば砒素をイ
オン注入し、活性化してペース領域１１６に層型エミッ
タ領域１１９、及び前記シリコン層領域１０３２にｎ型
コレクタ電極取出し領域１２０ｆ夫々形成した。つづい
て、層間絶縁膜１１？のベース領域１１６に対応する部
分をフォトエツチング技術により除去して開孔１１８３
を形成した後、全面にＡｔ膜を蒸着し、パターニングし
て前記ベース領域１１６、エミッ、り領域１１９、コレ
クタ取出し領域１２０と開孔１０８３，１０８１゜１０
８２を介して接続したＡｔ電極１２１〜１２３を形成し
てｎｐｎバイポーラトランジスタを製造した（第３図（
ｆ）図示）。
一部に対応する部分、及び素子間分離領域１１４で囲ま
れ分離領域１１５で分離された他方のシリコン層領域１
０３２に対応する部分全フォトエツチング技術によシ除
去して開孔１１Ｂ１．１１８２を形成した後、該開孔１
１８１゜１１８２ｆ通してｎ型不純物、例えば砒素をイ
オン注入し、活性化してペース領域１１６に層型エミッ
タ領域１１９、及び前記シリコン層領域１０３２にｎ型
コレクタ電極取出し領域１２０ｆ夫々形成した。つづい
て、層間絶縁膜１１？のベース領域１１６に対応する部
分をフォトエツチング技術により除去して開孔１１８３
を形成した後、全面にＡｔ膜を蒸着し、パターニングし
て前記ベース領域１１６、エミッ、り領域１１９、コレ
クタ取出し領域１２０と開孔１０８３，１０８１゜１０
８２を介して接続したＡｔ電極１２１〜１２３を形成し
てｎｐｎバイポーラトランジスタを製造した（第３図（
ｆ）図示）。
しかして、本発明によればＣＶＤ−Ｓ ｓ Ｏ２（分離
材）１１３が充填された第１の溝部１０６及び該溝部１
０６底面に自己整合的に作られたｐ＋型領領域１１１ら
なる深い素子間分離領域１１４と、該分離領域１１４で
囲まれたシリコン層１０３にＣＶＤ−Ｓ ｔ Ｏ２（分
離材） １１’３’ ７５ｆ充填された第２の溝部１０
７からなる浅い素子内の分離領域１１５とを形成できる
ため、電気的に確実に分離された高集積度で高信頼性の
ｎｐｎバイポーラトランジスタを得ることができる。ま
た、実施例１に示す如く第１．第２の溝部１０６，１０
７を開孔部１０５１ 、１０５２を°有するＳ ｉ３Ｎ
４膜１０４を同一マスクとして同時に形成すれば素子間
分離領域１１４と素子内の分離領域１１５を自己整合的
に形成でき、更に高集積度のｎｐｎ／Ｊイポーラトラン
ジスタを得ることができる。
材）１１３が充填された第１の溝部１０６及び該溝部１
０６底面に自己整合的に作られたｐ＋型領領域１１１ら
なる深い素子間分離領域１１４と、該分離領域１１４で
囲まれたシリコン層１０３にＣＶＤ−Ｓ ｔ Ｏ２（分
離材） １１’３’ ７５ｆ充填された第２の溝部１０
７からなる浅い素子内の分離領域１１５とを形成できる
ため、電気的に確実に分離された高集積度で高信頼性の
ｎｐｎバイポーラトランジスタを得ることができる。ま
た、実施例１に示す如く第１．第２の溝部１０６，１０
７を開孔部１０５１ 、１０５２を°有するＳ ｉ３Ｎ
４膜１０４を同一マスクとして同時に形成すれば素子間
分離領域１１４と素子内の分離領域１１５を自己整合的
に形成でき、更に高集積度のｎｐｎ／Ｊイポーラトラン
ジスタを得ることができる。
実施例２
（ｉ） まず、ｐ型シリコン基板１０１に層型シリコ
ン層１２４を形成すると共にｎ型７９３７層１０３を全
面に成長させた後、実施例１と同様々方法によシ素子間
分離領域予定部及び素子内の分離領域予定部に夫々開口
部１０５し１０５２全有するＳｉ３Ｎ、膜１０４を形成
した（第４図（ａ）図示）。
ン層１２４を形成すると共にｎ型７９３７層１０３を全
面に成長させた後、実施例１と同様々方法によシ素子間
分離領域予定部及び素子内の分離領域予定部に夫々開口
部１０５し１０５２全有するＳｉ３Ｎ、膜１０４を形成
した（第４図（ａ）図示）。
（１１）次いで、Ｓｔ、Ｎ、膜１０４の開口部１０５１
＊１０５２から露出するシリコン層１［Ｆ］−３部分を
ＲＩＥ法によシエッチングして幅広の第１の溝部１０６
及び幅狭の第２の溝部１０７ｆ型成した後、実施例１と
同様な膜厚条件のＣＶＤ−８ｉｎ２膜１０８を堆積した
（第４図（ｂ）図示）。つづいて、実施例１と同様、Ｒ
ＩＥ法によりＣＶＤ−Ｓ ｉ Ｏ２膜１０８をその膜厚
程度エツチングして第１の溝部１０６の内側面のみにＣ
ＶＤ−８ｉＯ２（マスク材）１０９を残存させると共に
、第２の溝部１０７内をＣＶＤ−８ｉＯ２（マスク材）
１１０で充填した（第４図（ｃ）図示）。
＊１０５２から露出するシリコン層１［Ｆ］−３部分を
ＲＩＥ法によシエッチングして幅広の第１の溝部１０６
及び幅狭の第２の溝部１０７ｆ型成した後、実施例１と
同様な膜厚条件のＣＶＤ−８ｉｎ２膜１０８を堆積した
（第４図（ｂ）図示）。つづいて、実施例１と同様、Ｒ
ＩＥ法によりＣＶＤ−Ｓ ｉ Ｏ２膜１０８をその膜厚
程度エツチングして第１の溝部１０６の内側面のみにＣ
ＶＤ−８ｉＯ２（マスク材）１０９を残存させると共に
、第２の溝部１０７内をＣＶＤ−８ｉＯ２（マスク材）
１１０で充填した（第４図（ｃ）図示）。
ＧｉＤ 次イテ、ＣＶＤ−８１０２１０９が残存させ
た第１の溝部１０６底面から露出したシリコン層１０３
部分をＲＩＥ法によりその下の層型シリコン層１２４、
基板１０１表面部まで除去されるようにエツチングして
階段状の深い溝部１２５を形成した。つづいて、同溝部
１２５底面の露出する基板１０１部分にｐ型不純物、例
えばゾロンをイオン注入し、活性化してｐ型領域１１１
′を形成した（第４図（ｄ）図示）。こうした深い溝部
１２５の形成により計型シリコン層１２４が分離されて
各素子毎に層型埋込み層１０２′・・・が形成される。
た第１の溝部１０６底面から露出したシリコン層１０３
部分をＲＩＥ法によりその下の層型シリコン層１２４、
基板１０１表面部まで除去されるようにエツチングして
階段状の深い溝部１２５を形成した。つづいて、同溝部
１２５底面の露出する基板１０１部分にｐ型不純物、例
えばゾロンをイオン注入し、活性化してｐ型領域１１１
′を形成した（第４図（ｄ）図示）。こうした深い溝部
１２５の形成により計型シリコン層１２４が分離されて
各素子毎に層型埋込み層１０２′・・・が形成される。
４φ 次いで、ＣＶＤ−８ｉ０２１０９． １１０を除
去した後、実施例１と同様な方法により幅広の溝部１２
５の幅のμ以上の膜厚でＣＶＤ−Ｓ ｔ Ｏ２膜（図示
せず）を°堆積した後、５１３Ｎ４膜が露出するまでＲ
ＩＥ法によりエッチパックして溝部１２５及び第２の溝
部１０７内をＣＶＤ−８ｉＯ２（分離材）′１１３．１
１３’で夫々充填した。こうした工程によシ、ＣＶＤ−
８ｉＯ２１１３が充填された深い溝部１２５とその下の
ｐ＋型領領域１１１′からなり深い素子間分離領域１１
４、並びにＣＶＤ−８ｉＯ□１１３′が充填された第２
の溝部１０７からなる素子内の浅い分離領域１１５が形
成された。つづいて、Ｓ ｉ ３Ｎ４膜１０４を除去し
た後、素子間分離領域１１４で囲まれ分離領域１１５で
分離された２つのシリコン層領域１０３ｇ 、 ２０３
．２の一方（１０３１）にゾロンをイオン注入し、活性
化してｐ型ベース領域１１６を形成した後、全面に８１
０２からなる層間絶縁膜１１７を堆積した（第４図（、
）図示）。
去した後、実施例１と同様な方法により幅広の溝部１２
５の幅のμ以上の膜厚でＣＶＤ−Ｓ ｔ Ｏ２膜（図示
せず）を°堆積した後、５１３Ｎ４膜が露出するまでＲ
ＩＥ法によりエッチパックして溝部１２５及び第２の溝
部１０７内をＣＶＤ−８ｉＯ２（分離材）′１１３．１
１３’で夫々充填した。こうした工程によシ、ＣＶＤ−
８ｉＯ２１１３が充填された深い溝部１２５とその下の
ｐ＋型領領域１１１′からなり深い素子間分離領域１１
４、並びにＣＶＤ−８ｉＯ□１１３′が充填された第２
の溝部１０７からなる素子内の浅い分離領域１１５が形
成された。つづいて、Ｓ ｉ ３Ｎ４膜１０４を除去し
た後、素子間分離領域１１４で囲まれ分離領域１１５で
分離された２つのシリコン層領域１０３ｇ 、 ２０３
．２の一方（１０３１）にゾロンをイオン注入し、活性
化してｐ型ベース領域１１６を形成した後、全面に８１
０２からなる層間絶縁膜１１７を堆積した（第４図（、
）図示）。
（Ｖ） 次いで、実施例１と同様な方法によりベース
領域１１６の一部に計型エミッタ領域１１９を、他方の
シリコン層領域１０３２表面にｎ型コレクタ電極取出し
領域１２０を形成し、更にＡｊ電極１２１〜１２３を形
成してｎｐｎバイポーラトランジスタを製造した（第４
図（ｆ）図示）。
領域１１６の一部に計型エミッタ領域１１９を、他方の
シリコン層領域１０３２表面にｎ型コレクタ電極取出し
領域１２０を形成し、更にＡｊ電極１２１〜１２３を形
成してｎｐｎバイポーラトランジスタを製造した（第４
図（ｆ）図示）。
しかして、本実施例２によれば実施例１と同様、高集積
度で高信頼性のｎｐｎバイポーラトランジスタを得るこ
とができる。また、本実施例２での素子間分離領域１１
４を構成する溝部１２５がｎ１Ｍシリコン層１０３ 、
ｎ十ｍシリコン層１２４を貫通して基板１０１表面層部
分にまで亘って形成されかつその下の基板１０１にｐ型
領域１１１′が形成されているため、実施例１の如くｐ
型領域１１１がｎ型シリコ７層１０３に形成されず、ｐ
ｎ接合による寄生接合容量の発生を防止できる。更に、
本実施例によれば深い溝部１２５の形成によシ基板１０
１とｎ型シリコン層１０３界面のｎ＋型シリコン層１２
４を分離してｎ型埋込み層１０２′を形成できるため、
計型埋込み層１０２′の形成のだめのマスクが不要とな
ると共に、同埋込み層１０２′を素子間分離領域１１４
に対して自己整合的に形成できる。
度で高信頼性のｎｐｎバイポーラトランジスタを得るこ
とができる。また、本実施例２での素子間分離領域１１
４を構成する溝部１２５がｎ１Ｍシリコン層１０３ 、
ｎ十ｍシリコン層１２４を貫通して基板１０１表面層部
分にまで亘って形成されかつその下の基板１０１にｐ型
領域１１１′が形成されているため、実施例１の如くｐ
型領域１１１がｎ型シリコ７層１０３に形成されず、ｐ
ｎ接合による寄生接合容量の発生を防止できる。更に、
本実施例によれば深い溝部１２５の形成によシ基板１０
１とｎ型シリコン層１０３界面のｎ＋型シリコン層１２
４を分離してｎ型埋込み層１０２′を形成できるため、
計型埋込み層１０２′の形成のだめのマスクが不要とな
ると共に、同埋込み層１０２′を素子間分離領域１１４
に対して自己整合的に形成できる。
なお、前記実施例２の製造工程において、第５図に示す
如くエミッタ領域１１９、コレクタ領域１２０の間の分
離領域１１５′の幅を広くして、この上にｋｔ配線１２
６を形成する場合がある。しかしながら、本発明方法で
は第５図に示す如く幅が広く、浅い分離領域１１５′を
形成することはできない。このような場合には、第６図
に示す如く分離領域１１５と素子間分離領域１１４の間
のコレクタ電極取出し領域が形成されるべきシリコン層
領域１０３２０幅を広くし、層間絶縁膜１１７の素子間
分離領域１１４側に開孔１０８２′を形成し、同シリコ
ン層領域１０３２上に残存させた層間絶縁膜１１７上に
Ａｔ配線を形成すればよい。
如くエミッタ領域１１９、コレクタ領域１２０の間の分
離領域１１５′の幅を広くして、この上にｋｔ配線１２
６を形成する場合がある。しかしながら、本発明方法で
は第５図に示す如く幅が広く、浅い分離領域１１５′を
形成することはできない。このような場合には、第６図
に示す如く分離領域１１５と素子間分離領域１１４の間
のコレクタ電極取出し領域が形成されるべきシリコン層
領域１０３２０幅を広くし、層間絶縁膜１１７の素子間
分離領域１１４側に開孔１０８２′を形成し、同シリコ
ン層領域１０３２上に残存させた層間絶縁膜１１７上に
Ａｔ配線を形成すればよい。
なお、本発明はｎｐｎバイポーラトランジスタの製造に
限らず、６ＭＯ８素子のウェル周辺のチャンネルカット
或いはラッチアップ防止のだめの深い分離領域の形成に
も同様に適用できる。このようなＣＭＯ８への適用によ
り素子特性の向上、高集積化を達成できる。
限らず、６ＭＯ８素子のウェル周辺のチャンネルカット
或いはラッチアップ防止のだめの深い分離領域の形成に
も同様に適用できる。このようなＣＭＯ８への適用によ
り素子特性の向上、高集積化を達成できる。
以上詳述した如く、本発明によれば半導体基体の表面に
比較的狭い幅で深い素子間分離領域と、該分離領域で囲
まれた素子内に狭い幅で浅い分離領域を高精度で形成で
き、もって高集積度、高信頼性のバイポーラトランジス
タ等の半導体装置を製造し得る方法を提供できる。
比較的狭い幅で深い素子間分離領域と、該分離領域で囲
まれた素子内に狭い幅で浅い分離領域を高精度で形成で
き、もって高集積度、高信頼性のバイポーラトランジス
タ等の半導体装置を製造し得る方法を提供できる。
第１図（、）〜（、）は従来法によるｎｐｎバイポーラ
トランジスタの製造工程を示す断面図、第２図は第１図
（ｅ）のトランジスタの平面図、第３図（ａ）〜（ｆ）
は本発明の実施例１におけるｎｐｎバイポーラトランジ
スタの製造工程を示す断面図、第４図（、）〜（ｆ）は
本発明の実施例２におけるｎｐｎバイア」？−ラトラン
ジスタの製造工程を示す断面図、第５図は本発明方法に
よるｎｐｎバイポーラトランジスタの製造時の゛問題点
を説明するだめの断面図、第６図は第５図の問題点を解
決したｎｐｎバイポーラトランジスタの断面図である。 １０ノ・・・ｐ型シリコン基板、１０２，１０２’・・
・ｎ＋＋埋込み層、１０３・・・ｎ型シリコン層、１０
３１゜１０３７・・・島状のｎ型シリコン層領域、１０
４・・・Ｓ １３Ｎ ４膜、１０６・・・第１の溝部、
１０７・・・第２の溝部、１０９，１１０・・・ＣｖＤ
−８ｉ０２（マスク材）、１１１．１１１’−ｐ＋型領
領域１１３．１１３’−ＣＶＤ−８１０２（分離材）、
ｉ１４・・・素子間分離領域、１１５・・・素子内の分
離領域、１１６・・・ｐ型ベース領域、１１７・・・層
間絶縁膜、１１９・・・ｎ型エミッタ領域、１２０・・
・評型コレクタ電極取出し領域、１２１〜１２３・・・
Ａｔ電極、１２５・・・深い溝部、１２６・・・Ａｔ配
線。 出願人代理人 弁理士 鈴 江 武 彦第 １ 図 １ 第 ２ 図 第 ３ 図
トランジスタの製造工程を示す断面図、第２図は第１図
（ｅ）のトランジスタの平面図、第３図（ａ）〜（ｆ）
は本発明の実施例１におけるｎｐｎバイポーラトランジ
スタの製造工程を示す断面図、第４図（、）〜（ｆ）は
本発明の実施例２におけるｎｐｎバイア」？−ラトラン
ジスタの製造工程を示す断面図、第５図は本発明方法に
よるｎｐｎバイポーラトランジスタの製造時の゛問題点
を説明するだめの断面図、第６図は第５図の問題点を解
決したｎｐｎバイポーラトランジスタの断面図である。 １０ノ・・・ｐ型シリコン基板、１０２，１０２’・・
・ｎ＋＋埋込み層、１０３・・・ｎ型シリコン層、１０
３１゜１０３７・・・島状のｎ型シリコン層領域、１０
４・・・Ｓ １３Ｎ ４膜、１０６・・・第１の溝部、
１０７・・・第２の溝部、１０９，１１０・・・ＣｖＤ
−８ｉ０２（マスク材）、１１１．１１１’−ｐ＋型領
領域１１３．１１３’−ＣＶＤ−８１０２（分離材）、
ｉ１４・・・素子間分離領域、１１５・・・素子内の分
離領域、１１６・・・ｐ型ベース領域、１１７・・・層
間絶縁膜、１１９・・・ｎ型エミッタ領域、１２０・・
・評型コレクタ電極取出し領域、１２１〜１２３・・・
Ａｔ電極、１２５・・・深い溝部、１２６・・・Ａｔ配
線。 出願人代理人 弁理士 鈴 江 武 彦第 １ 図 １ 第 ２ 図 第 ３ 図
Claims (9)
- （１）半導体基体表面の素子分離領域予定部に第１の溝
部を形成する工程と、この第１の溝部で囲まれた半導体
基体表面に該溝部の幅より狭い第２の溝部を選択的に形
成する工程と、前記第１の溝部の内側面のみにマスク材
を残存させると共に、前記第２の溝部内をマスク材で充
填する工程と、前記マスク材が内側面に形成された第１
の溝部から露出する半導体基体に不純物を導入して該基
体よシ高濃度の不純物領域を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。 - （２）第１．第２の溝部を同一工程で半導体基体の形成
することを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （３）マスク材を第１の溝部の内側面のみに残存させ、
第２の溝部内に充填する工程において、半導体基体全面
にマスク材形成用被膜を第１の溝部の幅の半分より小さ
く、かつ第２の溝部の幅の半分より大きい膜厚で堆積し
た後、該被膜を半導体基体主面に対して垂直にエツチン
グが進行するエツチング法により該被膜の膜厚程度エツ
チング除去することによって、前記第１の溝部の内側面
のみにその底部が露出するようにマスク材を残存させる
と共に、第２の溝部内をマスク材で充填することを特徴
とする特許請求の範囲第１項記載の半導体装置の製造方
法。 - （４）マスクが絶縁材料からなり、第１の溝部の底面一
部の半導体基体に高濃度の不純物領域を形成した後、同
第１の溝部を絶縁材料からなる分離材で充填せしめるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。 - （５）半導体基体に高濃度の不純物領域を形成した後、
第１．第２の溝部内のマスク材を除去し、再度、第１．
第２の溝部内を分離材で充填せしめることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。 - （６）半導体基体が第１導電型の半導体基板と、この基
板上に形成された第２導電型の４半導体層と、前記基板
と半導体層の界面に選択的に形成された高濃度の第２導
電型の半導体領域とから構成され、この半導体基体の半
導体層に第１の溝部を形成し、かつ第１の溝部で囲オれ
た島状の半導体層に細長状の第２の溝部をその両端が前
記第１の溝部に連結するように形成し、更に第１の溝部
の内側面のみにマスク材を形成すると共に第２の溝部内
を同マスク材で充填した後、第１の溝部から露出した半
導体層に第１導電型の不純物を導入して前記第１導電型
の半導体基板表面にまで達する高濃度の第１導電型の不
純物領域を形成し、ひきつづき第１．第２の溝部内のマ
スク材を除去し、再度各溝部内を分離材で充填し、前記
第１の溝部で囲まれ第２の溝部で分離された一方の半導
体層領域に第１導電型のベース領域、同ベース領域内の
一部に高濃度の第２導電型のエミッタ領域を形成すると
共に、前記第２の溝部で分離された他方の半導体層領域
に高濃度の第２導電型のコレクタ電極取出し領域を形成
することを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。 - （７）半導体基体表面の素子分離領域予定部に第１の溝
部を形成する工程と、この第１の溝部で囲まれた半導体
基体表面に該溝部の幅より狭い第２の溝部を選択的に形
成する工程と、前記第１の溝部の内側面のみにマスク材
を残存させると共に前記第２の溝部内をマスク材で充填
する工程と、前記マスク材が残存された第１の溝部から
露出した半導体基体をエツチングして階段状の深い溝部
を形成する工程とを具備したことを特徴とする半導体装
置の製造方法。 - （８）第１．第２の溝部を同一工程で半導体基体の形成
することを特徴とする特許請求の範囲第７項記載の半導
体装置の製造方法。 - （９）マ入２ｓ乏第１の溝部の内側面に形成し、第２の
溝部内金体に充填する工程において、半導体基体全面に
マスク材形成用被膜を第１の溝部の幅の半分よシ小さく
、かつ第２の溝部の暢の半分より大きい膜厚で堆積した
後、該被膜を半導体基体主面に対して垂直にエツチング
が進行するエツチング法により該被膜の膜厚程度エツチ
ング除去することによって、前記第１の溝部の内側面に
その底部が露出するようにマスク材を残存させると共に
、第２の溝部全体をマスク材で充填することを特徴とす
る特許請求の範囲第７項記載の半導体装置の製造方法。 （ｌ・ 階段状の深い溝部を形成した後、該溝部底面の
半導体基体に高濃度の不純物領域を形成することを特徴
とする特許請求の範囲第７項記載の半導体装置の製造方
法。 αη マスク材が絶縁材料からなり、第１の溝部の底面
一部の半導体基体をエツチングして階段状の深い溝部を
形成した後、同溝部内を絶縁材料からなる分離材で充填
せしめることを特徴とする特許請求の範囲第７項又は１
０項記載の半導体装置の製造方法。 θ■ 半導体基体に階段状の深い溝部を形成した後、該
溝部、第２の溝部内のマスク材を除去し、再度、階段状
の深い溝部及び第２の溝部内を分離材で充填せしめるこ
とを特徴とする特許請求の範囲第７項又は第１０項記載
の半導体装置の製造方法。 （ＩＪ７ 半導体基体が第１導電型の半導体基板と、
この基板上に形成された第２導電型、の半導体層と、前
記基板と半導体層の界面全体に形成された高濃度の第２
導電型の半導体領域とから構成され、この半導体基体の
半導体層に第１の溝部を形成し、かつ第１の溝部で囲ま
れた島状の半導体層に細長状の第２の溝部をその両端が
前記第１の溝部に連結するように形成し、更に第１の溝
部の内側面にのみマスク材を残存させると共に第２の溝
部内を同マスク材で充填した後、第１の溝部から露出し
た半導体層から半導体領域及び基板上部に亘る部分をエ
ツチングして階段状の深い溝部を形成すると共に前記半
導体領域を分離し、ひきつづき深い溝部内及び第２の溝
部内のマスク材を除去し、再度、各溝部内を絶縁材料か
らなる分離材で充填し、深い溝部で囲まれ第２の溝部で
分離された一方の半導体層領域に第１導電型のベース領
域、同ベース領域内の一部に高濃度の第２導電型のエミ
ッタ領域を形成すると共に、前記第２の溝部で分離され
た他方の半導体層領域に高濃度の第２導電型のコレクタ
電極取出し領域を形成することを特徴とする特許請求の
範囲第７項記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233541A JPS59124141A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
| US06/563,105 US4551911A (en) | 1982-12-28 | 1983-12-16 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233541A JPS59124141A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59124141A true JPS59124141A (ja) | 1984-07-18 |
Family
ID=16956663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233541A Pending JPS59124141A (ja) | 1982-12-28 | 1982-12-28 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4551911A (ja) |
| JP (1) | JPS59124141A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144541A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 半導体装置およびその製造方法 |
| JPH01251736A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10135318A (ja) * | 1996-10-30 | 1998-05-22 | Lg Semicon Co Ltd | 半導体装置の隔離膜形成方法 |
| JP2016507894A (ja) * | 2012-12-26 | 2016-03-10 | マイクロン テクノロジー， インク． | フォトニック構造及び電子構造のための半導体基板及び製造方法 |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4579812A (en) * | 1984-02-03 | 1986-04-01 | Advanced Micro Devices, Inc. | Process for forming slots of different types in self-aligned relationship using a latent image mask |
| FR2562326B1 (fr) * | 1984-03-30 | 1987-01-23 | Bois Daniel | Procede de fabrication de zones d'isolation electrique des composants d'un circuit integre |
| JPS6181653A (ja) * | 1984-09-28 | 1986-04-25 | Nec Corp | 半導体装置の自己整合誘電体分離方法 |
| GB8426897D0 (en) * | 1984-10-24 | 1984-11-28 | Ferranti Plc | Fabricating semiconductor devices |
| US4671970A (en) * | 1986-02-05 | 1987-06-09 | Ncr Corporation | Trench filling and planarization process |
| US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
| US4855798A (en) * | 1986-12-19 | 1989-08-08 | Texas Instruments Incorporated | Semiconductor and process of fabrication thereof |
| US4799990A (en) * | 1987-04-30 | 1989-01-24 | Ibm Corporation | Method of self-aligning a trench isolation structure to an implanted well region |
| JPH0727974B2 (ja) * | 1988-04-26 | 1995-03-29 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| JPH0290617A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体装置の製造方法 |
| US5015594A (en) * | 1988-10-24 | 1991-05-14 | International Business Machines Corporation | Process of making BiCMOS devices having closely spaced device regions |
| DE4102888A1 (de) * | 1990-01-31 | 1991-08-01 | Toshiba Kawasaki Kk | Verfahren zur herstellung eines miniaturisierten heterouebergang-bipolartransistors |
| KR940006696B1 (ko) * | 1991-01-16 | 1994-07-25 | 금성일렉트론 주식회사 | 반도체 소자의 격리막 형성방법 |
| JP2655469B2 (ja) * | 1993-06-30 | 1997-09-17 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| US5536675A (en) * | 1993-12-30 | 1996-07-16 | Intel Corporation | Isolation structure formation for semiconductor circuit fabrication |
| JP3653107B2 (ja) * | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| US5385861A (en) * | 1994-03-15 | 1995-01-31 | National Semiconductor Corporation | Planarized trench and field oxide and poly isolation scheme |
| JP2784431B2 (ja) * | 1994-04-19 | 1998-08-06 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 薄膜磁気書込みヘッド、読取り／書込み磁気ヘッド、ディスク駆動装置及び薄膜磁気書込みヘッドの製造方法 |
| KR0151051B1 (ko) * | 1995-05-30 | 1998-12-01 | 김광호 | 반도체장치의 절연막 형성방법 |
| DE19629766C2 (de) * | 1996-07-23 | 2002-06-27 | Infineon Technologies Ag | Herstellverfahren von Shallow-Trench-Isolationsbereiche in einem Substrat |
| KR100226736B1 (ko) * | 1996-11-07 | 1999-10-15 | 구본준 | 격리영역 형성방법 |
| US6110797A (en) * | 1999-12-06 | 2000-08-29 | National Semiconductor Corporation | Process for fabricating trench isolation structure for integrated circuits |
| KR100515057B1 (ko) * | 2003-01-10 | 2005-09-14 | 삼성전자주식회사 | 반도체 소자의 트렌치 소자분리막들 형성방법 |
| JP5010660B2 (ja) * | 2009-09-25 | 2012-08-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4243435A (en) * | 1979-06-22 | 1981-01-06 | International Business Machines Corporation | Bipolar transistor fabrication process with an ion implanted emitter |
| JPS5673446A (en) * | 1979-11-21 | 1981-06-18 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS5854651A (ja) * | 1981-09-28 | 1983-03-31 | Nec Corp | 半導体装置の製造方法 |
| JPS58132946A (ja) * | 1982-02-03 | 1983-08-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58134443A (ja) * | 1982-02-04 | 1983-08-10 | Toshiba Corp | 半導体装置の製造方法 |
-
1982
- 1982-12-28 JP JP57233541A patent/JPS59124141A/ja active Pending
-
1983
- 1983-12-16 US US06/563,105 patent/US4551911A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63144541A (ja) * | 1986-12-09 | 1988-06-16 | Nec Corp | 半導体装置およびその製造方法 |
| JPH01251736A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体装置の製造方法 |
| JPH10135318A (ja) * | 1996-10-30 | 1998-05-22 | Lg Semicon Co Ltd | 半導体装置の隔離膜形成方法 |
| JP2016507894A (ja) * | 2012-12-26 | 2016-03-10 | マイクロン テクノロジー， インク． | フォトニック構造及び電子構造のための半導体基板及び製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4551911A (en) | 1985-11-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59124141A (ja) | 半導体装置の製造方法 | |
| US5084402A (en) | Method of fabricating a semiconductor substrate, and semiconductor device, having thick oxide films and groove isolation | |
| KR100227766B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US4907063A (en) | Semiconductor body, and device formed therefrom, having grooves with silicon nitride on the groove surfaces | |
| EP0083816B1 (en) | Semiconductor device having an interconnection pattern | |
| JPS6145382B2 (ja) | ||
| JPS5946104B2 (ja) | バイポ−ラ・トランジスタの製造方法 | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| JPH11186225A (ja) | テーパ形コンタクトホールの形成方法、テーパ形ポリシリコンプラグの形成方法並びにテーパ形ポリシリコンプラグ | |
| EP0144762B1 (en) | Methods for forming closely spaced openings and for making contacts to semiconductor device surfaces | |
| US5352617A (en) | Method for manufacturing Bi-CMOS transistor devices | |
| EP0066280A2 (en) | Method for manufacturing semiconductor device | |
| JPH08195433A (ja) | 半導体装置及びその製造方法 | |
| US4464825A (en) | Process for fabrication of high-speed radiation hard bipolar semiconductor devices | |
| KR100218538B1 (ko) | 반도체 기판 및 그 제조 방법 | |
| US5843828A (en) | Method for fabricating a semiconductor device with bipolar transistor | |
| KR100259586B1 (ko) | 반도체장치 제조방법 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 | |
| JP2615958B2 (ja) | バイポーラ型半導体装置の製造方法 | |
| JPS59217363A (ja) | バイポ−ラ型半導体装置の製造方法 | |
| JPH0338742B2 (ja) | ||
| JPH04262570A (ja) | Ｃｍｏｓ構造を製作する方法 | |
| JPH11289082A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPS61240680A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH0373139B2 (ja) |