JPS61240680A - バイポ−ラトランジスタの製造方法 - Google Patents
バイポ−ラトランジスタの製造方法Info
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- JPS61240680A JPS61240680A JP8187785A JP8187785A JPS61240680A JP S61240680 A JPS61240680 A JP S61240680A JP 8187785 A JP8187785 A JP 8187785A JP 8187785 A JP8187785 A JP 8187785A JP S61240680 A JPS61240680 A JP S61240680A
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- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
基板に形成された押込層」−に被着された絶縁層を２個
所開口して、それぞれの開口部にコレクタコンタクト領
域とトランジスタ動作領域を選択エピタキシャル成長法
により形成する。つぎに開［１部の単結晶上には単結晶
の、絶縁層上には多結晶の半導体層を成長し、これらの
層にドープして単結晶の半導体層内に）・ランジスタの
主要部を形成し、多結晶の半導体層をベースコンタクト
領域とし、ベース領域の側壁よりベース電極を引き出す
方法を提案する。従って以上のように形成されたトラン
ジスタは、 ｆｉ＋ 絶縁層により素子分離が行われる。
所開口して、それぞれの開口部にコレクタコンタクト領
域とトランジスタ動作領域を選択エピタキシャル成長法
により形成する。つぎに開［１部の単結晶上には単結晶
の、絶縁層上には多結晶の半導体層を成長し、これらの
層にドープして単結晶の半導体層内に）・ランジスタの
主要部を形成し、多結晶の半導体層をベースコンタクト
領域とし、ベース領域の側壁よりベース電極を引き出す
方法を提案する。従って以上のように形成されたトラン
ジスタは、 ｆｉ＋ 絶縁層により素子分離が行われる。
（２）限定された開口部内にトランジスタ動作領域が形
成されるため寄生容量を低減してデバイスの高速化を可
能とする。
成されるため寄生容量を低減してデバイスの高速化を可
能とする。
（３）在来の工程によるエピタキシャル成長層の底面と
表面のパターンシフトがない。
表面のパターンシフトがない。
等の特徴を有し、高速、高集積バイポーラトランジスタ
の形成を可能とする。
の形成を可能とする。
本発明は高集積、高速バイポーラトランジスタの形成方
法に関する。
法に関する。
第２図は従来例によるバイポーラトランジスタの断面図
である。
である。
図において、２１はｐ型の半導体基板、２２はｎ＋型の
高不純物濃度の埋込層、２３はｎ型エピタキシャル成長
層でコレクタ領域を構成し、２４はｐ型の素子分離領域
、２５はｐ型の不純物導入層でベース領域を構成し、２
６はｎ型の不純物導入層でエミッタ領域を構成し、２７
はｎ゛型のコレクタコンタクト領域、２Ｂ、 ２９．３
０は導電層よりなり、それぞれコレクタ、ベース、エミ
ッタ電極を構成し、３１はフィールド絶縁層である。
高不純物濃度の埋込層、２３はｎ型エピタキシャル成長
層でコレクタ領域を構成し、２４はｐ型の素子分離領域
、２５はｐ型の不純物導入層でベース領域を構成し、２
６はｎ型の不純物導入層でエミッタ領域を構成し、２７
はｎ゛型のコレクタコンタクト領域、２Ｂ、 ２９．３
０は導電層よりなり、それぞれコレクタ、ベース、エミ
ッタ電極を構成し、３１はフィールド絶縁層である。
このような構造のトランジスタにおいては、ｉｌＩ常エ
ピタキシャル成長層２３の底面と表面間にパターンシフ
トが存在するため、リソグラフィ工程の目合わせ用の別
のマークを形成する等の必要があった。
ピタキシャル成長層２３の底面と表面間にパターンシフ
トが存在するため、リソグラフィ工程の目合わせ用の別
のマークを形成する等の必要があった。
また、ベース電極２９とエミッタ電極３０間の絶縁距離
を確保するため、ベース領域２５はエミッタ領 。
を確保するため、ベース領域２５はエミッタ領 。
域２６よりかなり大きくしなければならない。しかしト
ランジスタ作用にあずかる動作領域はエミッタ領域２６
の直下の領域のみで、それ以外の領域はベース電極引出
し用のものであり、その大きさはできるたり小さいこと
が望ましい。
ランジスタ作用にあずかる動作領域はエミッタ領域２６
の直下の領域のみで、それ以外の領域はベース電極引出
し用のものであり、その大きさはできるたり小さいこと
が望ましい。
従来例によるバイポーラトランジスタにおいては、
（１）素子分離領域をトランジスタの周囲に形成するた
め、高集積化が阻害される。
め、高集積化が阻害される。
（２）−５−大領域を機能的に必要とする大きさより大
きくしなければならず、高集積化の制約となり、さらに
動作速度を制限する。
きくしなければならず、高集積化の制約となり、さらに
動作速度を制限する。
（３） エピタキシャル成長層の底面と表面間のパタ
ーンシフトが存在するため、パターンの微細加工を■害
していた。
ーンシフトが存在するため、パターンの微細加工を■害
していた。
等の欠点を有し、高速、高集積バイポーラトランジスタ
の形成を困難にしていた。
の形成を困難にしていた。
上記の問題点の解決は、半導体基板（１）内に埋込層（
１１）を形成した後、該半導体基板（１）上に絶縁層（
２）を被着し、該埋込層 （１１）上の該絶縁層（２）
にコレクタコンタクト領域形成用開口部（３Ａ）とトラ
ンジスタ動作領域形成用開口部（３Ｂ）を形成する工程
と、該開口部（３Ａ）、（３Ｂ）内に選択エピタキシャ
ル成長により第１の半導体層（５Ａ）、（５Ｂ）を堆積
する工程と、基板全面にエピタキシャル成長して該第１
の半導体層（５Ａ）、（５Ｂ）上にそれぞれ第２の半導
体層 （６Ａ）、（６Ｂ）を、その他の領域には多結晶
半導体層（６Ｃ）を堆積する工程とを含み、不純物をド
ープして、該第１の半導体層（５Ａ）と第２の半導体層
（６Ａ）をコレクタコンタクト領域とし、多結晶半導体
層（６Ｃ）をベースコンタクト領域とし、第２の半導体
層（６Ｂ）にベース、およびエミッタ領域を形成する本
発明偵よるバイポーラトランジスタの製造方法により達
成できる。
１１）を形成した後、該半導体基板（１）上に絶縁層（
２）を被着し、該埋込層 （１１）上の該絶縁層（２）
にコレクタコンタクト領域形成用開口部（３Ａ）とトラ
ンジスタ動作領域形成用開口部（３Ｂ）を形成する工程
と、該開口部（３Ａ）、（３Ｂ）内に選択エピタキシャ
ル成長により第１の半導体層（５Ａ）、（５Ｂ）を堆積
する工程と、基板全面にエピタキシャル成長して該第１
の半導体層（５Ａ）、（５Ｂ）上にそれぞれ第２の半導
体層 （６Ａ）、（６Ｂ）を、その他の領域には多結晶
半導体層（６Ｃ）を堆積する工程とを含み、不純物をド
ープして、該第１の半導体層（５Ａ）と第２の半導体層
（６Ａ）をコレクタコンタクト領域とし、多結晶半導体
層（６Ｃ）をベースコンタクト領域とし、第２の半導体
層（６Ｂ）にベース、およびエミッタ領域を形成する本
発明偵よるバイポーラトランジスタの製造方法により達
成できる。
本発明は、
（１）基板上に被着された絶縁層内にコレクタコンタク
ト領域とコレクタ領域を形成するため、素子分離領域を
別途形成する必要がなく、高集積化に適したプロセスで
ある。
ト領域とコレクタ領域を形成するため、素子分離領域を
別途形成する必要がなく、高集積化に適したプロセスで
ある。
（２） ベースコンタクトをベース領域の側壁より引
出すことができ、ベース領域を必要最低限度に小さく形
成することができ、従って寄生容量を低減し、高速化が
可能となる。
出すことができ、ベース領域を必要最低限度に小さく形
成することができ、従って寄生容量を低減し、高速化が
可能となる。
（３）通常の全面エピタキシャル工程を使用しないため
、パターンシフトがなく、微細化加工に適したプロセス
である。
、パターンシフトがなく、微細化加工に適したプロセス
である。
第１図（１）乃至（５）は製造工程順に示した本発明に
よるバイポーラトランジスタの断面図である。
よるバイポーラトランジスタの断面図である。
第１図（１）において、１は半導体基板で面指数（１０
０）のｐ型の珪素（Ｓｉ）基板、１１は層抵抗２０Ω／
口、厚さ１．５〜３．０μｍのｎ＋型埋込層で砒素イオ
ン（Ａｓ”）をエネルギ６０ＫｅＶ 、ドーズ量１０１
６ｃｍ−２で注入して形成し、１２はチャネルカプト用
のｐ゛型領領域ある。
０）のｐ型の珪素（Ｓｉ）基板、１１は層抵抗２０Ω／
口、厚さ１．５〜３．０μｍのｎ＋型埋込層で砒素イオ
ン（Ａｓ”）をエネルギ６０ＫｅＶ 、ドーズ量１０１
６ｃｍ−２で注入して形成し、１２はチャネルカプト用
のｐ゛型領領域ある。
つぎに絶縁層として基板全面に化学気相成長（ＣＶ Ｄ
）による厚さ２μｍの二酸化珪素（ＳｉＯ３）層２と厚
さ］００ｎｍの窒化珪素（Ｓｉ３ＮＪ層２′ （図示せ
ず）を被着する。
）による厚さ２μｍの二酸化珪素（ＳｉＯ３）層２と厚
さ］００ｎｍの窒化珪素（Ｓｉ３ＮＪ層２′ （図示せ
ず）を被着する。
つぎに通常のりソゲラフイエ程によりパターニングして
７、コレクタコンタクト領域形成用開口部３Ａとトラン
ジスタ動作領域形成用開口部３Ｂを形成する。
７、コレクタコンタクト領域形成用開口部３Ａとトラン
ジスタ動作領域形成用開口部３Ｂを形成する。
つぎに、開口部３Ａ 、３Ｂの側面、底面を覆って基板
全面にＣＶＤによる厚さ１１００ｎの５ｉＪｎ層４を被
着し、リアクティブイオンエツチング（ＲｆＥ）法によ
る垂直方向に優勢な異方性エツチングにより開口部３Ａ
、３Ｂ底面のＳｉ：＋ｔＬ層４を除去し、押込層１１
を露出する。
全面にＣＶＤによる厚さ１１００ｎの５ｉＪｎ層４を被
着し、リアクティブイオンエツチング（ＲｆＥ）法によ
る垂直方向に優勢な異方性エツチングにより開口部３Ａ
、３Ｂ底面のＳｉ：＋ｔＬ層４を除去し、押込層１１
を露出する。
ＣＶＤ ５ｉＪｎ は、モノシラン（Ｓ ｉ Ｈｔ）
とアンモニア（ＮＨ３）の混合ガスを３ Ｔｏｒｒに減
圧して８００〜９００℃で熱分解して被着する。
とアンモニア（ＮＨ３）の混合ガスを３ Ｔｏｒｒに減
圧して８００〜９００℃で熱分解して被着する。
５ＬＮａのＲＩＥの条件は、エツチングガスとしてトリ
フロロメタン（ＣＨＦ３）を０．０５Ｔｏｒｒに減圧し
て周波数１３．５６ Ｍｌｌｚの電力１００−を印加し
てエツチングする。
フロロメタン（ＣＨＦ３）を０．０５Ｔｏｒｒに減圧し
て周波数１３．５６ Ｍｌｌｚの電力１００−を印加し
てエツチングする。
第１図（２）において、Ｓｉの選択エピタキシャル成長
により開口部３Ａ 、３Ｂ内にのみ第１の半導体層５Ａ
、５Ｂを堆積する。
により開口部３Ａ 、３Ｂ内にのみ第１の半導体層５Ａ
、５Ｂを堆積する。
Ｓｉの選択エピタキシャル成長は、反応ガスとして二塩
化シラン（Ｓ ｉ Ｉｆ□Ｃ１□）を用い、これを８０
Ｔｏｒｒに減圧して１１００℃で水素還元法により行う
。
化シラン（Ｓ ｉ Ｉｆ□Ｃ１□）を用い、これを８０
Ｔｏｒｒに減圧して１１００℃で水素還元法により行う
。
第１図（３）において、第１の半導体層５Ａ 、５Ｂの
、基板表面よりの突出部を除去して基板を平坦化する。
、基板表面よりの突出部を除去して基板を平坦化する。
この平坦化工程は苛性カリ（ＫＯＩ＋）を用いて、化学
的、機械的にポリッシングして行う。この際Ｓ ｉ 、
Ｎ４層４はポリッシングのストッパの役目をする。
的、機械的にポリッシングして行う。この際Ｓ ｉ 、
Ｎ４層４はポリッシングのストッパの役目をする。
つぎに、第１の半導体層５Ａにドープしてｎ＋型のコレ
クタコンタクト領域とする。
クタコンタクト領域とする。
つぎにエピタキシャル−ポリＳｉ成長により、単結晶Ｓ
ｉ層」−には単結晶Ｓｉを、絶縁層上にはポリＳｉを成
長させる。この場合は、単結晶である第１の半導体層５
＾、５Ｂ上には単結晶の第２の半導体層６Ａ、６Ｂが成
長し、Ｓｉ３Ｎ４層４上にはポリＳｉ層６Ｃが成長する
。
ｉ層」−には単結晶Ｓｉを、絶縁層上にはポリＳｉを成
長させる。この場合は、単結晶である第１の半導体層５
＾、５Ｂ上には単結晶の第２の半導体層６Ａ、６Ｂが成
長し、Ｓｉ３Ｎ４層４上にはポリＳｉ層６Ｃが成長する
。
エピタキシャル−ポリＳｉ成長は、反応ガスとしてモノ
シラン（Ｓ ｉ Ｉ＋ ４ ）を用い、これを７６０Ｔ
ｏｒｒ、１０５０℃で熱分解して行う。
シラン（Ｓ ｉ Ｉ＋ ４ ）を用い、これを７６０Ｔ
ｏｒｒ、１０５０℃で熱分解して行う。
ポリＳｉ層６Ｃは硼素イオン（Ｂ゛）を注入して、ベー
スコンタクト領域とする。
スコンタクト領域とする。
Ｂ“の注入条件はエネルギ６０ ＫｅＶ、ドーズ量１０
１６ｃｍ−２である。
１６ｃｍ−２である。
つぎに、ＣＶＤ法によりバッドＳｉ０２層７′と耐酸化
膜としてＳｉ ３層４層７を基板全面に被着し、パター
ニングしてフィールド酸化膜形成部を開口する。
膜としてＳｉ ３層４層７を基板全面に被着し、パター
ニングしてフィールド酸化膜形成部を開口する。
第１図（４）において、パターニングされた５ｉＪｎ層
７をマスクにしてポリＳｉ層６Ｃを熱酸化し、フィール
ド酸化膜として厚さ６００ｎｍのＳｉＯ□層８を形成す
る。
７をマスクにしてポリＳｉ層６Ｃを熱酸化し、フィール
ド酸化膜として厚さ６００ｎｍのＳｉＯ□層８を形成す
る。
酸化条件は９００°Ｃのウニ・２ト酸素（０□）中で熱
酸化を行う。
酸化を行う。
つぎに、Ｓｉ３層４層７を熱燐酸（ｌＩ３Ｐｆｌａ）で
、Ｓｉ０２層７′を弗酸（ＩＩＰ）でエツチングして除
去する。
、Ｓｉ０２層７′を弗酸（ＩＩＰ）でエツチングして除
去する。
つぎに、第２の半導体層６Ａに２度目のドープを行い、
ｎ゛型のコレクタコンタク１−Ｆｉｌ域とする。
ｎ゛型のコレクタコンタク１−Ｆｉｌ域とする。
第１図（５）において、第２の半導体層６Ｂ内にベース
とエミッタ領域を形成する。
とエミッタ領域を形成する。
例えば、Ｂ゛をエネルギ４０ＫｅＶ 、ドーズｉｔｌｏ
１４ｃｍ−２で注入して、ベース領域６ＢＩｌを形成し
、八Ｓ゛をエネルギ１００ＫｅＶ、ドーズ、１３１０℃
６ｃｍ−”で注入し、１０００℃でエミソクｌライブを
行いエミッタ領域６８Ｅを形成する。
１４ｃｍ−２で注入して、ベース領域６ＢＩｌを形成し
、八Ｓ゛をエネルギ１００ＫｅＶ、ドーズ、１３１０℃
６ｃｍ−”で注入し、１０００℃でエミソクｌライブを
行いエミッタ領域６８Ｅを形成する。
以上でトランジスタの主要部の形成を終わり、この後は
通常の工程によりＣＶＤによる厚さ３００ｎｍのμｍの
ＳｉＯ□層９を被着し、パターニングにより開口して、
エミッタ電極、１０Ｂ、ベース電極１０Ｂ、コレクタ電
極１０ｃを形成する。
通常の工程によりＣＶＤによる厚さ３００ｎｍのμｍの
ＳｉＯ□層９を被着し、パターニングにより開口して、
エミッタ電極、１０Ｂ、ベース電極１０Ｂ、コレクタ電
極１０ｃを形成する。
ＣＶ Ｄ −３ｉｎ、はＳ ｉ １１４と一酸化窒素（
ＮＯ）の混合ガスを２ Ｔｏｒｒに減圧して８００°Ｃ
で熱分解して被着する。
ＮＯ）の混合ガスを２ Ｔｏｒｒに減圧して８００°Ｃ
で熱分解して被着する。
以上詳細に説明したように本発明によれば、ベース領域
を機能的に必要十分な大きさまで縮小でき、集積度と動
作速度を向上できるプレーナ型バイポーラトランジスタ
の形成方法が得られる。
を機能的に必要十分な大きさまで縮小でき、集積度と動
作速度を向上できるプレーナ型バイポーラトランジスタ
の形成方法が得られる。
第１図（１）乃至（５）は製造工程順に示した本発明に
よるバイポーラトランジスタの断面図、第２図は従来例
によるバイポーラトランジスタの断面図である。 図において、 １は半導体基板でｐ型のＳｉ基板、 １１はｎ゛型理込層、 １２はチャネルカット用のｐ゛型領領域２は絶縁層で５
ｉｎ７層、 輔はコレクタコンタクト領域形成用開口部、３Ｂはトラ
ンジスタ動作領域形成用開口部、４は エツチングスト
ソバで５ｉＪａ層、５Ａ、５Ｂは第１の半導体層、 ６Ａ、６Ｂは第２の半導体層、 ６８Ｂはベース領域、 ６８Ｐ、はエミッタ領域、 ６Ｃはポリ５ｉＪｌｉ、 ７は耐酸化膜で５ｉＪｎ層、 ７′はパッド５ｉ０２層、 ８はフィールド酸化膜でＳｉＯ□層、 ９ば５ｉｎ７層、 １０Ｅはエミッタ電極、 ］０［１ばベース電極、 １０ｃばコレクタ電極
よるバイポーラトランジスタの断面図、第２図は従来例
によるバイポーラトランジスタの断面図である。 図において、 １は半導体基板でｐ型のＳｉ基板、 １１はｎ゛型理込層、 １２はチャネルカット用のｐ゛型領領域２は絶縁層で５
ｉｎ７層、 輔はコレクタコンタクト領域形成用開口部、３Ｂはトラ
ンジスタ動作領域形成用開口部、４は エツチングスト
ソバで５ｉＪａ層、５Ａ、５Ｂは第１の半導体層、 ６Ａ、６Ｂは第２の半導体層、 ６８Ｂはベース領域、 ６８Ｐ、はエミッタ領域、 ６Ｃはポリ５ｉＪｌｉ、 ７は耐酸化膜で５ｉＪｎ層、 ７′はパッド５ｉ０２層、 ８はフィールド酸化膜でＳｉＯ□層、 ９ば５ｉｎ７層、 １０Ｅはエミッタ電極、 ］０［１ばベース電極、 １０ｃばコレクタ電極
Claims (1)
- 【特許請求の範囲】 半導体基板（１）内に埋込層（１１）を形成した後、
該半導体基板（１）上に絶縁層（２）を被着し、該埋込
層（１１）上の該絶縁層（２）にコレクタコンタクト領
域形成用開口部（３Ａ）とトランジスタ動作領域形成用
開口部（３Ｂ）を形成する工程と、 該開口部（３Ａ）、（３Ｂ）内に選択エピタキシャル成
長により第１の半導体層（５Ａ）、（５Ｂ）を堆積する
工程と、 基板全面にエピタキシャル成長して該第１の半導体層（
５Ａ）、（５Ｂ）上にそれぞれ第２の半導体層（６Ａ）
、（６Ｂ）を、その他の領域には多結晶半導体層（６Ｃ
）を堆積する工程とを含み、 該第１の半導体層（５Ａ）と第２の半導体層（６Ａ）に
不純物をドープして、コレクタコンタクト領域と多結晶
半導体層（６Ｃ）に不純物をドープして、ベースコンタ
クト領域とし、 第２の半導体層（６Ｂ）に不純物をドープして、ベース
、およびエミッタ領域を形成する ことを特徴とするバイポーラトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187785A JPS61240680A (ja) | 1985-04-17 | 1985-04-17 | バイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187785A JPS61240680A (ja) | 1985-04-17 | 1985-04-17 | バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240680A true JPS61240680A (ja) | 1986-10-25 |
Family
ID=13758682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8187785A Pending JPS61240680A (ja) | 1985-04-17 | 1985-04-17 | バイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240680A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170963A (ja) * | 1986-12-23 | 1988-07-14 | Yokogawa Hewlett Packard Ltd | バイポーラトランジスタの構造 |
| US9196800B2 (en) | 1996-06-26 | 2015-11-24 | Osram Gmbh | Light-radiating semiconductor component with a luminescence conversion element |
-
1985
- 1985-04-17 JP JP8187785A patent/JPS61240680A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170963A (ja) * | 1986-12-23 | 1988-07-14 | Yokogawa Hewlett Packard Ltd | バイポーラトランジスタの構造 |
| US9196800B2 (en) | 1996-06-26 | 2015-11-24 | Osram Gmbh | Light-radiating semiconductor component with a luminescence conversion element |
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