JP2677258B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置とその製造方
法に関し、特にバイポーラ・トランジスタの構造とその
製造方法に関する。
法に関し、特にバイポーラ・トランジスタの構造とその
製造方法に関する。
【０００２】
【従来の技術】超高速のギガＨｚ帯域の通信技術などに
適用される半導体集積回路としては、高速動作が可能な
バイポーラ・トランジスタが広く使用されている。一般
にバイポーラ・トランジスタの高速化には、キャリア電
荷が通過するベース層の薄膜化が不可欠であり、また、
エミッタ、ベース、コレクタの各層抵抗の低減だけでな
く、それらの電極に付随する寄生抵抗や寄生容量の低減
が必要となる。このために、精度の高い微細加工技術が
必要となるが、微細加工技術に律速されずにデバイス特
性を改善する手法として、エミッタ領域とベースコンタ
クト領域を自己整合的に形成する技術が知られている。
この自己整合型バイポーラ・トランジスタの構造及び製
造方法に関しては、例えばアイイーイーイー・トランザ
クションズ・オン・エレクトロン・デバイシズ（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ），第ＥＤ−２８，１９８１年，第９号，
第１０１０頁〜１０１３頁に記載された技術が基本にな
っており、現在までに数多くの改良した構造のものがあ
る。ここで、図７および図８に基づいてこの典型的な構
造とその製造方法を示す。
適用される半導体集積回路としては、高速動作が可能な
バイポーラ・トランジスタが広く使用されている。一般
にバイポーラ・トランジスタの高速化には、キャリア電
荷が通過するベース層の薄膜化が不可欠であり、また、
エミッタ、ベース、コレクタの各層抵抗の低減だけでな
く、それらの電極に付随する寄生抵抗や寄生容量の低減
が必要となる。このために、精度の高い微細加工技術が
必要となるが、微細加工技術に律速されずにデバイス特
性を改善する手法として、エミッタ領域とベースコンタ
クト領域を自己整合的に形成する技術が知られている。
この自己整合型バイポーラ・トランジスタの構造及び製
造方法に関しては、例えばアイイーイーイー・トランザ
クションズ・オン・エレクトロン・デバイシズ（ＩＥＥ
Ｅ Ｔｒａｎｓａｃｔｉｏｎｓ Ｅｌｅｃｔｒｏｎ Ｄ
ｅｖｉｃｅｓ），第ＥＤ−２８，１９８１年，第９号，
第１０１０頁〜１０１３頁に記載された技術が基本にな
っており、現在までに数多くの改良した構造のものがあ
る。ここで、図７および図８に基づいてこの典型的な構
造とその製造方法を示す。
【０００３】図７に示すように、Ｐ型シリコン基板１０
１に公知のフォトリソグラフィとヒ素のイオン注入の技
術を用いて、Ｎ+ 型埋め込み層１０２を形成する。その
後、窒素雰囲気中で１０００℃〜１２００℃程度の熱処
理を２時間〜４時間程度加え、ヒ素を電気的に活性化す
る。そして、同様にフォトリソグラフィとボロンのイオ
ン注入によりＰ+ 型埋め込み層１０３を形成する。その
後、窒素雰囲気中で９００℃〜１１００℃程度の熱処理
を３０分〜１時間程度加え、ボロンを電気的に活性化す
る。このＰ+ 型埋め込み層１０３はバイポーラ・トラン
ジスタを電気的に素子分離するために必要なものであ
り、バイポーラ・トランジスタの周囲を囲うように形成
される。
１に公知のフォトリソグラフィとヒ素のイオン注入の技
術を用いて、Ｎ+ 型埋め込み層１０２を形成する。その
後、窒素雰囲気中で１０００℃〜１２００℃程度の熱処
理を２時間〜４時間程度加え、ヒ素を電気的に活性化す
る。そして、同様にフォトリソグラフィとボロンのイオ
ン注入によりＰ+ 型埋め込み層１０３を形成する。その
後、窒素雰囲気中で９００℃〜１１００℃程度の熱処理
を３０分〜１時間程度加え、ボロンを電気的に活性化す
る。このＰ+ 型埋め込み層１０３はバイポーラ・トラン
ジスタを電気的に素子分離するために必要なものであ
り、バイポーラ・トランジスタの周囲を囲うように形成
される。
【０００４】次に、図７（ｂ）に示すように、シリコン
のエピタキシャル成長を行い２μｍ程度の膜厚のＮ型単
結晶シリコン層１０４を形成する。さらに、このＮ型単
結晶シリコン層１０４で前述のＰ+ 型埋め込み層１０３
の上部に位置する領域にＰ型チャネル・ストッパ層１０
５を形成する。次に、図７（ｃ）に示すように、公知の
技術である選択酸化（ＬＯＣＯＳ）法で素子分離酸化膜
１０６を形成する。ここで、この素子分離酸化膜１０６
の膜厚は６００ｎｍ程度であり、これを形成するために
は１０００℃で長時間の熱酸化が必要になる。そして、
この熱酸化によりＰ+ 型埋め込み層１０３およびＰ型チ
ャネル・ストッパ層１０５の領域は、そのボロン不純物
の熱拡散で拡がると共に、図７（ｃ）に示すようにＮ+
型埋め込み層１０２の領域も拡がり、島状となるＮ型単
結晶シリコン層１０４の実効的な膜厚は減少する。
のエピタキシャル成長を行い２μｍ程度の膜厚のＮ型単
結晶シリコン層１０４を形成する。さらに、このＮ型単
結晶シリコン層１０４で前述のＰ+ 型埋め込み層１０３
の上部に位置する領域にＰ型チャネル・ストッパ層１０
５を形成する。次に、図７（ｃ）に示すように、公知の
技術である選択酸化（ＬＯＣＯＳ）法で素子分離酸化膜
１０６を形成する。ここで、この素子分離酸化膜１０６
の膜厚は６００ｎｍ程度であり、これを形成するために
は１０００℃で長時間の熱酸化が必要になる。そして、
この熱酸化によりＰ+ 型埋め込み層１０３およびＰ型チ
ャネル・ストッパ層１０５の領域は、そのボロン不純物
の熱拡散で拡がると共に、図７（ｃ）に示すようにＮ+
型埋め込み層１０２の領域も拡がり、島状となるＮ型単
結晶シリコン層１０４の実効的な膜厚は減少する。
【０００５】次に、図７（ｄ）に示すようにリン等の不
純物の熱拡散により、コレクタ拡散層１０７を形成す
る。そして、図７（ｄ）において化学気相成長（ＣＶ
Ｄ）法によりシリコン酸化膜を堆積させ、公知の微細加
工技術を使用してマスク酸化膜１０８を形成する。ここ
で、Ｎ型単結晶シリコン層１０４の表面は露出するよう
に前述のマスク酸化膜１０８は形成される。
純物の熱拡散により、コレクタ拡散層１０７を形成す
る。そして、図７（ｄ）において化学気相成長（ＣＶ
Ｄ）法によりシリコン酸化膜を堆積させ、公知の微細加
工技術を使用してマスク酸化膜１０８を形成する。ここ
で、Ｎ型単結晶シリコン層１０４の表面は露出するよう
に前述のマスク酸化膜１０８は形成される。
【０００６】次に、ＣＶＤ法によりベース引き出し電極
となるポリシリコン膜を堆積する。ここで、ＮＰＮ型の
バイポーラ・トランジスタを形成するので、このポリシ
リコン膜にはＰ型の不純物を導入する必要がある。この
ためにはＣＶＤ成長時にボロンがこのポリシリコン膜中
に含まれるようにするか、あるいは、不純物を含まない
ポリシリコン膜を成長した後にイオン注入技術でボロン
などのＰ型不純物を導入する。そして、エミッタとベー
ス電極を電気的に絶縁するために、例えば窒化膜などの
絶縁膜を成長する。このようにした後、ポリシリコン膜
と絶縁膜とを公知の微細加工技術を用いてパターニング
し、図８（ａ）に示すように、ベース電極１０９および
層間絶縁膜１１０を形成する。
となるポリシリコン膜を堆積する。ここで、ＮＰＮ型の
バイポーラ・トランジスタを形成するので、このポリシ
リコン膜にはＰ型の不純物を導入する必要がある。この
ためにはＣＶＤ成長時にボロンがこのポリシリコン膜中
に含まれるようにするか、あるいは、不純物を含まない
ポリシリコン膜を成長した後にイオン注入技術でボロン
などのＰ型不純物を導入する。そして、エミッタとベー
ス電極を電気的に絶縁するために、例えば窒化膜などの
絶縁膜を成長する。このようにした後、ポリシリコン膜
と絶縁膜とを公知の微細加工技術を用いてパターニング
し、図８（ａ）に示すように、ベース電極１０９および
層間絶縁膜１１０を形成する。
【０００７】次に、図８（ｂ）に示すように、ベース電
極１０９内部にエミッタ電極を接続させるための孔、す
なわちエミッタコンタクト孔１１１を開口し熱処理を加
えてグラフトベース領域１１２を形成する。そして、イ
オン注入技術などの公知の技術を用いてボロンもしくは
ＢＦ2 を注入し熱処理を加えて、真性ベース領域１１３
を形成する。
極１０９内部にエミッタ電極を接続させるための孔、す
なわちエミッタコンタクト孔１１１を開口し熱処理を加
えてグラフトベース領域１１２を形成する。そして、イ
オン注入技術などの公知の技術を用いてボロンもしくは
ＢＦ2 を注入し熱処理を加えて、真性ベース領域１１３
を形成する。
【０００８】次に、エッチバック法とよばれる一般に広
く知られた方法を用いて、エミッタコンタクト孔１１１
の側壁に酸化膜等の絶縁膜のサイドウォール膜１１４形
成する。そして、ヒ素不純物を高濃度に含有するポリシ
リコン膜を成長させる。その後、微細加工技術をもちい
てエミッタ電極１１５をパターニングする。そして、窒
素雰囲気中でランプアニールを行いエミッタ領域１１６
をエミッタ電極１１５からのヒ素の不純物拡散で形成す
る。さらに、コレクタ拡散層１０７上のマスク酸化膜１
０８にコンタクト孔を開口し、前記コレクタ拡散層１０
７に電気接続するコレクタ電極１１７を形成する。この
後、配線が形成されるがこれらの工程の説明は省略す
る。
く知られた方法を用いて、エミッタコンタクト孔１１１
の側壁に酸化膜等の絶縁膜のサイドウォール膜１１４形
成する。そして、ヒ素不純物を高濃度に含有するポリシ
リコン膜を成長させる。その後、微細加工技術をもちい
てエミッタ電極１１５をパターニングする。そして、窒
素雰囲気中でランプアニールを行いエミッタ領域１１６
をエミッタ電極１１５からのヒ素の不純物拡散で形成す
る。さらに、コレクタ拡散層１０７上のマスク酸化膜１
０８にコンタクト孔を開口し、前記コレクタ拡散層１０
７に電気接続するコレクタ電極１１７を形成する。この
後、配線が形成されるがこれらの工程の説明は省略す
る。
【０００９】
【発明が解決しようとする課題】このような超高速のバ
イポーラ・トランジスタの製造においては、コレクタ抵
抗の低減が必須である。この低減のためには、エピタキ
シャル層すなわちＮ型単結晶シリコン層の薄膜化が効果
的である。しかし、このエピタキシャル層の成長後の熱
処理、特に素子分離酸化膜の形成のための熱酸化の工程
によって、Ｎ+ 型埋め込み層から不純物がせりあがりエ
ピタキシャル層の不純物濃度が上昇する。そして、コレ
クタ領域にはいわゆるフラットゾーンと呼ばれる低濃度
Ｎ型領域が必要となるが、エピタキシャル層を薄膜化す
るとこれが損なわれる。このために、バイポーラ・トラ
ンジスタの特性が劣化しその高速化が困難になる。
イポーラ・トランジスタの製造においては、コレクタ抵
抗の低減が必須である。この低減のためには、エピタキ
シャル層すなわちＮ型単結晶シリコン層の薄膜化が効果
的である。しかし、このエピタキシャル層の成長後の熱
処理、特に素子分離酸化膜の形成のための熱酸化の工程
によって、Ｎ+ 型埋め込み層から不純物がせりあがりエ
ピタキシャル層の不純物濃度が上昇する。そして、コレ
クタ領域にはいわゆるフラットゾーンと呼ばれる低濃度
Ｎ型領域が必要となるが、エピタキシャル層を薄膜化す
るとこれが損なわれる。このために、バイポーラ・トラ
ンジスタの特性が劣化しその高速化が困難になる。
【００１０】また、従来の製造方法では、Ｎ+ 型埋め込
み層とＰ+ 型埋め込み層の形成過程とで２回のフォトリ
ソグラフィ工程が必要であり、総じて熱処理工程も多く
なり、半導体デバイスの製造期間が長くなるという問題
がある。
み層とＰ+ 型埋め込み層の形成過程とで２回のフォトリ
ソグラフィ工程が必要であり、総じて熱処理工程も多く
なり、半導体デバイスの製造期間が長くなるという問題
がある。
【００１１】本発明の目的は、以上のような問題を解決
し、超高速化が容易なバイポーラ・トランジスタを提供
することにある。
し、超高速化が容易なバイポーラ・トランジスタを提供
することにある。
【００１２】
【課題を解決するための手段】このために本発明の半導
体装置では、一導電型のシリコン基板の表面に形成され
た同導電型で高濃度不純物を含有する第１の拡散層と、
前記第１の拡散層領域に形成され逆導電型であって前記
第１の拡散層の前記不純物より高濃度の不純物を含有す
る第２の拡散層とを有し、前記第２の拡散層の一部に凹
部が形成され前記凹部に埋設される逆導電型で低濃度不
純物を含有するエピタキシャル層が形成され、前記エピ
タキシャル層にエミッタ領域、ベース領域およびコレク
タ領域が形成される。
体装置では、一導電型のシリコン基板の表面に形成され
た同導電型で高濃度不純物を含有する第１の拡散層と、
前記第１の拡散層領域に形成され逆導電型であって前記
第１の拡散層の前記不純物より高濃度の不純物を含有す
る第２の拡散層とを有し、前記第２の拡散層の一部に凹
部が形成され前記凹部に埋設される逆導電型で低濃度不
純物を含有するエピタキシャル層が形成され、前記エピ
タキシャル層にエミッタ領域、ベース領域およびコレク
タ領域が形成される。
【００１３】ここで、前記シリコン基板の主面の結晶面
が｛１００｝であり、前記凹部の底面の結晶面が｛１０
０｝であり前記凹部の側面の結晶面が｛１１１｝あるい
は｛１１０｝である。
が｛１００｝であり、前記凹部の底面の結晶面が｛１０
０｝であり前記凹部の側面の結晶面が｛１１１｝あるい
は｛１１０｝である。
【００１４】このような半導体装置において、前記シリ
コン基板の表面に選択的に素子分離絶縁膜が形成され、
前記凹部の側面が前記素子分離絶縁膜の端部に接するよ
うに形成される。
コン基板の表面に選択的に素子分離絶縁膜が形成され、
前記凹部の側面が前記素子分離絶縁膜の端部に接するよ
うに形成される。
【００１５】あるいは、このような半導体装置におい
て、前記凹部に埋設されるようにして形成される前記エ
ピタキシャル層のうち、前記素子分離絶縁膜の端部に接
する領域でコレクタ電極が電気接続される。
て、前記凹部に埋設されるようにして形成される前記エ
ピタキシャル層のうち、前記素子分離絶縁膜の端部に接
する領域でコレクタ電極が電気接続される。
【００１６】以上のような半導体装置の製造方法は、前
記一導電型のシリコン基板の表面に同導電型の不純物を
イオン注入する工程と、前記シリコン基板の表面の選択
的領域に逆導電型の不純物をイオン注入して前記第２の
拡散層を形成する工程と、前記第２の拡散層の一部を残
して前記シリコン基板表面を選択的に熱酸化する工程
と、前記第２の拡散層の一部の表面をエッチングして前
記凹部を形成した後、前記凹部に選択的にシリコンのエ
ピタキシャル層を堆積させる工程とを含む。
記一導電型のシリコン基板の表面に同導電型の不純物を
イオン注入する工程と、前記シリコン基板の表面の選択
的領域に逆導電型の不純物をイオン注入して前記第２の
拡散層を形成する工程と、前記第２の拡散層の一部を残
して前記シリコン基板表面を選択的に熱酸化する工程
と、前記第２の拡散層の一部の表面をエッチングして前
記凹部を形成した後、前記凹部に選択的にシリコンのエ
ピタキシャル層を堆積させる工程とを含む。
【００１７】あるいは、この製造方法は、一導電型のシ
リコン基板の表面に同導電型の不純物をイオン注入する
工程と、前記同導電型の不純物をイオン注入したシリコ
ン基板の表面の選択的領域に逆導電型の不純物をイオン
注入して前記第２の拡散層を形成する工程と、前記第２
の拡散層の中央部を残して前記シリコン基板表面を選択
的に熱酸化し前記素子分離絶縁膜を形成する工程と、前
記素子分離絶縁膜をマスクにして前記第２の拡散層の中
央部の表面をエッチングして前記凹部を形成した後、前
記凹部に選択的にシリコンのエピタキシャル層を堆積さ
せる工程と、前記エピタキシャル層の周辺部に接続し逆
導電型で高濃度不純物を含有する多結晶シリコン膜を堆
積させる工程とを含む。
リコン基板の表面に同導電型の不純物をイオン注入する
工程と、前記同導電型の不純物をイオン注入したシリコ
ン基板の表面の選択的領域に逆導電型の不純物をイオン
注入して前記第２の拡散層を形成する工程と、前記第２
の拡散層の中央部を残して前記シリコン基板表面を選択
的に熱酸化し前記素子分離絶縁膜を形成する工程と、前
記素子分離絶縁膜をマスクにして前記第２の拡散層の中
央部の表面をエッチングして前記凹部を形成した後、前
記凹部に選択的にシリコンのエピタキシャル層を堆積さ
せる工程と、前記エピタキシャル層の周辺部に接続し逆
導電型で高濃度不純物を含有する多結晶シリコン膜を堆
積させる工程とを含む。
【００１８】
【実施例】次に、図面を参照して本発明の詳細な説明を
行う。図１および図２は本発明の第１の実施例を説明す
るための半導体装置の製造工程順の断面図である。な
お、本発明の半導体装置の構造はこの製造工程の断面図
の中で示される。図１（ａ）に示すように、結晶面方位
が（１００）のＰ型シリコン基板１全面にボロンのイオ
ン注入をする。ここで、イオン注入の注入エネルギーは
２５０〜３５０ｋｅＶに、ドーズ量は１〜３×１０13イ
オン／ｃｍ2 に設定される。このようにして、深さが
０．４〜１．０μｍのＰ+ 型拡散層２を形成する。ただ
し、この段階では熱処理は未だ加えない。
行う。図１および図２は本発明の第１の実施例を説明す
るための半導体装置の製造工程順の断面図である。な
お、本発明の半導体装置の構造はこの製造工程の断面図
の中で示される。図１（ａ）に示すように、結晶面方位
が（１００）のＰ型シリコン基板１全面にボロンのイオ
ン注入をする。ここで、イオン注入の注入エネルギーは
２５０〜３５０ｋｅＶに、ドーズ量は１〜３×１０13イ
オン／ｃｍ2 に設定される。このようにして、深さが
０．４〜１．０μｍのＰ+ 型拡散層２を形成する。ただ
し、この段階では熱処理は未だ加えない。
【００１９】次に、図１（ｂ）に示すように、レジスト
マスク３をイオン注入のマスクにしてリンをイオン注入
する。ここで、注入エネルギーは５５０〜６５０ｋｅＶ
に、ドーズ量は４〜６×１０14イオン／ｃｍ2 に設定さ
れる。このようにして、前述のＰ+ 型拡散層２とほぼ同
一の深さのＮ+ 型拡散層４を形成する。
マスク３をイオン注入のマスクにしてリンをイオン注入
する。ここで、注入エネルギーは５５０〜６５０ｋｅＶ
に、ドーズ量は４〜６×１０14イオン／ｃｍ2 に設定さ
れる。このようにして、前述のＰ+ 型拡散層２とほぼ同
一の深さのＮ+ 型拡散層４を形成する。
【００２０】次に、図１（ｃ）に示すように、選択酸化
であるＬＯＣＯＳ法で素子分離酸化膜５を３００〜４０
０ｎｍの厚さに形成する。この選択酸化時の熱処理で先
のＰ+ 型拡散層２とＮ+ 型拡散層４内の不純物が電気的
に活性化される。このようにした後、マスク酸化膜６を
エッチングのマスクにして、図１（ｄ）に示すような凹
部７を形成する。ここで、この凹部７はヒドラジンある
いは水酸化カリウムを含む化学薬液への浸漬で形成され
る。このような化学薬液では、前述の凹部の側壁すなわ
ち凹部側面８は（１１１）結晶面あるいはこの結晶面と
同価な結晶面（以下、｛１１１｝面という）で構成され
るようになる。なお、この凹部７の深さは０．２〜０．
８μｍ程度になるように設定され、前述の凹部側面８は
素子分離酸化膜５の下部で接するようになる。ここで、
凹部７の深さはＮ+ 型拡散層４の深さより浅くなるよう
に設定される。
であるＬＯＣＯＳ法で素子分離酸化膜５を３００〜４０
０ｎｍの厚さに形成する。この選択酸化時の熱処理で先
のＰ+ 型拡散層２とＮ+ 型拡散層４内の不純物が電気的
に活性化される。このようにした後、マスク酸化膜６を
エッチングのマスクにして、図１（ｄ）に示すような凹
部７を形成する。ここで、この凹部７はヒドラジンある
いは水酸化カリウムを含む化学薬液への浸漬で形成され
る。このような化学薬液では、前述の凹部の側壁すなわ
ち凹部側面８は（１１１）結晶面あるいはこの結晶面と
同価な結晶面（以下、｛１１１｝面という）で構成され
るようになる。なお、この凹部７の深さは０．２〜０．
８μｍ程度になるように設定され、前述の凹部側面８は
素子分離酸化膜５の下部で接するようになる。ここで、
凹部７の深さはＮ+ 型拡散層４の深さより浅くなるよう
に設定される。
【００２１】次に、図２（ａ）に示すように、前述の凹
部７内に低濃度のＮ型単結晶シリコン層９を選択エピタ
キシャル成長により形成する。このＮ型単結晶シリコン
層９の不純物濃度は１×１０15原子／ｃｍ3 である。こ
こで、この選択エピタキシャル成長はＣＶＤ法で行われ
る。このＣＶＤでの反応ガスはＳｉＨ2 Ｃｌ2 とＨＣｌ
の混合ガスであり、その成長温度は７００〜８００℃で
ある。このようなＣＶＤ法で成長温度を下げるために
は、水分あるいは酸素の混入量を低減させることが必須
になる。この実施例では、この混入量は分圧で１０-7Ｔ
ｏｒｒ以下になるように制御される。この場合に、Ｎ+
型拡散層４に設けた凹部側面８の結晶面は｛１１１｝で
あるためこの側壁からの結晶成長はほとんど無く、Ｎ型
単結晶シリコン層９は結晶方位（１００）の凹部底部か
らの結晶成長に支配される。そして、平坦性および結晶
性に優れる単結晶シリコン層が形成されるようになる。
部７内に低濃度のＮ型単結晶シリコン層９を選択エピタ
キシャル成長により形成する。このＮ型単結晶シリコン
層９の不純物濃度は１×１０15原子／ｃｍ3 である。こ
こで、この選択エピタキシャル成長はＣＶＤ法で行われ
る。このＣＶＤでの反応ガスはＳｉＨ2 Ｃｌ2 とＨＣｌ
の混合ガスであり、その成長温度は７００〜８００℃で
ある。このようなＣＶＤ法で成長温度を下げるために
は、水分あるいは酸素の混入量を低減させることが必須
になる。この実施例では、この混入量は分圧で１０-7Ｔ
ｏｒｒ以下になるように制御される。この場合に、Ｎ+
型拡散層４に設けた凹部側面８の結晶面は｛１１１｝で
あるためこの側壁からの結晶成長はほとんど無く、Ｎ型
単結晶シリコン層９は結晶方位（１００）の凹部底部か
らの結晶成長に支配される。そして、平坦性および結晶
性に優れる単結晶シリコン層が形成されるようになる。
【００２２】次に、ＣＶＤ法によりベース引き出し電極
となる膜厚が１５０ｎｍ〜３００ｎｍのポリシリコン膜
を堆積する。ここで、このポリシリコン膜には濃度が１
０18原子／ｃｍ3 程度のＰ型の不純物を導入する。そし
て、エミッタとベース電極を電気的に絶縁するために、
例えば膜厚が１００ｎｍ〜２００ｎｍの絶縁膜を成長す
る。このようにした後、ポリシリコン膜と絶縁膜とを公
知の微細加工技術を用いてパターニングし、図２（ｂ）
に示すように、ベース電極１０および層間絶縁膜１１を
形成する。ここで、ベース電極１０内部にエミッタ電極
を接続させるエミッタコンタクト孔１２を開口する。さ
らに熱処理を加えてグラフトベース領域１３を形成す
る。そして、イオン注入技術などの公知の技術を用いて
ボロンもしくはＢＦ2 を注入し熱処理を加えて、真性ベ
ース領域１４を形成する。
となる膜厚が１５０ｎｍ〜３００ｎｍのポリシリコン膜
を堆積する。ここで、このポリシリコン膜には濃度が１
０18原子／ｃｍ3 程度のＰ型の不純物を導入する。そし
て、エミッタとベース電極を電気的に絶縁するために、
例えば膜厚が１００ｎｍ〜２００ｎｍの絶縁膜を成長す
る。このようにした後、ポリシリコン膜と絶縁膜とを公
知の微細加工技術を用いてパターニングし、図２（ｂ）
に示すように、ベース電極１０および層間絶縁膜１１を
形成する。ここで、ベース電極１０内部にエミッタ電極
を接続させるエミッタコンタクト孔１２を開口する。さ
らに熱処理を加えてグラフトベース領域１３を形成す
る。そして、イオン注入技術などの公知の技術を用いて
ボロンもしくはＢＦ2 を注入し熱処理を加えて、真性ベ
ース領域１４を形成する。
【００２３】次に、図２（ｃ）に示すように、エッチバ
ック法とよばれる一般に広く知られた方法を用いて、エ
ミッタコンタクト孔１２の側壁に酸化膜等の絶縁膜のサ
イドウオール膜１５形成する。そして、ヒ素不純物を高
濃度に含有する膜厚が１００ｎｍ〜２００ｎｍのポリシ
リコン膜を成長させる。ここで、このヒ素不純物濃度は
１０19原子／ｃｍ3 程度に設定される。そして、微細加
工技術を用いてこのポリシリコン膜をパターニングしエ
ミッタ電極１６を形成する。さらに、窒素雰囲気中でラ
ンプアニールを行いエミッタ電極１６からヒ素不純物を
拡散させてエミッタ領域１７を形成する。
ック法とよばれる一般に広く知られた方法を用いて、エ
ミッタコンタクト孔１２の側壁に酸化膜等の絶縁膜のサ
イドウオール膜１５形成する。そして、ヒ素不純物を高
濃度に含有する膜厚が１００ｎｍ〜２００ｎｍのポリシ
リコン膜を成長させる。ここで、このヒ素不純物濃度は
１０19原子／ｃｍ3 程度に設定される。そして、微細加
工技術を用いてこのポリシリコン膜をパターニングしエ
ミッタ電極１６を形成する。さらに、窒素雰囲気中でラ
ンプアニールを行いエミッタ電極１６からヒ素不純物を
拡散させてエミッタ領域１７を形成する。
【００２４】次に、図２（ｄ）に示すように、先述のベ
ース電極１０をさらに加工しその寸法を小さくした後、
Ｎ+ 型拡散層４上のマスク酸化膜６にコンタクト孔を開
口し、前記Ｎ+ 型拡散層４に電気接続するコレクタ電極
１８を形成する。このようにして、Ｎ+ 型拡散層４の一
部に埋設して形成したＮ型単結晶シリコン層９にグラフ
トベース領域１３、真性ベース領域１４さらにこの真性
ベース領域１４内にエミッタ領域１７が形成され、前述
のグラフトベース領域１３に接続するベース電極１０お
よび前述のエミッタ領域１７に接続するエミッタ電極１
６が形成される。そして、Ｎ+ 型拡散層４が従来の技術
で説明したＮ+ 型埋め込み層とＮ型拡散層の役割を有す
るようになる。
ース電極１０をさらに加工しその寸法を小さくした後、
Ｎ+ 型拡散層４上のマスク酸化膜６にコンタクト孔を開
口し、前記Ｎ+ 型拡散層４に電気接続するコレクタ電極
１８を形成する。このようにして、Ｎ+ 型拡散層４の一
部に埋設して形成したＮ型単結晶シリコン層９にグラフ
トベース領域１３、真性ベース領域１４さらにこの真性
ベース領域１４内にエミッタ領域１７が形成され、前述
のグラフトベース領域１３に接続するベース電極１０お
よび前述のエミッタ領域１７に接続するエミッタ電極１
６が形成される。そして、Ｎ+ 型拡散層４が従来の技術
で説明したＮ+ 型埋め込み層とＮ型拡散層の役割を有す
るようになる。
【００２５】このように本実施例では、Ｎ型単結晶シリ
コン層９が素子分離酸化膜５の形成等の長時間の熱処理
工程後に形成される。このために、コレクタ領域のフラ
ットゾーンが確保される。この効果について図３に基づ
いて説明する。
コン層９が素子分離酸化膜５の形成等の長時間の熱処理
工程後に形成される。このために、コレクタ領域のフラ
ットゾーンが確保される。この効果について図３に基づ
いて説明する。
【００２６】図３は、バイポーラ・トランジスタ形成後
のコレクタ領域の不純物濃度分布を、本発明の場合と従
来の技術の場合と比較して示す。ここで、Ｎ型単結晶シ
リコン層として形成したエピタキシャル層の膜厚は０．
５μｍになるように設定されている。また、図３に示し
たＮ+ 型高濃度層は、従来の技術の場合にはＮ+ 型埋め
込み層に、本発明の場合にはＮ+ 型拡散層に相当する。
のコレクタ領域の不純物濃度分布を、本発明の場合と従
来の技術の場合と比較して示す。ここで、Ｎ型単結晶シ
リコン層として形成したエピタキシャル層の膜厚は０．
５μｍになるように設定されている。また、図３に示し
たＮ+ 型高濃度層は、従来の技術の場合にはＮ+ 型埋め
込み層に、本発明の場合にはＮ+ 型拡散層に相当する。
【００２７】図３から判るように、本発明の場合にはエ
ピタキシャル層の不純物濃度はほぼ１０15原子／ｃｍ3
と一定である。すなわち、前述したフラットゾーンが形
成される。これに対し、従来の技術の場合にはエピタキ
シャル層に高い濃度で急勾配分布の不純物が導入されて
いる。このように本発明では、膜厚が０．５μｍの極薄
のエピタキシャル層であるＮ型単結晶シリコン層の不純
物濃度は容易に制御される。そして、超高速のバイポー
ラ・トランジスタの形成が容易になる。
ピタキシャル層の不純物濃度はほぼ１０15原子／ｃｍ3
と一定である。すなわち、前述したフラットゾーンが形
成される。これに対し、従来の技術の場合にはエピタキ
シャル層に高い濃度で急勾配分布の不純物が導入されて
いる。このように本発明では、膜厚が０．５μｍの極薄
のエピタキシャル層であるＮ型単結晶シリコン層の不純
物濃度は容易に制御される。そして、超高速のバイポー
ラ・トランジスタの形成が容易になる。
【００２８】また、本発明ではＰ+ 型拡散層は、先述し
たように、Ｐ型シリコン基板全面へ不純物を導入して形
成される。このため、このＰ+ 型拡散層の形成ではフォ
トリソグラフィ工程が不要になり、半導体デバイスの製
造工程数は削減される。
たように、Ｐ型シリコン基板全面へ不純物を導入して形
成される。このため、このＰ+ 型拡散層の形成ではフォ
トリソグラフィ工程が不要になり、半導体デバイスの製
造工程数は削減される。
【００２９】以上の実施例の説明では凹部側面８は結晶
面｛１１１｝を有する場合についてなされている。この
凹部側面８は｛１１０｝の結晶面になっていても同様な
効果は生じる。なお、このような｛１１０｝の結晶面
は、ドライエッチングで形成される。
面｛１１１｝を有する場合についてなされている。この
凹部側面８は｛１１０｝の結晶面になっていても同様な
効果は生じる。なお、このような｛１１０｝の結晶面
は、ドライエッチングで形成される。
【００３０】次に、図４、図５および図６に基づいて本
発明の第２の実施例を説明する。図４は本発明のバイポ
ーラ・トランジスタの平面図であり、図５および図６は
その製造の工程順の断面図である。ここで、図４に記す
Ａ−Ｂで切断したところが図５および６の断面図となっ
ている。
発明の第２の実施例を説明する。図４は本発明のバイポ
ーラ・トランジスタの平面図であり、図５および図６は
その製造の工程順の断面図である。ここで、図４に記す
Ａ−Ｂで切断したところが図５および６の断面図となっ
ている。
【００３１】図４に示すように、素子分離酸化膜２１の
端すなわち素子分離端部２１’で囲われる領域内のＮ+
型拡散層に、先述したようにエッチングで凹部が形成さ
れる。そして、この凹部にＮ型単結晶シリコン層がエピ
タキシャル成長法で埋設される。このＮ型単結晶シリコ
ン層の周辺部すなわち素子分離端部２１’に沿ってコレ
クタコンタクト領域２２が形成され、このコレクタコン
タクト領域２２で前述のＮ型単結晶シリコン層に電気接
続するコレクタ電極２３が形成される。
端すなわち素子分離端部２１’で囲われる領域内のＮ+
型拡散層に、先述したようにエッチングで凹部が形成さ
れる。そして、この凹部にＮ型単結晶シリコン層がエピ
タキシャル成長法で埋設される。このＮ型単結晶シリコ
ン層の周辺部すなわち素子分離端部２１’に沿ってコレ
クタコンタクト領域２２が形成され、このコレクタコン
タクト領域２２で前述のＮ型単結晶シリコン層に電気接
続するコレクタ電極２３が形成される。
【００３２】このコレクタ電極２３と層間絶縁膜を介し
て絶縁され、ベースコンタクト領域２４で前述したグラ
フトベース領域に電気接続されるベース電極２５が形成
される。そして、このベース電極２５と層間絶縁膜を介
して絶縁され、エミッタ領域２６に電気接続されるエミ
ッタ電極２７が形成される。このように、この実施例で
のバイポーラ・トランジスタのコレクタ電極、ベース電
極およびエミッタ電極の引き出し部はそれぞれ素子分離
酸化膜２１、コレクタ電極２３、ベース電極２５のパタ
ーンに対しセルフアラインに形成される。
て絶縁され、ベースコンタクト領域２４で前述したグラ
フトベース領域に電気接続されるベース電極２５が形成
される。そして、このベース電極２５と層間絶縁膜を介
して絶縁され、エミッタ領域２６に電気接続されるエミ
ッタ電極２７が形成される。このように、この実施例で
のバイポーラ・トランジスタのコレクタ電極、ベース電
極およびエミッタ電極の引き出し部はそれぞれ素子分離
酸化膜２１、コレクタ電極２３、ベース電極２５のパタ
ーンに対しセルフアラインに形成される。
【００３３】次に、このようなバイポーラ・トランジス
タの製造方法について説明する。図５（ａ）に示すよう
に、結晶面方位が（１００）のＰ型シリコン基板３１全
面にボロンのイオン注入をし、深さが０．４〜１．０μ
ｍのＰ+ 型拡散層３２を形成する。ここで、このボロン
のイオン注入の条件は第１の実施例と同一である。この
ようにした後、リンをイオン注入し前述のＰ+ 型拡散層
３２と同一の深さのＮ+ 型拡散層３３を形成する。ここ
で、リンのイオン注入の条件は第１の実施例と同一であ
る。
タの製造方法について説明する。図５（ａ）に示すよう
に、結晶面方位が（１００）のＰ型シリコン基板３１全
面にボロンのイオン注入をし、深さが０．４〜１．０μ
ｍのＰ+ 型拡散層３２を形成する。ここで、このボロン
のイオン注入の条件は第１の実施例と同一である。この
ようにした後、リンをイオン注入し前述のＰ+ 型拡散層
３２と同一の深さのＮ+ 型拡散層３３を形成する。ここ
で、リンのイオン注入の条件は第１の実施例と同一であ
る。
【００３４】次に、選択酸化であるＬＯＣＯＳ法で素子
分離酸化膜３４を３００〜４００ｎｍの厚さに形成す
る。この選択酸化時の熱処理で先のＰ+ 型拡散層３２と
Ｎ+ 型拡散層３３内の不純物が電気的に活性化される。
分離酸化膜３４を３００〜４００ｎｍの厚さに形成す
る。この選択酸化時の熱処理で先のＰ+ 型拡散層３２と
Ｎ+ 型拡散層３３内の不純物が電気的に活性化される。
【００３５】このようにした後、この素子分離酸化膜３
４をエッチングのマスクにして、図５（ｂ）に示すよう
な凹部３５を形成する。ここで、この凹部３５は異方性
のドライエッチングで形成する。この場合の凹部３５の
側壁すなわち凹部側面３６の結晶面は特に制御されな
い。なお、この凹部３５の深さはＮ+ 型拡散層３３の深
さより浅く０．２〜０．８μｍ程度になるように設定さ
れる。
４をエッチングのマスクにして、図５（ｂ）に示すよう
な凹部３５を形成する。ここで、この凹部３５は異方性
のドライエッチングで形成する。この場合の凹部３５の
側壁すなわち凹部側面３６の結晶面は特に制御されな
い。なお、この凹部３５の深さはＮ+ 型拡散層３３の深
さより浅く０．２〜０．８μｍ程度になるように設定さ
れる。
【００３６】次に、図５（ｃ）に示すように、前述の凹
部３５内に低濃度のＮ型単結晶シリコン層３７を選択エ
ピタキシャル成長により形成する。このＮ型単結晶シリ
コン層３７の不純物濃度は１×１０16原子／ｃｍ3 であ
る。ここで、この選択エピタキシャル成長は第１の実施
例と同様なＣＶＤ法で行われるものとする。しかし、こ
の場合にはＮ+ 型拡散層３３に設けた凹部側面３６の結
晶面は制御されていない。このため、この側壁からの結
晶成長も進みＮ型単結晶シリコン層３７の結晶成長後、
周辺部に結晶凸部３８が形成されるようになる。しか
し、この結晶凸部３８の高さは０．１μｍ以下であり問
題は生じない。
部３５内に低濃度のＮ型単結晶シリコン層３７を選択エ
ピタキシャル成長により形成する。このＮ型単結晶シリ
コン層３７の不純物濃度は１×１０16原子／ｃｍ3 であ
る。ここで、この選択エピタキシャル成長は第１の実施
例と同様なＣＶＤ法で行われるものとする。しかし、こ
の場合にはＮ+ 型拡散層３３に設けた凹部側面３６の結
晶面は制御されていない。このため、この側壁からの結
晶成長も進みＮ型単結晶シリコン層３７の結晶成長後、
周辺部に結晶凸部３８が形成されるようになる。しか
し、この結晶凸部３８の高さは０．１μｍ以下であり問
題は生じない。
【００３７】次に、ＣＶＤ法によりコレクタ引き出し電
極となる膜厚が１００ｎｍ〜２００ｎｍのポリシリコン
膜を堆積する。ここで、このポリシリコン膜には濃度が
１０19原子／ｃｍ3 程度のリン不純物を導入する。そし
て、ポリシリコン膜を公知の微細加工技術を用いてパタ
ーニングし、図５（ｄ）に示すように、コレクタ電極部
３９を形成する。そして、膜厚が２００ｎｍ程度の第１
の層間絶縁膜４０を堆積させる。このようにした後、Ｎ
型拡散層４１を形成する。
極となる膜厚が１００ｎｍ〜２００ｎｍのポリシリコン
膜を堆積する。ここで、このポリシリコン膜には濃度が
１０19原子／ｃｍ3 程度のリン不純物を導入する。そし
て、ポリシリコン膜を公知の微細加工技術を用いてパタ
ーニングし、図５（ｄ）に示すように、コレクタ電極部
３９を形成する。そして、膜厚が２００ｎｍ程度の第１
の層間絶縁膜４０を堆積させる。このようにした後、Ｎ
型拡散層４１を形成する。
【００３８】次に、図６（ａ）に示すように第１の層間
絶縁膜４０の一部を除去する。そして、ＣＶＤ法により
ベース引き出し電極となる膜厚が１５０ｎｍ〜３００ｎ
ｍのベース用ポリシリコン膜４２’を堆積する。ここ
で、このベース用ポリシリコン膜４２’には濃度が１０
18原子／ｃｍ3 程度のＰ型の不純物を導入する。そし
て、エミッタとベース電極を電気的に絶縁するために、
例えば膜厚が１００ｎｍ〜２００ｎｍの絶縁薄膜４３’
を成長する。このようにした後、ベース用ポリシリコン
膜４２’と絶縁薄膜４３’とを公知の微細加工技術を用
いてパターニングし、図６（ｂ）に示すように、ベース
電極４２および第２の層間絶縁膜４３を形成する。ここ
で、ベース電極４２内部にエミッタ電極を接続させるエ
ミッタコンタクト孔４４は開口している。さらに熱処理
を加えてグラフトベース領域４５を形成する。そして、
イオン注入技術などの公知の技術を用いてボロンもしく
はＢＦ2 を注入し熱処理を加えて、真性ベース領域４６
を形成する。
絶縁膜４０の一部を除去する。そして、ＣＶＤ法により
ベース引き出し電極となる膜厚が１５０ｎｍ〜３００ｎ
ｍのベース用ポリシリコン膜４２’を堆積する。ここ
で、このベース用ポリシリコン膜４２’には濃度が１０
18原子／ｃｍ3 程度のＰ型の不純物を導入する。そし
て、エミッタとベース電極を電気的に絶縁するために、
例えば膜厚が１００ｎｍ〜２００ｎｍの絶縁薄膜４３’
を成長する。このようにした後、ベース用ポリシリコン
膜４２’と絶縁薄膜４３’とを公知の微細加工技術を用
いてパターニングし、図６（ｂ）に示すように、ベース
電極４２および第２の層間絶縁膜４３を形成する。ここ
で、ベース電極４２内部にエミッタ電極を接続させるエ
ミッタコンタクト孔４４は開口している。さらに熱処理
を加えてグラフトベース領域４５を形成する。そして、
イオン注入技術などの公知の技術を用いてボロンもしく
はＢＦ2 を注入し熱処理を加えて、真性ベース領域４６
を形成する。
【００３９】次に、図６（ｃ）に示すように、エッチバ
ック法とよばれる一般に広く知られた方法を用いて、エ
ミッタコンタクト孔４４の側壁に酸化膜等の絶縁膜のサ
イドウオール膜４７形成する。そして、ヒ素不純物を高
濃度に含有する膜厚が１００ｎｍ〜２００ｎｍのポリシ
リコン膜を成長させる。ここで、このヒ素不純物濃度は
１０19原子／ｃｍ3 程度に設定される。そして、微細加
工技術を用いてこのポリシリコン膜をパターニングしエ
ミッタ電極４８を形成する。さらに、窒素雰囲気中でラ
ンプアニールを行いエミッタ電極４８からヒ素不純物を
拡散させてエミッタ領域４９を形成する。
ック法とよばれる一般に広く知られた方法を用いて、エ
ミッタコンタクト孔４４の側壁に酸化膜等の絶縁膜のサ
イドウオール膜４７形成する。そして、ヒ素不純物を高
濃度に含有する膜厚が１００ｎｍ〜２００ｎｍのポリシ
リコン膜を成長させる。ここで、このヒ素不純物濃度は
１０19原子／ｃｍ3 程度に設定される。そして、微細加
工技術を用いてこのポリシリコン膜をパターニングしエ
ミッタ電極４８を形成する。さらに、窒素雰囲気中でラ
ンプアニールを行いエミッタ電極４８からヒ素不純物を
拡散させてエミッタ領域４９を形成する。
【００４０】次に、図６（ｄ）に示すように、先述のベ
ース電極４２をさらに加工しその寸法を小さくする。こ
のようにして、Ｎ+ 型拡散層３３に埋設して形成したＮ
型単結晶シリコン層３７の周辺部にＮ型拡散層４１が形
成され、このＮ型拡散層４１に接続するコレクタ電極３
９が形成される。そして、このＮ型単結晶シリコン層３
７の領域内部にグラフトベース領域４５、真性ベース領
域４６さらにこの真性ベース領域４６内にエミッタ領域
４９が形成され、前述のグラフトベース領域４５に接続
するベース電極４２および前述のエミッタ領域４９に接
続するエミッタ電極４８が形成される。
ース電極４２をさらに加工しその寸法を小さくする。こ
のようにして、Ｎ+ 型拡散層３３に埋設して形成したＮ
型単結晶シリコン層３７の周辺部にＮ型拡散層４１が形
成され、このＮ型拡散層４１に接続するコレクタ電極３
９が形成される。そして、このＮ型単結晶シリコン層３
７の領域内部にグラフトベース領域４５、真性ベース領
域４６さらにこの真性ベース領域４６内にエミッタ領域
４９が形成され、前述のグラフトベース領域４５に接続
するベース電極４２および前述のエミッタ領域４９に接
続するエミッタ電極４８が形成される。
【００４１】この場合には、コレクタ電極、ベース電極
およびエミッタ電極がそれぞれセルフアラインに形成さ
れるため、高密度のバイポーラ・トランジスタが形成で
きる。そして、デバイスの動作速度がさらに向上するよ
うになる。
およびエミッタ電極がそれぞれセルフアラインに形成さ
れるため、高密度のバイポーラ・トランジスタが形成で
きる。そして、デバイスの動作速度がさらに向上するよ
うになる。
【００４２】この第２の実施例の場合の凹部の形成にお
いて、凹部パターンの辺の方向が〔１１０〕になるよう
に設定されると、成長するＮ型単結晶シリコン層の周辺
部にファセット面が発生し先述したような結晶凸部がな
くなる。そして、この第２の実施例の場合でも平坦な結
晶表面が形成できることに言及しておく。
いて、凹部パターンの辺の方向が〔１１０〕になるよう
に設定されると、成長するＮ型単結晶シリコン層の周辺
部にファセット面が発生し先述したような結晶凸部がな
くなる。そして、この第２の実施例の場合でも平坦な結
晶表面が形成できることに言及しておく。
【００４３】また、以上の実施例では素子分離酸化膜を
形成前にＮ+ 型拡散層を形成する場合について説明した
が、素子分離酸化膜の形成後にＮ+ 型拡散層を形成して
もよいことに触れておく。
形成前にＮ+ 型拡散層を形成する場合について説明した
が、素子分離酸化膜の形成後にＮ+ 型拡散層を形成して
もよいことに触れておく。
【００４４】以上の第１および第２の実施例では、Ｎ+
型拡散層の深さがＰ+ 型拡散層の深さと同一になるよう
に設定された。しかし、このＮ+ 型拡散層がＰ+ 型拡散
層よりも深くなるように設定されてもよいことにも言及
しておく。
型拡散層の深さがＰ+ 型拡散層の深さと同一になるよう
に設定された。しかし、このＮ+ 型拡散層がＰ+ 型拡散
層よりも深くなるように設定されてもよいことにも言及
しておく。
【００４５】
【発明の効果】このように本発明では、高温の熱処理例
えば素子分離酸化膜の形成を行った後にバイポーラ・ト
ランジスタのＮ+ 型埋め込み層となるＮ+ 型拡散層の一
部を除去し、この除去した領域を埋設するようにしてＮ
型単結晶シリコン層を成長させる。そして、このＮ型単
結晶シリコン層にバイポーラ・トランジスタを形成す
る。このために、Ｎ型単結晶シリコン層を薄膜化した場
合でも、フラットゾーンとなる低濃度コレクタ領域を十
分確保できる。そして、超高速のバイポーラ・トランジ
スタが実現されるようになる。また、埋め込み層形成工
程を簡略化できるので、低コストで高性能なバイポーラ
トランジスタが製造できる。
えば素子分離酸化膜の形成を行った後にバイポーラ・ト
ランジスタのＮ+ 型埋め込み層となるＮ+ 型拡散層の一
部を除去し、この除去した領域を埋設するようにしてＮ
型単結晶シリコン層を成長させる。そして、このＮ型単
結晶シリコン層にバイポーラ・トランジスタを形成す
る。このために、Ｎ型単結晶シリコン層を薄膜化した場
合でも、フラットゾーンとなる低濃度コレクタ領域を十
分確保できる。そして、超高速のバイポーラ・トランジ
スタが実現されるようになる。また、埋め込み層形成工
程を簡略化できるので、低コストで高性能なバイポーラ
トランジスタが製造できる。
【図１】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図２】本発明の第１の実施例を説明するための工程順
の断面図である。
の断面図である。
【図３】本発明の効果を説明するための不純物濃度分布
図である。
図である。
【図４】本発明の第２の実施例を説明するための平面図
である。
である。
【図５】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図６】本発明の第２の実施例を説明するための工程順
の断面図である。
の断面図である。
【図７】従来の技術を説明するための工程順の断面図で
ある。
ある。
【図８】従来の技術を説明するための工程順の断面図で
ある。
ある。
１，３１，１０１ Ｐ型シリコン基板 ２，３２ Ｐ+ 型拡散層 ３ レジストマスク ４，３３ Ｎ+ 型拡散層 ５，２１，３４，１０６ 素子分離酸化膜 ６，１０８ マスク酸化膜 ７，３５ 凹部 ８，３６ 凹部側面 ９，３７，１０４ Ｎ型単結晶シリコン層 １０，２５，４２，１０９ ベース電極 １１，１１０ 層間絶縁膜 １２，４４，１１１ エミッタコンタクト孔 １３，４５，１１２ グラフトベース領域 １４，４６，１１３ 真性ベース領域 １５，４７，１１４ サイドウォール膜 １６，２７，４８，１１５ エミッタ電極 １７，２６，４９，１１６ エミッタ領域 １８，２３，３９，１１７ コレクタ電極 ２１’ 素子分離端部 ２２ コレクタコンタクト領域 ２４ ベースコンタクト領域 ３８ 結晶凸部 ４０ 第１の層間絶縁膜 ４１ Ｎ型拡散層 ４２’ ベース用ポリシリコン膜 ４３’ 絶縁薄膜 ４３ 第２の層間絶縁膜 １０２ Ｎ+ 型埋め込み層 １０３ Ｐ+ 型埋め込み層 １０５ Ｐ型チャネル・ストッパ層 １０７ コレクタ拡散層
Claims (6)
- 【請求項１】 一導電型のシリコン基板の表面に形成さ
れた同導電型で高濃度不純物を含有する第１の拡散層
と、前記第１の拡散層領域に形成され逆導電型であって
前記第１の拡散層の前記不純物より高濃度の不純物を含
有する第２の拡散層とを有し、前記第２の拡散層の一部
に凹部が形成され前記凹部に埋設される逆導電型で低濃
度不純物を含有するエピタキシャル層が形成され、前記
エピタキシャル層にエミッタ領域、ベース領域およびコ
レクタ領域が形成されてなることを特徴とする半導体装
置。 - 【請求項２】 前記シリコン基板の主面の結晶面が｛１
００｝であり、前記凹部の底面の結晶面が｛１００｝で
あり前記凹部の側面の結晶面が｛１１１｝あるいは｛１
１０｝であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記シリコン基板の表面に選択的に素子
分離絶縁膜が形成され、前記凹部の側面が前記素子分離
絶縁膜の端部に接していることを特徴とする請求項１ま
たは請求項２記載の半導体装置。 - 【請求項４】 前記凹部に埋設されるようにして形成さ
れる前記エピタキシャル層のうち、前記素子分離絶縁膜
の端部に接する領域でコレクタ電極が電気接続されるこ
とを特徴とする請求項３記載の半導体装置。 - 【請求項５】 前記一導電型のシリコン基板の表面に同
導電型の不純物をイオン注入する工程と、前記シリコン
基板の表面の選択的領域に逆導電型の不純物をイオン注
入して前記第２の拡散層を形成する工程と、前記第２の
拡散層の一部を残して前記シリコン基板表面を選択的に
熱酸化する工程と、前記第２の拡散層の一部の表面をエ
ッチングして前記凹部を形成した後、前記凹部に選択的
にシリコンのエピタキシャル層を堆積させる工程と、を
含むことを特徴とする請求項３または請求項４記載の半
導体装置の製造方法。 - 【請求項６】 前記一導電型のシリコン基板の表面に同
導電型の不純物をイオン注入する工程と、前記同導電型
の不純物をイオン注入したシリコン基板の表面の選択的
領域に逆導電型の不純物をイオン注入して前記第２の拡
散層を形成する工程と、前記第２の拡散層の中央部を残
して前記シリコン基板表面を選択的に熱酸化し前記素子
分離絶縁膜を形成する工程と、前記素子分離絶縁膜をマ
スクにして前記第２の拡散層の中央部の表面をエッチン
グして前記凹部を形成した後、前記凹部に選択的にシリ
コンのエピタキシャル層を堆積させる工程と、前記エピ
タキシャル層の周辺部に接続し逆導電型で高濃度不純物
を含有する多結晶シリコン膜を堆積させる工程と、を含
むことを特徴とする請求項４記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163894A JP2677258B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163894A JP2677258B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917802A JPH0917802A (ja) | 1997-01-17 |
| JP2677258B2 true JP2677258B2 (ja) | 1997-11-17 |
Family
ID=15782837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163894A Expired - Fee Related JP2677258B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2677258B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5037497A (ja) * | 1973-08-06 | 1975-04-08 | ||
| JPS60117664A (ja) * | 1983-11-30 | 1985-06-25 | Fujitsu Ltd | バイポ−ラ半導体装置 |
-
1995
- 1995-06-29 JP JP7163894A patent/JP2677258B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0917802A (ja) | 1997-01-17 |
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