JPS6346769A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はバイポーラ型トランジスタの製造方法に関する
。

Ｂ０発明の概要 半導体基板の全面にシリコン窒化膜と酸化膜を相ついで
堆積し、エミッタ領域以外の酸化膜を除去し、その酸化
膜をマスクとして、シリコン窒化膜をオーバーエッチす
る。ついで、シリコン窒化膜および酸化膜をマスクとし
て、外部ベース領域のシリコンをエツチングする。その
後、外部ベースの形成と同時にシリコン窒化膜をマスク
として、エミッタ領域以外を選択的に酸化する。最後に
、多結晶シリコン層を堆積し、それをｎ型にドープし、
その多結晶シリコン層からエミッタ領域を形成する。

Ｃ０従来の技術 第２図は従来方式による　ｎ−ｐ−ｎ　　トランジスタ
の断面構造を示す。図において１　はＰ−型半導体基板
、２は埋込み層、３　は　ｎ−型エピタキシャル層、４
は分離用酸化膜、５は反転防止用ｐ＋型型数散層６　は
　ｎ＋＋コレクタウオール拡散層、７はＰ＋型外部ベー
ス領域、８は　ｐ−型真性ベース領域、９は　ｎ＋＋エ
ミッタ領域、Ｂ。

Ｅ、Ｃ１：！Ａｌで作られたそれぞわベース電極、エミ
ッタ電極およびコレクタ電極を表わす。

この構造のトランジスタにおいてはベース抵抗は、外部
ベースとエミッタ領域の距離によって殆んど決定される
が、それを低減させるには、外部ベースとエミッタの距
はを近ずけることが必要となるが、フォトリソグラフィ
ーを使った従来の技術では、アライメントの余裕などか
ら、そわには限界がある。

また、キャリヤがエミッタの側壁からも注入されるから
、エミッタの長さの変化に伴う側面積と底面積の比の変
化により、トランジスタの電流増幅率　ｈｐｇが変化す
るという欠点があった。

Ｄ６発明が解決しようとする問題点 本発明の目的は、外部ベース領域とエミッタ領域の位置
合わせをセルフ・アラインによって行ない、かつその距
癲を近ずけることによってベース抵抗を低減し、またエ
ミッタ側壁を酸化膜で囲むことによってエミッタの長さ
の変化に伴う　ｈＦＥの変化を押さえることができる半
導体の製造方法を提供することである。

Ｅ０問題点を解決するための手段 上記目的を達成するために、本発明による半導体装置の
製造方法は、第１導電型および第１心電型とは反対の第
２導電型領域を有する半導体基板の第１導電型領域上に
シリコン窒化膜および酸化膜を順次堆積し、該酸化膜を
所定部分を残して除去し、その残された酸化膜をマスク
として、上記シリコン窒化膜をオーバーエッチする工程
と、上記工程で残されたシリコン窒化膜と酸化膜をマス
クとして、上記第１導電型領域をエツチングする工程と
、上記残された酸化膜をマスクとしてエツチングされた
上記第１導電型領域にイオン注入する工程と、上記酸化
膜の除去後、上記イオンのドライブインと同時に選択的
に酸化する工程と、上記残されたシリコン窒化膜を除去
するとともに第２入罐電型領域上を開孔し、その後少な
くとも第１および第２導電型領域上に多結晶シリコン層
を堆積し、該多結晶シリコン層を第２導電型にドープす
る工程とを含むことを要旨とする。

Ｆ４作用 外部ベースとエミッタ領域の位置合わせがセルファライ
ンによって行なわれ、加えて、その距離をシリコン窒化
膜のオーバーエツチングにより制御できるから、ベース
抵抗の低減を図ることができる。

エミッタの側壁を酸化膜で囲むことでエミッタ側壁での
キャリヤの注入が無視でき、エミッタ長さの変化に伴う
　ｈＦＢの変化を押さえることができる。

Ｃ０実施例 以下に、図面を参薫しながら、実施例を用いて本発明を
一層詳細に説明するが、それらは例示に過ぎず、本発明
の枠を越えることなしにいろいろな変形や改良があり得
ることは勿論である。

第１図は本発明によるトランジスタの製造過程を断面図
で示す。図中、第２図と共通する引用番号は第２図にお
けるものと同じか、またはそれに対応する部分を表わし
、１０は薄い熱酸化膜、１１　はシリコン窒化膜、１２
はシリコン酸化膜、１３　は熱酸化膜、１４　は多結晶
シリコン層を表わす。

まず、周知の技術により、ｐ−型基板１　上にｎ＋＋埋
込み層２、　ｎ−型エピタキシャル層　３゜分離用酸化
膜４、反転防止用　ｐ＋型拡散λり　５゜ｎ＋型コレク
タウオール拡散包６　を形成した後、ベース領域となる
部分の酸化膜を選択的に除去する。その後、その領域に
薄い酸化膜１ｏを形成し、硼素をイオン注入およびドラ
イブインを行なって真性ベース領域８　を形成する。さ
らに全面に化学蒸着（ＣＶＤ　）法等によってシリコン
窒化膜１１、酸化膜１２を堆積させる。次にエミッタ領
域となる部分以外の酸化膜１２を選択的に除去し、残っ
たエミッタ領域となる部分の酸化膜１２をマスクとして
シリコン窒化膜１１をエツチングする。

この際、シリコン窒化膜１１を第１図（ａ）に示すよう
にオーバーエッチする。

次に第１図（ｂ）に示すように、プラズマエツチング等
の等方性エツチングを用いて、ベース領域のシリコン窒
化膜１１、酸化膜１２が存在しない部分の酸化膜１０お
よびシリコンをエツチングする。この際のシリコンのオ
ーバーエッチをシリコン窒化膜１１と同程度になるよう
にする。次に外部ベース領域７を形成するために、硼素
を酸化膜１２をマスクとしてイオン注入する。（第１図
（ｂ）） その後、酸化膜１２を除去し、外部ベース領域の硼素の
ドライブインと同時に熱酸化膜１３を形成する。さらに
コレクタのコンタクトをｇｎ孔し、シリコン窒化膜１１
および熱酸化膜１０を除去した後、全面に多結晶シリコ
ン層１４を堆積する。

（第１図（Ｃ）） ついで、全面に　ｎ　型の不純物の砒素または隣をイオ
ン注入し、ドライブインによりエミッタ領＠９を形成す
る。さらに、多結晶シリコンＦｊ１４をパターニングし
、ベースコンタクトを開孔した後、Ａ１″Ｉ￥を極Ｂ、
Ｅ、Ｃを形成し、最終的には第１図（ｄ）のような倚造
のトランジスタが得られる。

１−Ｉ　、発明の詳細 な説明した通り、本発明によれば、外部ベースとエミッ
タの間の距離をセルファラインによって制御でき、その
距離を近ずけることが可能になるため、ベース抵抗を低
減することが可能となる。

また、エミッタ領域の側壁を酸化膜で囲っているため、
キャリヤがエミッタの底面からのみ注入され、エミッタ
の長さの変化に伴う　ｈｐｇの変化を押さえることがで
き、ＩＣ設計上の自由度が大きくなるばかりではなく、
エミッタの幅を高度なフォトリソグラフィー技術に頼ら
なくても細くできるという利点が得られる。

さらに、シリコン層をエツチングすることによって、外
部ベース上の酸化膜を薄くすることができ、そのためベ
ースコンタクト部の段差を少なくすることが可能となる
。

【図面の簡単な説明】

第１図は本発明によるトランジスタの製造過程を示す断
面図、第２図は従来方式によるｎ　−ｐ　−ｎトランジ
スタの断面図である。 １・・・・・・　ｐ−型半導体基板、２・・・・・・埋
込み層、３・・・・・・　ｎ−型エピタキシャル層、４
・・・・・・分離用酸化膜、５・・・・・・反転防止用
　Ｐ＋型拡散層、６・・・・・・　ｎ＋型コレクタウオ
ール拡散層、７・・・・・・　ｐ＋梨型外ベース領域、
８・・・・・・　Ｐ−型真性ベース領域、９・・・・・
　ｎ＋型エミッタ領域、１０・・・・・・薄い熱酸化膜
、１１・・・・・シリコン窒化膜、１２　・・・・・・
シリコン酸化膜、１３・・・・・・熱酸化膜、１４　・
・・・・・多結晶シリコン層、Ｂ・・・・・・ベース電
極、Ｅ　・・・・・・エミッタ電極、Ｃ・・・・・・　
コレクタ電極。 炒θｆ４イ＄刊べ？１ｔμ２ト〃０２ 第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）第１導電型および第１導電型とは反対の第２導電
   型領域を有する半導体基板の第１導電型領域上にシリコ
   ン窒化膜および酸化膜を順次堆積し、該酸化膜を所定部
   分を残して除去し、その残された酸化膜をマスクとして
   、上記シリコン窒化膜をオーバーエッチする工程、 （ｂ）上記工程で残されたシリコン窒化膜と酸化膜をマ
   スクとして、上記第１導電型領域をエッチングする工程
   、 （ｃ）上記残された酸化膜をマスクとしてエッチングさ
   れた上記第１導電型領域にイオン注入する工程、 （ｄ）上記酸化膜の除去後、上記イオンのドライブイン
   と同時に選択的に酸化する工程、および（ｅ）上記残さ
   れたシリコン窒化膜を除去するとともに第２導電型領域
   上を開孔し、その後少なくとも第１および第２導電型領
   域上に多結晶シリコン層を堆積し、該多結晶シリコン層
   を第２導電型にドープする工程 を含むことを特徴とする半導体装置の製造方法。