JPH0629304A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0629304A JPH0629304A JP17963592A JP17963592A JPH0629304A JP H0629304 A JPH0629304 A JP H0629304A JP 17963592 A JP17963592 A JP 17963592A JP 17963592 A JP17963592 A JP 17963592A JP H0629304 A JPH0629304 A JP H0629304A
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- semiconductor layer
- semiconductor
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Abstract
(57)【要約】
【目的】 エミッタ幅がサブミクロンレベルの微細バイ
ポーラトランジスタの製造を可能とする。 【構成】 エミッタ層32と外部ベース層29との間の
距離を決定する多結晶シリコンサイドウォール膜28に
不純物を導入した後に、エミッタ層形成の熱処理を行な
う。多結晶シリコンエミッタ電極31と多結晶シリコン
サイドウォール膜からエミッタ層形成に必要な不純物を
供給できるため、エミッタ幅がサブミクロンレベルまで
微細化しても安定にエミッタ層を形成できる。
ポーラトランジスタの製造を可能とする。 【構成】 エミッタ層32と外部ベース層29との間の
距離を決定する多結晶シリコンサイドウォール膜28に
不純物を導入した後に、エミッタ層形成の熱処理を行な
う。多結晶シリコンエミッタ電極31と多結晶シリコン
サイドウォール膜からエミッタ層形成に必要な不純物を
供給できるため、エミッタ幅がサブミクロンレベルまで
微細化しても安定にエミッタ層を形成できる。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に微細かつ浅い接合を有する超高速
バイポーラトランジスタであって、サブミクロンレベル
のエミッタ幅を有する極微細バイポーラトランジスタと
その製造方法に関するものである。
製造方法に関し、特に微細かつ浅い接合を有する超高速
バイポーラトランジスタであって、サブミクロンレベル
のエミッタ幅を有する極微細バイポーラトランジスタと
その製造方法に関するものである。
【0002】
【従来の技術】バイポーラ集積回路の高速化、低消費電
力化、高集積化を図るためには、バイポーラトランジス
タの縦方向および横方向の縮小を同時に行うことが必要
である。
力化、高集積化を図るためには、バイポーラトランジス
タの縦方向および横方向の縮小を同時に行うことが必要
である。
【0003】縦方向には、エミッタ層、ベース層を浅く
することで実現される。これによって、キャリアの走行
時間を短縮できる。また、横方向はトランジスタを小型
化することによって、寄生容量を減らすことができる。
することで実現される。これによって、キャリアの走行
時間を短縮できる。また、横方向はトランジスタを小型
化することによって、寄生容量を減らすことができる。
【0004】従来、浅いエミッタ層とベース層との接合
の形成は、エミッタ電極となる多結晶シリコンから固相
拡散を行い形成する多結晶シリコンエミッタ技術が用い
られている。また寄生容量の低減には、ベース層とエミ
ッタ層を自己整合的に形成する2層多結晶シリコン自己
整合技術が用いられている。これらの技術により、現
在、エミッタ層幅がサブミクロンのオーダーで、遮断周
波数が10GHz以上の性能を持つ超高速バイポーラト
ランジスタが実現している。
の形成は、エミッタ電極となる多結晶シリコンから固相
拡散を行い形成する多結晶シリコンエミッタ技術が用い
られている。また寄生容量の低減には、ベース層とエミ
ッタ層を自己整合的に形成する2層多結晶シリコン自己
整合技術が用いられている。これらの技術により、現
在、エミッタ層幅がサブミクロンのオーダーで、遮断周
波数が10GHz以上の性能を持つ超高速バイポーラト
ランジスタが実現している。
【0005】従来のバイポーラトランジスタの構成を図
8に示す。図において、1はn型シリコン基板、2は素
子分離LOCOS膜、3はp型真性ベース層、4はp+
型外部ベース層、5はn+型エミッタ層である。6は外
部ベース層4の拡散源兼ベース引出し電極となるp型に
ドープされた第1の多結晶シリコン膜、7は外部ベース
層4とエミッタ層5間距離を決定する第3の多結晶シリ
コンから成るサイドウォール膜、8はエミッタ層拡散源
兼エミッタ電極となるn型にドープされた第2の多結晶
シリコン膜である。9、10はシリコン酸化膜で、この
酸化膜によって多結晶シリコンエミッタ電極8と多結晶
シリコンベース引出し電極6を電気的に分離している。
8に示す。図において、1はn型シリコン基板、2は素
子分離LOCOS膜、3はp型真性ベース層、4はp+
型外部ベース層、5はn+型エミッタ層である。6は外
部ベース層4の拡散源兼ベース引出し電極となるp型に
ドープされた第1の多結晶シリコン膜、7は外部ベース
層4とエミッタ層5間距離を決定する第3の多結晶シリ
コンから成るサイドウォール膜、8はエミッタ層拡散源
兼エミッタ電極となるn型にドープされた第2の多結晶
シリコン膜である。9、10はシリコン酸化膜で、この
酸化膜によって多結晶シリコンエミッタ電極8と多結晶
シリコンベース引出し電極6を電気的に分離している。
【0006】ここでエミッタ層5は、多結晶シリコンエ
ミッタ電極8にn型の不純物となる砒素をイオン注入法
によりドープした後、熱処理によって砒素をp型真性ベ
ース層3中に浅く拡散させて形成する。
ミッタ電極8にn型の不純物となる砒素をイオン注入法
によりドープした後、熱処理によって砒素をp型真性ベ
ース層3中に浅く拡散させて形成する。
【0007】ところが、このような方法では、特開平2
−58230号公報にも示されているように、エミッタ
層幅が0.8μm程度までは、高い電流増幅率と遮断周
波数が得られる。しかし、エミッタ層幅がこれ以下にな
ると、これらの性能が大きく低下する。このことを図9
を用いて説明する。エミッタ層開口幅が狭くなるとエミ
ッタ層開口部に堆積される多結晶シリコン膜8の膜厚t
2が、所望の膜厚t1より厚くなる。また多結晶シリコン
エミッタ電極8の体積(V1)と多結晶シリコンサイド
ウォール膜7の体積(V2)との比(V2/V1)が増加
する。たとえば、エミッタ層開口幅が0.4μm程度の
場合には、0.8μmのエミッタ層幅の場合に比べ、t2
/t1=1.5〜2倍程度になり、体積比V2/V1は約1
0%大きくなる。このような形状の多結晶シリコンエミ
ッタ電極8に、図8に示した大きなエミッタ層幅と、同
条件でn型の不純物をイオン注入すると、エミッタ層開
口部の多結晶シリコン膜中の不純物濃度は減少してしま
う。このため、熱処理を施しても、体積比V2/V1が増
加しているため、多結晶シリコンエミッタ電極8中から
多結晶シリコンサイドウォール膜7に拡散するn型不純
物の比率が大きくなってしまう。このため、図9に示す
ように、多結晶シリコンエミッタ電極8から真性ベース
層3中に拡散する不純物量が減少する。これによって所
定のエミッタ拡散深さ、不純物濃度が得られない。一
方、真性ベース層3はイオン注入により直接n型シリコ
ン基板1表面に形成する。このため、拡散深さおよび不
純物濃度はエミッタ層開口幅に依存せず一定になる。し
たがって、図9のトランジスタでは、図8に比べベース
ガンメル数が増大し、また実効的なベース層幅が大きく
なる。このために、電流増幅率および遮断周波数が低下
する。さらに、多結晶シリコンエミッタ電極8中の不純
物濃度の低下によって、エミッタ抵抗が増大してしま
う。
−58230号公報にも示されているように、エミッタ
層幅が0.8μm程度までは、高い電流増幅率と遮断周
波数が得られる。しかし、エミッタ層幅がこれ以下にな
ると、これらの性能が大きく低下する。このことを図9
を用いて説明する。エミッタ層開口幅が狭くなるとエミ
ッタ層開口部に堆積される多結晶シリコン膜8の膜厚t
2が、所望の膜厚t1より厚くなる。また多結晶シリコン
エミッタ電極8の体積(V1)と多結晶シリコンサイド
ウォール膜7の体積(V2)との比(V2/V1)が増加
する。たとえば、エミッタ層開口幅が0.4μm程度の
場合には、0.8μmのエミッタ層幅の場合に比べ、t2
/t1=1.5〜2倍程度になり、体積比V2/V1は約1
0%大きくなる。このような形状の多結晶シリコンエミ
ッタ電極8に、図8に示した大きなエミッタ層幅と、同
条件でn型の不純物をイオン注入すると、エミッタ層開
口部の多結晶シリコン膜中の不純物濃度は減少してしま
う。このため、熱処理を施しても、体積比V2/V1が増
加しているため、多結晶シリコンエミッタ電極8中から
多結晶シリコンサイドウォール膜7に拡散するn型不純
物の比率が大きくなってしまう。このため、図9に示す
ように、多結晶シリコンエミッタ電極8から真性ベース
層3中に拡散する不純物量が減少する。これによって所
定のエミッタ拡散深さ、不純物濃度が得られない。一
方、真性ベース層3はイオン注入により直接n型シリコ
ン基板1表面に形成する。このため、拡散深さおよび不
純物濃度はエミッタ層開口幅に依存せず一定になる。し
たがって、図9のトランジスタでは、図8に比べベース
ガンメル数が増大し、また実効的なベース層幅が大きく
なる。このために、電流増幅率および遮断周波数が低下
する。さらに、多結晶シリコンエミッタ電極8中の不純
物濃度の低下によって、エミッタ抵抗が増大してしま
う。
【0008】
【発明が解決しようとする課題】上記従来の技術では、
エミッタ層幅によってバイポーラトランジスタの特性が
異なる。このことは、サイズの異なる複数のトランジス
タをバイポーラ集積回路に構成する場合に問題となる。
一般に、高速化のために集積回路の内部回路部分にはエ
ミッタ層幅の小さいトランジスタが用いられる。I/O
バッファ領域にはこれよりエミッタ層幅が大きいトラン
ジスタが用いられる。この場合、たとえば内部回路のエ
ミッタ層幅の小さなトランジスタに適したエミッタ層の
形成条件で集積回路を製造すると、エミッタ層幅の大き
なトランジスタではエミッタ拡散深さが大きくなり過
ぎ、コレクタ・エミッタ間耐圧の低下を招く。
エミッタ層幅によってバイポーラトランジスタの特性が
異なる。このことは、サイズの異なる複数のトランジス
タをバイポーラ集積回路に構成する場合に問題となる。
一般に、高速化のために集積回路の内部回路部分にはエ
ミッタ層幅の小さいトランジスタが用いられる。I/O
バッファ領域にはこれよりエミッタ層幅が大きいトラン
ジスタが用いられる。この場合、たとえば内部回路のエ
ミッタ層幅の小さなトランジスタに適したエミッタ層の
形成条件で集積回路を製造すると、エミッタ層幅の大き
なトランジスタではエミッタ拡散深さが大きくなり過
ぎ、コレクタ・エミッタ間耐圧の低下を招く。
【0009】さらにエミッタ層幅が0.4μm以下程度
まで、狭くなると、多結晶シリコンエミッタ電極への不
純物注入量を増すだけでは、十分な拡散深さで十分な不
純物濃度を持ったエミッタ層であって、低いエミッタ抵
抗を持つ半導体装置が、安定して実現できなくなる。こ
のため、バイポーラトランジスタをより高速化すること
が困難となる。
まで、狭くなると、多結晶シリコンエミッタ電極への不
純物注入量を増すだけでは、十分な拡散深さで十分な不
純物濃度を持ったエミッタ層であって、低いエミッタ抵
抗を持つ半導体装置が、安定して実現できなくなる。こ
のため、バイポーラトランジスタをより高速化すること
が困難となる。
【0010】上記問題点に鑑み、本発明の目的は、多結
晶シリコンエミッタ電極の不純物濃度を低下させず、エ
ミッタ層開口幅が0.8μm以下のバイポーラトランジ
スタでも十分な不純物濃度と接合深さを持ったエミッタ
層を形成できる半導体装置およびその製造方法を提供す
ることである。
晶シリコンエミッタ電極の不純物濃度を低下させず、エ
ミッタ層開口幅が0.8μm以下のバイポーラトランジ
スタでも十分な不純物濃度と接合深さを持ったエミッタ
層を形成できる半導体装置およびその製造方法を提供す
ることである。
【0011】
【課題を解決するための手段】以上のような課題を解決
するために本発明の半導体装置は、第1導電型の半導体
基板の表面に、第2導電型の第1の半導体領域が形成さ
れ、前記第1の半導体領域の外に第2導電型の第2の半
導体領域が形成され、前記第1の半導体領域内に第1の
導電型の第3の半導体領域が形成され、前記第2の半導
体領域上に第2の導電型を有する第1の多結晶半導体層
が形成され、前記第1の多結晶半導体層の表面および側
面に絶縁膜が形成され、前記第3の半導体領域上に第1
の導電型の第2の多結晶半導体層が形成され、前記絶縁
膜と前記第2の多結晶半導体層の間に形成された第3の
多結晶半導体膜によって、前記第3の半導体領域が前記
第3の半導体領域周辺の全ての位置において、前記第1
の多結晶半導体層から一定の等しい距離となり、前記第
3の多結晶半導体層が前記第1の導電型を有している。
するために本発明の半導体装置は、第1導電型の半導体
基板の表面に、第2導電型の第1の半導体領域が形成さ
れ、前記第1の半導体領域の外に第2導電型の第2の半
導体領域が形成され、前記第1の半導体領域内に第1の
導電型の第3の半導体領域が形成され、前記第2の半導
体領域上に第2の導電型を有する第1の多結晶半導体層
が形成され、前記第1の多結晶半導体層の表面および側
面に絶縁膜が形成され、前記第3の半導体領域上に第1
の導電型の第2の多結晶半導体層が形成され、前記絶縁
膜と前記第2の多結晶半導体層の間に形成された第3の
多結晶半導体膜によって、前記第3の半導体領域が前記
第3の半導体領域周辺の全ての位置において、前記第1
の多結晶半導体層から一定の等しい距離となり、前記第
3の多結晶半導体層が前記第1の導電型を有している。
【0012】また、本発明の半導体装置の製造方法で
は、半導体基板上に第1の多結晶半導体層を形成する工
程と、前記第1の多結晶半導体層の所定の領域をエッチ
ング除去し、前記半導体基板を露出させる工程と、前記
半導体基板が露出した表面と前記第1の多結晶半導体層
の側面に絶縁膜を形成する工程と、前記絶縁膜によって
規定される領域を通して、前記第1の多結晶半導体層中
の第1の不純物を前記半導体基板表面に導入し、第2の
半導体領域を形成する工程と、前記半導体基板の露出領
域に第2の不純物をドープして前記第1の半導体領域を
形成する工程と、前記半導体基板主面上に第3の多結晶
半導体層を形成する工程と、前記第3の多結晶半導体層
に第3の不純物を導入する工程と、前記第3の多結晶半
導体層を異方性エッチングし、サイドウォール膜を形成
する工程と、前記サイドウォール膜をマスクとして前記
絶縁膜をエッチングし第1の開口を設け、その周囲の全
ての位置において前記第1の多結晶半導体層から等しい
距離に第2の開口を形成する工程と、前記第2の開口上
に第2の多結晶半導体層を成長する工程と、前記第2の
多結晶半導体層に第3の不純物を導入する工程と、前記
サイドウォール膜中の前記第3の不純物と前記第2の多
結晶半導体層中の前記第3の不純物を前記第3の開口を
通して、前記第3の半導体領域を形成する工程を備えて
いる。
は、半導体基板上に第1の多結晶半導体層を形成する工
程と、前記第1の多結晶半導体層の所定の領域をエッチ
ング除去し、前記半導体基板を露出させる工程と、前記
半導体基板が露出した表面と前記第1の多結晶半導体層
の側面に絶縁膜を形成する工程と、前記絶縁膜によって
規定される領域を通して、前記第1の多結晶半導体層中
の第1の不純物を前記半導体基板表面に導入し、第2の
半導体領域を形成する工程と、前記半導体基板の露出領
域に第2の不純物をドープして前記第1の半導体領域を
形成する工程と、前記半導体基板主面上に第3の多結晶
半導体層を形成する工程と、前記第3の多結晶半導体層
に第3の不純物を導入する工程と、前記第3の多結晶半
導体層を異方性エッチングし、サイドウォール膜を形成
する工程と、前記サイドウォール膜をマスクとして前記
絶縁膜をエッチングし第1の開口を設け、その周囲の全
ての位置において前記第1の多結晶半導体層から等しい
距離に第2の開口を形成する工程と、前記第2の開口上
に第2の多結晶半導体層を成長する工程と、前記第2の
多結晶半導体層に第3の不純物を導入する工程と、前記
サイドウォール膜中の前記第3の不純物と前記第2の多
結晶半導体層中の前記第3の不純物を前記第3の開口を
通して、前記第3の半導体領域を形成する工程を備えて
いる。
【0013】
【作用】本発明によれば、多結晶シリコンサイドウォー
ル膜中へ拡散させることで形成される多結晶シリコンエ
ミッタ電極の不純物濃度を低下させることが無い。ま
た、多結晶シリコンサイドウォール膜中からもエミッタ
層形成に必要な不純物を供給できるため、エミッタ層開
口幅が0.8μm以下の微細なバイポーラトランジスタ
でも十分な不純物濃度と接合深さを持ったエミッタ層を
安定に形成できる。
ル膜中へ拡散させることで形成される多結晶シリコンエ
ミッタ電極の不純物濃度を低下させることが無い。ま
た、多結晶シリコンサイドウォール膜中からもエミッタ
層形成に必要な不純物を供給できるため、エミッタ層開
口幅が0.8μm以下の微細なバイポーラトランジスタ
でも十分な不純物濃度と接合深さを持ったエミッタ層を
安定に形成できる。
【0014】
【実施例】図1は本発明の一実施例の半導体装置の構成
を示す断面図である。なお、ここではnpn型トランジ
スタの場合について示す。
を示す断面図である。なお、ここではnpn型トランジ
スタの場合について示す。
【0015】図1に示すように、半導体基板60は、p
型のシリコン基板21と、この中に形成したn型の埋め
込みコレクタ層22と、これらの上に形成したコレクタ
となるn型のエピタキシャル層23とから成る。
型のシリコン基板21と、この中に形成したn型の埋め
込みコレクタ層22と、これらの上に形成したコレクタ
となるn型のエピタキシャル層23とから成る。
【0016】シリコン基板21は、比抵抗10〔Ω・c
m〕程度である。また、埋め込みコレクタ層22は、接
合深さが1〜2〔μm〕で、シート抵抗が50〜100
〔Ω/□〕である。さらに、エピタキシャル層23は膜
厚が1〔μm〕で、比抵抗が0.5〔Ω・cm〕程度で
ある。
m〕程度である。また、埋め込みコレクタ層22は、接
合深さが1〜2〔μm〕で、シート抵抗が50〜100
〔Ω/□〕である。さらに、エピタキシャル層23は膜
厚が1〔μm〕で、比抵抗が0.5〔Ω・cm〕程度で
ある。
【0017】また、エピタキシャル層23の表面の真性
ベース形成領域およびこの真性ベース形成領域の周囲の
外部ベース形成領域を取り囲んで、膜厚が1〜1.5
〔μm〕の素子分離LOCOS膜24が形成されてい
る。
ベース形成領域およびこの真性ベース形成領域の周囲の
外部ベース形成領域を取り囲んで、膜厚が1〜1.5
〔μm〕の素子分離LOCOS膜24が形成されてい
る。
【0018】また、素子分離LOCOS膜24上には、
p型の多結晶シリコンベース引き出し電極25が形成さ
れている。このp型の多結晶シリコンベース引き出し電
極25は膜厚400〔nm〕で、シート抵抗100〔Ω
/□〕程度である。
p型の多結晶シリコンベース引き出し電極25が形成さ
れている。このp型の多結晶シリコンベース引き出し電
極25は膜厚400〔nm〕で、シート抵抗100〔Ω
/□〕程度である。
【0019】多結晶シリコンベース引き出し電極25上
には酸化膜26が形成されている。また、多結晶シリコ
ンベース引き出し電極25および酸化膜26の側壁には
サイドウォール酸化膜27が形成されている。このサイ
ドウォール酸化膜27の側壁にはn型のサイドウォール
多結晶シリコン膜28(膜厚300〔nm〕でシート抵
抗200〔Ω/□〕程度)が形成されている。
には酸化膜26が形成されている。また、多結晶シリコ
ンベース引き出し電極25および酸化膜26の側壁には
サイドウォール酸化膜27が形成されている。このサイ
ドウォール酸化膜27の側壁にはn型のサイドウォール
多結晶シリコン膜28(膜厚300〔nm〕でシート抵
抗200〔Ω/□〕程度)が形成されている。
【0020】このサイドウォール多結晶シリコン膜28
は膜厚が300〔nm〕で、シート抵抗が200〔Ω/
□〕程度)に形成されている。
は膜厚が300〔nm〕で、シート抵抗が200〔Ω/
□〕程度)に形成されている。
【0021】このサイドウォール酸化膜27およびサイ
ドウォール多結晶シリコン膜28を用いて、エミッタ引
き出し開口部は、その開口部周囲から多結晶シリコンベ
ース引き出し電極25までの距離を等しい間隔(350
〔nm〕程度)となるように自己整合的に形成してい
る。
ドウォール多結晶シリコン膜28を用いて、エミッタ引
き出し開口部は、その開口部周囲から多結晶シリコンベ
ース引き出し電極25までの距離を等しい間隔(350
〔nm〕程度)となるように自己整合的に形成してい
る。
【0022】また、p型の外部ベース層29は、多結晶
シリコンベース引き出し電極25直下に形成されてい
る。外部ベース層29は、接合深さが0.2〔μm〕程
度で、その表面濃度は1×1020〔cmー3〕以上の高濃
度である。
シリコンベース引き出し電極25直下に形成されてい
る。外部ベース層29は、接合深さが0.2〔μm〕程
度で、その表面濃度は1×1020〔cmー3〕以上の高濃
度である。
【0023】また、第1の半導体領域となるp型の真性
ベース層30は、半導体基板60の表面、すなわちエミ
ッタ引き出し開口部内のエピタキシャル層23の表面
に、p型の不純物をイオン注入することで形成されてい
る。真性ベース層30は、その深さが0.1〜0.2〔μ
m〕程度で、その表面濃度3×1019〔cmー3〕程度で
ある。
ベース層30は、半導体基板60の表面、すなわちエミ
ッタ引き出し開口部内のエピタキシャル層23の表面
に、p型の不純物をイオン注入することで形成されてい
る。真性ベース層30は、その深さが0.1〜0.2〔μ
m〕程度で、その表面濃度3×1019〔cmー3〕程度で
ある。
【0024】また、エミッタ引き出し開口部上には、膜
厚300〔nm〕程度のn型の多結晶シリコン膜で形成
したエミッタ電極31が設けられている。このエミッタ
電極31は、酸化膜26およびサイドウォール酸化膜2
7を挟んで、多結晶シリコンベース引き出し電極25と
電気的に分離されている。
厚300〔nm〕程度のn型の多結晶シリコン膜で形成
したエミッタ電極31が設けられている。このエミッタ
電極31は、酸化膜26およびサイドウォール酸化膜2
7を挟んで、多結晶シリコンベース引き出し電極25と
電気的に分離されている。
【0025】また、第2の半導体領域となるn型のエミ
ッタ層32は、真性ベース層30中に形成されている。
エミッタ層32は、深さが0.05〜0.1〔μm〕で、
表面濃度が3×1020〔cmー3〕程度ある。多結晶シリ
コンエミッタ電極31およびサイドウォール多結晶シリ
コン膜28からn型の不純物を導入して形成されてい
る。
ッタ層32は、真性ベース層30中に形成されている。
エミッタ層32は、深さが0.05〜0.1〔μm〕で、
表面濃度が3×1020〔cmー3〕程度ある。多結晶シリ
コンエミッタ電極31およびサイドウォール多結晶シリ
コン膜28からn型の不純物を導入して形成されてい
る。
【0026】次に、図2〜図6を参照しながら、本発明
の一実施例の半導体装置の製造方法を説明する。なお、
図ではnpn型トランジスタの場合を示す。
の一実施例の半導体装置の製造方法を説明する。なお、
図ではnpn型トランジスタの場合を示す。
【0027】まず、図2に示すように、p型のシリコン
基板21の表面に、フォトリソグラフィにより所定領域
に窓を開けたレジスト(図示せず)を形成する。このレ
ジストをマスクにして、砒素またはアンチモンをイオン
注入する。イオン注入は、ドーズ量1〜2×1015〔c
mー3〕で、加速エネルギー40〜60〔keV〕で行
う。ここでシリコン基板21は、比抵抗が10〔Ω・c
m〕程度で、面方位(111)である。
基板21の表面に、フォトリソグラフィにより所定領域
に窓を開けたレジスト(図示せず)を形成する。このレ
ジストをマスクにして、砒素またはアンチモンをイオン
注入する。イオン注入は、ドーズ量1〜2×1015〔c
mー3〕で、加速エネルギー40〜60〔keV〕で行
う。ここでシリコン基板21は、比抵抗が10〔Ω・c
m〕程度で、面方位(111)である。
【0028】その後、酸素ガス中でのプラズマアッシン
グによりレジストを除去する。この後、温度1200
〔℃〕で30分程度の熱処理を行う。これによって、接
合深さ1〜2〔μm〕で、シート抵抗50〜100〔Ω
/□〕程度のn型の埋め込みコレクタ層22が形成され
る。そして、さらに、シリコン基板21上に膜厚1〔μ
m〕程度、比抵抗0.5〔Ω・cm〕程度のn型エピタ
キシャル層23を形成する。エピタキシャル層23は、
温度1050〔℃〕および80〔Torr〕程度の条件
で、ジクロールシランとアルシンの混合ガスを用いて形
成される。このようにエピタキシャル層23の膜厚を1
〔μm〕程度と薄くすることにより、コレクタ・エミッ
タ間耐圧を10〔V〕と十分な値に維持しながら、キャ
リアのコレクタ走行時間を短くでき、トランジスタの高
速動作が可能となる。
グによりレジストを除去する。この後、温度1200
〔℃〕で30分程度の熱処理を行う。これによって、接
合深さ1〜2〔μm〕で、シート抵抗50〜100〔Ω
/□〕程度のn型の埋め込みコレクタ層22が形成され
る。そして、さらに、シリコン基板21上に膜厚1〔μ
m〕程度、比抵抗0.5〔Ω・cm〕程度のn型エピタ
キシャル層23を形成する。エピタキシャル層23は、
温度1050〔℃〕および80〔Torr〕程度の条件
で、ジクロールシランとアルシンの混合ガスを用いて形
成される。このようにエピタキシャル層23の膜厚を1
〔μm〕程度と薄くすることにより、コレクタ・エミッ
タ間耐圧を10〔V〕と十分な値に維持しながら、キャ
リアのコレクタ走行時間を短くでき、トランジスタの高
速動作が可能となる。
【0029】そして、エピタキシャル層23上の全面に
膜厚120〔nm〕程度の窒化シリコン膜(図示せず)
を形成する。この後、フォトリソグラフィを用いて形成
したレジストパターン(図示せず)をマスクにしてドラ
イエッチングを行う。ドライエッチングは、フロン系お
よび臭素系の混合ガス中で行う。このドライエッチング
によって素子分離LOCOS膜24の形成領域の窒化シ
リコン膜を除去する。続いてレジストパターンをマスク
にして、SF6ガスを用いたドライエッチングにより素
子分離LOCOS膜24の形成領域にあるエピタキシャ
ル層23に溝(図示せず)を形成する。この溝の深さ
は、エピタキシャル層23の膜厚の半分程度より若干大
きい深さ、ここでは0.6〔μm〕程度とした。その
後、酸素プラズマアッシングによりレジストパターンを
除去する。この後、8気圧程度の高圧のパイロ酸化を用
いて窒化シリコン膜をマスクとして、上記溝に選択的に
厚さ1.2〔μm〕程度の素子分離LOCOS膜24を
形成する。
膜厚120〔nm〕程度の窒化シリコン膜(図示せず)
を形成する。この後、フォトリソグラフィを用いて形成
したレジストパターン(図示せず)をマスクにしてドラ
イエッチングを行う。ドライエッチングは、フロン系お
よび臭素系の混合ガス中で行う。このドライエッチング
によって素子分離LOCOS膜24の形成領域の窒化シ
リコン膜を除去する。続いてレジストパターンをマスク
にして、SF6ガスを用いたドライエッチングにより素
子分離LOCOS膜24の形成領域にあるエピタキシャ
ル層23に溝(図示せず)を形成する。この溝の深さ
は、エピタキシャル層23の膜厚の半分程度より若干大
きい深さ、ここでは0.6〔μm〕程度とした。その
後、酸素プラズマアッシングによりレジストパターンを
除去する。この後、8気圧程度の高圧のパイロ酸化を用
いて窒化シリコン膜をマスクとして、上記溝に選択的に
厚さ1.2〔μm〕程度の素子分離LOCOS膜24を
形成する。
【0030】そして、リン酸液を用いて窒化シリコン膜
を除去する。この後、エピタキシャル層23および素子
分離LOCOS膜24上に、多結晶シリコンベース引き
出し電極となる膜厚400〔nm〕程度の多結晶シリコ
ン膜を形成する。多結晶シリコン膜は、シランガスを用
いた減圧CVD法により形成する。続いて、この多結晶
シリコン膜上に、膜厚300〔nm〕程度の酸化膜を形
成する。酸化膜は、ジクロールシランおよびN2Oの混
合ガスを用いた減圧CVD法により形成する。
を除去する。この後、エピタキシャル層23および素子
分離LOCOS膜24上に、多結晶シリコンベース引き
出し電極となる膜厚400〔nm〕程度の多結晶シリコ
ン膜を形成する。多結晶シリコン膜は、シランガスを用
いた減圧CVD法により形成する。続いて、この多結晶
シリコン膜上に、膜厚300〔nm〕程度の酸化膜を形
成する。酸化膜は、ジクロールシランおよびN2Oの混
合ガスを用いた減圧CVD法により形成する。
【0031】その後、後に形成する外部ベース層の不純
物拡散源となるボロンを酸化膜越しに多結晶シリコン膜
にイオン注入する。イオン注入は、ドーズ量1×1016
〔cm-2〕、加速エネルギー60〔keV〕程度で行
う。この場合の注入条件は、酸化膜越しであっても、多
結晶シリコン膜に十分なボロンが注入でき、またイオン
注入時に多結晶シリコン膜を突き抜けてエピタキシャル
層23に達することのないように設定されている。
物拡散源となるボロンを酸化膜越しに多結晶シリコン膜
にイオン注入する。イオン注入は、ドーズ量1×1016
〔cm-2〕、加速エネルギー60〔keV〕程度で行
う。この場合の注入条件は、酸化膜越しであっても、多
結晶シリコン膜に十分なボロンが注入でき、またイオン
注入時に多結晶シリコン膜を突き抜けてエピタキシャル
層23に達することのないように設定されている。
【0032】その後、酸化膜上に0.8〜1.0〔μm〕
幅の開口を有するレジストパターンを形成する。このレ
ジストパターンをマスクにして、CHF3,アンモニア
および酸素の混合ガス中で、ドライエッチングを行う。
ドライエッチングによって酸化膜をエッチング除去す
る。続いてHClおよびHBrガスとの混合ガスで異方
性ドライエッチングを行う。これによって多結晶シリコ
ン膜をエッチング除去する。以上の工程から開口40,
酸化膜26および多結晶シリコンベース引き出し電極2
5を形成する。
幅の開口を有するレジストパターンを形成する。このレ
ジストパターンをマスクにして、CHF3,アンモニア
および酸素の混合ガス中で、ドライエッチングを行う。
ドライエッチングによって酸化膜をエッチング除去す
る。続いてHClおよびHBrガスとの混合ガスで異方
性ドライエッチングを行う。これによって多結晶シリコ
ン膜をエッチング除去する。以上の工程から開口40,
酸化膜26および多結晶シリコンベース引き出し電極2
5を形成する。
【0033】次に、レジストパターンを酸素プラズマア
ッシングで除去した後、温度1000℃で30分程度の
熱処理を行う。これにより、多結晶シリコンベース引き
出し電極25中のボロンがエピタキシャル層23中に導
入され、外部ベース層29を形成する。また、この熱処
理により、多結晶シリコンベース引き出し電極25の側
壁および開口40に露出したエピタキシャル層23の表
面には膜厚50〔nm〕程度の酸化膜27が形成され
る。
ッシングで除去した後、温度1000℃で30分程度の
熱処理を行う。これにより、多結晶シリコンベース引き
出し電極25中のボロンがエピタキシャル層23中に導
入され、外部ベース層29を形成する。また、この熱処
理により、多結晶シリコンベース引き出し電極25の側
壁および開口40に露出したエピタキシャル層23の表
面には膜厚50〔nm〕程度の酸化膜27が形成され
る。
【0034】なお、この実施例における多結晶シリコン
膜へのボロンのイオン注入の条件は、ドーズ量が1×1
016〔cm-2〕で、加速エネルギーが60〔keV〕程
度である。この条件下でイオン注入を行うと、その接合
深さは0.2〔μm〕程度で、その表面濃度は1×10
20〔cm-3〕以上と高濃度のp型の外部ベース層29を
形成することができる。
膜へのボロンのイオン注入の条件は、ドーズ量が1×1
016〔cm-2〕で、加速エネルギーが60〔keV〕程
度である。この条件下でイオン注入を行うと、その接合
深さは0.2〔μm〕程度で、その表面濃度は1×10
20〔cm-3〕以上と高濃度のp型の外部ベース層29を
形成することができる。
【0035】次に、図3に示すように、多結晶シリコン
ベース引き出し電極25および酸化膜26をマスクにし
てボロンをイオン注入する。ボロンは、酸化膜27を通
して、開口40内のエピタキシャル層23中に導入され
る。このイオン注入条件は、たとえばイオンの加速エネ
ルギーが50〔keV〕で、ドーズ量が1×1014〔c
m-2〕である。この後、温度950〔℃〕で30分程度
の熱処理を行う。これによって、接合深さが0.1〜0.
2〔μm〕で、表面濃度が3×1019〔cm-3〕程度の
第1の半導体領域となるp型の真性ベース層30が形成
される。
ベース引き出し電極25および酸化膜26をマスクにし
てボロンをイオン注入する。ボロンは、酸化膜27を通
して、開口40内のエピタキシャル層23中に導入され
る。このイオン注入条件は、たとえばイオンの加速エネ
ルギーが50〔keV〕で、ドーズ量が1×1014〔c
m-2〕である。この後、温度950〔℃〕で30分程度
の熱処理を行う。これによって、接合深さが0.1〜0.
2〔μm〕で、表面濃度が3×1019〔cm-3〕程度の
第1の半導体領域となるp型の真性ベース層30が形成
される。
【0036】次に、図4に示すように、シランガスを用
いて減圧CVD法により、全面に膜厚300〔nm〕程
度の多結晶シリコン膜41を成長させる。続いてこの多
結晶シリコン膜41に、n型の不純物としてたとえば砒
素をイオン注入する。イオン注入条件は、たとえば加速
エネルギー60〔keV〕、ドーズ量1×1016〔cm
ー2〕である。
いて減圧CVD法により、全面に膜厚300〔nm〕程
度の多結晶シリコン膜41を成長させる。続いてこの多
結晶シリコン膜41に、n型の不純物としてたとえば砒
素をイオン注入する。イオン注入条件は、たとえば加速
エネルギー60〔keV〕、ドーズ量1×1016〔cm
ー2〕である。
【0037】次に、図5に示すように、この多結晶シリ
コン膜41をHClおよびHBrの混合ガスを用いて異
方性エッチングする。このエッチングによってて、多結
晶シリコンベース引出し電極25および酸化膜26の側
壁の酸化膜27上にn型のサイドウォール多結晶シリコ
ン膜28が形成される。
コン膜41をHClおよびHBrの混合ガスを用いて異
方性エッチングする。このエッチングによってて、多結
晶シリコンベース引出し電極25および酸化膜26の側
壁の酸化膜27上にn型のサイドウォール多結晶シリコ
ン膜28が形成される。
【0038】その後、このサイドウォール多結晶シリコ
ン膜28をマスクにして、NH4FおよびHFのエッチ
ング液中に浸し、所定の時間のウェットエッチングを行
う。これによって、自己整合的にエミッタ引き出し開口
部42を形成する。この際、エミッタ引き出し開口部4
2の周囲はどの位置においても、多結晶シリコンベース
引き出し電極25との間隔が350〔nm〕程度と等距
離となる。
ン膜28をマスクにして、NH4FおよびHFのエッチ
ング液中に浸し、所定の時間のウェットエッチングを行
う。これによって、自己整合的にエミッタ引き出し開口
部42を形成する。この際、エミッタ引き出し開口部4
2の周囲はどの位置においても、多結晶シリコンベース
引き出し電極25との間隔が350〔nm〕程度と等距
離となる。
【0039】次に、図6に示すように、全面にシランガ
スを用いた減圧CVD法により膜厚300〔nm〕程度
の多結晶シリコン膜を形成する。この後、後の工程でエ
ミッタ電極を形成する領域以外を開口するためのレジス
トパターン(図示せず)を形成する。このレジストパタ
ーンをマスクに用いて、HClおよびHBrの混合ガス
で、選択的に多結晶シリコン膜をエッチングする。この
ようにして、多結晶シリコンエミッタ電極31が形成さ
れる。そして、酸素プラズマアッシングによりレジスト
パターンを除去する。この後、エミッタ電極を形成する
領域を開口するようにレジストパターン(図示せず)を
形成する。このレジストパターンをマスクに用いて、選
択的にn型不純物である砒素を多結晶シリコンエミッタ
電極31にイオン注入する。このイオン注入条件は、た
とえばドーズ量を1×1016〔cm-2〕程度で、加速エ
ネルギーを60〔keV〕で行う。
スを用いた減圧CVD法により膜厚300〔nm〕程度
の多結晶シリコン膜を形成する。この後、後の工程でエ
ミッタ電極を形成する領域以外を開口するためのレジス
トパターン(図示せず)を形成する。このレジストパタ
ーンをマスクに用いて、HClおよびHBrの混合ガス
で、選択的に多結晶シリコン膜をエッチングする。この
ようにして、多結晶シリコンエミッタ電極31が形成さ
れる。そして、酸素プラズマアッシングによりレジスト
パターンを除去する。この後、エミッタ電極を形成する
領域を開口するようにレジストパターン(図示せず)を
形成する。このレジストパターンをマスクに用いて、選
択的にn型不純物である砒素を多結晶シリコンエミッタ
電極31にイオン注入する。このイオン注入条件は、た
とえばドーズ量を1×1016〔cm-2〕程度で、加速エ
ネルギーを60〔keV〕で行う。
【0040】そして、アッシングによりレジストパター
ンを除去する。この後、温度900〔℃〕で30分程度
の熱処理を施す。これによって、サイドウォール多結晶
シリコン膜28中の砒素は多結晶シリコンエミッタ電極
31中に拡散する。拡散させた砒素は、直接多結晶シリ
コンエミッタ電極31にイオン注入された砒素と共に真
性ベース層30中に拡散され、n型のエミッタ層32を
形成する。なお、この実施例の条件では、エミッタ層3
2は深さ0.05〜0.1〔μm〕で表面濃度3×1020
〔cm-3〕程度となる。
ンを除去する。この後、温度900〔℃〕で30分程度
の熱処理を施す。これによって、サイドウォール多結晶
シリコン膜28中の砒素は多結晶シリコンエミッタ電極
31中に拡散する。拡散させた砒素は、直接多結晶シリ
コンエミッタ電極31にイオン注入された砒素と共に真
性ベース層30中に拡散され、n型のエミッタ層32を
形成する。なお、この実施例の条件では、エミッタ層3
2は深さ0.05〜0.1〔μm〕で表面濃度3×1020
〔cm-3〕程度となる。
【0041】このような製造方法で形成されたバイポー
ラトランジスタと従来のバイポーラトランジスタについ
て、エミッタ層開口幅と電流増幅率、遮断周波数との関
係を図7に示す。この図において、50、52は本実施
例のバイポーラトランジスタ、51、53は従来のバイ
ポーラトランジスタの特性を表わす。
ラトランジスタと従来のバイポーラトランジスタについ
て、エミッタ層開口幅と電流増幅率、遮断周波数との関
係を図7に示す。この図において、50、52は本実施
例のバイポーラトランジスタ、51、53は従来のバイ
ポーラトランジスタの特性を表わす。
【0042】図7から明らかなように、実施例のバイポ
ーラトランジスタはエミッタ層開口幅が小さくなっても
電流増幅率、遮断周波数の劣化は見られない。
ーラトランジスタはエミッタ層開口幅が小さくなっても
電流増幅率、遮断周波数の劣化は見られない。
【0043】尚、上記実施例においてエミッタ層形成の
熱処理および多結晶シリコン膜41中の不純物均一化の
熱処理は、ラピッド・サーマル・アニール(RTA)法
を用いてもよい。
熱処理および多結晶シリコン膜41中の不純物均一化の
熱処理は、ラピッド・サーマル・アニール(RTA)法
を用いてもよい。
【0044】尚、上記実施例はnpn型バイポーラトラ
ンジスタについて示したが、本発明は、pnp型バイポ
ーラトランジスタについても適用できる。
ンジスタについて示したが、本発明は、pnp型バイポ
ーラトランジスタについても適用できる。
【0045】
【発明の効果】この発明の半導体装置およびその製造方
法によれば、エミッタ層と外部ベース層間距離を決定す
る多結晶シリコンサイドウォール膜からも、エミッタ層
形成に必要な不純物を供給できるため、エミッタ開口幅
が0.8μm以下の微細なバイポーラトランジスタでも
十分な不純物濃度と接合深さを持ったエミッタ層を安定
に形成できる。このため、エミッタ層幅の異なるバイポ
ーラトランジスタをそれぞれ電流増幅率、遮断周波数お
よびコレクタ・エミッタ間耐圧を劣化させることなく同
時に形成できるため、バイポーラ集積回路上で異なった
エミッタ層幅を有するトランジスタの使用が可能とな
る。さらに、トランジスタの特性を劣化させることなく
エミッタ層幅を0.4μm程度まで縮小できるため、バ
イポーラトランジスタを大幅に高速化できる。
法によれば、エミッタ層と外部ベース層間距離を決定す
る多結晶シリコンサイドウォール膜からも、エミッタ層
形成に必要な不純物を供給できるため、エミッタ開口幅
が0.8μm以下の微細なバイポーラトランジスタでも
十分な不純物濃度と接合深さを持ったエミッタ層を安定
に形成できる。このため、エミッタ層幅の異なるバイポ
ーラトランジスタをそれぞれ電流増幅率、遮断周波数お
よびコレクタ・エミッタ間耐圧を劣化させることなく同
時に形成できるため、バイポーラ集積回路上で異なった
エミッタ層幅を有するトランジスタの使用が可能とな
る。さらに、トランジスタの特性を劣化させることなく
エミッタ層幅を0.4μm程度まで縮小できるため、バ
イポーラトランジスタを大幅に高速化できる。
【図1】本発明の一実施例の半導体装置の構成を示す断
面図
面図
【図2】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図
す工程順断面図
【図3】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図
す工程順断面図
【図4】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図
す工程順断面図
【図5】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図
す工程順断面図
【図6】本発明の一実施例の半導体装置の製造方法を示
す工程順断面図
す工程順断面図
【図7】本発明の半導体装置の効果を示す図
【図8】従来の半導体装置を示す断面図
【図9】従来の半導体装置を示す断面図
25 ベース引き出し電極 28 多結晶シリコンサイドウォール膜 29 外部ベース層 30 真性ベース層 31 多結晶シリコンエミッタ電極 32 エミッタ層 60 半導体基板
Claims (3)
- 【請求項1】第1導電型の半導体基板の表面に、第2導
電型の第1の半導体領域が形成され、前記第1の半導体
領域の外に第2導電型の第2の半導体領域が形成され、
前記第1の半導体領域内に第1の導電型の第3の半導体
領域が形成され、前記第2の半導体領域上に第2の導電
型を有する第1の多結晶半導体層が形成され、前記第1
の多結晶半導体層の表面および側面に絶縁膜が形成さ
れ、前記第3の半導体領域上に第1の導電型の第2の多
結晶半導体層が形成され、前記絶縁膜と前記第2の多結
晶半導体層の間に形成された第3の多結晶半導体膜によ
って、前記第3の半導体領域が前記第3の半導体領域周
辺の全ての位置において、前記第1の多結晶半導体層か
ら一定の等しい距離となり、前記第3の多結晶半導体層
が前記第1の導電型を有していることを特徴とする半導
体装置。 - 【請求項2】第3の多結晶半導体層中の第1の導電型の
不純物濃度が第2の多結晶半導体中の前記第1の導電型
の不純物濃度以上であることを特徴とする請求項1記載
の半導体装置。 - 【請求項3】半導体基板上に第1の多結晶半導体層を形
成する工程と、前記第1の多結晶半導体層の所定の領域
をエッチング除去し、前記半導体基板を露出させる工程
と、前記半導体基板が露出した表面と前記第1の多結晶
半導体層の側面に絶縁膜を形成する工程と、前記絶縁膜
によって規定される領域を通して、前記第1の多結晶半
導体層中の第1の不純物を前記半導体基板表面に導入
し、第2の半導体領域を形成する工程と、前記半導体基
板の露出領域に第2の不純物をドープして前記第1の半
導体領域を形成する工程と、前記半導体基板主面上に第
3の多結晶半導体層を形成する工程と、前記第3の多結
晶半導体層に第3の不純物を導入する工程と、前記第3
の多結晶半導体層を異方性エッチングし、サイドウォー
ル膜を形成する工程と、前記サイドウォール膜をマスク
として前記絶縁膜をエッチングし第1の開口を設け、そ
の周囲の全ての位置において前記第1の多結晶半導体層
から等しい距離に第2の開口を形成する工程と、前記第
2の開口上に第2の多結晶半導体層を成長する工程と、
前記第2の多結晶半導体層に第3の不純物を導入する工
程と、前記サイドウォール膜中の前記第3の不純物と前
記第2の多結晶半導体層中の前記第3の不純物を前記第
3の開口を通して、前記第3の半導体領域を形成する工
程を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17963592A JPH0629304A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17963592A JPH0629304A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0629304A true JPH0629304A (ja) | 1994-02-04 |
Family
ID=16069216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17963592A Pending JPH0629304A (ja) | 1992-07-07 | 1992-07-07 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0629304A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6965132B1 (en) * | 2000-11-17 | 2005-11-15 | Newport Fab, Llc | Polycrystalline silicon emitter having an accurately controlled critical dimension |
KR101647684B1 (ko) * | 2015-04-30 | 2016-08-23 | 유칭체 | 휴대용 장착 롤러 |
-
1992
- 1992-07-07 JP JP17963592A patent/JPH0629304A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6965132B1 (en) * | 2000-11-17 | 2005-11-15 | Newport Fab, Llc | Polycrystalline silicon emitter having an accurately controlled critical dimension |
KR101647684B1 (ko) * | 2015-04-30 | 2016-08-23 | 유칭체 | 휴대용 장착 롤러 |
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