JP2652995B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/021—Manufacture or treatment of interconnections within wafers or substrates
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/137—Collector regions of BJTs
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にｎｐｎ接合を有するシリコンバイポ
ーラトランジスタにおけるｎ+ 型コレクタ領域の構造お
よびその製造方法に関する。
造方法に関し、特にｎｐｎ接合を有するシリコンバイポ
ーラトランジスタにおけるｎ+ 型コレクタ領域の構造お
よびその製造方法に関する。
【０００２】
【従来の技術】ｎｐｎ接合を有する従来のシリコンバイ
ポーラトランジスタの構造および製造方法の第１の例
（以後、第１の従来例と記す）を、図１１〜図１３に示
す工程順の縦断面図を用いて説明する。
ポーラトランジスタの構造および製造方法の第１の例
（以後、第１の従来例と記す）を、図１１〜図１３に示
す工程順の縦断面図を用いて説明する。
【０００３】まず、ｐ型シリコン基板５０１上にｎ+ 型
埋込み層５０２を形成し、表面に１μｍ程度の膜厚のｎ
型エピタキシャル層５０３を形成する。次に、ｎ型エピ
タキシャル層５０３，ｎ+ 型埋込み層５０２を貫通する
トレンチを形成し、トレンチ底部にチャネルストッパー
用のｐ+ 型領域５０４を形成し、トレンチ表面に熱酸化
によるシリコン酸化膜５０５を形成した後、トレンチ内
部に多結晶シリコン５０６を埋込み、素子分離領域を形
成する〔図１１〕。続いて、表面にシリコン酸化膜５０
７，シリコン窒化膜５０８を形成する。シリコン酸化膜
５０７は熱酸化により形成し、シリコン窒化膜５０８は
ＣＶＤ法により形成する。次に、ｎ+ 型コレクタ領域を
形成する領域上のシリコン窒化膜５０８，シリコン酸化
膜５０７を順次エッチング除去して開口部を形成し、シ
リコン窒化膜５０８をマスクとして燐を熱拡散すること
によりｎ+ 型コレクタ領域５１０を形成する〔図１
２〕。このとき、ｎ+ 型コレクタ領域５１０は開口部よ
り横方向に広く拡がる。次に、ｐ型ベース領域を形成す
る領域上のシリコン窒化膜５０８，シリコン酸化膜５０
７を順次エッチング除去して開口部を形成し、ｐ型ベー
ス領域５１１を形成した後、ｎ+ 型エミッタ領域５１２
を形成することにより、バイポーラトランジスタを形成
する〔図１３〕。
埋込み層５０２を形成し、表面に１μｍ程度の膜厚のｎ
型エピタキシャル層５０３を形成する。次に、ｎ型エピ
タキシャル層５０３，ｎ+ 型埋込み層５０２を貫通する
トレンチを形成し、トレンチ底部にチャネルストッパー
用のｐ+ 型領域５０４を形成し、トレンチ表面に熱酸化
によるシリコン酸化膜５０５を形成した後、トレンチ内
部に多結晶シリコン５０６を埋込み、素子分離領域を形
成する〔図１１〕。続いて、表面にシリコン酸化膜５０
７，シリコン窒化膜５０８を形成する。シリコン酸化膜
５０７は熱酸化により形成し、シリコン窒化膜５０８は
ＣＶＤ法により形成する。次に、ｎ+ 型コレクタ領域を
形成する領域上のシリコン窒化膜５０８，シリコン酸化
膜５０７を順次エッチング除去して開口部を形成し、シ
リコン窒化膜５０８をマスクとして燐を熱拡散すること
によりｎ+ 型コレクタ領域５１０を形成する〔図１
２〕。このとき、ｎ+ 型コレクタ領域５１０は開口部よ
り横方向に広く拡がる。次に、ｐ型ベース領域を形成す
る領域上のシリコン窒化膜５０８，シリコン酸化膜５０
７を順次エッチング除去して開口部を形成し、ｐ型ベー
ス領域５１１を形成した後、ｎ+ 型エミッタ領域５１２
を形成することにより、バイポーラトランジスタを形成
する〔図１３〕。
【０００４】ｎｐｎ接合を有する従来のシリコンバイポ
ーラトランジスタの構造および製造方法の第２の例（以
後、第２の従来例と記す）を、図１４〜図１６に示す工
程順の縦断面図を用いて説明する。
ーラトランジスタの構造および製造方法の第２の例（以
後、第２の従来例と記す）を、図１４〜図１６に示す工
程順の縦断面図を用いて説明する。
【０００５】まず、ｐ型シリコン基板６０１上にｎ+ 型
埋込み層６０２を形成し、表面に１μｍ程度の膜厚のｎ
型エピタキシャル層６０３を形成する。次に、ｎ型エピ
タキシャル層６０３，ｎ+ 型埋込み層６０２を貫通する
トレンチを形成し、トレンチ底部にチャネルストッパー
用のｐ+ 型領域６０４を形成し、トレンチ表面に熱酸化
によるシリコン酸化膜６０５を形成した後、トレンチ内
部に多結晶シリコン６０６を埋込み、素子分離領域を形
成する〔図１４〕。続いて、表面にシリコン酸化膜６０
７，シリコン窒化膜６０８を形成する。シリコン酸化膜
６０７は熱酸化により形成し、シリコン窒化膜６０８は
ＣＶＤ法により形成する。次に、ｎ+ 型コレクタ領域を
形成する領域上のシリコン窒化膜６０８，シリコン酸化
膜６０７を順次エッチング除去して開口部を形成し、こ
の開口部を覆うｎ+ 型の多結晶シリコン膜６１４を形成
し、多結晶シリコン膜６１４からｎ型不純物を熱拡散す
ることによりｎ+ 型コレクタ領域６１０を形成する〔図
１５〕。このとき、ｎ+ 型コレクタ領域５１０は開口部
より横方向に広く拡がる。次に、ｐ型ベース領域を形成
する領域上のシリコン窒化膜６０８，シリコン酸化膜６
０７を順次エッチング除去して開口部を形成し、ｐ型ベ
ース領域６１１を形成した後、ｎ+ 型エミッタ領域６１
２を形成することにより、バイポーラトランジスタを形
成する〔図１６〕。
埋込み層６０２を形成し、表面に１μｍ程度の膜厚のｎ
型エピタキシャル層６０３を形成する。次に、ｎ型エピ
タキシャル層６０３，ｎ+ 型埋込み層６０２を貫通する
トレンチを形成し、トレンチ底部にチャネルストッパー
用のｐ+ 型領域６０４を形成し、トレンチ表面に熱酸化
によるシリコン酸化膜６０５を形成した後、トレンチ内
部に多結晶シリコン６０６を埋込み、素子分離領域を形
成する〔図１４〕。続いて、表面にシリコン酸化膜６０
７，シリコン窒化膜６０８を形成する。シリコン酸化膜
６０７は熱酸化により形成し、シリコン窒化膜６０８は
ＣＶＤ法により形成する。次に、ｎ+ 型コレクタ領域を
形成する領域上のシリコン窒化膜６０８，シリコン酸化
膜６０７を順次エッチング除去して開口部を形成し、こ
の開口部を覆うｎ+ 型の多結晶シリコン膜６１４を形成
し、多結晶シリコン膜６１４からｎ型不純物を熱拡散す
ることによりｎ+ 型コレクタ領域６１０を形成する〔図
１５〕。このとき、ｎ+ 型コレクタ領域５１０は開口部
より横方向に広く拡がる。次に、ｐ型ベース領域を形成
する領域上のシリコン窒化膜６０８，シリコン酸化膜６
０７を順次エッチング除去して開口部を形成し、ｐ型ベ
ース領域６１１を形成した後、ｎ+ 型エミッタ領域６１
２を形成することにより、バイポーラトランジスタを形
成する〔図１６〕。
【０００６】近年、バイポーラトランジスタの高速化，
高集積化の要求から、ｎ+ 型コレクタ領域の低抵抗化が
要求されている。しかしながら、ｎ型エピタキシャル層
の厚さが１μｍ程度の場合、例えばＰ2 Ｏ5 を用いた１
０００℃，１５分間の拡散を行ないｎ+ 型コレクタ領域
を形成すると、この領域の燐の濃度は３×１０22／ｃｍ
3 となりたしかに低抵抗化されるが、このように高濃度
の場合にはジャーナル・オブ・アプライド・フィジック
ス，１９６７年，３８巻，８１〜８７ページ（Ｊｏｕｒ
ｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏ
ｌ．３８，ｐｐ８１−８７，１９６７）に報告されてい
るようにミスフィット転位が発生する。ミスフィット転
位がバイポーラトランジスタのエミッタ・ベース間の接
合を貫いた場合、接合リークの原因となる。このため、
従来はミスフィット転位が発生しないようなコレクタ領
域への燐拡散濃度が設定されてきた。
高集積化の要求から、ｎ+ 型コレクタ領域の低抵抗化が
要求されている。しかしながら、ｎ型エピタキシャル層
の厚さが１μｍ程度の場合、例えばＰ2 Ｏ5 を用いた１
０００℃，１５分間の拡散を行ないｎ+ 型コレクタ領域
を形成すると、この領域の燐の濃度は３×１０22／ｃｍ
3 となりたしかに低抵抗化されるが、このように高濃度
の場合にはジャーナル・オブ・アプライド・フィジック
ス，１９６７年，３８巻，８１〜８７ページ（Ｊｏｕｒ
ｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏ
ｌ．３８，ｐｐ８１−８７，１９６７）に報告されてい
るようにミスフィット転位が発生する。ミスフィット転
位がバイポーラトランジスタのエミッタ・ベース間の接
合を貫いた場合、接合リークの原因となる。このため、
従来はミスフィット転位が発生しないようなコレクタ領
域への燐拡散濃度が設定されてきた。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置およびその製造方法では、ｎ+ 型コレクタ領域は膜
厚の厚いｎ型エピタキシャル層の表面からｎ+ 型埋込み
層に達する拡散層により形成されるが、このためｎ+ 型
コレクタ領域を低抵抗化しようとするとｎ+ 型コレクタ
領域表面の不純物濃度が高くなることによりこの部分か
らのミスフィット転位が発生することになる。そのた
め、従来の半導体装置ではｎ+ 型コレクタ領域の不純物
濃度を高くならぬようにしており、半導体装置の高速化
に対しての大きな制約となっていた。
装置およびその製造方法では、ｎ+ 型コレクタ領域は膜
厚の厚いｎ型エピタキシャル層の表面からｎ+ 型埋込み
層に達する拡散層により形成されるが、このためｎ+ 型
コレクタ領域を低抵抗化しようとするとｎ+ 型コレクタ
領域表面の不純物濃度が高くなることによりこの部分か
らのミスフィット転位が発生することになる。そのた
め、従来の半導体装置ではｎ+ 型コレクタ領域の不純物
濃度を高くならぬようにしており、半導体装置の高速化
に対しての大きな制約となっていた。
【０００８】
【課題を解決するための手段】ｎｐｎ型シリコンバイポ
ーラトランジスタにおけるｎ+ 型コレクタ領域およびそ
の製造方法における本発明の半導体装置およびその製造
方法は、ｎ+ 型埋込み層の表面に形成されるｎ型エピタ
キシャル層において、ｎ+ 型コレクタ領域が形成される
部分のみｎ型エピタキシャル層の厚さを薄くしてある。
ーラトランジスタにおけるｎ+ 型コレクタ領域およびそ
の製造方法における本発明の半導体装置およびその製造
方法は、ｎ+ 型埋込み層の表面に形成されるｎ型エピタ
キシャル層において、ｎ+ 型コレクタ領域が形成される
部分のみｎ型エピタキシャル層の厚さを薄くしてある。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１〜図４は本発明の第１の実施例を説明するため
の工程順の縦断面図である。本実施例では、ｎ+ 型埋込
み層１０２に達するｎ+ 型コレクタ領域１１０がｎ型エ
ピタキシャル層１０３表面に設けられた孔１０９の底部
に形成されている。
る。図１〜図４は本発明の第１の実施例を説明するため
の工程順の縦断面図である。本実施例では、ｎ+ 型埋込
み層１０２に達するｎ+ 型コレクタ領域１１０がｎ型エ
ピタキシャル層１０３表面に設けられた孔１０９の底部
に形成されている。
【００１０】まず、比抵抗１０Ω・ｃｍのｐ型シリコン
基板１０１の表面の一部に砒素（Ａｓ）を５×１０19／
ｃｍ3 程度ドーピングしてｎ+ 型埋込み層１０２を形成
した後、膜厚約１μｍの通常のｎ型エピタキシャル層１
０３を成長し、ｎ型エピタキシャル層１０３，ｎ+ 型埋
込み層１０２を貫通するトレンチを形成し、トレンチ底
部にチャネルストッパー用のｐ+ 型領域１０４を形成
し、トレンチ表面に熱酸化によるシリコン酸化膜１０５
を形成した後、トレンチ内部に多結晶シリコン１０６を
埋込み、素子分離領域を形成する〔図１〕。続いて、表
面にシリコン酸化膜１０７，シリコン窒化膜１０８を形
成する。シリコン酸化膜１０７は熱酸化により形成し、
シリコン窒化膜１０８はＣＶＤ法により形成する。次
に、ｎ+ 型コレクタ領域を形成する領域上のシリコン窒
化膜１０８，シリコン酸化膜１０７を順次エッチング除
去し、さらにｎ型エピタキシャル層１０３を０．５μｍ
程度エッチングして孔１０９を形成する〔図２〕。その
後、拡散マスクとしてシリコン窒化膜１０８を用い、キ
ャリアガスとして窒素と酸素の混合ガスを用い、１００
０ｐｐｍのＰＯＣｌ3 により９５０℃で６分間拡散す
る。その後、１０００℃の窒素雰囲気で２０分間燐の押
し込みを行ない、ｎ+ 型コレクタ領域１１０を形成する
〔図３〕。次に、ｐ型ベース領域を形成する領域上のシ
リコン窒化膜１０８，シリコン酸化膜１０７を順次エッ
チング除去して開口部を形成し、例えばイオン注入法に
よりｐ型ベース領域１１１を形成した後、例えばイオン
注入法によりｎ+ 型エミッタ領域１１２を形成すること
により、バイポーラトランジスタを形成する〔図４〕。
基板１０１の表面の一部に砒素（Ａｓ）を５×１０19／
ｃｍ3 程度ドーピングしてｎ+ 型埋込み層１０２を形成
した後、膜厚約１μｍの通常のｎ型エピタキシャル層１
０３を成長し、ｎ型エピタキシャル層１０３，ｎ+ 型埋
込み層１０２を貫通するトレンチを形成し、トレンチ底
部にチャネルストッパー用のｐ+ 型領域１０４を形成
し、トレンチ表面に熱酸化によるシリコン酸化膜１０５
を形成した後、トレンチ内部に多結晶シリコン１０６を
埋込み、素子分離領域を形成する〔図１〕。続いて、表
面にシリコン酸化膜１０７，シリコン窒化膜１０８を形
成する。シリコン酸化膜１０７は熱酸化により形成し、
シリコン窒化膜１０８はＣＶＤ法により形成する。次
に、ｎ+ 型コレクタ領域を形成する領域上のシリコン窒
化膜１０８，シリコン酸化膜１０７を順次エッチング除
去し、さらにｎ型エピタキシャル層１０３を０．５μｍ
程度エッチングして孔１０９を形成する〔図２〕。その
後、拡散マスクとしてシリコン窒化膜１０８を用い、キ
ャリアガスとして窒素と酸素の混合ガスを用い、１００
０ｐｐｍのＰＯＣｌ3 により９５０℃で６分間拡散す
る。その後、１０００℃の窒素雰囲気で２０分間燐の押
し込みを行ない、ｎ+ 型コレクタ領域１１０を形成する
〔図３〕。次に、ｐ型ベース領域を形成する領域上のシ
リコン窒化膜１０８，シリコン酸化膜１０７を順次エッ
チング除去して開口部を形成し、例えばイオン注入法に
よりｐ型ベース領域１１１を形成した後、例えばイオン
注入法によりｎ+ 型エミッタ領域１１２を形成すること
により、バイポーラトランジスタを形成する〔図４〕。
【００１１】次に、図１１〜図１３に示した第１の従来
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第１の従来例による比較試料では、１００
０ｐｐｍのＰＯＣｌ3 を用い９５０℃で６分間と１８分
間との２水準の時間で燐拡散を行なった。まず、透過電
子顕微鏡を用いたｎ+ 型コレクタ領域における転位の発
生を評価した。１８分間燐拡散を行なった第１の従来例
では４μｍ角のｎ+ 型コレクタ領域当り平均２６本の転
位が発生し、さらにそのうち平均２本の転位がベース，
エミッタ領域にまで延びていた。それに対して６分間燐
拡散を行なった第１の従来例と本実施例とにおいては、
転位の発生が見られなかった。次に、電流−電圧特性の
測定を行なった。図５にその結果を示す。６分間の燐拡
散を行なった第１の従来例と本実施例とのリーク電流は
同程度であり、これらは１８分間の燐拡散を行なった第
１の従来例のリーク電流に比べて大幅に低くなってい
る。続いて、バイポーラトランジスタの高速動作性能を
表わす遮断周波数の測定を行なった。６分間の燐拡散を
行なった第１の従来例に比べて１８分間の燐拡散を行な
った第１の従来例および本実施例では、遮断周波数が
１．３倍に増加した。以上の結果から明らかなように、
本実施例はｎ+ 型コレクタ領域におけるミスフィット転
位を発生させることなくｎ+ 型コレクタ領域を低抵抗化
することができる。さらに、本実施例においては、ｎ+
型コレクタ領域とｐ型ベース領域との間隔を、従来より
狭く（０．５μｍ程度）することができる。
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第１の従来例による比較試料では、１００
０ｐｐｍのＰＯＣｌ3 を用い９５０℃で６分間と１８分
間との２水準の時間で燐拡散を行なった。まず、透過電
子顕微鏡を用いたｎ+ 型コレクタ領域における転位の発
生を評価した。１８分間燐拡散を行なった第１の従来例
では４μｍ角のｎ+ 型コレクタ領域当り平均２６本の転
位が発生し、さらにそのうち平均２本の転位がベース，
エミッタ領域にまで延びていた。それに対して６分間燐
拡散を行なった第１の従来例と本実施例とにおいては、
転位の発生が見られなかった。次に、電流−電圧特性の
測定を行なった。図５にその結果を示す。６分間の燐拡
散を行なった第１の従来例と本実施例とのリーク電流は
同程度であり、これらは１８分間の燐拡散を行なった第
１の従来例のリーク電流に比べて大幅に低くなってい
る。続いて、バイポーラトランジスタの高速動作性能を
表わす遮断周波数の測定を行なった。６分間の燐拡散を
行なった第１の従来例に比べて１８分間の燐拡散を行な
った第１の従来例および本実施例では、遮断周波数が
１．３倍に増加した。以上の結果から明らかなように、
本実施例はｎ+ 型コレクタ領域におけるミスフィット転
位を発生させることなくｎ+ 型コレクタ領域を低抵抗化
することができる。さらに、本実施例においては、ｎ+
型コレクタ領域とｐ型ベース領域との間隔を、従来より
狭く（０．５μｍ程度）することができる。
【００１２】図６〜図９は本発明の第２の実施例を説明
するための工程順の縦断面図である。本実施例では、ｎ
+ 型埋込み層２０２に達するｎ+ 型コレクタ領域２１０
がｎ型エピタキシャル層２０３表面に設けられた孔２０
９の底部に形成されており、孔２０９の側面にはシリコ
ン酸化膜２１３からなる側壁が形成されており、ｎ+型
コレクタ領域２１０は孔２０９を覆って形成されたｎ+
型多結晶シリコン膜２１４からの不純物拡散により形成
されている。
するための工程順の縦断面図である。本実施例では、ｎ
+ 型埋込み層２０２に達するｎ+ 型コレクタ領域２１０
がｎ型エピタキシャル層２０３表面に設けられた孔２０
９の底部に形成されており、孔２０９の側面にはシリコ
ン酸化膜２１３からなる側壁が形成されており、ｎ+型
コレクタ領域２１０は孔２０９を覆って形成されたｎ+
型多結晶シリコン膜２１４からの不純物拡散により形成
されている。
【００１３】まず、比抵抗１０Ω・ｃｍのｐ型シリコン
基板２０１の表面の一部に砒素（Ａｓ）を５×１０19／
ｃｍ3 程度ドーピングしてｎ+ 型埋込み層２０２を形成
した後、膜厚約１μｍの通常のｎ型エピタキシャル層２
０３を成長し、ｎ型エピタキシャル層２０３，ｎ+ 型埋
込み層２０２を貫通するトレンチを形成し、トレンチ底
部にチャネルストッパー用のｐ+ 型領域２０４を形成
し、トレンチ表面に熱酸化によるシリコン酸化膜２０５
を形成した後、トレンチ内部に多結晶シリコン２０６を
埋込み、素子分離領域を形成する〔図６〕。続いて、表
面にシリコン酸化膜２０７，シリコン窒化膜２０８を形
成する。シリコン酸化膜２０７は熱酸化により形成し、
シリコン窒化膜２０８はＣＶＤ法により形成する。次
に、ｎ+ 型コレクタ領域を形成する領域上のシリコン窒
化膜２０８，シリコン酸化膜２０７を順次エッチング除
去し、さらにｎ型エピタキシャル層２０３を０．５μｍ
程度エッチングして孔２０９を形成する。さらに、孔２
０９の表面を熱酸化した後、異方性エッチングを行な
い、孔２０９の底部の熱酸化膜を除去し、孔２０９の側
面にのみ側壁となるシリコン酸化膜２１３を残留させる
〔図７〕。次に、全面に多結晶シリコン膜を堆積し、通
常の微細加工技術により孔２０９を覆う部分のみに多結
晶シリコン膜を残し、さらにキャリアガスとして窒素と
酸素の混合ガスを用い、３０００ｐｐｍのＰＯＣｌ3 に
より９５０℃で７分間拡散することにより多結晶シリコ
ン膜をｎ+ 型多結晶シリコン膜２１４に変換する。その
後、１０００℃の窒素雰囲気で２０分間の熱処理により
ｎ+ 型多結晶シリコン膜２１４からの燐の押し込みを行
ない、ｎ+ 型コレクタ領域２１０を形成する〔図８〕。
次に、ｐ型ベース領域を形成する領域上のシリコン窒化
膜２０８，シリコン酸化膜２０７を順次エッチング除去
して開口部を形成し、例えばイオン注入法によりｐ型ベ
ース領域２１１を形成した後、例えばイオン注入法によ
りｎ+ 型エミッタ領域２１２を形成することにより、バ
イポーラトランジスタを形成する〔図９〕。
基板２０１の表面の一部に砒素（Ａｓ）を５×１０19／
ｃｍ3 程度ドーピングしてｎ+ 型埋込み層２０２を形成
した後、膜厚約１μｍの通常のｎ型エピタキシャル層２
０３を成長し、ｎ型エピタキシャル層２０３，ｎ+ 型埋
込み層２０２を貫通するトレンチを形成し、トレンチ底
部にチャネルストッパー用のｐ+ 型領域２０４を形成
し、トレンチ表面に熱酸化によるシリコン酸化膜２０５
を形成した後、トレンチ内部に多結晶シリコン２０６を
埋込み、素子分離領域を形成する〔図６〕。続いて、表
面にシリコン酸化膜２０７，シリコン窒化膜２０８を形
成する。シリコン酸化膜２０７は熱酸化により形成し、
シリコン窒化膜２０８はＣＶＤ法により形成する。次
に、ｎ+ 型コレクタ領域を形成する領域上のシリコン窒
化膜２０８，シリコン酸化膜２０７を順次エッチング除
去し、さらにｎ型エピタキシャル層２０３を０．５μｍ
程度エッチングして孔２０９を形成する。さらに、孔２
０９の表面を熱酸化した後、異方性エッチングを行な
い、孔２０９の底部の熱酸化膜を除去し、孔２０９の側
面にのみ側壁となるシリコン酸化膜２１３を残留させる
〔図７〕。次に、全面に多結晶シリコン膜を堆積し、通
常の微細加工技術により孔２０９を覆う部分のみに多結
晶シリコン膜を残し、さらにキャリアガスとして窒素と
酸素の混合ガスを用い、３０００ｐｐｍのＰＯＣｌ3 に
より９５０℃で７分間拡散することにより多結晶シリコ
ン膜をｎ+ 型多結晶シリコン膜２１４に変換する。その
後、１０００℃の窒素雰囲気で２０分間の熱処理により
ｎ+ 型多結晶シリコン膜２１４からの燐の押し込みを行
ない、ｎ+ 型コレクタ領域２１０を形成する〔図８〕。
次に、ｐ型ベース領域を形成する領域上のシリコン窒化
膜２０８，シリコン酸化膜２０７を順次エッチング除去
して開口部を形成し、例えばイオン注入法によりｐ型ベ
ース領域２１１を形成した後、例えばイオン注入法によ
りｎ+ 型エミッタ領域２１２を形成することにより、バ
イポーラトランジスタを形成する〔図９〕。
【００１４】次に、図１４〜図１６に示した第２の従来
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第２の従来例による比較試料では、３００
０ｐｐｍのＰＯＣｌ3 を用い９５０℃で７分間と１８分
間との２水準の時間で燐拡散を行なった。まず、透過電
子顕微鏡を用いたｎ+ 型コレクタ領域における転位の発
生を評価した。１８分間燐拡散を行なった第２の従来例
では４μｍ角のｎ+ 型コレクタ領域当り平均２４本の転
位が発生し、さらにそのうち平均２本の転位がベース，
エミッタ領域にまで延びていた。それに対して７分間燐
拡散を行なった第２の従来例と本実施例とにおいては、
転位の発生が見られなかった。次に、電流−電圧特性の
測定を行なった。図１０にその結果を示す。７分間の燐
拡散を行なった第２の従来例と本実施例とのリーク電流
は同程度であり、これらは１８分間の燐拡散を行なった
第２の従来例のリーク電流に比べて大幅に低くなってい
る。続いて、バイポーラトランジスタの高速動作性能を
表わす遮断周波数の測定を行なった。７分間の燐拡散を
行なった第２の従来例に比べて１８分間の燐拡散を行な
った第２の従来例および本実施例では、遮断周波数が
１．３倍に増加した。以上の結果から明らかなように、
本実施例はｎ+ 型コレクタ領域におけるミスフィット転
位を発生させることなくｎ+ 型コレクタ領域を低抵抗化
することができる。さらに、本実施例においては、ｎ+
型コレクタ領域とｐ型ベース領域との間隔を、従来より
狭く（０．５μｍ程度）することができる。
例による比較試料を形成し、本実施例との比較を行なっ
た。この際の第２の従来例による比較試料では、３００
０ｐｐｍのＰＯＣｌ3 を用い９５０℃で７分間と１８分
間との２水準の時間で燐拡散を行なった。まず、透過電
子顕微鏡を用いたｎ+ 型コレクタ領域における転位の発
生を評価した。１８分間燐拡散を行なった第２の従来例
では４μｍ角のｎ+ 型コレクタ領域当り平均２４本の転
位が発生し、さらにそのうち平均２本の転位がベース，
エミッタ領域にまで延びていた。それに対して７分間燐
拡散を行なった第２の従来例と本実施例とにおいては、
転位の発生が見られなかった。次に、電流−電圧特性の
測定を行なった。図１０にその結果を示す。７分間の燐
拡散を行なった第２の従来例と本実施例とのリーク電流
は同程度であり、これらは１８分間の燐拡散を行なった
第２の従来例のリーク電流に比べて大幅に低くなってい
る。続いて、バイポーラトランジスタの高速動作性能を
表わす遮断周波数の測定を行なった。７分間の燐拡散を
行なった第２の従来例に比べて１８分間の燐拡散を行な
った第２の従来例および本実施例では、遮断周波数が
１．３倍に増加した。以上の結果から明らかなように、
本実施例はｎ+ 型コレクタ領域におけるミスフィット転
位を発生させることなくｎ+ 型コレクタ領域を低抵抗化
することができる。さらに、本実施例においては、ｎ+
型コレクタ領域とｐ型ベース領域との間隔を、従来より
狭く（０．５μｍ程度）することができる。
【００１５】
【発明の効果】以上説明したように本発明は、ｎ+ 型コ
レクタ領域においてミスフィット転位を発生することな
くこれを低抵抗化することができ、リーク電流を低く抑
えて高速のｎｐｎ型シリコンバイポーラトランジスタを
実現することができる。
レクタ領域においてミスフィット転位を発生することな
くこれを低抵抗化することができ、リーク電流を低く抑
えて高速のｎｐｎ型シリコンバイポーラトランジスタを
実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図２】本発明の第１の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図３】本発明の第１の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図４】本発明の第１の実施例を説明するための最終工
程における縦断面図である。
程における縦断面図である。
【図５】本発明の第１の実施例の効果を説明するための
電流−電圧特性を示すグラフである。
電流−電圧特性を示すグラフである。
【図６】本発明の第２の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図７】本発明の第２の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図８】本発明の第２の実施例を説明するための途中工
程における縦断面図である。
程における縦断面図である。
【図９】本発明の第２の実施例を説明するための最終工
程における縦断面図である。
程における縦断面図である。
【図１０】本発明の第２の実施例の効果を説明するため
の電流−電圧特性を示すグラフである。
の電流−電圧特性を示すグラフである。
【図１１】第１の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図１２】第１の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図１３】第１の従来の技術を説明するための最終工程
における縦断面図である。
における縦断面図である。
【図１４】第２の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図１５】第２の従来の技術を説明するための途中工程
における縦断面図である。
における縦断面図である。
【図１６】第２の従来の技術を説明するための最終工程
における縦断面図である。
における縦断面図である。
【符号の説明】１０１，２０１，５０１，６０１ ｐ型シリコン基板１０２，２０２，５０２，６０２ ｎ+ 型埋込み層１０３，２０３，５０３，６０３ ｎ型エピタキシャ
ル層 １０４，２０４，５０４，６０４ ｐ+ 型領域１０５，１０７，２０５，２０７，２１３，５０５，５
０７，６０５，６０７ シリコン酸化膜 １０６，２０６，５０６，６０６ 多結晶シリコン１０８，２０８，５０８，６０８ シリコン窒化膜１０９，２０９ 孔１１０，２１０，５１０，６１０ ｎ+ 型コレクタ領
域１１１，２１１，５１１，６１１ ｐ型ベース領域１１２，２１２，５１２，６１２ ｎ+ 型エミッタ領
域 ２１４，６１４ ｎ+ 型多結晶シリコン膜
ル層 １０４，２０４，５０４，６０４ ｐ+ 型領域１０５，１０７，２０５，２０７，２１３，５０５，５
０７，６０５，６０７ シリコン酸化膜 １０６，２０６，５０６，６０６ 多結晶シリコン１０８，２０８，５０８，６０８ シリコン窒化膜１０９，２０９ 孔１１０，２１０，５１０，６１０ ｎ+ 型コレクタ領
域１１１，２１１，５１１，６１１ ｐ型ベース領域１１２，２１２，５１２，６１２ ｎ+ 型エミッタ領
域 ２１４，６１４ ｎ+ 型多結晶シリコン膜
Claims (6)
- 【請求項１】 ｎｐｎ接合を有するシリコンバイポーラ
トランジスタにおいて、 ｎ+ 型埋込み層上に形成されたｎ型エピタキシャル層の
表面から前記ｎ型エピタキシャル層中に延在する孔を有
し、 前記孔の底部の前記ｎ型エピタキシャル層中に、前記ｎ
+ 型埋込み層と接続するｎ+ 型コレクタ領域が設けらて
いることを特徴とする半導体装置。 - 【請求項２】 前記孔の側面に、絶縁膜が設けられてい
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記孔を覆い，かつ前記ｎ+ 型コレクタ
領域と接続するｎ+型多結晶シリコン膜を有することを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記孔を覆い，かつ前記ｎ+ 型コレクタ
領域と接続するｎ+型多結晶シリコン膜を有することを
特徴とする請求項２記載の半導体装置。 - 【請求項５】 ｎ+ 型埋込み層，所定膜厚のｎ型エピタ
キシャル層，および素子分離領域を有するｎｐｎ型シリ
コンバイポーラトランジスタにおけるｎ+ 型コレクタ領
域の形成方法において、 前記ｎ型エピタキシャル層の表面に絶縁膜を形成し、前
記ｎ+ 型コレクタ領域が形成される領域上の前記絶縁膜
を除去し、前記ｎ型エピタキシャル層をエッチングして
前記ｎ型エピタキシャル層の膜厚より浅い孔を形成する
工程と、 前記孔よりｎ型の不純物を導入し、前記ｎ+ 型埋込み層
に達する前記ｎ+ 型コレクタ領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 ｎ+ 型埋込み層，所定膜厚のｎ型エピタ
キシャル層，および素子分離領域を有するｎｐｎ型シリ
コンバイポーラトランジスタにおけるｎ+ 型コレクタ領
域の形成方法において、 前記ｎ型エピタキシャル層の表面に第１のシリコン酸化
膜，およびシリコン窒化膜を形成し、前記ｎ+ 型コレク
タ領域が形成される領域上の前記シリコン窒化膜，およ
び前記第１のシリコン酸化膜を除去し、前記ｎ型エピタ
キシャル層をエッチングして前記ｎ型エピタキシャル層
の膜厚より浅い孔を形成する工程と、 前記孔の表面に第２のシリコン酸化膜を形成し、異方性
エッチングにより前記孔の底面における前記第２のシリ
コン酸化膜を除去する工程と、 前記孔よりｎ型の不純物を導入し、前記ｎ+ 型埋込み層
に達する前記ｎ+ 型コレクタ領域を形成する工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019602A JP2652995B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置およびその製造方法 |
| EP92301000A EP0499403A2 (en) | 1991-02-13 | 1992-02-06 | Silicon bipolar transistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3019602A JP2652995B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04258132A JPH04258132A (ja) | 1992-09-14 |
| JP2652995B2 true JP2652995B2 (ja) | 1997-09-10 |
Family
ID=12003759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3019602A Expired - Fee Related JP2652995B2 (ja) | 1991-02-13 | 1991-02-13 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0499403A2 (ja) |
| JP (1) | JP2652995B2 (ja) |
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|---|---|---|---|---|
| US7468307B2 (en) | 2005-06-29 | 2008-12-23 | Infineon Technologies Ag | Semiconductor structure and method |
| DE102006029682B4 (de) * | 2005-06-29 | 2015-01-08 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Herstellung der Struktur |
| US7982284B2 (en) | 2006-06-28 | 2011-07-19 | Infineon Technologies Ag | Semiconductor component including an isolation structure and a contact to the substrate |
| CN103165424B (zh) * | 2011-12-13 | 2015-12-16 | 上海华虹宏力半导体制造有限公司 | 在高压npn三极管中集成中压npn三极管的方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3753803A (en) * | 1968-12-06 | 1973-08-21 | Hitachi Ltd | Method of dividing semiconductor layer into a plurality of isolated regions |
| JPS4949582A (ja) * | 1972-09-14 | 1974-05-14 | ||
| JPS61265867A (ja) * | 1985-05-20 | 1986-11-25 | Nec Corp | 半導体装置 |
| US4933733A (en) * | 1985-06-03 | 1990-06-12 | Advanced Micro Devices, Inc. | Slot collector transistor |
| JPH0719838B2 (ja) * | 1985-07-19 | 1995-03-06 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JPS63136660A (ja) * | 1986-11-28 | 1988-06-08 | Hitachi Ltd | 半導体装置とその製造法 |
| JPH02148737A (ja) * | 1988-11-29 | 1990-06-07 | Nec Corp | 縦型バイポーラトランジスタ |
| JPH02194532A (ja) * | 1989-01-24 | 1990-08-01 | Fujitsu Ltd | 半導体装置 |
-
1991
- 1991-02-13 JP JP3019602A patent/JP2652995B2/ja not_active Expired - Fee Related
-
1992
- 1992-02-06 EP EP92301000A patent/EP0499403A2/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0499403A2 (en) | 1992-08-19 |
| JPH04258132A (ja) | 1992-09-14 |
| EP0499403A3 (ja) | 1994-02-16 |
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