JPH05129319A - エピタキシヤル・ベース領域を持つたトランジスタ構造とその作製方法 - Google Patents
エピタキシヤル・ベース領域を持つたトランジスタ構造とその作製方法Info
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- JPH05129319A JPH05129319A JP4117413A JP11741392A JPH05129319A JP H05129319 A JPH05129319 A JP H05129319A JP 4117413 A JP4117413 A JP 4117413A JP 11741392 A JP11741392 A JP 11741392A JP H05129319 A JPH05129319 A JP H05129319A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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Abstract
(57)【要約】
【目的】 本発明の目的は、エピタキシャルに成長させ
た浅いベース領域とその作製方法を取り入れて、改良さ
れたトランジスタ構造を提供することにある。 【構成】 本発明の半導体構造は、第１導電タイプの単
結晶半導体デバイス領域、デバイス領域上の真性な単結
晶半導体物質、真性な単結晶半導体物質層上の絶縁体
層、絶縁体層の一部分上の導電コンタクト、導電コンタ
クトを貫通する開口、真性な単結晶半導体物質層の選択
された部分を露出する開口を形成する絶縁体層と真性な
単結晶半導体物質、及び、デバイス領域部上にエピタキ
シャルに形成された単結晶部と、開口内の導電コンタク
トの壁面上に伸びる多結晶部とを含む第２導電タイプの
半導体物質層より成る。
た浅いベース領域とその作製方法を取り入れて、改良さ
れたトランジスタ構造を提供することにある。 【構成】 本発明の半導体構造は、第１導電タイプの単
結晶半導体デバイス領域、デバイス領域上の真性な単結
晶半導体物質、真性な単結晶半導体物質層上の絶縁体
層、絶縁体層の一部分上の導電コンタクト、導電コンタ
クトを貫通する開口、真性な単結晶半導体物質層の選択
された部分を露出する開口を形成する絶縁体層と真性な
単結晶半導体物質、及び、デバイス領域部上にエピタキ
シャルに形成された単結晶部と、開口内の導電コンタク
トの壁面上に伸びる多結晶部とを含む第２導電タイプの
半導体物質層より成る。
Description
【０００１】
【産業上の利用分野】本発明は、一般的には半導体のデ
バイスとプロセスに関し、特に、エピタキシャル・ベー
ス領域を有するトランジスタ構造とその製造方法に関す
る。トランジスタ構造は特に、エミッタを埋め込んだバ
イポーラ・トランジスタまたはエミッタを埋め込んだシ
ョットキー・バリヤ・コレクタ・トランジスタ（ＳＢＣ
Ｔ）に応用できる。
バイスとプロセスに関し、特に、エピタキシャル・ベー
ス領域を有するトランジスタ構造とその製造方法に関す
る。トランジスタ構造は特に、エミッタを埋め込んだバ
イポーラ・トランジスタまたはエミッタを埋め込んだシ
ョットキー・バリヤ・コレクタ・トランジスタ（ＳＢＣ
Ｔ）に応用できる。
【０００２】
【従来の技術】高性能垂直バイポーラ・トランジスタを
製造する際には、かなり浅い真正な（intrinsic） ベー
ス領域を設けるのが望ましい。このような浅い真正なベ
ース領域（サブミクロン単位がよい）では、高周波数の
トランジスタ（速度がギガヘルツの範囲）を作製するこ
とができる。
製造する際には、かなり浅い真正な（intrinsic） ベー
ス領域を設けるのが望ましい。このような浅い真正なベ
ース領域（サブミクロン単位がよい）では、高周波数の
トランジスタ（速度がギガヘルツの範囲）を作製するこ
とができる。
【０００３】上述のトランジスタに真正なベース領域を
形成する方法には、普通、気体または固体の拡散源によ
る拡散法あるいはイオン注入（Ｉ／Ｉ）法がある。しか
し拡散法は制御しにくく、ベース領域が不要に厚くなる
ことがある。イオン注入法は拡散法よりも制御し易い
が、この方法に特有の制約（注入破損やチャネリング効
果等）がある。ボロン原子のイオン注入に関して、注入
された領域の厚みは、２次チャネリング効果によって制
限される。また拡散法もイオン注入法も、浅いヘテロ接
合のベース領域すなわちシリコン・ゲルマニウム（Ｓｉ
Ｇｅ）のベース領域を持つトランジスタでは難しい。
形成する方法には、普通、気体または固体の拡散源によ
る拡散法あるいはイオン注入（Ｉ／Ｉ）法がある。しか
し拡散法は制御しにくく、ベース領域が不要に厚くなる
ことがある。イオン注入法は拡散法よりも制御し易い
が、この方法に特有の制約（注入破損やチャネリング効
果等）がある。ボロン原子のイオン注入に関して、注入
された領域の厚みは、２次チャネリング効果によって制
限される。また拡散法もイオン注入法も、浅いヘテロ接
合のベース領域すなわちシリコン・ゲルマニウム（Ｓｉ
Ｇｅ）のベース領域を持つトランジスタでは難しい。
【０００４】Shinada による米国特許出願第４５０４３
３２号明細書では、シリコン層が、一部絶縁した基板に
エピタキシャルに形成される。これにより基板と接触す
るところで単結晶が、絶縁体と接触するところで多結晶
が得られる。ベース領域は、イオン注入によりこの層の
単結晶領域に形成され、エミッタ領域は、固体ドーピン
グ源からの外拡散によりベース領域に形成される。これ
によってバイポーラ・トランジスタが作られる。但し、
Shinada が示しているのは、比較的に厚みのある被着層
で、ベースとエミッタの領域も比較的に厚みがあり制御
できない。この特許は、現在一般化しているベースの浅
い高性能のバイポーラ・トランジスタを簡単に作製する
までには至っていない。
３２号明細書では、シリコン層が、一部絶縁した基板に
エピタキシャルに形成される。これにより基板と接触す
るところで単結晶が、絶縁体と接触するところで多結晶
が得られる。ベース領域は、イオン注入によりこの層の
単結晶領域に形成され、エミッタ領域は、固体ドーピン
グ源からの外拡散によりベース領域に形成される。これ
によってバイポーラ・トランジスタが作られる。但し、
Shinada が示しているのは、比較的に厚みのある被着層
で、ベースとエミッタの領域も比較的に厚みがあり制御
できない。この特許は、現在一般化しているベースの浅
い高性能のバイポーラ・トランジスタを簡単に作製する
までには至っていない。
【０００５】エピタキシャル・シリコン（またはＳｉＧ
ｅ等のヘテロ接合物質）の浅い個別ドーピング層を形成
する方法としては、真空度の極めて高い低温の化学的気
相成長法が知られている。これについてはB. Meyerson
による"Low TemperatureSilicon Epitaxy by Ultra-hig
h Vacuum／Chemical VaporDeposition" （Appl.Phys. L
ett. 48(12)、24 March 1986、pp. 797-799)を参照され
たい。このプロセスは、低温度エピタキシ（ＬＴＥ）と
しても知られ、一部の構造ではトランジスタのベース領
域等、各種のデバイス領域を形成するのに用いられる。
このような目的では、比較的に欠陥のない浅い層が得ら
れるという点にこのプロセスのメリットがある。但し、
このように浅い層では、歩留まりの高い、欠陥のないデ
バイス及び構造を作るのは難しい。こうした浅い層は、
アニール処理等の高温プロセスによって生じる転位（線
欠陥）伝播の影響を受け易い。特にＳｉＧｅの不均一層
はこうした欠陥の影響を受け易く、Ｇｅ濃度が１０％を
超える場合に顕著である。
ｅ等のヘテロ接合物質）の浅い個別ドーピング層を形成
する方法としては、真空度の極めて高い低温の化学的気
相成長法が知られている。これについてはB. Meyerson
による"Low TemperatureSilicon Epitaxy by Ultra-hig
h Vacuum／Chemical VaporDeposition" （Appl.Phys. L
ett. 48(12)、24 March 1986、pp. 797-799)を参照され
たい。このプロセスは、低温度エピタキシ（ＬＴＥ）と
しても知られ、一部の構造ではトランジスタのベース領
域等、各種のデバイス領域を形成するのに用いられる。
このような目的では、比較的に欠陥のない浅い層が得ら
れるという点にこのプロセスのメリットがある。但し、
このように浅い層では、歩留まりの高い、欠陥のないデ
バイス及び構造を作るのは難しい。こうした浅い層は、
アニール処理等の高温プロセスによって生じる転位（線
欠陥）伝播の影響を受け易い。特にＳｉＧｅの不均一層
はこうした欠陥の影響を受け易く、Ｇｅ濃度が１０％を
超える場合に顕著である。
【０００６】"エミッタ埋め込み型"（"コレクタ・アッ
プ"ともいう）バイポーラ・トランジスタ構造は、周知
のとおり、エミッタ領域が半導体基板内に形成または埋
め込まれ、コレクタ領域は基板上に形成される。このよ
うなデバイスのメリットはいくつか認められているが、
中でも、α粒子や宇宙線による撹乱に強い耐性を示す傾
向がある。
プ"ともいう）バイポーラ・トランジスタ構造は、周知
のとおり、エミッタ領域が半導体基板内に形成または埋
め込まれ、コレクタ領域は基板上に形成される。このよ
うなデバイスのメリットはいくつか認められているが、
中でも、α粒子や宇宙線による撹乱に強い耐性を示す傾
向がある。
【０００７】Yuanらによる米国特許出願第４９５６６８
９号明細書は、コレクタ・アップ型ＧａＡｓバイポーラ
・トランジスタを示している。エミッタ・ベース接合
は、ＧａＡｓの層構造にエッチングされた溝（トレン
チ）下部内に形成される。ベース領域は、溝内のＧａＡ
ｓの層構造の非ドープ部分にドーパントを注入すること
によって形成される。コレクタ領域は、ベース領域上の
エピタキシャル層を成長させることによって形成され
る。
９号明細書は、コレクタ・アップ型ＧａＡｓバイポーラ
・トランジスタを示している。エミッタ・ベース接合
は、ＧａＡｓの層構造にエッチングされた溝（トレン
チ）下部内に形成される。ベース領域は、溝内のＧａＡ
ｓの層構造の非ドープ部分にドーパントを注入すること
によって形成される。コレクタ領域は、ベース領域上の
エピタキシャル層を成長させることによって形成され
る。
【０００８】Yuanらの構造は、コレクタ・ベースのキャ
パシタンスと真正でないベースの抵抗が大きく、ベース
領域内にイオン注入欠陥が生じるというデメリットの影
響を受け易い。
パシタンスと真正でないベースの抵抗が大きく、ベース
領域内にイオン注入欠陥が生じるというデメリットの影
響を受け易い。
【０００９】エミッタ埋め込みデバイスは、集積注入ロ
ジック（Ｉ２Ｌ）と呼ばれる。Ｉ２Ｌでは、垂直ＮＰＮ
トランジスタが水平ＰＮＰトランジスタと組み合わせら
れ、この２つのトランジスタが半導体領域を共有する。
垂直ＮＰＮは通常、埋め込みエミッタと組み合わせられ
ている。一例としてMorcomらによる米国特許出願第４２
１０９２５号明細書を参照されたい。
ジック（Ｉ２Ｌ）と呼ばれる。Ｉ２Ｌでは、垂直ＮＰＮ
トランジスタが水平ＰＮＰトランジスタと組み合わせら
れ、この２つのトランジスタが半導体領域を共有する。
垂直ＮＰＮは通常、埋め込みエミッタと組み合わせられ
ている。一例としてMorcomらによる米国特許出願第４２
１０９２５号明細書を参照されたい。
【００１０】半導体デバイス技術は、微細化と素子密度
の高度化に向かう傾向がある。そこで、最新技術を取り
入れたコンパクトなトランジスタ構造が特に求められ
る。なかでも信頼性の高い反復可能なプロセスで得られ
る浅いベース領域を用いたものが望ましい。これはま
た、こうした構造やプロセスがエミッタ埋め込み型トラ
ンジスタ及びそのメリットに対応できる場合にも望まし
い。
の高度化に向かう傾向がある。そこで、最新技術を取り
入れたコンパクトなトランジスタ構造が特に求められ
る。なかでも信頼性の高い反復可能なプロセスで得られ
る浅いベース領域を用いたものが望ましい。これはま
た、こうした構造やプロセスがエミッタ埋め込み型トラ
ンジスタ及びそのメリットに対応できる場合にも望まし
い。
【００１１】
【発明が解決しようとする課題】本発明の目的は、エピ
タキシャルに成長させた浅いベース領域とその作製方法
を取り入れて、改良されたトランジスタ構造を提供する
ことにある。
タキシャルに成長させた浅いベース領域とその作製方法
を取り入れて、改良されたトランジスタ構造を提供する
ことにある。
【００１２】本発明の目的には、バイポーラ・トランジ
スタやショットキー・バリヤ・コレクタ・トランジスタ
等のエミッタ埋め込み型トランジスタに対応する方法及
び構造を提供することも含まれる。
スタやショットキー・バリヤ・コレクタ・トランジスタ
等のエミッタ埋め込み型トランジスタに対応する方法及
び構造を提供することも含まれる。
【００１３】本発明の目的には、エミッタ・ベース間及
びベース・コレクタ間の接合領域の大きさが変わらず、
エミッタ効率と電流利得が改良され、ベース・コレクタ
間のキャパシタンスが最小になるバイポーラ・トランジ
スタを提供することも含まれる。
びベース・コレクタ間の接合領域の大きさが変わらず、
エミッタ効率と電流利得が改良され、ベース・コレクタ
間のキャパシタンスが最小になるバイポーラ・トランジ
スタを提供することも含まれる。
【００１４】本発明の目的には、低温度の処理工程によ
って浅いベース領域を得るトランジスタ構造を提供する
ことも含まれる。
って浅いベース領域を得るトランジスタ構造を提供する
ことも含まれる。
【００１５】本発明の目的には、選択された領域が、種
類の異なる半導体物質から容易に形成され、よってトラ
ンジスタの速度と電流利得が向上するトランジスタ構造
を提供することも含まれる。
類の異なる半導体物質から容易に形成され、よってトラ
ンジスタの速度と電流利得が向上するトランジスタ構造
を提供することも含まれる。
【００１６】本発明の目的には、ＰＮ接合がすべて単結
晶の半導体領域に位置し、よって多結晶粒子境界の漏れ
電流の発生が予想される半導体領域に、かかる接合が形
成されないようにするトランジスタ構造を提供すること
も含まれる。
晶の半導体領域に位置し、よって多結晶粒子境界の漏れ
電流の発生が予想される半導体領域に、かかる接合が形
成されないようにするトランジスタ構造を提供すること
も含まれる。
【００１７】
【課題を解決するための手段】本発明によって得られる
エミッタ埋め込み型半導体デバイスは、第１導電タイプ
の単結晶半導体基板と、基板内のエミッタ埋め込み領域
と、デバイス領域上の単結晶半導体物質の第１層と、第
１層上に形成される絶縁体の第２層と、第２層の一部分
上に形成される導電コンタクトと（導電コンタクト、第
１層、及び第２層がともに、エミッタ領域のうち選択さ
れた部分を露出する開口を形成する）、第２導電タイプ
の半導体物質の第３層とより成り、第３層は、選択され
たエミッタ領域部上にエピタキシャルに形成された真正
な単結晶ベース領域と、開口内の導電コンタクト壁に伸
びる真正でない多結晶ベース領域部を含む開口に位置す
る。エミッタ埋め込み型バイポーラ・トランジスタは、
真正なベース領域上に第１導電タイプの半導体コレクタ
領域がエピタキシャルに形成されて完成する。エミッタ
埋め込み型ショットキー・バリヤ・コレクタ・トランジ
スタは、金属のショットキー・バリヤ・コレクタ・コン
タクトが真正なベース領域上に形成されて完成する。
エミッタ埋め込み型半導体デバイスは、第１導電タイプ
の単結晶半導体基板と、基板内のエミッタ埋め込み領域
と、デバイス領域上の単結晶半導体物質の第１層と、第
１層上に形成される絶縁体の第２層と、第２層の一部分
上に形成される導電コンタクトと（導電コンタクト、第
１層、及び第２層がともに、エミッタ領域のうち選択さ
れた部分を露出する開口を形成する）、第２導電タイプ
の半導体物質の第３層とより成り、第３層は、選択され
たエミッタ領域部上にエピタキシャルに形成された真正
な単結晶ベース領域と、開口内の導電コンタクト壁に伸
びる真正でない多結晶ベース領域部を含む開口に位置す
る。エミッタ埋め込み型バイポーラ・トランジスタは、
真正なベース領域上に第１導電タイプの半導体コレクタ
領域がエピタキシャルに形成されて完成する。エミッタ
埋め込み型ショットキー・バリヤ・コレクタ・トランジ
スタは、金属のショットキー・バリヤ・コレクタ・コン
タクトが真正なベース領域上に形成されて完成する。
【００１８】本発明ではさらに半導体構造の作製方法が
得られる。この方法は、第１導電タイプの単結晶半導体
デバイス領域を設ける工程と、デバイス領域上に真正な
単結晶半導体物質の第１層を形成する工程と、第１層上
に絶縁体の第２層を形成する工程と、第２層の一部分上
に導電コンタクトを形成する工程と、導電コンタクト、
第１層、及び第２層に伸びて、デバイス領域の選択され
た部分が露出する開口を形成する工程と、開口内に第２
導電タイプの半導体物質の第３層を形成する工程から成
り、開口は、選択されたデバイス領域部上にエピタキシ
ャルに形成された単結晶部と、開口内の導電コンタクト
壁に伸びる多結晶部を含む。エミッタ埋め込み型バイポ
ーラ・トランジスタは、第３領域（すなわち真正なベー
ス領域）の単結晶部分上に第２導電タイプの半導体コレ
クタ領域をエピタキシャルに形成することによって完成
する。埋め込まれたエミッタはデバイス領域内にある。
エミッタ埋め込み型ショットキー・バリヤ・コレクタ・
トランジスタは、金属のショットキー・バリヤ・コレク
タ・コンタクトを第３領域（すなわち真正なベース領
域）の単結晶部分に交互に形成することによって完成す
る。同様に、埋め込まれたエミッタはデバイス領域内に
ある。
得られる。この方法は、第１導電タイプの単結晶半導体
デバイス領域を設ける工程と、デバイス領域上に真正な
単結晶半導体物質の第１層を形成する工程と、第１層上
に絶縁体の第２層を形成する工程と、第２層の一部分上
に導電コンタクトを形成する工程と、導電コンタクト、
第１層、及び第２層に伸びて、デバイス領域の選択され
た部分が露出する開口を形成する工程と、開口内に第２
導電タイプの半導体物質の第３層を形成する工程から成
り、開口は、選択されたデバイス領域部上にエピタキシ
ャルに形成された単結晶部と、開口内の導電コンタクト
壁に伸びる多結晶部を含む。エミッタ埋め込み型バイポ
ーラ・トランジスタは、第３領域（すなわち真正なベー
ス領域）の単結晶部分上に第２導電タイプの半導体コレ
クタ領域をエピタキシャルに形成することによって完成
する。埋め込まれたエミッタはデバイス領域内にある。
エミッタ埋め込み型ショットキー・バリヤ・コレクタ・
トランジスタは、金属のショットキー・バリヤ・コレク
タ・コンタクトを第３領域（すなわち真正なベース領
域）の単結晶部分に交互に形成することによって完成す
る。同様に、埋め込まれたエミッタはデバイス領域内に
ある。
【００１９】
【実施例】図１は、Ｐ−シリコン基板２０とこれに重な
るＮ＋＋シリコン・エピタキシャル層２２を含む半導体
構造を示す。基板２０は、従来の結晶引き上げにより形
成され、結晶方位＜１００＞、抵抗率約１０ないし２５
Ω／ｃｍとなる。エピタキシャル層２２は、従来のエピ
タキシャルＣＶＤプロセス（化学的気相成長法）によっ
て約２ミクロンの厚みに形成される。エピタキシャル層
２２は、その場でドープするか、またはその形成後にイ
オン注入によりドープして成長させることができる。
るＮ＋＋シリコン・エピタキシャル層２２を含む半導体
構造を示す。基板２０は、従来の結晶引き上げにより形
成され、結晶方位＜１００＞、抵抗率約１０ないし２５
Ω／ｃｍとなる。エピタキシャル層２２は、従来のエピ
タキシャルＣＶＤプロセス（化学的気相成長法）によっ
て約２ミクロンの厚みに形成される。エピタキシャル層
２２は、その場でドープするか、またはその形成後にイ
オン注入によりドープして成長させることができる。
【００２０】ここでは"Ｎ"と"Ｐ"はドーパントのタイプ
を、"＋"と"−"はドーピング濃度を指す。
を、"＋"と"−"はドーピング濃度を指す。
【００２１】従来のフォトレジスト・マスク２４は、エ
ピタキシャル層２２の上面に形成され、エピタキシャル
層の領域２６が露出するようにパターンが形成される。
エピタキシャル層２２の領域２６にはコバルト・イオン
が注入され、これによりエピタキシャル層２２にコバル
ト・シリサイドを埋め込んだチャネル（図２のチャネル
３０）が形成される。このコバルト・イオンの注入（図
１の矢印２８）については、Van OmmenらによるApplied
Physics Letters、53 (8)、Aug. 1988、pp. 669を参照
されたい。コバルト・シリサイドのチャネル３０はエミ
ッタ抵抗率の改良を目的に形成される。これは本発明の
実施例でもある。フォトレジスト・マスク２４は、この
イオン注入の後に従来の方法で除去される。
ピタキシャル層２２の上面に形成され、エピタキシャル
層の領域２６が露出するようにパターンが形成される。
エピタキシャル層２２の領域２６にはコバルト・イオン
が注入され、これによりエピタキシャル層２２にコバル
ト・シリサイドを埋め込んだチャネル（図２のチャネル
３０）が形成される。このコバルト・イオンの注入（図
１の矢印２８）については、Van OmmenらによるApplied
Physics Letters、53 (8)、Aug. 1988、pp. 669を参照
されたい。コバルト・シリサイドのチャネル３０はエミ
ッタ抵抗率の改良を目的に形成される。これは本発明の
実施例でもある。フォトレジスト・マスク２４は、この
イオン注入の後に従来の方法で除去される。
【００２２】図２の構造は、熱アニール処理にかけら
れ、コバルト・シリサイドのチャネル３０が形成され
る。次に層２２の上面にエピタキシャル・シリコンの真
正な層３２が形成される。"真正な"とは、ここで意味し
ているとおり、ドープされていないことを、すなわちド
ーパント原子が立方センチメートル当たり１０14乗個未
満であることを意味する。エピタキシャル層３２は、従
来のＣＶＤ法で約１，０００オングストロームの厚みに
形成される。真正なエピタキシャル層３２は、本発明の
基本的な特徴を表わす層であり、完成したトランジスタ
・デバイスの不要なキャパシタンスが減少し、その中で
様々なデバイス接合が可能になる。
れ、コバルト・シリサイドのチャネル３０が形成され
る。次に層２２の上面にエピタキシャル・シリコンの真
正な層３２が形成される。"真正な"とは、ここで意味し
ているとおり、ドープされていないことを、すなわちド
ーパント原子が立方センチメートル当たり１０14乗個未
満であることを意味する。エピタキシャル層３２は、従
来のＣＶＤ法で約１，０００オングストロームの厚みに
形成される。真正なエピタキシャル層３２は、本発明の
基本的な特徴を表わす層であり、完成したトランジスタ
・デバイスの不要なキャパシタンスが減少し、その中で
様々なデバイス接合が可能になる。
【００２３】図３の絶縁溝３４は、エピタキシャル層３
２の上面からエピタキシャル層２２を下って基板２０に
届くように形成される。溝３４は、一般にはエピタキシ
ャル層２２、３２の四角形の領域を取り囲む。溝３４は
従来の方法で、つまりマスキングから、溝の開口の半導
体構造までのエッチングを経て形成される。次に溝３４
の開口が、二酸化シリコン等の絶縁体の層３６で被膜さ
れる。被膜された溝３４には次に、ポリシリコン３８ま
たはガラス等の絶縁体が充填される。さらに溝下部には
チャネル・ストッパとしてＰ＋領域（図示なし）を加え
てもよい。溝３４の形成は、機械化学的研磨やエッチ・
バック・プロセス等により、構造をエピタキシャル層３
２の上面までプレーナ化することによって完成する。
２の上面からエピタキシャル層２２を下って基板２０に
届くように形成される。溝３４は、一般にはエピタキシ
ャル層２２、３２の四角形の領域を取り囲む。溝３４は
従来の方法で、つまりマスキングから、溝の開口の半導
体構造までのエッチングを経て形成される。次に溝３４
の開口が、二酸化シリコン等の絶縁体の層３６で被膜さ
れる。被膜された溝３４には次に、ポリシリコン３８ま
たはガラス等の絶縁体が充填される。さらに溝下部には
チャネル・ストッパとしてＰ＋領域（図示なし）を加え
てもよい。溝３４の形成は、機械化学的研磨やエッチ・
バック・プロセス等により、構造をエピタキシャル層３
２の上面までプレーナ化することによって完成する。
【００２４】ここまでに述べた構造の代用として、基板
２０の代わりにＰ−にＰ＋を重ねた多層基板を用い、絶
縁溝３４をＰ＋の下層にまで引き伸ばすこともできる。
この場合、チャネル・ストッパ領域は不要になる。
２０の代わりにＰ−にＰ＋を重ねた多層基板を用い、絶
縁溝３４をＰ＋の下層にまで引き伸ばすこともできる。
この場合、チャネル・ストッパ領域は不要になる。
【００２５】溝３４のプレーナ化に続いて、絶縁体の２
層積層体３９が構造に対してコンフォーマルに形成され
る。積層体３９は、基板上に直接、約５００オングスト
ロームの厚みに熱成長させた二酸化シリコンの第１層４
０を含む。積層体３９は、ＴＥＯＳ層４４をＣＶＤによ
り二酸化シリコン層４０に約１，５００オングストロー
ムの厚みに被着することによって完成する。
層積層体３９が構造に対してコンフォーマルに形成され
る。積層体３９は、基板上に直接、約５００オングスト
ロームの厚みに熱成長させた二酸化シリコンの第１層４
０を含む。積層体３９は、ＴＥＯＳ層４４をＣＶＤによ
り二酸化シリコン層４０に約１，５００オングストロー
ムの厚みに被着することによって完成する。
【００２６】ＴＥＯＳ層４４には、図４のように、約
３，５００オングストロームの厚みに多結晶シリコン
（ポリシリコン）層４６が形成される。ポリシリコン層
４６は、例えば、ＣＶＤにより形成され、その場でボロ
ン・イオンによりＰ＋濃度までドープされる。二酸化シ
リコン層４８は、熱酸化またはＣＶＤにより、ポリシリ
コン層４６上に約５００オングストロームの厚みに形成
される。二酸化シリコン層４８上には、窒化シリコン層
５０が従来のＰＥＣＥＤ（プラズマ・エンハンスＣＶ
Ｄ）法により、約１，５００オングストロームの厚みに
形成される。
３，５００オングストロームの厚みに多結晶シリコン
（ポリシリコン）層４６が形成される。ポリシリコン層
４６は、例えば、ＣＶＤにより形成され、その場でボロ
ン・イオンによりＰ＋濃度までドープされる。二酸化シ
リコン層４８は、熱酸化またはＣＶＤにより、ポリシリ
コン層４６上に約５００オングストロームの厚みに形成
される。二酸化シリコン層４８上には、窒化シリコン層
５０が従来のＰＥＣＥＤ（プラズマ・エンハンスＣＶ
Ｄ）法により、約１，５００オングストロームの厚みに
形成される。
【００２７】従来のフォトレジスト・マスク（５２の破
線）は、窒化シリコン層５０上に形成され、マスクは従
来の方法で、ほぼ四角形の開口５６が得られるようにパ
ターンが形成される。次に反応性イオン・エッチング
（ＲＩＥ）により、エピタキシャル層３２まで、層５
０、４８、４６、４４、４０が連続的にエッチングされ
る。これにより開口５６が形成される。ＲＩＥプロセス
に適したエッチング・プラズマとして、二酸化シリコン
とＴＥＯＳにはＣＦ4／Ｏ2、窒化シリコンにはＣＦ4／
ＣＨＦ3、ポリシリコンにはＳＦ6／Ｃｌ2がある。開口
５６内のエピタキシャル層３２の露出部分は、後に形成
されるコレクタ・アップ・トランジスタのエミッタ領域
となる。
線）は、窒化シリコン層５０上に形成され、マスクは従
来の方法で、ほぼ四角形の開口５６が得られるようにパ
ターンが形成される。次に反応性イオン・エッチング
（ＲＩＥ）により、エピタキシャル層３２まで、層５
０、４８、４６、４４、４０が連続的にエッチングされ
る。これにより開口５６が形成される。ＲＩＥプロセス
に適したエッチング・プラズマとして、二酸化シリコン
とＴＥＯＳにはＣＦ4／Ｏ2、窒化シリコンにはＣＦ4／
ＣＨＦ3、ポリシリコンにはＳＦ6／Ｃｌ2がある。開口
５６内のエピタキシャル層３２の露出部分は、後に形成
されるコレクタ・アップ・トランジスタのエミッタ領域
となる。
【００２８】ここで図５を参照する。構造は次に、高圧
酸化（ＨＩＰＯＸ）プロセスにかけられる。これは、例
えば６５０℃、１０気圧のスチーム雰囲気で酸化され
る。このＨＩＰＯＸプロセスでは、層３２、４６の露出
部分が酸化し、エピタキシャル層２２とポリシリコン層
４６に熱酸化領域５８、６０が各々形成される。ポリシ
リコン層４６はエピタキシャル層２２に比べてドーパン
ト濃度が高いため、酸化領域６０は、酸化領域５８の約
２倍のレート（すなわち厚み）で形成される。ＨＩＰＯ
Ｘプロセスは、酸化領域６０が横の厚みで約４，０００
オングストロームになるまで継続する。酸化領域５８
は、層３２を下って領域３０上の層２２上面にまで伸び
ることに注意されたい。
酸化（ＨＩＰＯＸ）プロセスにかけられる。これは、例
えば６５０℃、１０気圧のスチーム雰囲気で酸化され
る。このＨＩＰＯＸプロセスでは、層３２、４６の露出
部分が酸化し、エピタキシャル層２２とポリシリコン層
４６に熱酸化領域５８、６０が各々形成される。ポリシ
リコン層４６はエピタキシャル層２２に比べてドーパン
ト濃度が高いため、酸化領域６０は、酸化領域５８の約
２倍のレート（すなわち厚み）で形成される。ＨＩＰＯ
Ｘプロセスは、酸化領域６０が横の厚みで約４，０００
オングストロームになるまで継続する。酸化領域５８
は、層３２を下って領域３０上の層２２上面にまで伸び
ることに注意されたい。
【００２９】図６を参照する。構造は、ＢＨＦエッチン
グ液に浸され、酸化領域５８、６０及び層４８、積層体
３９の露出した二酸化シリコンが除去される。ＢＨＦで
は窒化シリコンはエッチングされないため、層５０が、
開口５６に約２，０００オングストロームの突出部６２
とともに残る。
グ液に浸され、酸化領域５８、６０及び層４８、積層体
３９の露出した二酸化シリコンが除去される。ＢＨＦで
は窒化シリコンはエッチングされないため、層５０が、
開口５６に約２，０００オングストロームの突出部６２
とともに残る。
【００３０】図７を参照する。構造上にコンフォーマル
に厚み８００オングストロームのＰ型エピタキシャル層
６４が形成される。これには開口を形成する垂直面と水
平面が含まれる。エピタキシャル層６４はその場でドー
プされ、ドーパントは、B.S.Meyersonによる"Low-tempe
rature Silicon Epitaxy by Ultra-high Vacuum／Chemi
cal Vapor Deposition" （Applied Phisics Letter 48
（12）、24 March 1986、pp. 797-799で述べられている
低温エピタキシ（ＬＴＥ）のピーク濃度が層下部近傍で
約３ｘ１０18原子／ｃｍ3 となるように制御される。こ
のプロセスによって形成されるエピタキシャル・シリコ
ン層は、ドーピング・プロファイルが極めて明確になる
ことが知られている。エピタキシャル層６４は、構造
上、エピタキシャル層２２を覆う領域６４Ａで単結晶、
構造の他の部分を覆う領域６４Ｂでは多結晶となる。領
域６４Ａ、６４Ｂは各々、後に形成されるトランジスタ
の真正なベース領域、真正でないベース領域となる。
に厚み８００オングストロームのＰ型エピタキシャル層
６４が形成される。これには開口を形成する垂直面と水
平面が含まれる。エピタキシャル層６４はその場でドー
プされ、ドーパントは、B.S.Meyersonによる"Low-tempe
rature Silicon Epitaxy by Ultra-high Vacuum／Chemi
cal Vapor Deposition" （Applied Phisics Letter 48
（12）、24 March 1986、pp. 797-799で述べられている
低温エピタキシ（ＬＴＥ）のピーク濃度が層下部近傍で
約３ｘ１０18原子／ｃｍ3 となるように制御される。こ
のプロセスによって形成されるエピタキシャル・シリコ
ン層は、ドーピング・プロファイルが極めて明確になる
ことが知られている。エピタキシャル層６４は、構造
上、エピタキシャル層２２を覆う領域６４Ａで単結晶、
構造の他の部分を覆う領域６４Ｂでは多結晶となる。領
域６４Ａ、６４Ｂは各々、後に形成されるトランジスタ
の真正なベース領域、真正でないベース領域となる。
【００３１】上述のＬＴＥプロセスは、構造をＳｉＨ4
／Ｈ2とＢ2Ｈ6（ドーパント源）の混合ガスに、温度約
７００℃未満、圧力約１０-3トールで、所望の厚みを得
るのに充分な時間さらすプロセスとすることができる。
通常このような超高真空度の化学的気相成長法は、温度
約５００ないし８００℃、成長時の真空度１０-2ないし
１０-4トールの範囲で行なわれる。
／Ｈ2とＢ2Ｈ6（ドーパント源）の混合ガスに、温度約
７００℃未満、圧力約１０-3トールで、所望の厚みを得
るのに充分な時間さらすプロセスとすることができる。
通常このような超高真空度の化学的気相成長法は、温度
約５００ないし８００℃、成長時の真空度１０-2ないし
１０-4トールの範囲で行なわれる。
【００３２】シリコン層６４の形成に関して述べたＬＴ
Ｅプロセスは、ゲルマニウム・イオンをガスに導入し
て、シリコン・ゲルマニウムのヘテロ接合層を被着する
のにも用いられる。つまり層６４は、シリコン・ゲルマ
ニウム物質からも形成でき、それによってシリコン・ゲ
ルマニウムのヘテロ接合ベース領域が得られる。
Ｅプロセスは、ゲルマニウム・イオンをガスに導入し
て、シリコン・ゲルマニウムのヘテロ接合層を被着する
のにも用いられる。つまり層６４は、シリコン・ゲルマ
ニウム物質からも形成でき、それによってシリコン・ゲ
ルマニウムのヘテロ接合ベース領域が得られる。
【００３３】続けて図７を参照する。層６４上に約１，
７００オングストロームの厚みにＮ型シリコン層６６が
エピタキシャルに形成される。エピタキシャル層６６の
形成は、上述のものとほぼ同じＬＴＥプロセスによる
が、ドーパントをリン等に代えることにより、ドーピン
グが約３ｘ１０17原子／ｃｍ3 と比較的均一になる。層
６６は構造上、領域６４Ａに重なる領域６６Ａでは単結
晶、領域６４Ｂに重なる領域６６Ｂでは多結晶になる。
領域６６Ｂは、後に形成されるバイポーラ・トランジス
タのコレクタ領域となる。
７００オングストロームの厚みにＮ型シリコン層６６が
エピタキシャルに形成される。エピタキシャル層６６の
形成は、上述のものとほぼ同じＬＴＥプロセスによる
が、ドーパントをリン等に代えることにより、ドーピン
グが約３ｘ１０17原子／ｃｍ3 と比較的均一になる。層
６６は構造上、領域６４Ａに重なる領域６６Ａでは単結
晶、領域６４Ｂに重なる領域６６Ｂでは多結晶になる。
領域６６Ｂは、後に形成されるバイポーラ・トランジス
タのコレクタ領域となる。
【００３４】図８を参照する。エピタキシャル層６６上
に積層した絶縁層６８が形成される。積層した絶縁層６
８は、厚み５００オングストロームのＨＩＰＯＸ第１層
と、５００オングストロームのＣＶＤによる第２窒化シ
リコン層を含む。（これらの層は図を見やすくするため
別々に図示してはいない。）積層した絶縁層６８上に真
正なポリシリコン層７０が従来のＣＶＤ法で、約２，０
００オングストロームの厚みにコンフォーマルに形成さ
れる。
に積層した絶縁層６８が形成される。積層した絶縁層６
８は、厚み５００オングストロームのＨＩＰＯＸ第１層
と、５００オングストロームのＣＶＤによる第２窒化シ
リコン層を含む。（これらの層は図を見やすくするため
別々に図示してはいない。）積層した絶縁層６８上に真
正なポリシリコン層７０が従来のＣＶＤ法で、約２，０
００オングストロームの厚みにコンフォーマルに形成さ
れる。
【００３５】ここで図９を参照する。構造は、ＳＦ6／
Ｃｌ2プラズマによるＲＩＥプロセスにかけられ、ポリ
シリコン層７０の水平部分が異方性エッチングされ、開
口５６内の積層した絶縁層６８の垂直面に側壁が残る。
このＲＩＥプロセスは、積層した絶縁層６８の上部の窒
化シリコン層で終了する。
Ｃｌ2プラズマによるＲＩＥプロセスにかけられ、ポリ
シリコン層７０の水平部分が異方性エッチングされ、開
口５６内の積層した絶縁層６８の垂直面に側壁が残る。
このＲＩＥプロセスは、積層した絶縁層６８の上部の窒
化シリコン層で終了する。
【００３６】図９の構造は、フォトレジスト膜上のガラ
ス繊維で約１．５マイクロメートルの厚みにコンフォー
マルに覆われる（図示されていない）。フォトレジスト
は、Ｏ2 プラズマを用いたＲＩＥプロセスでエッチング
され、開口５６にフォトレジストの埋込部７２が残る。
ス繊維で約１．５マイクロメートルの厚みにコンフォー
マルに覆われる（図示されていない）。フォトレジスト
は、Ｏ2 プラズマを用いたＲＩＥプロセスでエッチング
され、開口５６にフォトレジストの埋込部７２が残る。
【００３７】ここで図１０を参照する。積層した絶縁層
６８の露出部分は、ＣＦ4 プラズマを用いたＲＩＥプロ
セスで除去される。次に、層６６、６４の露出部分が、
ＳＦ6／Ｃｌ2 プラズマのＲＩＥプロセスで除去され
る。層５０の突出部６２（図６）は、層６４、６６の垂
直領域６４Ｂ、６６Ｂを保護し易くし、不意のエッチン
グを防ぐ。次にフォトレジスト埋込部７２（図９）が、
酸素アッシング等、従来の方法で除去される。
６８の露出部分は、ＣＦ4 プラズマを用いたＲＩＥプロ
セスで除去される。次に、層６６、６４の露出部分が、
ＳＦ6／Ｃｌ2 プラズマのＲＩＥプロセスで除去され
る。層５０の突出部６２（図６）は、層６４、６６の垂
直領域６４Ｂ、６６Ｂを保護し易くし、不意のエッチン
グを防ぐ。次にフォトレジスト埋込部７２（図９）が、
酸素アッシング等、従来の方法で除去される。
【００３８】ここで図１１を参照する。開口５６を覆
い、開口を超えて横方向に伸びるマスク７４が残るよう
に、従来の方法でフォトレジスト物質層が形成される。
マスク７４の横方向は、後に形成されるバイポーラ・ト
ランジスタの真正でないベース領域を形成するのに用い
られる。
い、開口を超えて横方向に伸びるマスク７４が残るよう
に、従来の方法でフォトレジスト物質層が形成される。
マスク７４の横方向は、後に形成されるバイポーラ・ト
ランジスタの真正でないベース領域を形成するのに用い
られる。
【００３９】マスク７４が置かれると、窒化シリコン層
５０、二酸化シリコン層４８、ポリシリコン層４６のマ
スクのない部分がＴＥＯＳ層の前まで連続的に除去され
る。マスク７４は従来の方法で取り除かれる。
５０、二酸化シリコン層４８、ポリシリコン層４６のマ
スクのない部分がＴＥＯＳ層の前まで連続的に除去され
る。マスク７４は従来の方法で取り除かれる。
【００４０】図１２を参照する。デバイスは上述のＨＩ
ＰＯＸプロセスにかけられ、二酸化シリコンのリップ７
６が開口内の窒化シリコンのリップ６２と側壁７０の間
に形成される。これと同じＨＩＰＯＸプロセスで同時
に、側壁７０が窒化シリコン７７に変わり、ポリシリコ
ン層４６の外部の垂直面に二酸化シリコン層７８が形成
される。プロセスは、二酸化シリコン層７８が約２，０
００オングストロームの厚みになるまで続けられる。
ＰＯＸプロセスにかけられ、二酸化シリコンのリップ７
６が開口内の窒化シリコンのリップ６２と側壁７０の間
に形成される。これと同じＨＩＰＯＸプロセスで同時
に、側壁７０が窒化シリコン７７に変わり、ポリシリコ
ン層４６の外部の垂直面に二酸化シリコン層７８が形成
される。プロセスは、二酸化シリコン層７８が約２，０
００オングストロームの厚みになるまで続けられる。
【００４１】図１３を参照する。積層した絶縁層６８の
開口内の露出部分はＲＩＥプロセスで除去される。こう
した露出したエピタキシャル層６６の面はＢＨＦ洗浄さ
れる。
開口内の露出部分はＲＩＥプロセスで除去される。こう
した露出したエピタキシャル層６６の面はＢＨＦ洗浄さ
れる。
【００４２】従来のエミッタ・アップ型垂直バイポーラ
・トランジスタでは、ＲＩＥエッチングによるエミッタ
領域の損傷のために、トランジスタの動作に悪影響を及
ぼす。本発明では、上記のエッチング工程で生じたコレ
クタ領域表面の損傷がトランジスタに悪影響を及ぼすこ
とはない。この領域はエミッタ領域ほど重要ではないか
らである。但し、その場合でもＢＨＦ洗浄を行なうのが
望ましい。
・トランジスタでは、ＲＩＥエッチングによるエミッタ
領域の損傷のために、トランジスタの動作に悪影響を及
ぼす。本発明では、上記のエッチング工程で生じたコレ
クタ領域表面の損傷がトランジスタに悪影響を及ぼすこ
とはない。この領域はエミッタ領域ほど重要ではないか
らである。但し、その場合でもＢＨＦ洗浄を行なうのが
望ましい。
【００４３】図１３のデバイスには、その場でドープさ
れたＮ＋ポリシリコン層がコンフォーマルに形成され、
従来のフォトレジスト・マスクとエッチングでパターン
が形成されてコレクタ・コンタクト８０が残る。コンタ
クト８０を形成するポリシリコン層は、従来のＣＶＤ法
により、約１，５００オングストロームの厚みに形成す
るのが望ましい。デバイスは、コレクタ・コンタクト８
０の形成後、比較的温度の低い活性化アニール処理（８
００°、２０分等）にかけられる。エミッタ層２２から
の外拡散により、真正（ノンドープ）層３２がＮ型領域
に変わる。
れたＮ＋ポリシリコン層がコンフォーマルに形成され、
従来のフォトレジスト・マスクとエッチングでパターン
が形成されてコレクタ・コンタクト８０が残る。コンタ
クト８０を形成するポリシリコン層は、従来のＣＶＤ法
により、約１，５００オングストロームの厚みに形成す
るのが望ましい。デバイスは、コレクタ・コンタクト８
０の形成後、比較的温度の低い活性化アニール処理（８
００°、２０分等）にかけられる。エミッタ層２２から
の外拡散により、真正（ノンドープ）層３２がＮ型領域
に変わる。
【００４４】この時点で、コレクタ・アップ型のバイポ
ーラ・トランジスタが完成することに注意されたい。こ
のトランジスタは、チャネル３０上のエピタキシャル層
２２内のエミッタ領域、及びほぼ層領域６４Ａ内の真正
なベース領域より成る。埋め込まれたシリサイドのチャ
ネル３０は、層２２内のエミッタ領域とのコンタクトと
なる。真正でないベース領域は、ポリシリコン領域６４
Ｂ、６６Ｂと、電気的に接続されたポリシリコン層４６
とより成る。ポリシリコンのコレクタ・コンタクト８０
を介してコレクタ領域６６Ａとのコンタクトが得られ
る。
ーラ・トランジスタが完成することに注意されたい。こ
のトランジスタは、チャネル３０上のエピタキシャル層
２２内のエミッタ領域、及びほぼ層領域６４Ａ内の真正
なベース領域より成る。埋め込まれたシリサイドのチャ
ネル３０は、層２２内のエミッタ領域とのコンタクトと
なる。真正でないベース領域は、ポリシリコン領域６４
Ｂ、６６Ｂと、電気的に接続されたポリシリコン層４６
とより成る。ポリシリコンのコレクタ・コンタクト８０
を介してコレクタ領域６６Ａとのコンタクトが得られ
る。
【００４５】図１４を参照する。図１３の領域９０の拡
大図で、トランジスタの接合部と電気的接続部を示して
いる。具体的には、エミッタ層２２から真正なベース領
域への外拡散により、エピタキシャル層６４内にエミッ
タ・ベース接合９２Ａが位置する。このエミッタ・ベー
ス接合は、９２Ｂに示すように、エピタキシャル層３２
にも伸びていることがわかる。
大図で、トランジスタの接合部と電気的接続部を示して
いる。具体的には、エミッタ層２２から真正なベース領
域への外拡散により、エピタキシャル層６４内にエミッ
タ・ベース接合９２Ａが位置する。このエミッタ・ベー
ス接合は、９２Ｂに示すように、エピタキシャル層３２
にも伸びていることがわかる。
【００４６】図１４のベース・コレクタ接合９４はエピ
タキシャル層６６内に位置し、エピタキシャル層７４か
らのドーパントは、層６６の上位の真正なコレクタ領域
に外拡散している。真正でないベースのポリシリコン層
４６は、コンタクトから領域へのＰ型ドーパントの外拡
散により、領域６４Ｂ、６６Ｂと電気的に接続する。"
スライバー（sliver）" 形の領域９６は、多結晶領域６
４Ｂ、６６ＢからＰ形ドーパントが外拡散した結果であ
る。接合９７は、ポリシリコンから単結晶シリコンへの
遷移を表わす。
タキシャル層６６内に位置し、エピタキシャル層７４か
らのドーパントは、層６６の上位の真正なコレクタ領域
に外拡散している。真正でないベースのポリシリコン層
４６は、コンタクトから領域へのＰ型ドーパントの外拡
散により、領域６４Ｂ、６６Ｂと電気的に接続する。"
スライバー（sliver）" 形の領域９６は、多結晶領域６
４Ｂ、６６ＢからＰ形ドーパントが外拡散した結果であ
る。接合９７は、ポリシリコンから単結晶シリコンへの
遷移を表わす。
【００４７】図１３及び図１５を参照する。構造の上面
にプレーナ化された石英ガラス８２（図１５には図示な
し）が形成され、タングステン埋込部８４、８６（図１
５には図示なし）が各々、シリサイドのチャネル３０と
コレクタ・コンタクト８０に形成される。図１５でよく
わかるように、積層された絶縁層３４は、トランジスタ
を隣接する他のデバイス（図示なし）と分ける層３０、
３２、２２内のほぼ四角形の領域を取り囲む。ベースと
コレクタの層６４、６６の他の部分及びコレクタ・コン
タクト８０は、およそ四角形である。真正でないベース
領域４６との金属コンタクト９３は図１５にのみ示し
た。
にプレーナ化された石英ガラス８２（図１５には図示な
し）が形成され、タングステン埋込部８４、８６（図１
５には図示なし）が各々、シリサイドのチャネル３０と
コレクタ・コンタクト８０に形成される。図１５でよく
わかるように、積層された絶縁層３４は、トランジスタ
を隣接する他のデバイス（図示なし）と分ける層３０、
３２、２２内のほぼ四角形の領域を取り囲む。ベースと
コレクタの層６４、６６の他の部分及びコレクタ・コン
タクト８０は、およそ四角形である。真正でないベース
領域４６との金属コンタクト９３は図１５にのみ示し
た。
【００４８】こうしてエピタキシャルに形成されたベー
ス領域、コレクタ領域を含むエミッタ埋め込み型バイポ
ーラ・トランジスタが得られる。このトランジスタ構造
は、類似のエミッタ・ベースとベース・コレクタの接合
領域を含み、コレクタ／基板のキャパシタンスはほぼゼ
ロに、ベース／コレクタのキャパシタンスは従来のもの
より低下する。真正なエピタキシャル層３２を付加する
目的は２つある。第１に、この層はバッファ・ゾーンと
なり、エミッタ領域２２が直接、外拡散によるベース領
域９６に接触またはオーバラップするのを防ぎ、大きい
逆方向の漏れ電流がなくなる。エピタキシャル層３２は
さらに、ＬＴＥによる単結晶ベース領域７４Ａの成長を
促すシード層となる。層３２がない場合、接合９２Ｂの
品質は、多結晶粒界の漏れ電流により低下する。
ス領域、コレクタ領域を含むエミッタ埋め込み型バイポ
ーラ・トランジスタが得られる。このトランジスタ構造
は、類似のエミッタ・ベースとベース・コレクタの接合
領域を含み、コレクタ／基板のキャパシタンスはほぼゼ
ロに、ベース／コレクタのキャパシタンスは従来のもの
より低下する。真正なエピタキシャル層３２を付加する
目的は２つある。第１に、この層はバッファ・ゾーンと
なり、エミッタ領域２２が直接、外拡散によるベース領
域９６に接触またはオーバラップするのを防ぎ、大きい
逆方向の漏れ電流がなくなる。エピタキシャル層３２は
さらに、ＬＴＥによる単結晶ベース領域７４Ａの成長を
促すシード層となる。層３２がない場合、接合９２Ｂの
品質は、多結晶粒界の漏れ電流により低下する。
【００４９】トランジスタのこの形成法では、プロセス
の早期に高温工程を、プロセス後期では低温工程による
ことで、１）エミッタ領域に多くのドーパントを導入で
き、エミッタの注入効率が高まる、２）ヘテロ接合のベ
ース領域を加えられる、３）従来技術の項で説明した高
温による障害の広がりが防止されるというメリットが得
られる。プロセスは全体的に自己整合型である。
の早期に高温工程を、プロセス後期では低温工程による
ことで、１）エミッタ領域に多くのドーパントを導入で
き、エミッタの注入効率が高まる、２）ヘテロ接合のベ
ース領域を加えられる、３）従来技術の項で説明した高
温による障害の広がりが防止されるというメリットが得
られる。プロセスは全体的に自己整合型である。
【００５０】別の実施例では、図の構造は、従来のエミ
ッタ・アップ型バイポーラ・トランジスタとして接続・
利用することができる。図７によれば、このようなエミ
ッタ・アップ構造を得るには、層６４の下に層６６を形
成すればよい。層６４は、ドーパント濃度がその上面近
傍で高くなるように形成される。図８ないし図１３によ
って示した製造工程は他の面では同様である。
ッタ・アップ型バイポーラ・トランジスタとして接続・
利用することができる。図７によれば、このようなエミ
ッタ・アップ構造を得るには、層６４の下に層６６を形
成すればよい。層６４は、ドーパント濃度がその上面近
傍で高くなるように形成される。図８ないし図１３によ
って示した製造工程は他の面では同様である。
【００５１】図１６、図１７の実施例では、エミッタ埋
め込み型ショットキー・バリヤ・コレクタ（ＳＢＣ）ト
ランジスタが形成される。図１６は、図７に代わる工
程、図１７は図１２に代わる工程である。
め込み型ショットキー・バリヤ・コレクタ（ＳＢＣ）ト
ランジスタが形成される。図１６は、図７に代わる工
程、図１７は図１２に代わる工程である。
【００５２】この実施例（図１６）では、エピタキシャ
ル層６６（図７）は形成されない。プロセスは、他の面
では図１ないし図７と同様である。
ル層６６（図７）は形成されない。プロセスは、他の面
では図１ないし図７と同様である。
【００５３】図１６に示した層６４の形成に続いて、図
８ないし図１１により説明したものと同様の製造工程が
とられる。
８ないし図１１により説明したものと同様の製造工程が
とられる。
【００５４】図１７を参照する。開口５６下部の露出し
た絶縁層６８がエッチングで除去された後、金属のＳＢ
Ｃコンタクト９７がハフニウム等から形成される。デバ
イスは次に、図１３、図１５により示したようにほぼ完
成する。
た絶縁層６８がエッチングで除去された後、金属のＳＢ
Ｃコンタクト９７がハフニウム等から形成される。デバ
イスは次に、図１３、図１５により示したようにほぼ完
成する。
【００５５】こうして、基本的には同様の製造工程で、
上述の細かい変更を加えて、エミッタ埋め込み型ＳＢＣ
トランジスタが形成される。このトランジスタには、格
納時間がゼロに近い、コレクタの直列抵抗もゼロに近
い、コレクタの遷移時間もゼロに近いというメリットが
ある。得られるトランジスタは、デバイス飽和を意識せ
ずに利用できる。
上述の細かい変更を加えて、エミッタ埋め込み型ＳＢＣ
トランジスタが形成される。このトランジスタには、格
納時間がゼロに近い、コレクタの直列抵抗もゼロに近
い、コレクタの遷移時間もゼロに近いというメリットが
ある。得られるトランジスタは、デバイス飽和を意識せ
ずに利用できる。
【００５６】本発明は実施例とあわせて説明したが、そ
れらに限定されない。本発明の適用範囲と要諦に沿った
形で、様々な変更や改良が可能である。
れらに限定されない。本発明の適用範囲と要諦に沿った
形で、様々な変更や改良が可能である。
【００５７】
【発明の効果】上述のようにして得られる半導体構造
は、エピタキシャルに形成された能動素子領域を含む。
この構造を形成するプロセスは、前記のように容易に変
更でき、１）エミッタ埋め込み型バイポーラ・トランジ
スタ、２）エミッタ埋め込み型ヘテロ接合ベース・バイ
ポーラ・トランジスタ、３）エミッタ埋め込み型ＳＢＣ
トランジスタ、或いは、４）従来のエミッタ・アップ型
バイポーラ・トランジスタを作製することができる。こ
うした各種のトランジスタは全て、高性能デバイスとし
て、上述のような様々な長所を持つ。本発明は、半導体
デバイスの製造、なかでも超大規模集積回路（ＶＬＳ
Ｉ）の製造に応用できるのである。
は、エピタキシャルに形成された能動素子領域を含む。
この構造を形成するプロセスは、前記のように容易に変
更でき、１）エミッタ埋め込み型バイポーラ・トランジ
スタ、２）エミッタ埋め込み型ヘテロ接合ベース・バイ
ポーラ・トランジスタ、３）エミッタ埋め込み型ＳＢＣ
トランジスタ、或いは、４）従来のエミッタ・アップ型
バイポーラ・トランジスタを作製することができる。こ
うした各種のトランジスタは全て、高性能デバイスとし
て、上述のような様々な長所を持つ。本発明は、半導体
デバイスの製造、なかでも超大規模集積回路（ＶＬＳ
Ｉ）の製造に応用できるのである。
【図１】本発明に従ったエミッタ埋め込み型バイポーラ
・トランジスタの作製工程を示す断面図である。
・トランジスタの作製工程を示す断面図である。
【図２】本発明に従ったエミッタ埋め込み型バイポーラ
・トランジスタの作製工程を示す断面図である。
・トランジスタの作製工程を示す断面図である。
【図３】本発明に従ったエミッタ埋め込み型バイポーラ
・トランジスタの作製工程を示す断面図である。
・トランジスタの作製工程を示す断面図である。
【図４】本発明に従ったエミッタ埋め込み型バイポーラ
・トランジスタの作製工程を示す断面図である。
・トランジスタの作製工程を示す断面図である。
【図５】本発明に従ったエミッタ埋め込み型バイポーラ
・トランジスタの作製工程を示す断面図である。
・トランジスタの作製工程を示す断面図である。
【図６】本発明に従ったエミッタ埋め込み型バイポーラ
・トランジスタの作製工程を示す断面図である。
・トランジスタの作製工程を示す断面図である。
【図７】本発明に従ったエミッタ埋め込み型バイポーラ
・トランジスタの作製工程を示す断面図である。
・トランジスタの作製工程を示す断面図である。
【図８】本発明に従ったエミッタ埋め込み型バイポーラ
・トランジスタの作製工程を示す断面図である。
・トランジスタの作製工程を示す断面図である。
【図９】本発明に従ったエミッタ埋め込み型バイポーラ
・トランジスタの作製工程を示す断面図である。
・トランジスタの作製工程を示す断面図である。
【図１０】本発明に従ったエミッタ埋め込み型バイポー
ラ・トランジスタの作製工程を示す断面図である。
ラ・トランジスタの作製工程を示す断面図である。
【図１１】本発明に従ったエミッタ埋め込み型バイポー
ラ・トランジスタの作製工程を示す断面図である。
ラ・トランジスタの作製工程を示す断面図である。
【図１２】本発明に従ったエミッタ埋め込み型バイポー
ラ・トランジスタの作製工程を示す断面図である。
ラ・トランジスタの作製工程を示す断面図である。
【図１３】本発明に従ったエミッタ埋め込み型バイポー
ラ・トランジスタの作製工程を示す断面図である。
ラ・トランジスタの作製工程を示す断面図である。
【図１４】様々なバイポーラ・トランジスタ接合を示す
図１３の部分拡大図である。
図１３の部分拡大図である。
【図１５】断面を含む図１４の射視図である。
【図１６】ＳＢＣトランジスタを作製する図７と図１２
に示したものに代わる工程の図である。
に示したものに代わる工程の図である。
【図１７】ＳＢＣトランジスタを作製する図７と図１２
に示したものに代わる工程の図である。
に示したものに代わる工程の図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ルイス・ル−チエン・シユー アメリカ合衆国ニユーヨーク州、フイツシ ユキル、クロスビー・コート ７番地 (72)発明者 ヴイクター・ジエイ・シルベストリ アメリカ合衆国ニユーヨーク州、ホープウ エル・ジヤンクシヨン、ベバリー・コート ３番地
Claims (6)
- 【請求項１】エミッタ埋め込み型の半導体デバイスであ
って、 第１導電タイプの単結晶半導体基板と、 上記基板内のエミッタ埋め込み領域と、 上記半導体デバイス領域上の単結晶半導体物質の第１層
と、 上記第１層上に形成された絶縁体の第２層と、 上記第２層の一部分上に形成された導電コンタクトと、 上記導電コンタクト、第１層、及び第２層が、上記エミ
ッタ領域の選択された部分が露出する開口を形成し、 上記選択されたエミッタ領域部上にエピタキシャルに形
成された単結晶の真正なベース領域部と、上記開口内の
上記導電コンタクトの壁面上に伸びる多結晶の真正でな
いベース領域とを含む上記開口内の第２導電タイプの半
導体物質の第３層とを有する、 半導体デバイス。 - 【請求項２】上記真正なベース領域上に形成されたコレ
クタ領域を含むことを特徴とする請求項１記載の半導体
構造。 - 【請求項３】上記半導体構造が、エミッタ埋め込み型バ
イポーラ・トランジスタより成り、上記コレクタ領域
が、上記真正なベース領域上にエピタキシャルに形成さ
れた第１導電タイプの半導体物質層を含むことを特徴と
する請求項２記載の半導体構造。 - 【請求項４】上記半導体構造が、エミッタ埋め込み型シ
ョットキー・バリヤ・コレクタ・トランジスタより成
り、上記コレクタ領域が、上記真正なベース領域に金属
のショットキー・バリヤ・コレクタ・コンタクトを含む
ことを特徴とする請求項２記載の半導体構造。 - 【請求項５】第１導電タイプの単結晶半導体デバイス領
域を形成する工程と、 上記デバイス領域上に真正な単結晶半導体物質の第１層
を形成する工程と、 上記第１層上に絶縁体の第２層を形成する工程と、 上記第２層の一部分上に導電コンタクトを形成する工程
と、 上記導電コンタクト、第１層、及び第２層を貫通して、
上記デバイス領域の選択された部分が露出する開口を形
成する工程と、 上記選択されたデバイス領域部上にエピタキシャルに形
成された単結晶領域と、上記開口内の上記導電コンタク
トの壁面上に伸びる多結晶部とを含む該開口に、第２導
電タイプの半導体物質の第３層を形成する工程とを含
む、 半導体構造の作製方法。 - 【請求項６】上記開口を形成する工程が、 上記第１層の一部を露出させるために上記導電コンタク
トと上記第２層をエッチングする工程と、 上記デバイス領域を通して上記開口に露出した上記第１
層の上記部分を酸化する工程と、 上記デバイス領域の面に凹部を残すために上記第１層の
上記酸化部分を除去する工程と、 上記デバイス領域の上記凹部に上記第３層の上記単結晶
部が形成されるように上記第３層を形成する工程とを含
むことを特徴とする請求項５記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71603691A | 1991-06-14 | 1991-06-14 | |
| US716036 | 1991-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129319A true JPH05129319A (ja) | 1993-05-25 |
| JPH0785476B2 JPH0785476B2 (ja) | 1995-09-13 |
Family
ID=24876463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4117413A Expired - Lifetime JPH0785476B2 (ja) | 1991-06-14 | 1992-05-11 | エミッタ埋め込み型バイポーラ・トランジスタ構造 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5315151A (ja) |
| JP (1) | JPH0785476B2 (ja) |
Cited By (1)
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