JPH06168952A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06168952A JPH06168952A JP4341421A JP34142192A JPH06168952A JP H06168952 A JPH06168952 A JP H06168952A JP 4341421 A JP4341421 A JP 4341421A JP 34142192 A JP34142192 A JP 34142192A JP H06168952 A JPH06168952 A JP H06168952A
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】
【目的】 真性ベースをエピタキシャル法で形成するバ
イポーラトランジスタにおいて、ベースリンク領域のベ
ース抵抗を低減させる。 【構成】 エピタキシャル層（コレクタ領域）３上の、
酸化膜５に形成された開口１０１内に十分不純物濃度の
高いシリコン層１２、１３を成長させ、窒化膜１１をマ
スクとしてエッチングして、ベースリンク領域（１２、
１３）を形成する。所望の不純物濃度の真性ベース膜１
４を成長させた後、側壁酸化膜１５を形成し、酸化膜１
５で囲まれた領域内にエミッタ領域となる単結晶シリコ
ン膜１６を形成する。
イポーラトランジスタにおいて、ベースリンク領域のベ
ース抵抗を低減させる。 【構成】 エピタキシャル層（コレクタ領域）３上の、
酸化膜５に形成された開口１０１内に十分不純物濃度の
高いシリコン層１２、１３を成長させ、窒化膜１１をマ
スクとしてエッチングして、ベースリンク領域（１２、
１３）を形成する。所望の不純物濃度の真性ベース膜１
４を成長させた後、側壁酸化膜１５を形成し、酸化膜１
５で囲まれた領域内にエミッタ領域となる単結晶シリコ
ン膜１６を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にバイポーラ・トランジスタの構造
とその製法に関する。
製造方法に関し、特にバイポーラ・トランジスタの構造
とその製法に関する。
【０００２】
【従来の技術】バイポーラ・トランジスタに関しては、
ベースが薄いほどその高速性の目安である遮断周波数ｆ
T が高くなることが知られている。またベース取り出し
抵抗を下げることやトランジスタを小型化することがト
ランジスタの高速化に有効であることが知られている。
ベースが薄いほどその高速性の目安である遮断周波数ｆ
T が高くなることが知られている。またベース取り出し
抵抗を下げることやトランジスタを小型化することがト
ランジスタの高速化に有効であることが知られている。
【０００３】図８は、本発明者等によって特願平３−７
９３８８号において提案された半導体装置の断面図であ
る。この半導体装置では、拡散工程を適用することなく
低温エピタキシャル技術を用いてベース、エミッタを形
成することにより、ベースの薄層化を実現している。
９３８８号において提案された半導体装置の断面図であ
る。この半導体装置では、拡散工程を適用することなく
低温エピタキシャル技術を用いてベース、エミッタを形
成することにより、ベースの薄層化を実現している。
【０００４】同出願により提案された半導体装置では、
図８に示されるように、比抵抗が１０乃至１５Ω・ｃｍ
であるｐ型シリコン基板１の表面領域内にはヒ素（Ａ
ｓ）が高濃度に導入されたｎ+ 型埋め込み層２が選択的
に形成されており、その上には、ｎ型不純物が５×１０
15ｃｍ-3程度の濃度に導入されたｎ型エピタキシャル層
３が１．０μｍの膜厚に形成されている。ｎ型エピタキ
シャル層３は、周知の選択酸化技術によりシリコン基板
１に達する選択酸化膜４によって複数の島領域に分離さ
れている。図面では、１つのｎ型埋め込み領域２に対応
する１つの島領域のみが示されている。この島領域は、
埋め込み領域２に達する選択酸化膜４ａによって２つの
部分に分離されている。そのうち左側の部分はコレクタ
領域として機能し、右側の部分はその後のリン拡散によ
ってｎ+ 型拡散層８になされてコレクタ取り出し領域と
して機能している。かくしてシリコン基体１００が構成
される。
図８に示されるように、比抵抗が１０乃至１５Ω・ｃｍ
であるｐ型シリコン基板１の表面領域内にはヒ素（Ａ
ｓ）が高濃度に導入されたｎ+ 型埋め込み層２が選択的
に形成されており、その上には、ｎ型不純物が５×１０
15ｃｍ-3程度の濃度に導入されたｎ型エピタキシャル層
３が１．０μｍの膜厚に形成されている。ｎ型エピタキ
シャル層３は、周知の選択酸化技術によりシリコン基板
１に達する選択酸化膜４によって複数の島領域に分離さ
れている。図面では、１つのｎ型埋め込み領域２に対応
する１つの島領域のみが示されている。この島領域は、
埋め込み領域２に達する選択酸化膜４ａによって２つの
部分に分離されている。そのうち左側の部分はコレクタ
領域として機能し、右側の部分はその後のリン拡散によ
ってｎ+ 型拡散層８になされてコレクタ取り出し領域と
して機能している。かくしてシリコン基体１００が構成
される。
【０００５】このシリコン基体１００上は、シリコン窒
化膜５ａで覆われており、このシリコン窒化膜５ａに
は、ベース形成のためにコレクタ領域（エピタキシャル
層３）の一部を露出した開口１０１とコレクタ取り出し
のためにｎ+ 型拡散層８の表面を露出した開口１０２と
が形成されている。好ましくはシリコン窒化膜５ａの下
に薄いシリコン酸化膜が設けられる。
化膜５ａで覆われており、このシリコン窒化膜５ａに
は、ベース形成のためにコレクタ領域（エピタキシャル
層３）の一部を露出した開口１０１とコレクタ取り出し
のためにｎ+ 型拡散層８の表面を露出した開口１０２と
が形成されている。好ましくはシリコン窒化膜５ａの下
に薄いシリコン酸化膜が設けられる。
【０００６】シリコン窒化膜５ａ上にはｐ型の多結晶シ
リコン層６とｎ型の多結晶シリコン層７とが選択的に形
成されている。多結晶シリコン層６は、開口１０１のエ
ッジから開口内に水平方向に張り出している。その張り
出し部分の下面からコレクタ領域であるエピタキシャル
層３に向ってｐ型の多結晶シリコン層１３が形成され、
一方、エピタキシャル層３の露出した部分には、上述し
た出願の発明に従って、エピタキシャル成長によるｐ型
のベース領域１４ｃが形成されており、これら多結晶シ
リコン層１３とベース領域１４ｃとは互に接触してい
る。開口部１０２側に形成されたｎ型の多結晶シリコン
層７は、コレクタ取り出し領域であるｎ+ 型拡散層８と
接触している。
リコン層６とｎ型の多結晶シリコン層７とが選択的に形
成されている。多結晶シリコン層６は、開口１０１のエ
ッジから開口内に水平方向に張り出している。その張り
出し部分の下面からコレクタ領域であるエピタキシャル
層３に向ってｐ型の多結晶シリコン層１３が形成され、
一方、エピタキシャル層３の露出した部分には、上述し
た出願の発明に従って、エピタキシャル成長によるｐ型
のベース領域１４ｃが形成されており、これら多結晶シ
リコン層１３とベース領域１４ｃとは互に接触してい
る。開口部１０２側に形成されたｎ型の多結晶シリコン
層７は、コレクタ取り出し領域であるｎ+ 型拡散層８と
接触している。
【０００７】多結晶シリコン層６の表面と側面は、エミ
ッタ形成領域上にエミッタ開口を有するシリコン酸化膜
１１ａによって覆われ、このエミッタ開口において、多
結晶シリコン層１３の側面とシリコン酸化膜１１ａの側
面とはシリコン酸化膜１５ａによって覆われている。
ッタ形成領域上にエミッタ開口を有するシリコン酸化膜
１１ａによって覆われ、このエミッタ開口において、多
結晶シリコン層１３の側面とシリコン酸化膜１１ａの側
面とはシリコン酸化膜１５ａによって覆われている。
【０００８】ベース領域１４ｃの露出部分には、エミッ
タ領域を構成する、ｎ型の単結晶シリコン膜１６が形成
されている。多結晶シリコン層６、７および単結晶シリ
コン膜１６上には、Ａｌ系材料からなる金属電極１７が
形成されてる。
タ領域を構成する、ｎ型の単結晶シリコン膜１６が形成
されている。多結晶シリコン層６、７および単結晶シリ
コン膜１６上には、Ａｌ系材料からなる金属電極１７が
形成されてる。
【０００９】
【発明が解決しようとする課題】上述の出願により提案
された半導体装置では、エミッタ領域（１６）直下のベ
ース領域部分、即ち真性ベースのボロン濃度と、真性ベ
ース以外のベース領域１４ｃと多結晶シリコン層１３と
によって構成されるベースリンク領域のボロン濃度と
が、ほぼ同じである。そして、シリコン酸化膜１５ａ下
でのベースリンク領域の厚さは真性ベースの厚さにほぼ
等しいため、ベースリンク領域でのシート抵抗は相当高
くなる。そのため、ベース抵抗が増大してトランジスタ
の高速動作が阻害される。即ち、上述のトランジスタ構
造では、真性ベースの薄層化とベース抵抗の低減化を同
時に達成することは困難であった。
された半導体装置では、エミッタ領域（１６）直下のベ
ース領域部分、即ち真性ベースのボロン濃度と、真性ベ
ース以外のベース領域１４ｃと多結晶シリコン層１３と
によって構成されるベースリンク領域のボロン濃度と
が、ほぼ同じである。そして、シリコン酸化膜１５ａ下
でのベースリンク領域の厚さは真性ベースの厚さにほぼ
等しいため、ベースリンク領域でのシート抵抗は相当高
くなる。そのため、ベース抵抗が増大してトランジスタ
の高速動作が阻害される。即ち、上述のトランジスタ構
造では、真性ベースの薄層化とベース抵抗の低減化を同
時に達成することは困難であった。
【００１０】よって、本発明の目的とするところは、真
性ベースを薄層化することができ、かつベースリンク領
域での抵抗を低減化しうるトランジスタ構造を提案し、
もってトランジスタの動作高速化を実現することであ
る。
性ベースを薄層化することができ、かつベースリンク領
域での抵抗を低減化しうるトランジスタ構造を提案し、
もってトランジスタの動作高速化を実現することであ
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、第１の絶縁膜（４）に囲繞
されて形成された第１導電型の第１の半導体領域（３）
と、前記第１の絶縁膜上および前記第１の半導体領域上
に形成され、前記第１の半導体領域上に開口（１０１）
を有する第２の絶縁膜（５）と、前記第１の半導体領域
上に前記開口の側面を覆うように形成された、前記第２
の絶縁膜の膜厚とほぼ同じ膜厚を有する高不純物濃度で
第２導電型の第２の半導体領域（１２、１３）と、前記
第１の半導体領域上および前記第２の半導体領域の側面
を覆うように形成された、前記第２の絶縁膜の膜厚より
薄い膜厚を有する第２導電型の第３の半導体領域（１
４、１４ａ、１４ｂ）と、前記第３の半導体領域の側面
を覆う側壁絶縁膜（１５）と、前記側壁絶縁膜に囲まれ
て前記第３の半導体領域上に形成された第１導電型の第
４の半導体領域（１６、１６ａ、１６ｃ）と、を備え
る。
に、本発明の半導体装置は、第１の絶縁膜（４）に囲繞
されて形成された第１導電型の第１の半導体領域（３）
と、前記第１の絶縁膜上および前記第１の半導体領域上
に形成され、前記第１の半導体領域上に開口（１０１）
を有する第２の絶縁膜（５）と、前記第１の半導体領域
上に前記開口の側面を覆うように形成された、前記第２
の絶縁膜の膜厚とほぼ同じ膜厚を有する高不純物濃度で
第２導電型の第２の半導体領域（１２、１３）と、前記
第１の半導体領域上および前記第２の半導体領域の側面
を覆うように形成された、前記第２の絶縁膜の膜厚より
薄い膜厚を有する第２導電型の第３の半導体領域（１
４、１４ａ、１４ｂ）と、前記第３の半導体領域の側面
を覆う側壁絶縁膜（１５）と、前記側壁絶縁膜に囲まれ
て前記第３の半導体領域上に形成された第１導電型の第
４の半導体領域（１６、１６ａ、１６ｃ）と、を備え
る。
【００１２】また、その製造方法は、第１導電型の第１
の半導体領域（３）上および該第１の半導体領域を囲繞
する第１の絶縁膜（４）上に第２の絶縁膜（５）を設け
る工程と、前記第２の絶縁膜上に前記第１の半導体領域
上を覆う第２導電型の第３の多結晶半導体層（６）を選
択的に設ける工程と、前記第３の多結晶半導体層および
前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチン
グ性を異にする材料からなる第３の絶縁膜（９）を形成
する工程と、前記第３の絶縁膜および前記第３の多結晶
半導体層を選択的にエッチング除去して前記第１の半導
体領域上で前記第２の絶縁膜上を露出させる孔を形成す
る工程と、前記第２の絶縁膜とはエッチング性を異にす
る材料を堆積して前記第３の絶縁膜の膜厚を増加させる
工程と、前記第３の絶縁膜をエッチバックして前記孔部
分の前記第２の絶縁膜の表面を露出させる工程と、前記
第２の絶縁膜をエッチングして、前記第１の半導体領域
の表面の一部を露出させ、前記第３の多結晶半導体層お
よび第３の絶縁膜の一部が片持梁状に張り出している開
口（１０１）を形成する工程と、前記開口内に高濃度に
第２導電型の不純物を含有する半導体層を成長させ、該
半導体層を前記第３の絶縁膜をマスクとしてエッチング
して前記第１の半導体領域の表面を露出させるとともに
前記開口の側面を被覆する第２の半導体領域（１２、１
３）を形成する工程と、前記第１の半導体領域の表面上
および前記第２の半導体領域の側面に、前記第２の絶縁
膜の膜厚を越えない厚さに半導体を堆積して、前記第２
の半導体領域よりも不純物濃度の低い第２導電型の第３
の半導体領域（１４、１４ａ、１４ｂ）を形成する工程
と、絶縁膜を全面に形成しこれをエッチバックして、前
記第３の絶縁膜の側面および前記第３の半導体領域の側
面を覆う側壁絶縁膜（１５）を形成する工程と、前記側
壁絶縁膜に囲まれた第３の半導体領域上に第１導電型の
第４の半導体領域（１６、１６ａ、１６ｃ）を形成する
工程と、を含む。
の半導体領域（３）上および該第１の半導体領域を囲繞
する第１の絶縁膜（４）上に第２の絶縁膜（５）を設け
る工程と、前記第２の絶縁膜上に前記第１の半導体領域
上を覆う第２導電型の第３の多結晶半導体層（６）を選
択的に設ける工程と、前記第３の多結晶半導体層および
前記第２の絶縁膜上に、前記第２の絶縁膜とはエッチン
グ性を異にする材料からなる第３の絶縁膜（９）を形成
する工程と、前記第３の絶縁膜および前記第３の多結晶
半導体層を選択的にエッチング除去して前記第１の半導
体領域上で前記第２の絶縁膜上を露出させる孔を形成す
る工程と、前記第２の絶縁膜とはエッチング性を異にす
る材料を堆積して前記第３の絶縁膜の膜厚を増加させる
工程と、前記第３の絶縁膜をエッチバックして前記孔部
分の前記第２の絶縁膜の表面を露出させる工程と、前記
第２の絶縁膜をエッチングして、前記第１の半導体領域
の表面の一部を露出させ、前記第３の多結晶半導体層お
よび第３の絶縁膜の一部が片持梁状に張り出している開
口（１０１）を形成する工程と、前記開口内に高濃度に
第２導電型の不純物を含有する半導体層を成長させ、該
半導体層を前記第３の絶縁膜をマスクとしてエッチング
して前記第１の半導体領域の表面を露出させるとともに
前記開口の側面を被覆する第２の半導体領域（１２、１
３）を形成する工程と、前記第１の半導体領域の表面上
および前記第２の半導体領域の側面に、前記第２の絶縁
膜の膜厚を越えない厚さに半導体を堆積して、前記第２
の半導体領域よりも不純物濃度の低い第２導電型の第３
の半導体領域（１４、１４ａ、１４ｂ）を形成する工程
と、絶縁膜を全面に形成しこれをエッチバックして、前
記第３の絶縁膜の側面および前記第３の半導体領域の側
面を覆う側壁絶縁膜（１５）を形成する工程と、前記側
壁絶縁膜に囲まれた第３の半導体領域上に第１導電型の
第４の半導体領域（１６、１６ａ、１６ｃ）を形成する
工程と、を含む。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例を示すバイ
ポーラ・トランジスタの断面図である。同図に示される
ように、比抵抗が、ρS ＝１０〜２０Ω・ｃｍのｐ型シ
リコン基板１上に、ヒ素を約１×１０20ｃｍ-3の濃度に
含み、厚さが約２μｍのｎ+型埋め込み層２が選択的に
形成されている。この上に、リンが約１×１０16ｃｍ-3
の濃度にドープされた厚さ約０．７μｍのｎ型エピタキ
シャル層３が形成されている。ｎ型エピタキシャル層３
はＬＯＣＯＳ（Local Oxidation of Silicon）法によっ
て形成された選択酸化膜４によって複数の島領域に素子
分離されている。図面では、１つの埋め込み層２に対応
する１つの島領域のみが示されている。この島領域は、
埋め込み層２に達する選択酸化膜４ａによって２つの部
分に分離されている。そのうち左側の部分はコレクタ領
域として機能し、右側の部分はその後のリン拡散によっ
てｎ+ 型拡散層８になされコレクタ取り出し領域として
機能している。これら各領域によりシリコン基体１００
が構成されている。
て説明する。図１は、本発明の第１の実施例を示すバイ
ポーラ・トランジスタの断面図である。同図に示される
ように、比抵抗が、ρS ＝１０〜２０Ω・ｃｍのｐ型シ
リコン基板１上に、ヒ素を約１×１０20ｃｍ-3の濃度に
含み、厚さが約２μｍのｎ+型埋め込み層２が選択的に
形成されている。この上に、リンが約１×１０16ｃｍ-3
の濃度にドープされた厚さ約０．７μｍのｎ型エピタキ
シャル層３が形成されている。ｎ型エピタキシャル層３
はＬＯＣＯＳ（Local Oxidation of Silicon）法によっ
て形成された選択酸化膜４によって複数の島領域に素子
分離されている。図面では、１つの埋め込み層２に対応
する１つの島領域のみが示されている。この島領域は、
埋め込み層２に達する選択酸化膜４ａによって２つの部
分に分離されている。そのうち左側の部分はコレクタ領
域として機能し、右側の部分はその後のリン拡散によっ
てｎ+ 型拡散層８になされコレクタ取り出し領域として
機能している。これら各領域によりシリコン基体１００
が構成されている。
【００１４】このシリコン基体１００上は、シリコン酸
化膜５で被覆されており、このシリコン酸化膜５には、
ベース領域を形成するためにエピタキシャル層３の一部
を露出させた開口１０１と、コレクタ取り出し領域とし
てのｎ+ 型拡散層８の表面を露出させた開口１０２とが
形成されている。
化膜５で被覆されており、このシリコン酸化膜５には、
ベース領域を形成するためにエピタキシャル層３の一部
を露出させた開口１０１と、コレクタ取り出し領域とし
てのｎ+ 型拡散層８の表面を露出させた開口１０２とが
形成されている。
【００１５】シリコン酸化膜５上には、ｐ型不純物が高
濃度にドープされた多結晶シリコン層６と、ｎ型不純物
が高濃度にドープされた多結晶シリコン層７とが選択的
に形成されている。多結晶シリコン層６は、開口１０１
のエッジから開口内へ水平方向に張り出しており、その
張り出し部分の下面にはｐ+ 型の多結晶シリコン層１３
が形成されている。そしてエピタキシャル層３上の開口
１０１のエッジから一定距離だけの領域上には、多結晶
シリコン層１３の下面および側面に接しこのシリコン層
１３と共にベースリンク領域を構成する単結晶シリコン
層１２が形成されている。開口１０１内において、エピ
タキシャル層３の単結晶シリコン層１２で被覆されてい
ない領域上および単結晶シリコン層１２の側面を覆って
真性ベース膜１４が形成されている。ｎ型の多結晶シリ
コン層７は、開口１０２内を埋め込みコレクタ取り出し
領域としてのｎ+ 型拡散層８と接している。
濃度にドープされた多結晶シリコン層６と、ｎ型不純物
が高濃度にドープされた多結晶シリコン層７とが選択的
に形成されている。多結晶シリコン層６は、開口１０１
のエッジから開口内へ水平方向に張り出しており、その
張り出し部分の下面にはｐ+ 型の多結晶シリコン層１３
が形成されている。そしてエピタキシャル層３上の開口
１０１のエッジから一定距離だけの領域上には、多結晶
シリコン層１３の下面および側面に接しこのシリコン層
１３と共にベースリンク領域を構成する単結晶シリコン
層１２が形成されている。開口１０１内において、エピ
タキシャル層３の単結晶シリコン層１２で被覆されてい
ない領域上および単結晶シリコン層１２の側面を覆って
真性ベース膜１４が形成されている。ｎ型の多結晶シリ
コン層７は、開口１０２内を埋め込みコレクタ取り出し
領域としてのｎ+ 型拡散層８と接している。
【００１６】多結晶シリコン層６の上面と側面および単
結晶シリコン層１２と真性ベース膜１４の上面は、エミ
ッタ形成領域上にエミッタ開口を有するシリコン窒化膜
１１で覆われており、シリコン窒化膜１１のエミッタ開
口の側面および真性ベース膜１４の側面は、側壁絶縁膜
であるシリコン酸化膜１５により覆われている。
結晶シリコン層１２と真性ベース膜１４の上面は、エミ
ッタ形成領域上にエミッタ開口を有するシリコン窒化膜
１１で覆われており、シリコン窒化膜１１のエミッタ開
口の側面および真性ベース膜１４の側面は、側壁絶縁膜
であるシリコン酸化膜１５により覆われている。
【００１７】真性ベース膜１４上のシリコン酸化膜１５
で囲まれた領域内にはエミッタ領域となるｎ型の単結晶
シリコン膜１６が形成されている。そして、多結晶シリ
コン６、７上および単結晶シリコン膜１６上にはアルミ
ニウム系合金、例えばＡｌＳｉからなる金属電極１７が
形成されている。
で囲まれた領域内にはエミッタ領域となるｎ型の単結晶
シリコン膜１６が形成されている。そして、多結晶シリ
コン６、７上および単結晶シリコン膜１６上にはアルミ
ニウム系合金、例えばＡｌＳｉからなる金属電極１７が
形成されている。
【００１８】このように構成されたバイポーラ・トラン
ジスタでは、ベースリンク領域（１２、１３）の不純物
濃度を、真性ベース膜１４の不純物濃度とは無関係に十
分に高くすることができる。しかも、真性ベース膜の膜
厚と関係なくベースリンク領域の膜厚を厚くできるの
で、上記構成により真性ベースの薄層化とベースリンク
領域の低抵抗化とを同時に実現することができる。実
際、エミッタ開口の寸法を０．６×２μｍ2 としたトラ
ンンジスタではベース抵抗が２２０Ωとなったが、これ
は図８のトランジスタの場合の約８５％に相当してい
る。
ジスタでは、ベースリンク領域（１２、１３）の不純物
濃度を、真性ベース膜１４の不純物濃度とは無関係に十
分に高くすることができる。しかも、真性ベース膜の膜
厚と関係なくベースリンク領域の膜厚を厚くできるの
で、上記構成により真性ベースの薄層化とベースリンク
領域の低抵抗化とを同時に実現することができる。実
際、エミッタ開口の寸法を０．６×２μｍ2 としたトラ
ンンジスタではベース抵抗が２２０Ωとなったが、これ
は図８のトランジスタの場合の約８５％に相当してい
る。
【００１９】次に、本実施例半導体装置の製造方法を、
その主要製作工程段階での断面図である図２〜図４を参
照して説明する。まず、抵抗率１０〜２０Ω・ｃｍの
（１００）面方位のｐ型シリコン基板１の表面を全面的
に熱酸化して厚さ約６０００Åの酸化膜を形成し、この
酸化膜上に通常のリソグラフィ技法によってパターニン
グされたフォトレジストを設け、このフォトレジストを
マスクにＳｉＯ2 膜をＨＦ系エッチング液によってエッ
チングしフォトレジストの無い領域のＳｉＯ2 膜を除去
した後、フォトレジストを除去する。次工程でのイオン
注入によって発生するダメージを軽減させるためおよび
次工程以降のリソグラフィ工程での位置合わせ用のパタ
ーンを形成するために、前記ＳｉＯ2 膜の除去された領
域上のｐ型シリコン基板の表面を５００Å程度酸化す
る。
その主要製作工程段階での断面図である図２〜図４を参
照して説明する。まず、抵抗率１０〜２０Ω・ｃｍの
（１００）面方位のｐ型シリコン基板１の表面を全面的
に熱酸化して厚さ約６０００Åの酸化膜を形成し、この
酸化膜上に通常のリソグラフィ技法によってパターニン
グされたフォトレジストを設け、このフォトレジストを
マスクにＳｉＯ2 膜をＨＦ系エッチング液によってエッ
チングしフォトレジストの無い領域のＳｉＯ2 膜を除去
した後、フォトレジストを除去する。次工程でのイオン
注入によって発生するダメージを軽減させるためおよび
次工程以降のリソグラフィ工程での位置合わせ用のパタ
ーンを形成するために、前記ＳｉＯ2 膜の除去された領
域上のｐ型シリコン基板の表面を５００Å程度酸化す
る。
【００２０】次に、Ａｓをイオン注入して前述の約６０
００ÅのＳｉＯ2 膜が除去された領域のみに選択的にｎ
+ 型埋め込み層２を形成する。イオン注入条件の一例と
しては、エネルギー：７０ｋｅＶ、ドーズ量：５Ｅ１５
ｃｍ-2であり、注入後、１１００℃、３時間の熱処理を
施してイオン注入時に受けたダメージの回復および注入
されたヒ素の拡散を行う。そして表面のＳｉＯ2 膜をＨ
Ｆ系エッチング液によって全て除去する。ＳｉＯ2 膜の
除去された基板表面には５００ÅのＳｉＯ2 膜の形成個
所に凹部が形成される。この凹部がこれ以降の工程での
位置合わせ用パターンとして用いられる。ｎ+ 型埋め込
み層の形成方法としては、イオン注入法に代え高濃度に
ヒ素を含む材料の塗布膜を形成し熱処理によって塗布膜
中のヒ素を拡散させることもできる。また、ｎ型不純物
としてはアンチモン（Ｓｂ）を用いてもよい。
００ÅのＳｉＯ2 膜が除去された領域のみに選択的にｎ
+ 型埋め込み層２を形成する。イオン注入条件の一例と
しては、エネルギー：７０ｋｅＶ、ドーズ量：５Ｅ１５
ｃｍ-2であり、注入後、１１００℃、３時間の熱処理を
施してイオン注入時に受けたダメージの回復および注入
されたヒ素の拡散を行う。そして表面のＳｉＯ2 膜をＨ
Ｆ系エッチング液によって全て除去する。ＳｉＯ2 膜の
除去された基板表面には５００ÅのＳｉＯ2 膜の形成個
所に凹部が形成される。この凹部がこれ以降の工程での
位置合わせ用パターンとして用いられる。ｎ+ 型埋め込
み層の形成方法としては、イオン注入法に代え高濃度に
ヒ素を含む材料の塗布膜を形成し熱処理によって塗布膜
中のヒ素を拡散させることもできる。また、ｎ型不純物
としてはアンチモン（Ｓｂ）を用いてもよい。
【００２１】次に、素子分離用の選択酸化膜４を形成す
るのに先立ってこの酸化膜の形成される領域上にチャネ
ル・ストッパ用のｐ+ 型拡散層（図示なし）を形成す
る。この拡散層の形成条件の一例としては、基板表面を
約４００Å酸化した後、リソグラフィ技法にて、所望外
領域にフォトレジストを残しこのフォトレジストをマス
クとしてボロンをイオン注入する。注入条件の一例をあ
げると、加速エネルギー：１１０ｋｅＶ、ドーズ量：１
Ｅ１４ｃｍ-2であり、熱処理条件としては、１０００℃
窒素雰囲気中で１時間である。
るのに先立ってこの酸化膜の形成される領域上にチャネ
ル・ストッパ用のｐ+ 型拡散層（図示なし）を形成す
る。この拡散層の形成条件の一例としては、基板表面を
約４００Å酸化した後、リソグラフィ技法にて、所望外
領域にフォトレジストを残しこのフォトレジストをマス
クとしてボロンをイオン注入する。注入条件の一例をあ
げると、加速エネルギー：１１０ｋｅＶ、ドーズ量：１
Ｅ１４ｃｍ-2であり、熱処理条件としては、１０００℃
窒素雰囲気中で１時間である。
【００２２】次に、表面の酸化膜をＨＦ系のエッチング
液によって全て除去し、ｎ型エピタキシャル層３を成長
させる。原料ガスとしてはＳｉＨ4 又はＳｉＨ2 Ｃｌ2
を用い、成長温度は１０００℃〜１１００℃である。ド
ーピングガスとしてはＰＨ3が用いられる。このように
して厚さが約０．７μｍ、表面からｎ+ 型埋め込み層２
との遷移領域までの平均不純物濃度が約１×１０16ｃｍ
-3のエピタキシャル層３を得る。
液によって全て除去し、ｎ型エピタキシャル層３を成長
させる。原料ガスとしてはＳｉＨ4 又はＳｉＨ2 Ｃｌ2
を用い、成長温度は１０００℃〜１１００℃である。ド
ーピングガスとしてはＰＨ3が用いられる。このように
して厚さが約０．７μｍ、表面からｎ+ 型埋め込み層２
との遷移領域までの平均不純物濃度が約１×１０16ｃｍ
-3のエピタキシャル層３を得る。
【００２３】次に、表面に約５００ÅのＳｉＯ2 膜を形
成し、続いてＬＰＣＶＤ法によりシリコン窒化膜を約１
０００Åの膜厚に堆積する。成長条件は、ＳｉＨ2 Ｃｌ
2 ＋ＮＨ3 の７００〜９００℃でのガス反応である。次
に、リソグラフィ技法によりフォトレジストをパターニ
ングし、このフォトレジストをマスクとして、シリコン
窒化膜をドライエッチングによって選択的に除去する。
シリコン窒化膜下のＳｉＯ2 膜を１００〜２００Å程度
除去した時点でエッチングを終了させれば、下地にダメ
ージを与えることなくシリコン窒化膜を完全に除去でき
る。その後フォトレジストを除去する。パターニングさ
れたシリコン窒化膜をマスク材として選択的熱酸化を行
い、エピタキシャル層３を島領域に分離する選択酸化膜
４と、埋め込み層２上にあってコレクタ領域（３）とコ
レクタ取り出し領域（８）とを分離するための選択酸化
膜４ａとを形成する。選択酸化膜の形成条件の一例をあ
げると、１０００℃での４時間のスチーム酸化である。
これにより約８０００Åの酸化膜が形成される。次に、
マスク材として用いたシリコン窒化膜を約６０℃のリン
酸Ｈ3 ＰＯ4 中に１時間浸けることによって完全に除去
する。
成し、続いてＬＰＣＶＤ法によりシリコン窒化膜を約１
０００Åの膜厚に堆積する。成長条件は、ＳｉＨ2 Ｃｌ
2 ＋ＮＨ3 の７００〜９００℃でのガス反応である。次
に、リソグラフィ技法によりフォトレジストをパターニ
ングし、このフォトレジストをマスクとして、シリコン
窒化膜をドライエッチングによって選択的に除去する。
シリコン窒化膜下のＳｉＯ2 膜を１００〜２００Å程度
除去した時点でエッチングを終了させれば、下地にダメ
ージを与えることなくシリコン窒化膜を完全に除去でき
る。その後フォトレジストを除去する。パターニングさ
れたシリコン窒化膜をマスク材として選択的熱酸化を行
い、エピタキシャル層３を島領域に分離する選択酸化膜
４と、埋め込み層２上にあってコレクタ領域（３）とコ
レクタ取り出し領域（８）とを分離するための選択酸化
膜４ａとを形成する。選択酸化膜の形成条件の一例をあ
げると、１０００℃での４時間のスチーム酸化である。
これにより約８０００Åの酸化膜が形成される。次に、
マスク材として用いたシリコン窒化膜を約６０℃のリン
酸Ｈ3 ＰＯ4 中に１時間浸けることによって完全に除去
する。
【００２４】次に、シリコン基体１００の表面に約１１
００Åのシリコン酸化膜５を堆積し、将来コレクタ電極
を形成する領域上のシリコン酸化膜のみをリソグラフィ
技法及びドライエッチ法によって選択的に除去する。次
に、ＳｉＨ2 Ｃｌ2 を原料とし、成膜温度を６２０℃と
するＬＰＣＶＤ法により多結晶シリコンを膜厚２０００
Åに堆積する。続いて、リソグラフィ技法およびドライ
エッチング法を用いて、この多結晶シリコンをパターニ
ングして、ベース電極用の多結晶シリコン層６と、コレ
クタ電極用の多結晶シリコン層７とを形成する。そして
フォトレジストを除去する。
００Åのシリコン酸化膜５を堆積し、将来コレクタ電極
を形成する領域上のシリコン酸化膜のみをリソグラフィ
技法及びドライエッチ法によって選択的に除去する。次
に、ＳｉＨ2 Ｃｌ2 を原料とし、成膜温度を６２０℃と
するＬＰＣＶＤ法により多結晶シリコンを膜厚２０００
Åに堆積する。続いて、リソグラフィ技法およびドライ
エッチング法を用いて、この多結晶シリコンをパターニ
ングして、ベース電極用の多結晶シリコン層６と、コレ
クタ電極用の多結晶シリコン層７とを形成する。そして
フォトレジストを除去する。
【００２５】次に、リソグラフィ技法によりフォトレジ
ストを多結晶シリコン層６上で開口するようにパターニ
ングし、このフォトレジストをマスクにボロンを、加速
エネルギー：２０ｋｅＶ、ドーズ量：５Ｅ１５ｃｍ-2の
条件でイオン注入する。そしてフォトレジストを除去す
る。次に、ＣＶＤ法によりシリコン窒化膜を膜厚１００
０Åに堆積し、リソグラフィ技法およびドライエッチン
グ法によって多結晶シリコン層７上のシリコン窒化膜を
除去する。この状態で、ＰＯＣｌ3 中で９００℃の熱処
理を２０分間行うと、シリコン窒化膜の開口部からリン
が拡散し、コレクタ電極用の多結晶シリコン層７がｎ+
型化されるとともにその下のエピタキシャル層にもドー
ピングが行われ、ここにコレクタ取り出し領域として機
能するｎ+ 型拡散層８が形成される。その後、上層のシ
リコン窒化膜をリン酸をもちいて除去する。次に、ＣＶ
Ｄ法により、シリコン窒化膜９を約４０００Åの膜厚に
堆積する。この状態を図２の（ａ）に示す。
ストを多結晶シリコン層６上で開口するようにパターニ
ングし、このフォトレジストをマスクにボロンを、加速
エネルギー：２０ｋｅＶ、ドーズ量：５Ｅ１５ｃｍ-2の
条件でイオン注入する。そしてフォトレジストを除去す
る。次に、ＣＶＤ法によりシリコン窒化膜を膜厚１００
０Åに堆積し、リソグラフィ技法およびドライエッチン
グ法によって多結晶シリコン層７上のシリコン窒化膜を
除去する。この状態で、ＰＯＣｌ3 中で９００℃の熱処
理を２０分間行うと、シリコン窒化膜の開口部からリン
が拡散し、コレクタ電極用の多結晶シリコン層７がｎ+
型化されるとともにその下のエピタキシャル層にもドー
ピングが行われ、ここにコレクタ取り出し領域として機
能するｎ+ 型拡散層８が形成される。その後、上層のシ
リコン窒化膜をリン酸をもちいて除去する。次に、ＣＶ
Ｄ法により、シリコン窒化膜９を約４０００Åの膜厚に
堆積する。この状態を図２の（ａ）に示す。
【００２６】次に、フォトレジスト１０をシリコン窒化
膜９の上面に塗布し、リソグラフィ技法により、将来ベ
ース、エミッタが形成される領域上のフォトレジスト１
０を除去する。次に、このフォトレジスト１０をマスク
としてドライエッチングを行い、フォトレジストの開口
部内のシリコン窒化膜９および多結晶シリコン膜６を除
去する〔図２の（ｂ）〕。この後レジスト１０を除去す
る。
膜９の上面に塗布し、リソグラフィ技法により、将来ベ
ース、エミッタが形成される領域上のフォトレジスト１
０を除去する。次に、このフォトレジスト１０をマスク
としてドライエッチングを行い、フォトレジストの開口
部内のシリコン窒化膜９および多結晶シリコン膜６を除
去する〔図２の（ｂ）〕。この後レジスト１０を除去す
る。
【００２７】次に、図２の（ｃ）に示すように、全面に
ＬＰＣＶＤ法によりシリコン窒化膜１１を堆積する。な
お、図を見易くするため、図中シリコン窒化膜９を新し
く堆積したシリコン窒化膜１１に含まれるものとして示
す。このため、エミッタ領域上の開口部のみ、シリコン
窒化膜１１が薄くなっている。
ＬＰＣＶＤ法によりシリコン窒化膜１１を堆積する。な
お、図を見易くするため、図中シリコン窒化膜９を新し
く堆積したシリコン窒化膜１１に含まれるものとして示
す。このため、エミッタ領域上の開口部のみ、シリコン
窒化膜１１が薄くなっている。
【００２８】次に、シリコン窒化膜１１に異方性ドライ
エッチングを施し、図３の（ａ）に示すように、エミッ
タ形成領域上のシリコン酸化膜５の表面を露出させる。
このとき、多結晶シリコン膜６は、その上面および側面
がシリコン窒化膜１１に覆われた状態となっている。
エッチングを施し、図３の（ａ）に示すように、エミッ
タ形成領域上のシリコン酸化膜５の表面を露出させる。
このとき、多結晶シリコン膜６は、その上面および側面
がシリコン窒化膜１１に覆われた状態となっている。
【００２９】次に、バッファードフッ酸（以下、ＢＨＦ
と記す）を用いたウェットエッチングを行い、図３の
（ｂ）に示すように、シリコン酸化膜５をシリコン窒化
膜１１の開口部から所定の寸法だけサイドエッチングし
て開口１０１を形成する。この結果、ｎ型エピタキシャ
ル層３の上面は、ベースを形成する領域だけ露出する。
またベース電極用の多結晶シリコン膜６は、ベースを形
成する領域上に突き出した状態になる。この突き出した
端からシリコン酸化膜５の側壁までの距離は、約２００
０Åである。
と記す）を用いたウェットエッチングを行い、図３の
（ｂ）に示すように、シリコン酸化膜５をシリコン窒化
膜１１の開口部から所定の寸法だけサイドエッチングし
て開口１０１を形成する。この結果、ｎ型エピタキシャ
ル層３の上面は、ベースを形成する領域だけ露出する。
またベース電極用の多結晶シリコン膜６は、ベースを形
成する領域上に突き出した状態になる。この突き出した
端からシリコン酸化膜５の側壁までの距離は、約２００
０Åである。
【００３０】次に、ＵＨＶ／ＣＶＤ（Ultra High Vacuu
m ／Chemical Vapor Deposition ）法により、ｐ型シリ
コンの低温選択エピタキシャル成長を行う。この技術に
ついては、例えば Symposium on VLSI Technology （19
92） pp.62-63 に詳細に記述されている。エピタキシャ
ル成長を行うに先立って前処理として洗浄およびＨＦ系
のエッチング液に短時間（例えば、ＢＨＦに３０秒間）
浸漬する自然酸化膜除去を行う。然る後、ウェハをＵＨ
Ｖ／ＣＶＤ装置内に入れ、装置内で８５０℃、１０分間
程度の熱処理を行って前記エッチング処理では完全には
除去しえなかった自然酸化膜を完全に除去する。続い
て、低温選択エピタキシャル成長を実施すると、図３の
（ｃ）に示すように、ｐ型の単結晶シリコン層１２が露
出したエピタキシャル層３の表面に成長し、同時にｐ型
の多結晶シリコン層１３が多結晶シリコン層６の露出し
た下面から成長する。このときの成長条件は、基板温
度：６０５℃、Ｓｉ2 Ｈ6 流量：１２sccm、選択性を向
上させるためのＣｌ2 流量：０．０３sccm、圧力：１０
-4Torr台であり、その成長速度は約１０ｎｍ／min であ
った。
m ／Chemical Vapor Deposition ）法により、ｐ型シリ
コンの低温選択エピタキシャル成長を行う。この技術に
ついては、例えば Symposium on VLSI Technology （19
92） pp.62-63 に詳細に記述されている。エピタキシャ
ル成長を行うに先立って前処理として洗浄およびＨＦ系
のエッチング液に短時間（例えば、ＢＨＦに３０秒間）
浸漬する自然酸化膜除去を行う。然る後、ウェハをＵＨ
Ｖ／ＣＶＤ装置内に入れ、装置内で８５０℃、１０分間
程度の熱処理を行って前記エッチング処理では完全には
除去しえなかった自然酸化膜を完全に除去する。続い
て、低温選択エピタキシャル成長を実施すると、図３の
（ｃ）に示すように、ｐ型の単結晶シリコン層１２が露
出したエピタキシャル層３の表面に成長し、同時にｐ型
の多結晶シリコン層１３が多結晶シリコン層６の露出し
た下面から成長する。このときの成長条件は、基板温
度：６０５℃、Ｓｉ2 Ｈ6 流量：１２sccm、選択性を向
上させるためのＣｌ2 流量：０．０３sccm、圧力：１０
-4Torr台であり、その成長速度は約１０ｎｍ／min であ
った。
【００３１】成長するシリコン膜をｐ導電型とするため
の材料としてＢ2 Ｈ6 を用いた。シリコン膜の不純物濃
度は、Ｂ2 Ｈ6 の流量に応じて増加し、１×１０16ｃｍ
-3から５×１０20ｃｍ-3までの濃度範囲では流量とほぼ
線形に対応する。本実施例では、約１×１０20ｃｍ-3の
不純物濃度とした。この条件で、約１１分間成長させる
と、開口内に膜厚１１０ｎｍの単結晶シリコン層１２が
成長し、図４の（ａ）に示されるように、開口１０１内
がシリコン膜で充たされる。
の材料としてＢ2 Ｈ6 を用いた。シリコン膜の不純物濃
度は、Ｂ2 Ｈ6 の流量に応じて増加し、１×１０16ｃｍ
-3から５×１０20ｃｍ-3までの濃度範囲では流量とほぼ
線形に対応する。本実施例では、約１×１０20ｃｍ-3の
不純物濃度とした。この条件で、約１１分間成長させる
と、開口内に膜厚１１０ｎｍの単結晶シリコン層１２が
成長し、図４の（ａ）に示されるように、開口１０１内
がシリコン膜で充たされる。
【００３２】その後、シリコン窒化膜１１をマスクとし
て単結晶シリコン層１２に異方性エッチングを施し、エ
ピタキシャル層３の、シリコン窒化膜１１の開口部に対
応する部分の表面を露出させる〔図４の（ｂ）〕。開口
１０１内に残された単結晶シリコン層１２と多結晶シリ
コン層１３とによりベースリンク領域が構成されること
になる。このエッチングによりエピタキシャル層３の表
面が損傷を受けており、これにより次の選択エピタキシ
ャル成長が悪影響を受けるので、これを避けるために、
表面層を２０ｎｍ程度酸化し、その酸化膜を除去する。
て単結晶シリコン層１２に異方性エッチングを施し、エ
ピタキシャル層３の、シリコン窒化膜１１の開口部に対
応する部分の表面を露出させる〔図４の（ｂ）〕。開口
１０１内に残された単結晶シリコン層１２と多結晶シリ
コン層１３とによりベースリンク領域が構成されること
になる。このエッチングによりエピタキシャル層３の表
面が損傷を受けており、これにより次の選択エピタキシ
ャル成長が悪影響を受けるので、これを避けるために、
表面層を２０ｎｍ程度酸化し、その酸化膜を除去する。
【００３３】次に、図４の（ｃ）に示されるように、真
性ベースとなる領域として真性ベース膜１４を成長させ
る。この時の成長条件は、先のベースリンク領域１２の
成長条件と、Ｂ2 Ｈ6 の流量を除いて同様である。成膜
された真性ベース膜１４は、ボロン濃度が１×１０19ｃ
ｍ-3で膜厚が６０ｎｍであった。
性ベースとなる領域として真性ベース膜１４を成長させ
る。この時の成長条件は、先のベースリンク領域１２の
成長条件と、Ｂ2 Ｈ6 の流量を除いて同様である。成膜
された真性ベース膜１４は、ボロン濃度が１×１０19ｃ
ｍ-3で膜厚が６０ｎｍであった。
【００３４】次に、ＬＰＣＶＤ法を用いてシリコン酸化
膜１５を堆積し、これに異方性のドライエッチングによ
るエッチバックを施してエミッタ開口内にシリコン酸化
膜１５の側壁を形成し、真性ベース膜１４の表面を露出
させる。次に、再びウェハをＵＨＶ／ＣＶＤ装置内に導
入し、エミッタ領域として不純物濃度が１×１０19ｃｍ
-3、膜厚が１５０ｎｍのｎ+ 型の単結晶シリコン膜１６
を形成する。この形成条件も、ドーピング用のガスとし
てＰＨ3 を用いた点を除いて、ベースリンク領域（１
２、１３）、真性ベース膜１４の成膜条件と同様であ
る。
膜１５を堆積し、これに異方性のドライエッチングによ
るエッチバックを施してエミッタ開口内にシリコン酸化
膜１５の側壁を形成し、真性ベース膜１４の表面を露出
させる。次に、再びウェハをＵＨＶ／ＣＶＤ装置内に導
入し、エミッタ領域として不純物濃度が１×１０19ｃｍ
-3、膜厚が１５０ｎｍのｎ+ 型の単結晶シリコン膜１６
を形成する。この形成条件も、ドーピング用のガスとし
てＰＨ3 を用いた点を除いて、ベースリンク領域（１
２、１３）、真性ベース膜１４の成膜条件と同様であ
る。
【００３５】次に、電極形成のためにシリコン窒化膜１
１を選択的にエッチング除去して、多結晶シリコン層
６、７上に開口を形成する。続いてＡｌ系材料を被着し
これをパターニングして金属電極１７を形成して、図１
に示す半導体装置を得る。
１を選択的にエッチング除去して、多結晶シリコン層
６、７上に開口を形成する。続いてＡｌ系材料を被着し
これをパターニングして金属電極１７を形成して、図１
に示す半導体装置を得る。
【００３６】上記の製造方法によれば、トランジスタの
各領域が拡散工程を経ることなく形成されるため、真性
ベース膜を精度よくかつ薄く形成することができ、高速
動作が可能なトランジスタを作製することができる。な
お、本実施例ではｎｐｎ型バイポーラ・トランジスタに
関して説明をしたが、不純物の組み合わせを変更するだ
けでｐｎｐ型バイポーラ・トランジスタも同様にして形
成することができる。
各領域が拡散工程を経ることなく形成されるため、真性
ベース膜を精度よくかつ薄く形成することができ、高速
動作が可能なトランジスタを作製することができる。な
お、本実施例ではｎｐｎ型バイポーラ・トランジスタに
関して説明をしたが、不純物の組み合わせを変更するだ
けでｐｎｐ型バイポーラ・トランジスタも同様にして形
成することができる。
【００３７】図５は、本発明の第２の実施例を示す断面
図である。本実施例では、エミッタ領域が単結晶炭化シ
リコン（ＳｉＣ）膜１６ａによって構成されている。そ
れ以外の点では、第１の実施例と同様である。この炭化
シリコン膜１６ａは、材料ガスとしてＣ2 Ｈ6 とＳｉ2
Ｈ6 を用い、ＵＨＶ／ＣＶＤ法により形成されたもので
ある。本実施例では、エミッタを構成するＳｉＣの禁制
帯幅が、ベースを構成するＳｉのそれよりも広いため、
ベースからエミッタに注入される少数キャリアの流れが
阻害され、電流増幅率ｈFEを大きくすることができる。
一般には、遮断周波数ｆT を向上させる目的で中性ベー
ス（空乏化されていないベース領域）の幅を薄くしたと
き、パンチ・スルー耐圧を確保するためにベース中のド
ーピング濃度を上げなければならない。その結果、ｈFE
が下がることになるが、本実施例は、この点に対して解
決策を与えている。
図である。本実施例では、エミッタ領域が単結晶炭化シ
リコン（ＳｉＣ）膜１６ａによって構成されている。そ
れ以外の点では、第１の実施例と同様である。この炭化
シリコン膜１６ａは、材料ガスとしてＣ2 Ｈ6 とＳｉ2
Ｈ6 を用い、ＵＨＶ／ＣＶＤ法により形成されたもので
ある。本実施例では、エミッタを構成するＳｉＣの禁制
帯幅が、ベースを構成するＳｉのそれよりも広いため、
ベースからエミッタに注入される少数キャリアの流れが
阻害され、電流増幅率ｈFEを大きくすることができる。
一般には、遮断周波数ｆT を向上させる目的で中性ベー
ス（空乏化されていないベース領域）の幅を薄くしたと
き、パンチ・スルー耐圧を確保するためにベース中のド
ーピング濃度を上げなければならない。その結果、ｈFE
が下がることになるが、本実施例は、この点に対して解
決策を与えている。
【００３８】図６は、本発明の第３の実施例を示す断面
図である。本実施例では、ベース領域が、ＳｉＧｅ真性
ベース膜１４ａによって構成されているが、その他の部
分は第１の実施例と同様である。ベース膜１４ａは、Ｕ
ＨＶ／ＣＶＤ法による成膜時に、材料ガスとしてＳｉ2
Ｈ6 とＧｅＨ4 とを用いることにより形成されたもので
ある。成長条件の詳細は先に述べた Symposium onVLSI
Technology （1992） pp.62-63 に記されている。ここ
に形成されたＳｉＧｅ真性ベース膜１４ａの膜厚は５０
０Å、Ｇｅ濃度は１０モル％、ボロン濃度は８×１０18
ｃｍ-3であった。
図である。本実施例では、ベース領域が、ＳｉＧｅ真性
ベース膜１４ａによって構成されているが、その他の部
分は第１の実施例と同様である。ベース膜１４ａは、Ｕ
ＨＶ／ＣＶＤ法による成膜時に、材料ガスとしてＳｉ2
Ｈ6 とＧｅＨ4 とを用いることにより形成されたもので
ある。成長条件の詳細は先に述べた Symposium onVLSI
Technology （1992） pp.62-63 に記されている。ここ
に形成されたＳｉＧｅ真性ベース膜１４ａの膜厚は５０
０Å、Ｇｅ濃度は１０モル％、ボロン濃度は８×１０18
ｃｍ-3であった。
【００３９】本実施例において、ベースを構成するＳｉ
Ｇｅ合金の禁制帯幅は、エミッタを構成するＳｉのそれ
よりも狭くなっている。この縮小量は、Ｇｅのモル％お
よびシリコンゲルマニウム合金膜の歪量に依存してい
る。この禁制帯幅の差は、ベースからエミッタへ注入さ
れる少数キャリアにとって障壁となって、ベース電流の
増大を抑制し、遮断周波数ｆT を向上させる。したがっ
て、この禁制帯幅の差により、ベース層を薄層化した際
にコレクタ・エミッタ間の耐圧ＢＶCEO をある一定値以
上に保つためにこの層を高濃度化した場合でも、電流増
幅率ｈFEを十分な大きさにできる。
Ｇｅ合金の禁制帯幅は、エミッタを構成するＳｉのそれ
よりも狭くなっている。この縮小量は、Ｇｅのモル％お
よびシリコンゲルマニウム合金膜の歪量に依存してい
る。この禁制帯幅の差は、ベースからエミッタへ注入さ
れる少数キャリアにとって障壁となって、ベース電流の
増大を抑制し、遮断周波数ｆT を向上させる。したがっ
て、この禁制帯幅の差により、ベース層を薄層化した際
にコレクタ・エミッタ間の耐圧ＢＶCEO をある一定値以
上に保つためにこの層を高濃度化した場合でも、電流増
幅率ｈFEを十分な大きさにできる。
【００４０】図７は、本発明の第４の実施例を示す断面
図である。本実施例は、真性ベース膜が多層膜により
構成されている、エミッタ領域が拡散層により構成さ
れている、エミッタ領域上にエミッタ用多結晶シリコ
ン膜が形成されている、点で第１の実施例とは相違して
いるが、それ以外の点では同様である。多層真性ベース
膜１４ｂは、下からＧｅ濃度１５モル％、ｐ- 型のＳ
ｉＧｅ合金層、Ｇｅ濃度が１５モル％から０モル％へ
と変化しているｐ+ 型のＳｉＧｅ合金層、ｐ- 型のシ
リコン単結晶層、の３層からなる。このように多層膜か
ら真性ベース膜を構成した場合、特願平３−２２５５５
２号の明細書に記載されているように、ベースの少数キ
ャリアの走行時間短縮に著しく効果がある。
図である。本実施例は、真性ベース膜が多層膜により
構成されている、エミッタ領域が拡散層により構成さ
れている、エミッタ領域上にエミッタ用多結晶シリコ
ン膜が形成されている、点で第１の実施例とは相違して
いるが、それ以外の点では同様である。多層真性ベース
膜１４ｂは、下からＧｅ濃度１５モル％、ｐ- 型のＳ
ｉＧｅ合金層、Ｇｅ濃度が１５モル％から０モル％へ
と変化しているｐ+ 型のＳｉＧｅ合金層、ｐ- 型のシ
リコン単結晶層、の３層からなる。このように多層膜か
ら真性ベース膜を構成した場合、特願平３−２２５５５
２号の明細書に記載されているように、ベースの少数キ
ャリアの走行時間短縮に著しく効果がある。
【００４１】また、本実施例のエミッタ領域１６ｂは、
高濃度にｎ型不純物が添加されたエミッタ用多結晶シリ
コン膜１６ｃからの不純物拡散によって形成された領域
である。この熱拡散により形成されたエミッタ領域１６
ｂの深さは、先に形成した３層からなる真性ベース膜１
４ｂの最上層のｐ- 型シリコン単結晶の膜厚と同じ程度
であることが望ましい。なお、この拡散層の形成時に真
性ベース膜１４ｂ中のボロンがコレクタ側に拡散し、ベ
ース・コレクタ接合面が下方に移動するが、この変化は
図中では省略されている。
高濃度にｎ型不純物が添加されたエミッタ用多結晶シリ
コン膜１６ｃからの不純物拡散によって形成された領域
である。この熱拡散により形成されたエミッタ領域１６
ｂの深さは、先に形成した３層からなる真性ベース膜１
４ｂの最上層のｐ- 型シリコン単結晶の膜厚と同じ程度
であることが望ましい。なお、この拡散層の形成時に真
性ベース膜１４ｂ中のボロンがコレクタ側に拡散し、ベ
ース・コレクタ接合面が下方に移動するが、この変化は
図中では省略されている。
【００４２】なお、本実施例のように、ｎ+ 型多結晶シ
リコンからの不純物拡散によって単結晶ベース膜の表面
領域に単結晶エミッタ領域を形成する方法は、第１の実
施例のホモ接合の場合にも適用できる。
リコンからの不純物拡散によって単結晶ベース膜の表面
領域に単結晶エミッタ領域を形成する方法は、第１の実
施例のホモ接合の場合にも適用できる。
【００４３】
【発明の効果】以上説明したように、本発明は、真性ベ
ースとベースリンク領域とを別々に成膜したエピタキシ
ャル層を用いて形成するものであるので、ベースリンク
領域のシート抵抗を真性ベースのそれよりも十分に下げ
ることができる。しかも、ベースリンク領域の厚さを減
ずることなく真性ベースの厚さを薄くすることが可能と
なるので、遮断周波数ｆT が高く、かつベース抵抗の低
い、即ち高速性に優れたバイポーラ・トランジスタを実
現することができる。
ースとベースリンク領域とを別々に成膜したエピタキシ
ャル層を用いて形成するものであるので、ベースリンク
領域のシート抵抗を真性ベースのそれよりも十分に下げ
ることができる。しかも、ベースリンク領域の厚さを減
ずることなく真性ベースの厚さを薄くすることが可能と
なるので、遮断周波数ｆT が高く、かつベース抵抗の低
い、即ち高速性に優れたバイポーラ・トランジスタを実
現することができる。
【図１】 本発明の第１の実施例を示す断面図。
【図２】 本発明の第１の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図３】 本発明の第１の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図４】 本発明の第１の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図５】 本発明の第２の実施例を示す断面図。
【図６】 本発明の第３の実施例を示す断面図。
【図７】 本発明の第４の実施例を示す断面図。
【図８】 本発明に先立って提案された半導体装置の断
面図。
面図。
１ ｐ型シリコン基板 ２ ｎ+ 型埋め込み層 ３ ｎ型エピタキシャル層 ４、４ａ 選択酸化膜 ５、１５、１１ａ、１５ａ シリコン酸化膜 ６ 多結晶シリコン層（ベース電極用） ７ 多結晶シリコン層（コレクタ電極用） ８ ｎ+ 型拡散層 ５ａ、９、１１ シリコン窒化膜 １０ フォトレジスト １２ 単結晶シリコン層 １３ 多結晶シリコン層 １４ 真性ベース膜 １４ａ ＳｉＧｅ真性ベース膜 １４ｂ 多層真性ベース膜 １４ｃ ベース領域 １６ 単結晶シリコン膜 １６ａ 単結晶炭化シリコン膜 １６ｂ エミッタ領域 １６ｃ エミッタ用多結晶シリコン膜 １７ 金属電極 １００ シリコン基体 １０１、１０２ 開口
Claims (7)
- 【請求項１】 第１の絶縁膜（４）に囲繞されて形成さ
れた第１導電型の第１の半導体領域（３）と、 前記第１の絶縁膜上および前記第１の半導体領域上に形
成され、前記第１の半導体領域上に開口（１０１）を有
する第２の絶縁膜（５）と、 前記第１の半導体領域上に前記開口の側面を覆うように
形成された、前記第２の絶縁膜の膜厚とほぼ同じ膜厚を
有する高不純物濃度で第２導電型の第２の半導体領域
（１２、１３）と、 前記第１の半導体領域上および前記第２の半導体領域の
側面を覆うように形成された、前記第２の絶縁膜の膜厚
より薄い膜厚を有する第２導電型の第３の半導体領域
（１４、１４ａ、１４ｂ）と、 前記第３の半導体領域の側面を覆う側壁絶縁膜（１５）
と、 前記側壁絶縁膜に囲まれて前記第３の半導体領域上に形
成された第１導電型の第４の半導体領域（１６、１６
ａ、１６ｃ）と、を備える半導体装置。 - 【請求項２】 前記第３の半導体領域を構成する材料の
禁制帯幅Ｅｇ３と前記第４の半導体領域を構成する材料
の禁制帯幅Ｅｇ４との間に、 Ｅｇ３≦Ｅｇ４ の関係が成立している請求項１記載の半導体装置。 - 【請求項３】 前記第３の半導体領域が、前記第１の半
導体領域から前記第４の半導体領域に向って徐々に禁制
帯幅が広くなる領域を含んでいる請求項２記載の半導体
装置。 - 【請求項４】 前記第３の半導体領域は、前記第１の半
導体領域と前記第４の半導体領域とに接する部分がそれ
ぞれ低不純物濃度の領域になされており、これらの領域
に挟まれた部分が高不純物濃度の領域になされている請
求項３記載の半導体装置。 - 【請求項５】 前記第４の半導体領域が高不純物濃度の
第１の多結晶半導体層（１６ｃ）により構成され、該第
４の半導体領域下の前記第３の半導体領域の表面領域内
には、前記第４の半導体領域内の不純物が拡散すること
によって形成された第２導電型の拡散領域（１６ｂ）が
形成されている請求項１、２、３または４記載の半導体
装置。 - 【請求項６】 前記第２の半導体領域は、外周側の上部
に第２の多結晶半導体層（１３）を有しており、該第２
の多結晶半導体層の上面には前記第２の絶縁膜上に延在
する第２導電型の第３の多結晶半導体層（６）が接続さ
れている請求項１、２、３、４または５記載の半導体装
置。 - 【請求項７】 第１導電型の第１の半導体領域（３）上
および該第１の半導体領域を囲繞する第１の絶縁膜
（４）上に第２の絶縁膜（５）を設ける工程と、 前記第２の絶縁膜上に前記第１の半導体領域上を覆う第
２導電型の第３の多結晶半導体層（６）を選択的に設け
る工程と、 前記第３の多結晶半導体層および前記第２の絶縁膜上
に、前記第２の絶縁膜とはエッチング性を異にする材料
からなる第３の絶縁膜（９）を形成する工程と、 前記第３の絶縁膜および前記第３の多結晶半導体層を選
択的にエッチング除去して前記第１の半導体領域上にお
いて前記第２の絶縁膜上を露出させる孔を形成する工程
と、 前記第２の絶縁膜とはエッチング性を異にする材料を堆
積して前記第３の絶縁膜（９、１１）の膜厚を増加させ
る工程と、 前記第３の絶縁膜をエッチバックして前記孔部分の前記
第２の絶縁膜の表面を露出させる工程と、 前記第２の絶縁膜をエッチングして、前記第１の半導体
領域の表面の一部を露出させ、前記第３の多結晶半導体
層および前記第３の絶縁膜の一部が片持梁状に張り出し
ている開口（１０１）を形成する工程と、 前記開口内に高濃度に第２導電型の不純物を含有する半
導体層を成長させ、該半導体層を前記第３の絶縁膜をマ
スクとしてエッチングして、前記第１の半導体領域の表
面を露出させるとともに前記開口の側面を被覆する第２
の半導体領域（１２、１３）を形成する工程と、 前記第１の半導体領域の表面上および前記第２の半導体
領域の側面に、前記第２の絶縁膜の膜厚を越えない厚さ
に半導体を堆積して、前記第２の半導体領域よりも不純
物濃度の低い第２導電型の第３の半導体領域（１４、１
４ａ、１４ｂ）を形成する工程と、 絶縁膜を全面に形成しこれをエッチバックして、前記第
３の絶縁膜の側面および前記第３の半導体領域の側面を
覆う側壁絶縁膜（１５）を形成する工程と、 前記側壁絶縁膜に囲まれた前記第３の半導体領域上に第
１導電型の第４の半導体領域（１６、１６ａ、１６ｃ）
を形成する工程と、を含む半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341421A JPH0793315B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体装置およびその製造方法 |
| US08/533,451 US5668396A (en) | 1992-11-27 | 1995-09-25 | Bipolar transistor having thin intrinsic base with low base resistance and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4341421A JPH0793315B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06168952A true JPH06168952A (ja) | 1994-06-14 |
| JPH0793315B2 JPH0793315B2 (ja) | 1995-10-09 |
Family
ID=18345946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4341421A Expired - Fee Related JPH0793315B2 (ja) | 1992-11-27 | 1992-11-27 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5668396A (ja) |
| JP (1) | JPH0793315B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0883805A (ja) * | 1994-09-12 | 1996-03-26 | Nec Corp | 半導体装置及びその製造方法 |
| US5504018A (en) * | 1994-06-16 | 1996-04-02 | Nec Corporation | Process of fabricating bipolar transistor having epitaxially grown base layer without deterioration of transistor characteristics |
| JPH08264555A (ja) * | 1995-03-28 | 1996-10-11 | Nec Corp | 半導体装置及びその製造方法 |
| US6049098A (en) * | 1995-04-27 | 2000-04-11 | Nec Corporation | Bipolar transistor having an emitter region formed of silicon carbide |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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