JP2867934B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、詳細には、能動素子(バイポ−ラト
ランジスタ，電界効果トランジスタ等)及び受動素子(コ
ンデンサ−，抵抗等)がアレ−状に形成された半導体基
板を用意し、顧客の要求に応じて素子相互接続用のコン
タクト窓以降の配線パタ−ン(多層配線におけるビアホ
−ルも含む)を個別に専用設計する半導体装置(以後“ゲ
−トアレイ”という)に関し、特に抵抗素子に係る半導
体装置及びその製造方法に関する。
の製造方法に関し、詳細には、能動素子(バイポ−ラト
ランジスタ，電界効果トランジスタ等)及び受動素子(コ
ンデンサ−，抵抗等)がアレ−状に形成された半導体基
板を用意し、顧客の要求に応じて素子相互接続用のコン
タクト窓以降の配線パタ−ン(多層配線におけるビアホ
−ルも含む)を個別に専用設計する半導体装置(以後“ゲ
−トアレイ”という)に関し、特に抵抗素子に係る半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置に利用される抵抗素子
について、図８を参照して説明する。なお、図８は、こ
の従来例(従来技術)の平面図である。
について、図８を参照して説明する。なお、図８は、こ
の従来例(従来技術)の平面図である。
【０００３】従来の半導体装置に利用される抵抗素子
は、図８に示すように、所定の長方形パタ−ンに加工さ
れた適当な不純物を含み、かつ適当な導電率を有するポ
リシリコン膜121の両端にコンタクト窓122が設けられた
構造を有している。そして、抵抗値は、抵抗体の幅を
Ｗ，該両端コンタクト間の距離をＬとし(図８参照)、ポ
リシリコン膜のシ−ト抵抗をρｓ，コンタクト窓部での
接触抵抗をＲｃとすると、次の式(1)で与えられてい
た。 ・式(1)………Ｒ＝ρｓ(Ｌ／Ｗ)＋２Ｒｃ
は、図８に示すように、所定の長方形パタ−ンに加工さ
れた適当な不純物を含み、かつ適当な導電率を有するポ
リシリコン膜121の両端にコンタクト窓122が設けられた
構造を有している。そして、抵抗値は、抵抗体の幅を
Ｗ，該両端コンタクト間の距離をＬとし(図８参照)、ポ
リシリコン膜のシ−ト抵抗をρｓ，コンタクト窓部での
接触抵抗をＲｃとすると、次の式(1)で与えられてい
た。 ・式(1)………Ｒ＝ρｓ(Ｌ／Ｗ)＋２Ｒｃ
【０００４】この種の半導体装置については、例えば特
開平3−22562号公報に具体的に記載されている。そこ
で、この従来例について図９及び図１０に基づいてさら
に詳細に説明する。なお、図９は従来例(従来技術)の断
面図であり、図１０は、従来技術の製造工程フロ−を示
す図であって、工程Ａ〜工程Ｃからなる製造工程順断面
図である。
開平3−22562号公報に具体的に記載されている。そこ
で、この従来例について図９及び図１０に基づいてさら
に詳細に説明する。なお、図９は従来例(従来技術)の断
面図であり、図１０は、従来技術の製造工程フロ−を示
す図であって、工程Ａ〜工程Ｃからなる製造工程順断面
図である。
【０００５】まず、従来例の構造について説明すると、
これは、図９に示すように、ｐ型シリコン基板101上に
ｎ型埋込層102及びｐ型絶縁層103が形成されており、更
にｎ型エピ層104が前記ｐ型シリコン基板101上に形成さ
れている。このｎ型エピ層104には、素子分離用のフィ
−ルド酸化膜105が形成され、また、バイポ−ラトラン
ジスタ素子内には、コレクタ高濃度層106，外部ベ−ス
層107，真性ベ−ス層108が形成されている。
これは、図９に示すように、ｐ型シリコン基板101上に
ｎ型埋込層102及びｐ型絶縁層103が形成されており、更
にｎ型エピ層104が前記ｐ型シリコン基板101上に形成さ
れている。このｎ型エピ層104には、素子分離用のフィ
−ルド酸化膜105が形成され、また、バイポ−ラトラン
ジスタ素子内には、コレクタ高濃度層106，外部ベ−ス
層107，真性ベ−ス層108が形成されている。
【０００６】前記フィ−ルド酸化膜105上には、シリコ
ン酸化膜110が形成され、前記真性ベ−ス層108上には窓
が設けられている。上記窓上には、ポリシリコン膜111
が形成されており(バイポ−ラトランジスタ部参照)、ま
た、抵抗体としてのポリシリコン膜111が形成されてお
り(抵抗部参照)、このうち、上記窓上のポリシリコン膜
111には、エミッタ層109の拡散源となるＡｓがド−プさ
れており、熱拡散によってエミッタ層109が形成され、
一方の抵抗体には、設計値の抵抗値となるよう適度な不
純物がド−プされている。
ン酸化膜110が形成され、前記真性ベ−ス層108上には窓
が設けられている。上記窓上には、ポリシリコン膜111
が形成されており(バイポ−ラトランジスタ部参照)、ま
た、抵抗体としてのポリシリコン膜111が形成されてお
り(抵抗部参照)、このうち、上記窓上のポリシリコン膜
111には、エミッタ層109の拡散源となるＡｓがド−プさ
れており、熱拡散によってエミッタ層109が形成され、
一方の抵抗体には、設計値の抵抗値となるよう適度な不
純物がド−プされている。
【０００７】上記ポリシリコン膜111上には、シリコン
酸化膜112，ＢＰＳＧ膜113が形成されており、各コンタ
クト窓によってバイポ−ラトランジスタ素子及び抵抗素
子の相互接続が可能となっている。コンタクト窓内に
は、バリアメタル114が形成され、さらにタングステン
膜115が埋設されており、窓上には素子相互接続用のＡ
ｌＳｉＣｕ膜116が形成されている。従来例(従来の半導
体装置)では、以上図９に示すような構造からなる半導
体装置である。
酸化膜112，ＢＰＳＧ膜113が形成されており、各コンタ
クト窓によってバイポ−ラトランジスタ素子及び抵抗素
子の相互接続が可能となっている。コンタクト窓内に
は、バリアメタル114が形成され、さらにタングステン
膜115が埋設されており、窓上には素子相互接続用のＡ
ｌＳｉＣｕ膜116が形成されている。従来例(従来の半導
体装置)では、以上図９に示すような構造からなる半導
体装置である。
【０００８】次に、上記従来例の具体的な製造法につい
て、図１０工程Ａ〜同工程Ｃを参照して説明する。［な
お、図１０工程Ｃの断面図は、従来例(従来の半導体装
置)の完成図であって、前掲の図９と同一の図であ
る。］
て、図１０工程Ａ〜同工程Ｃを参照して説明する。［な
お、図１０工程Ｃの断面図は、従来例(従来の半導体装
置)の完成図であって、前掲の図９と同一の図であ
る。］
【０００９】まず図１０工程Ａに示すように、ｐ型シリ
コン基板101上に、ｎ型埋込層102，ｐ型絶縁層103，ｎ
型エピ層104，フイ−ルド酸化膜105，コレクタ高濃度層
106，外部ベ−ス層107，真性ベ−ス層108を形成する。
次に、シリコン酸化膜110を例えばＣＶＤ法により150ｎ
ｍから400ｎｍ形成する。そして、真性ベ−ス層108上に
フォトリソグラフィ−技術とドライエッチング技術によ
り窓を設けた後、例えばＬＰ−ＣＶＤ法により約330ｎ
ｍの多結晶シリコン膜(ポリシリコン膜111)を形成す
る。この場合、スパッタシリコン膜等の非晶質シリコン
膜を形成することもできる。
コン基板101上に、ｎ型埋込層102，ｐ型絶縁層103，ｎ
型エピ層104，フイ−ルド酸化膜105，コレクタ高濃度層
106，外部ベ−ス層107，真性ベ−ス層108を形成する。
次に、シリコン酸化膜110を例えばＣＶＤ法により150ｎ
ｍから400ｎｍ形成する。そして、真性ベ−ス層108上に
フォトリソグラフィ−技術とドライエッチング技術によ
り窓を設けた後、例えばＬＰ−ＣＶＤ法により約330ｎ
ｍの多結晶シリコン膜(ポリシリコン膜111)を形成す
る。この場合、スパッタシリコン膜等の非晶質シリコン
膜を形成することもできる。
【００１０】続いて、同じく図１０工程Ａに示すよう
に、真性ベ−ス108上のポリシリコン膜111のみに選択的
にエミッタ層109(図１０の工程Ｂ参照)の拡散源となる
Ａｓを、例えば加速エネルギ−50keVから100keV，ド−
ズ量1E16／cm2でイオン注入する。次に、該Ａｓを注入
した領域をマスクして、所定のシ−ト抵抗及び所定のコ
ンタクト抵抗になるように、例えば加速エネルギ−30ke
V，ド−ズ量6.8E14／cm2でボロンをイオン注入する。
に、真性ベ−ス108上のポリシリコン膜111のみに選択的
にエミッタ層109(図１０の工程Ｂ参照)の拡散源となる
Ａｓを、例えば加速エネルギ−50keVから100keV，ド−
ズ量1E16／cm2でイオン注入する。次に、該Ａｓを注入
した領域をマスクして、所定のシ−ト抵抗及び所定のコ
ンタクト抵抗になるように、例えば加速エネルギ−30ke
V，ド−ズ量6.8E14／cm2でボロンをイオン注入する。
【００１１】その後、同じく図１０工程Ａに示すよう
に、所定の抵抗値になるように例えばレジスト(図示せ
ず)をマスクにして多結晶シリコン膜(ポリシリコン膜11
1)をドライエッチングし、所定のパタ−ンを形成する。
同時に真性ベ−ス層108上のＡｓを注入した領域のポリ
シリコン膜111もパタ−ンが形成される。
に、所定の抵抗値になるように例えばレジスト(図示せ
ず)をマスクにして多結晶シリコン膜(ポリシリコン膜11
1)をドライエッチングし、所定のパタ−ンを形成する。
同時に真性ベ−ス層108上のＡｓを注入した領域のポリ
シリコン膜111もパタ−ンが形成される。
【００１２】次に、図１０工程Ｂに示すように、約200
ｎｍのＣＶＤシリコン酸化膜112及び約1000ｎｍのＢＰ
ＳＧ膜113を順次形成する。続いて、例えば950℃で20分
間程度の熱処理を行い、エミッタ層109の形成及びＢＰ
ＳＧ膜113の平坦化(リフロ−)を行う。
ｎｍのＣＶＤシリコン酸化膜112及び約1000ｎｍのＢＰ
ＳＧ膜113を順次形成する。続いて、例えば950℃で20分
間程度の熱処理を行い、エミッタ層109の形成及びＢＰ
ＳＧ膜113の平坦化(リフロ−)を行う。
【００１３】次に図１０工程Ｃに示すように、ＢＰＳＧ
膜113及びシリコン酸化膜112，110を例えばレジスト(図
示せず)をマスクにしてドライエッチングしてコンタク
ト窓を形成した後、バリアメタル層114として例えばＴ
ｉ膜を5ｎｍ，ＴｉＮ膜を100ｎｍを順次堆積する。その
後、ＣＶＤ法によりタングステン膜115を1000ｎｍ堆積
し、エッチバック法によりコンタクト窓部以外のタング
ステンを除去する。
膜113及びシリコン酸化膜112，110を例えばレジスト(図
示せず)をマスクにしてドライエッチングしてコンタク
ト窓を形成した後、バリアメタル層114として例えばＴ
ｉ膜を5ｎｍ，ＴｉＮ膜を100ｎｍを順次堆積する。その
後、ＣＶＤ法によりタングステン膜115を1000ｎｍ堆積
し、エッチバック法によりコンタクト窓部以外のタング
ステンを除去する。
【００１４】次に、同じく図１０工程Ｃに示すように、
ＡｌＳｉＣｕ膜116を800ｎｍを堆積し、最後にレジスト
(図示せず)をマスクにしてＡｌＳｉＣｕ膜116及びバリ
アメタル114をドライエッチングして素子相互接続用の
配線を形成し、430℃で30分間程度の熱処理を施す。こ
のようにして、図１０工程Ｃに示した半導体装置(前掲
の図９に示した従来例)を製造している。
ＡｌＳｉＣｕ膜116を800ｎｍを堆積し、最後にレジスト
(図示せず)をマスクにしてＡｌＳｉＣｕ膜116及びバリ
アメタル114をドライエッチングして素子相互接続用の
配線を形成し、430℃で30分間程度の熱処理を施す。こ
のようにして、図１０工程Ｃに示した半導体装置(前掲
の図９に示した従来例)を製造している。
【００１５】ところで、上記した従来技術(従来例)で
は、抵抗体(前掲の所定の長方形パタ−ン)の面積縮小の
ため、半導体層と金属バリア膜との接触抵抗を利用して
おり、以下この点について図１１を参照して詳細に説明
する。なお、図１１は、従来技術(従来例)における“コ
ンタクト抵抗のコンタクトサイズ依存性を示す特性図”
であって、前掲の特開平3−22562号公報に図示されてい
る図である。
は、抵抗体(前掲の所定の長方形パタ−ン)の面積縮小の
ため、半導体層と金属バリア膜との接触抵抗を利用して
おり、以下この点について図１１を参照して詳細に説明
する。なお、図１１は、従来技術(従来例)における“コ
ンタクト抵抗のコンタクトサイズ依存性を示す特性図”
であって、前掲の特開平3−22562号公報に図示されてい
る図である。
【００１６】前記図１０工程Ａ〜工程Ｃで示した従来技
術の条件で形成された多結晶シリコン膜(ポリシリコン
膜111)のシ−ト抵抗は700Ω程度であるが、金属バリア
膜(バリアメタル114)を形成したことにより、図１１に
示すように、コンタクト抵抗は、例えば“２μｍ×２μ
ｍ”のコンタクトサイズに対して700Ω／ｓｑ程度にな
っており、しかもコンタクト抵抗のばらつきも少ない
。
術の条件で形成された多結晶シリコン膜(ポリシリコン
膜111)のシ−ト抵抗は700Ω程度であるが、金属バリア
膜(バリアメタル114)を形成したことにより、図１１に
示すように、コンタクト抵抗は、例えば“２μｍ×２μ
ｍ”のコンタクトサイズに対して700Ω／ｓｑ程度にな
っており、しかもコンタクト抵抗のばらつきも少ない
。
【００１７】従来技術(従来例)の半導体装置では、この
ように多結晶シリコン抵抗体と直列接続されることにな
る電極部のコンタクト抵抗を非常に大きくしたことによ
り、例えばＲ＝3.5ｋΩの抵抗を幅4μｍ，コンタクトサ
イズ“２μｍ×２μｍ”で形成した場合、抵抗体の長さ
Ｌは次式(2)で表され、Ｌ＝12(μｍ)となる。 ・式(2)………Ｌ＝(3500−700×2)×4÷700＝12(μｍ)
ように多結晶シリコン抵抗体と直列接続されることにな
る電極部のコンタクト抵抗を非常に大きくしたことによ
り、例えばＲ＝3.5ｋΩの抵抗を幅4μｍ，コンタクトサ
イズ“２μｍ×２μｍ”で形成した場合、抵抗体の長さ
Ｌは次式(2)で表され、Ｌ＝12(μｍ)となる。 ・式(2)………Ｌ＝(3500−700×2)×4÷700＝12(μｍ)
【００１８】一方、金属バリア膜がない場合(図１１に
おける×印参照)、コンタクト抵抗の平均値は、図１１
に示すように70Ω程度と小さいため、上記と同一条件の
抵抗を仮定した場合、抵抗体の長さＬは次式(3)で表さ
れ、Ｌ＝19.2(μｍ)となる。 ・式(3)………Ｌ＝(3500−70×2)×4÷700＝19.2(μｍ) このように、従来技術(従来例)では、抵抗体の面積を約
40％縮小することが出来るというものであった。
おける×印参照)、コンタクト抵抗の平均値は、図１１
に示すように70Ω程度と小さいため、上記と同一条件の
抵抗を仮定した場合、抵抗体の長さＬは次式(3)で表さ
れ、Ｌ＝19.2(μｍ)となる。 ・式(3)………Ｌ＝(3500−70×2)×4÷700＝19.2(μｍ) このように、従来技術(従来例)では、抵抗体の面積を約
40％縮小することが出来るというものであった。
【００１９】
【発明が解決しようとする課題】ところで、ゲ−トアレ
イでは、使用する抵抗素子は最初から決まっているわけ
ではないので、ある程度余裕をもった数で配置させてお
く必要があるが、回路構成によっては全く使用されない
場合もあり、配置させた抵抗素子が無駄になることがあ
り、必要以上大きなチップとなるため収率を落とす原因
となっていた。
イでは、使用する抵抗素子は最初から決まっているわけ
ではないので、ある程度余裕をもった数で配置させてお
く必要があるが、回路構成によっては全く使用されない
場合もあり、配置させた抵抗素子が無駄になることがあ
り、必要以上大きなチップとなるため収率を落とす原因
となっていた。
【００２０】また、メモリ−，マイクロプロセッサ−等
の汎用半導体装置では、従来技術(従来例)の抵抗素子の
面積縮小の効果により、レイアウトを工夫してチップ面
積を縮小することが出来るが、ゲ−トアレイでは、上記
した理由により、従来技術だけではチップ面積の縮小が
不十分であった。
の汎用半導体装置では、従来技術(従来例)の抵抗素子の
面積縮小の効果により、レイアウトを工夫してチップ面
積を縮小することが出来るが、ゲ−トアレイでは、上記
した理由により、従来技術だけではチップ面積の縮小が
不十分であった。
【００２１】本発明は、上記問題点に鑑み成されたもの
であって、その目的とするところは、抵抗素子の面積を
より縮小させることでチップ面積の縮小化を図り、最終
的に収率の向上を意図する半導体装置及びその製造方法
を提供することにある。
であって、その目的とするところは、抵抗素子の面積を
より縮小させることでチップ面積の縮小化を図り、最終
的に収率の向上を意図する半導体装置及びその製造方法
を提供することにある。
【００２２】
【課題を解決するための手段】本発明は、上記目的を達
成するため、能動素子又は受動素子と金属バリア層との
間のコンタクト窓に埋設された半導体層が抵抗素子とし
て機能し、この半導体層の抵抗値が上記金属バリア膜と
のコンタクト抵抗の１／１０以下であることを特徴と
し、これにより上記目的を達成したものである。
成するため、能動素子又は受動素子と金属バリア層との
間のコンタクト窓に埋設された半導体層が抵抗素子とし
て機能し、この半導体層の抵抗値が上記金属バリア膜と
のコンタクト抵抗の１／１０以下であることを特徴と
し、これにより上記目的を達成したものである。
【００２３】即ち、本発明に係る半導体装置は、「能動
素子，受動素子が形成された半導体基板に高融点金属が
埋設された素子相互接続用のコンタクト窓と、半導体層
が埋設された素子相互接続用のコンタクト窓の２種類の
コンタクト窓が形成され、該半導体層が埋設されたコン
タクト窓は配線金属と金属バリア膜を介して接続されて
おり、かつ前記半導体層は抵抗素子として機能してお
り、該半導体層の抵抗値が前記金属バリア膜とのコンタ
クト抵抗値の１／１０以下であることを特徴とする半導
体装置。」(請求項１) を要旨とする。
素子，受動素子が形成された半導体基板に高融点金属が
埋設された素子相互接続用のコンタクト窓と、半導体層
が埋設された素子相互接続用のコンタクト窓の２種類の
コンタクト窓が形成され、該半導体層が埋設されたコン
タクト窓は配線金属と金属バリア膜を介して接続されて
おり、かつ前記半導体層は抵抗素子として機能してお
り、該半導体層の抵抗値が前記金属バリア膜とのコンタ
クト抵抗値の１／１０以下であることを特徴とする半導
体装置。」(請求項１) を要旨とする。
【００２４】また、本発明に係る半導体装置の製造方法
は、「能動素子及び受動素子がアレ−状に形成された半
導体基板を準備し、要求に応じ素子相互接続用のコンタ
クト窓以降の配線パタ−ンを個別に専用設計する半導体
装置の製造方法において、 (1) 前記能動素子及び受動素子がアレ−状に形成された
半導体基板上に誘電体膜を形成する工程、 (2) 該誘電体膜をリフロ−する工程、 (3) 抵抗素子用コンタクト窓を形成し、不純物が拡散さ
れた半導体層を埋設する工程、 (4) 素子相互接続用のコンタクト窓を形成した後、全面
に金属バリア層を形成する工程、 (5) 該コンタクト窓に高融点金属を埋設する工程、 (6) 素子相互接続用の配線金属を形成し、前記金属バリ
ア層と同時に所定のパタ−ンに加工する工程、を含むこ
とを特徴とする請求項１記載の半導体装置(前記能動素
子又は受動素子と金属バリア層との間のコンタクト窓に
埋設された半導体層が抵抗素子として機能し、半導体層
の抵抗値が前記金属バリア膜とのコンタクト抵抗の１／
１０以下である半導体装置)を製造する方法。」(請求項
２)を要旨とする。
は、「能動素子及び受動素子がアレ−状に形成された半
導体基板を準備し、要求に応じ素子相互接続用のコンタ
クト窓以降の配線パタ−ンを個別に専用設計する半導体
装置の製造方法において、 (1) 前記能動素子及び受動素子がアレ−状に形成された
半導体基板上に誘電体膜を形成する工程、 (2) 該誘電体膜をリフロ−する工程、 (3) 抵抗素子用コンタクト窓を形成し、不純物が拡散さ
れた半導体層を埋設する工程、 (4) 素子相互接続用のコンタクト窓を形成した後、全面
に金属バリア層を形成する工程、 (5) 該コンタクト窓に高融点金属を埋設する工程、 (6) 素子相互接続用の配線金属を形成し、前記金属バリ
ア層と同時に所定のパタ−ンに加工する工程、を含むこ
とを特徴とする請求項１記載の半導体装置(前記能動素
子又は受動素子と金属バリア層との間のコンタクト窓に
埋設された半導体層が抵抗素子として機能し、半導体層
の抵抗値が前記金属バリア膜とのコンタクト抵抗の１／
１０以下である半導体装置)を製造する方法。」(請求項
２)を要旨とする。
【００２５】さらに、本発明に係る半導体装置の製造方
法は、「前記(2)の“誘電体膜をリフロ−する工程”を
“誘電体膜を研磨することにより平坦化する工程”とす
ることを特徴とする請求項１記載の半導体装置。」(請
求項３)を要旨とする。
法は、「前記(2)の“誘電体膜をリフロ−する工程”を
“誘電体膜を研磨することにより平坦化する工程”とす
ることを特徴とする請求項１記載の半導体装置。」(請
求項３)を要旨とする。
【００２６】
【発明の実施の形態】本発明に係る半導体装置は、前記
したように、能動素子又は受動素子と金属バリア層との
間のコンタクト窓に埋設された半導体層が抵抗素子とし
て機能し、この半導体層の抵抗値が上記金属バリア膜と
のコンタクト抵抗の１／１０以下であることを特徴とす
る。そして、この構造からなる半導体装置を製造する方
法として、前記(2)の工程“誘電体膜をリフロ−する工
程”を採用するが、後記実施例３に詳記するように“誘
電体膜をＣＭＰ法(化学的機械研磨法)により研磨するこ
とにより平坦化する”こともでき、本発明の好ましい実
施形態である。
したように、能動素子又は受動素子と金属バリア層との
間のコンタクト窓に埋設された半導体層が抵抗素子とし
て機能し、この半導体層の抵抗値が上記金属バリア膜と
のコンタクト抵抗の１／１０以下であることを特徴とす
る。そして、この構造からなる半導体装置を製造する方
法として、前記(2)の工程“誘電体膜をリフロ−する工
程”を採用するが、後記実施例３に詳記するように“誘
電体膜をＣＭＰ法(化学的機械研磨法)により研磨するこ
とにより平坦化する”こともでき、本発明の好ましい実
施形態である。
【００２７】
【作用】本発明に係る半導体装置は、前記した構成から
なることを特徴とし、能動素子又は受動素子上に抵抗素
子を形成するため、抵抗素子を配置するスペ−スを必要
としないので、チップ面積を大幅に縮小することができ
る作用が生じる。
なることを特徴とし、能動素子又は受動素子上に抵抗素
子を形成するため、抵抗素子を配置するスペ−スを必要
としないので、チップ面積を大幅に縮小することができ
る作用が生じる。
【００２８】
【実施例】次に本発明の実施例を挙げ、本発明を具体的
に説明するが、本発明は以下の実施例１，２に限定され
るものではなく、本発明の前記要旨の範囲内で種々の変
更，変形が可能であり、これらの変更，変形も本発明に
包含されるものである。
に説明するが、本発明は以下の実施例１，２に限定され
るものではなく、本発明の前記要旨の範囲内で種々の変
更，変形が可能であり、これらの変更，変形も本発明に
包含されるものである。
【００２９】（実施例１：本発明の一実施例である半導
体装置）図１は、本発明の一実施例(実施例１)である半
導体装置の断面図である。本実施例１では、図１に示す
ように、ｐ型シリコン基板１上にｎ型埋込層２及びｐ型
絶縁層３が形成されており、さらにｎ型エピ層４は、上
記ｐ型シリコン基板１上に形成されている。このｎ型エ
ピ層４には、素子分離用のフィ−ルド酸化膜５が形成さ
れ、バイポ−ラトランジスタ素子内には、コレクタ高濃
度層６，外部ベ−ス層７，真性ベ−ス層８が形成されて
いる。
体装置）図１は、本発明の一実施例(実施例１)である半
導体装置の断面図である。本実施例１では、図１に示す
ように、ｐ型シリコン基板１上にｎ型埋込層２及びｐ型
絶縁層３が形成されており、さらにｎ型エピ層４は、上
記ｐ型シリコン基板１上に形成されている。このｎ型エ
ピ層４には、素子分離用のフィ−ルド酸化膜５が形成さ
れ、バイポ−ラトランジスタ素子内には、コレクタ高濃
度層６，外部ベ−ス層７，真性ベ−ス層８が形成されて
いる。
【００３０】前記フィ−ルド酸化膜５上には、シリコン
酸化膜10が形成され、前記真性ベ−ス層８上には窓が設
けられている。該窓上にはポリシリコン膜11が形成され
ており、エミッタ層９の拡散源となるＡｓがド−プされ
ており、熱拡散によってエミッタ層９が形成されてい
る。該ポリシリコン膜11上には、シリコン酸化膜12，Ｂ
ＰＳＧ膜13が形成されており、各コンタクト窓が形成さ
れている。コレクタ高濃度層６上のコンタクト窓内に
は、抵抗体となるポリシリコン膜14が埋設されており、
ＴｉとＴｉＮからなるバリアメタル15を介して素子相互
接続用ＡｌＳｉＣｕ膜17と接続されている。
酸化膜10が形成され、前記真性ベ−ス層８上には窓が設
けられている。該窓上にはポリシリコン膜11が形成され
ており、エミッタ層９の拡散源となるＡｓがド−プされ
ており、熱拡散によってエミッタ層９が形成されてい
る。該ポリシリコン膜11上には、シリコン酸化膜12，Ｂ
ＰＳＧ膜13が形成されており、各コンタクト窓が形成さ
れている。コレクタ高濃度層６上のコンタクト窓内に
は、抵抗体となるポリシリコン膜14が埋設されており、
ＴｉとＴｉＮからなるバリアメタル15を介して素子相互
接続用ＡｌＳｉＣｕ膜17と接続されている。
【００３１】一方、真性ベ−ス層８上及び外部ベ−ス層
７上のコンタクト窓内には、前記バリアメタル15が形成
され、さらにタングステン膜16が埋設されており、窓上
には素子相互接続用のＡｌＳｉＣｕ膜17が形成されてい
る構造を有している。
７上のコンタクト窓内には、前記バリアメタル15が形成
され、さらにタングステン膜16が埋設されており、窓上
には素子相互接続用のＡｌＳｉＣｕ膜17が形成されてい
る構造を有している。
【００３２】上記図１に示した実施例１の半導体装置で
は、図２(本発明の回路図)に示すＥＣＬ論理回路の１点
鎖線で囲んだ部分の抵抗構成を示すものであり、従来技
術ではバイポ−ラトランジスタとは別の領域に形成され
た抵抗素子を、本発明により同一領域に形成しているも
のである。
は、図２(本発明の回路図)に示すＥＣＬ論理回路の１点
鎖線で囲んだ部分の抵抗構成を示すものであり、従来技
術ではバイポ−ラトランジスタとは別の領域に形成され
た抵抗素子を、本発明により同一領域に形成しているも
のである。
【００３３】（実施例２：実施例１の半導体装置の製造
例）次に、前記実施例１の半導体装置(前掲の図１参照)
の具体的な製造法を図３に基づいて説明する。なお、図
３は、実施例１の半導体装置の製造法を説明する図であ
って、工程Ａ〜工程Ｄからなる製造工程順断面図であ
る。
例）次に、前記実施例１の半導体装置(前掲の図１参照)
の具体的な製造法を図３に基づいて説明する。なお、図
３は、実施例１の半導体装置の製造法を説明する図であ
って、工程Ａ〜工程Ｄからなる製造工程順断面図であ
る。
【００３４】本実施例２では、まず図３工程Ａに示すよ
うに、ｐ型シリコン基板１上にｎ型埋込層２，ｐ型絶縁
層３，ｎ型エピ層４，フィ−ルド酸化膜５，コレクタ高
濃度層６，外部ベ−ス層７，真性ベ−ス層８を形成す
る。
うに、ｐ型シリコン基板１上にｎ型埋込層２，ｐ型絶縁
層３，ｎ型エピ層４，フィ−ルド酸化膜５，コレクタ高
濃度層６，外部ベ−ス層７，真性ベ−ス層８を形成す
る。
【００３５】次に、図３工程Ｂに示すように、シリコン
酸化膜10をＣＶＤ法により、150ｎｍ形成する。そし
て、真性ベ−ス層８上にフォトリソグラフィ−技術とド
ライエッチング技術により窓を設けた後、ＬＰ−ＣＶＤ
法により200ｎｍの多結晶シリコン膜(ポリシリコン膜1
1)を形成し、エミッタ層９の拡散源となるＡｓを加速エ
ネルギ−50から100keV，ド−ズ量lE16／cm2でイオン注
入する。続いて、フォトリソグラフィ−技術とドライエ
ッチング技術により多結晶シリコン膜(ポリシリコン膜1
1)に所定のパタ−ンを形成する。
酸化膜10をＣＶＤ法により、150ｎｍ形成する。そし
て、真性ベ−ス層８上にフォトリソグラフィ−技術とド
ライエッチング技術により窓を設けた後、ＬＰ−ＣＶＤ
法により200ｎｍの多結晶シリコン膜(ポリシリコン膜1
1)を形成し、エミッタ層９の拡散源となるＡｓを加速エ
ネルギ−50から100keV，ド−ズ量lE16／cm2でイオン注
入する。続いて、フォトリソグラフィ−技術とドライエ
ッチング技術により多結晶シリコン膜(ポリシリコン膜1
1)に所定のパタ−ンを形成する。
【００３６】次に、図３工程Ｃに示すように、ＣＶＤ法
によりシリコン酸化膜12を100ｎｍ及びＢＰＳＧ膜13を1
000ｎｍ順次形成する。その後、900〜950℃，20分程度
の熱処理を行い、エミッタ層９の形成及びＢＰＳＧ膜13
の平坦化(リフロ−)を行う。
によりシリコン酸化膜12を100ｎｍ及びＢＰＳＧ膜13を1
000ｎｍ順次形成する。その後、900〜950℃，20分程度
の熱処理を行い、エミッタ層９の形成及びＢＰＳＧ膜13
の平坦化(リフロ−)を行う。
【００３７】次に、図３工程Ｄに示すように、コレクタ
高濃度層６上のＢＰＳＧ膜13及びシリコン酸化膜12，10
をフォトリソグラフィ−技術とドライエッチング技術に
よりコンタクト窓を形成した後、Ａｓを添加しながらＬ
Ｐ−ＣＶＤ法によりポリシリコン膜14を800ｎｍから120
0ｎｍ成長する。この時のＡｓ濃度は、2.8lE19／cm3に
設定する。続いて、エッチバック技術により、コンタク
ト窓に埋設されたポリシリコン膜14以外を除去する。
高濃度層６上のＢＰＳＧ膜13及びシリコン酸化膜12，10
をフォトリソグラフィ−技術とドライエッチング技術に
よりコンタクト窓を形成した後、Ａｓを添加しながらＬ
Ｐ−ＣＶＤ法によりポリシリコン膜14を800ｎｍから120
0ｎｍ成長する。この時のＡｓ濃度は、2.8lE19／cm3に
設定する。続いて、エッチバック技術により、コンタク
ト窓に埋設されたポリシリコン膜14以外を除去する。
【００３８】次に、前掲の図１(半導体装置の完成図)に
示すように、外部ベ−ス層７上のＢＰＳＧ膜13及びシリ
コン酸化膜12，10及びポリシリコン膜14上のＢＰＳＧ膜
13及びシリコン酸化膜12をフォトリソグラフィ−技術と
ドライエッチング技術によりコンタクト窓を形成し、バ
リアメタル層15として例えばＴｉ膜を5ｎｍ，ＴｉＮ膜
を100ｎｍを順次堆積する。
示すように、外部ベ−ス層７上のＢＰＳＧ膜13及びシリ
コン酸化膜12，10及びポリシリコン膜14上のＢＰＳＧ膜
13及びシリコン酸化膜12をフォトリソグラフィ−技術と
ドライエッチング技術によりコンタクト窓を形成し、バ
リアメタル層15として例えばＴｉ膜を5ｎｍ，ＴｉＮ膜
を100ｎｍを順次堆積する。
【００３９】その後、ＣＶＤ法によりタングステン膜16
を1000ｎｍ堆積し、エッチバック法によりコンタクト窓
部以外のタングステンを除去する。続いて、ＡｌＳｉＣ
ｕ膜17を800ｎｍを堆積し、最後にレジストをマスクに
してＡｌＳｉＣｕ膜17及びバリアメタル15をドライエッ
チングして素子相互接続用の配線を形成し、図１に示す
半導体装置を製造する。
を1000ｎｍ堆積し、エッチバック法によりコンタクト窓
部以外のタングステンを除去する。続いて、ＡｌＳｉＣ
ｕ膜17を800ｎｍを堆積し、最後にレジストをマスクに
してＡｌＳｉＣｕ膜17及びバリアメタル15をドライエッ
チングして素子相互接続用の配線を形成し、図１に示す
半導体装置を製造する。
【００４０】ここで、上記実施例２で形成された抵抗に
ついて、詳細に説明する。上記実施例２で製造された半
導体装置(前記実施例１の半導体装置)の回路では、2.0
ｋΩの抵抗が必要とされており、コレクタ高濃度層６上
に形成された“コンタクト窓に埋設されたポリシリコン
膜14”が抵抗体となっている。そして、コンタクト窓
は、深さ(Ｔ)が1.25μｍ，サイズ(幅Ｗ×長さＬ)が0.8
μｍ×2.0μｍとなっている。
ついて、詳細に説明する。上記実施例２で製造された半
導体装置(前記実施例１の半導体装置)の回路では、2.0
ｋΩの抵抗が必要とされており、コレクタ高濃度層６上
に形成された“コンタクト窓に埋設されたポリシリコン
膜14”が抵抗体となっている。そして、コンタクト窓
は、深さ(Ｔ)が1.25μｍ，サイズ(幅Ｗ×長さＬ)が0.8
μｍ×2.0μｍとなっている。
【００４１】まず、コンタクト抵抗(Ｒｃ)から考慮する
と、コンタクト窓部での電流は、殆どコンタクト周辺部
で流れるため、Ｒｃは(Ｗ＋Ｌ)と反比例する。このＲｃ
と(Ｗ＋Ｌ)の積とポリシリコン膜14のＡｓ不純物濃度の
関係を図４に示す。ここで、Ｒｃを設計予定抵抗値：2
ｋΩと仮定し、コンタクト窓のサイズの(Ｗ＋Ｌ)の積を
計算すると、次の式(4) ・式(4)………Ｒｃ×(Ｗ＋Ｌ)＝4.8(ｋΩ・μｍ) となり、図５(不純物濃度とコンタクト抵抗の関係図)か
らポリシリコン膜14のＡｓ不純物濃度は、2.81E19／cm3
であればよいことが分かる。
と、コンタクト窓部での電流は、殆どコンタクト周辺部
で流れるため、Ｒｃは(Ｗ＋Ｌ)と反比例する。このＲｃ
と(Ｗ＋Ｌ)の積とポリシリコン膜14のＡｓ不純物濃度の
関係を図４に示す。ここで、Ｒｃを設計予定抵抗値：2
ｋΩと仮定し、コンタクト窓のサイズの(Ｗ＋Ｌ)の積を
計算すると、次の式(4) ・式(4)………Ｒｃ×(Ｗ＋Ｌ)＝4.8(ｋΩ・μｍ) となり、図５(不純物濃度とコンタクト抵抗の関係図)か
らポリシリコン膜14のＡｓ不純物濃度は、2.81E19／cm3
であればよいことが分かる。
【００４２】一方、抵抗体の比抵抗ρは、Ａｓ不純物濃
度が2.81E19／cm3の時、図６(濃度と比抵抗の関係図)か
ら［1.83Ｅ−2Ωｃｍ］であるから、抵抗体の抵抗値Ｒ
ｔは、次式(5)で予えられる。 ・式(5)………Ｒｔ＝ρ｛Ｔ／(Ｗ×Ｌ)｝＝143.3(Ω) 従って、全体の抵抗ＲはＲｃとＲｔの和であるため、次
式(6)に示すように、ほぼ設計値の抵抗を得ることがで
きる。 ・式(6)………Ｒ＝Ｒｃ＋Ｒｔ＝2.14(ｋΩ)
度が2.81E19／cm3の時、図６(濃度と比抵抗の関係図)か
ら［1.83Ｅ−2Ωｃｍ］であるから、抵抗体の抵抗値Ｒ
ｔは、次式(5)で予えられる。 ・式(5)………Ｒｔ＝ρ｛Ｔ／(Ｗ×Ｌ)｝＝143.3(Ω) 従って、全体の抵抗ＲはＲｃとＲｔの和であるため、次
式(6)に示すように、ほぼ設計値の抵抗を得ることがで
きる。 ・式(6)………Ｒ＝Ｒｃ＋Ｒｔ＝2.14(ｋΩ)
【００４３】本実施例１，２から明らかなように、抵抗
体の抵抗値は殆ど無視できるので(コンタクト抵抗の1／
10以下)、コンタクトサイズ(ＷとＬ)と不純物濃度を管
理すれば、コンタクト窓深さ(Ｔ)がばらついても設計抵
抗値を得ることができる。このため、本実施例１，２で
は特に図示していないが、コンタクト窓深さが異なる例
えばエミッタポリシリ上に形成しても問題はない。もち
ろん、コンタクト深さがばらつく要因となる各種絶縁膜
厚のばらつき，パタ−ンの粗密によるリフロ−性のばら
つき等も問題とならない。
体の抵抗値は殆ど無視できるので(コンタクト抵抗の1／
10以下)、コンタクトサイズ(ＷとＬ)と不純物濃度を管
理すれば、コンタクト窓深さ(Ｔ)がばらついても設計抵
抗値を得ることができる。このため、本実施例１，２で
は特に図示していないが、コンタクト窓深さが異なる例
えばエミッタポリシリ上に形成しても問題はない。もち
ろん、コンタクト深さがばらつく要因となる各種絶縁膜
厚のばらつき，パタ−ンの粗密によるリフロ−性のばら
つき等も問題とならない。
【００４４】（実施例３：本発明の他の実施例である半
導体装置の製造例）次に、本発明の他の実施例(実施例
３)について、図７を参照して説明する。なお、図７
は、実施例３を説明する図であって、前掲の図３工程Ｂ
に続く工程Ａ〜工程Ｂを示す工程順断面図である。
導体装置の製造例）次に、本発明の他の実施例(実施例
３)について、図７を参照して説明する。なお、図７
は、実施例３を説明する図であって、前掲の図３工程Ｂ
に続く工程Ａ〜工程Ｂを示す工程順断面図である。
【００４５】ところで、高速動作を要求されるＥＣＬゲ
−トアレイでは、接合容量を減少させるためバイポ−ラ
トランジスタのエミッタ・ベ−ス接合深さを浅くする必
要がある。そのため、エミッタ拡散層を形成した後の熱
処理を極力抑えなければならない。前記実施例２で製造
された半導体装置では、リフロ−のため900℃以上の熱
処理が必要である。その理由は、熱処理を低温(900℃未
満)にした場合、リフロ−による平坦性が不十分となる
ためであり、後工程のポリシリコン膜エッチバック工程
やタングステン膜エッチバック工程でエッチング残りが
生じ、配線ショ−トの原因となるためである。
−トアレイでは、接合容量を減少させるためバイポ−ラ
トランジスタのエミッタ・ベ−ス接合深さを浅くする必
要がある。そのため、エミッタ拡散層を形成した後の熱
処理を極力抑えなければならない。前記実施例２で製造
された半導体装置では、リフロ−のため900℃以上の熱
処理が必要である。その理由は、熱処理を低温(900℃未
満)にした場合、リフロ−による平坦性が不十分となる
ためであり、後工程のポリシリコン膜エッチバック工程
やタングステン膜エッチバック工程でエッチング残りが
生じ、配線ショ−トの原因となるためである。
【００４６】従って、本実施例３では、熱処理を抑える
ことを目的としたものであり、以下詳細に説明する。本
実施例３では、前記実施例２における前掲の図３工程Ｂ
までは同一工程からなり、この図３工程Ｂに続いて図７
工程Ａに示すように、ＣＶＤ法によりシリコン酸化膜52
を100ｎｍ，ＢＰＳＧ膜53を1500ｎｍ順次形成する。
ことを目的としたものであり、以下詳細に説明する。本
実施例３では、前記実施例２における前掲の図３工程Ｂ
までは同一工程からなり、この図３工程Ｂに続いて図７
工程Ａに示すように、ＣＶＤ法によりシリコン酸化膜52
を100ｎｍ，ＢＰＳＧ膜53を1500ｎｍ順次形成する。
【００４７】続いて、800℃の低温リフロ−を行うが、
このままでは平坦性が不十分であるので、図７工程Ｂに
示すように、ＣＭＰ法(化学的機械研磨法)により500ｎ
ｍ研磨する。その後の製造方法は、前記実施例２と同一
であり、最終的には前掲の図１に示した半導体装置を製
造する。
このままでは平坦性が不十分であるので、図７工程Ｂに
示すように、ＣＭＰ法(化学的機械研磨法)により500ｎ
ｍ研磨する。その後の製造方法は、前記実施例２と同一
であり、最終的には前掲の図１に示した半導体装置を製
造する。
【００４８】
【発明の効果】本発明は、以上詳記したように、能動素
子又は受動素子と金属バリア層との間のコンタクト窓に
埋設された半導体層が抵抗素子として機能し、この半導
体層の抵抗値が上記金属バリア膜とのコンタクト抵抗の
１／１０以下であることを特徴とし、能動素子又は受動
素子上に抵抗素子を形成するため、抵抗素子を配置する
スペ−スを必要としないので、チップ面積を大幅に縮小
することができる効果が生じる。さらに、本発明によれ
ば、抵抗素子の面積をより縮小させることができ、これ
によりチップ面積の縮小化を図ることができ、最終的に
収率の向上を達成することができるという顕著な効果が
生じる。
子又は受動素子と金属バリア層との間のコンタクト窓に
埋設された半導体層が抵抗素子として機能し、この半導
体層の抵抗値が上記金属バリア膜とのコンタクト抵抗の
１／１０以下であることを特徴とし、能動素子又は受動
素子上に抵抗素子を形成するため、抵抗素子を配置する
スペ−スを必要としないので、チップ面積を大幅に縮小
することができる効果が生じる。さらに、本発明によれ
ば、抵抗素子の面積をより縮小させることができ、これ
によりチップ面積の縮小化を図ることができ、最終的に
収率の向上を達成することができるという顕著な効果が
生じる。
【００４９】ここで、本発明に係る半導体装置と前記し
た従来の半導体装置(従来例)とを対比して、本発明に係
る半導体装置で生じる効果を詳細に説明する。一般的な
ＥＣＬゲ−トアレイの抵抗の占める面積の割合は30％程
度であるが、このうち電源に使用される抵抗は、本発明
に係る半導体装置によれば、この面積が減ることはな
い。その理由は、電源では抵抗の面積より電位降下を防
ぐ配線の面積の方が支配的であるからである。
た従来の半導体装置(従来例)とを対比して、本発明に係
る半導体装置で生じる効果を詳細に説明する。一般的な
ＥＣＬゲ−トアレイの抵抗の占める面積の割合は30％程
度であるが、このうち電源に使用される抵抗は、本発明
に係る半導体装置によれば、この面積が減ることはな
い。その理由は、電源では抵抗の面積より電位降下を防
ぐ配線の面積の方が支配的であるからである。
【００５０】そして、電源に使用される抵抗の割合は、
全抵抗の40％程度であるから、本発明に係る半導体装置
では、18％程度のチップ面積を削減することができる。
一方、前記した従来技術(従来例)では、18％の40％しか
改善できないので、ト−タルとして7.2％のチップ面積
の縮小にとどまるものである。
全抵抗の40％程度であるから、本発明に係る半導体装置
では、18％程度のチップ面積を削減することができる。
一方、前記した従来技術(従来例)では、18％の40％しか
改善できないので、ト−タルとして7.2％のチップ面積
の縮小にとどまるものである。
【００５１】従って、本発明に係る半導体装置では、前
記従来技術(従来例)の２倍以上の効果を得ることがで
き、また、チップ面積の縮小が直接収率の向上につなが
ることから、本発明により18％の収率向上が達成できる
という効果が生じる。
記従来技術(従来例)の２倍以上の効果を得ることがで
き、また、チップ面積の縮小が直接収率の向上につなが
ることから、本発明により18％の収率向上が達成できる
という効果が生じる。
【図１】本発明の一実施例(実施例１)である半導体装置
の断面図。
の断面図。
【図２】本発明の回路図。
【図３】実施例１の半導体装置の製造法(実施例２)を説
明する図であって、工程Ａ〜工程Ｄからなる製造工程順
断面図。
明する図であって、工程Ａ〜工程Ｄからなる製造工程順
断面図。
【図４】Ｒｃと(Ｗ＋Ｌ)の積とポリシリコン膜のＡｓ不
純物濃度の関係を示す図。
純物濃度の関係を示す図。
【図５】コンタクト抵抗と不純物濃度の関係を示す図。
【図６】不純物濃度と比抵抗の関係を示す図。
【図７】本発明の他の実施例(実施例３)を説明する図で
あって、工程Ａ〜工程Ｂを示す工程順断面図。
あって、工程Ａ〜工程Ｂを示す工程順断面図。
【図８】従来例(従来技術)の平面図。
【図９】従来例(従来技術)の断面図。
【図１０】従来例(従来技術)の製造工程フロ−を示す図
であって、工程Ａ〜工程Ｃからなる製造工程順断面図。
であって、工程Ａ〜工程Ｃからなる製造工程順断面図。
【図１１】従来技術(従来例)における“コンタクト抵抗
のコンタクトサイズ依存性を示す特性図。
のコンタクトサイズ依存性を示す特性図。
１ ｐ型シリコン基板 ２ ｎ型埋込層 ３ ｐ型絶縁層 ４ ｎ型エピ層 ５ フィ−ルド酸化膜 ６ コレクタ高濃度層 ７ 外部ベ−ス層 ８ 真性ベ−ス層 ９ エミッタ層 １０ シリコン酸化膜 １１ ポリシリコン膜 １２ シリコン酸化膜 １３ ＢＰＳＧ膜 １４ ポリシリコン膜 １５ バリアメタル １６ タングステン膜 １７ ＡｌＳｉＣｕ膜 ５２ シリコン酸化膜 ５３ ＢＰＳＧ膜 １０１ ｐ型シリコン基板 １０２ ｎ型埋込層 １０３ ｐ型絶縁層 １０４ ｎ型エピ層 １０５ フィ−ルド酸化膜 １０６ コレクタ高濃度層 １０７ 外部ベ−ス層 １０８ 真性ベ−ス層 １０９ エミッタ層 １１０ シリコン酸化膜 １１１ ポリシリコン膜 １１２ シリコン酸化膜 １１３ ＢＰＳＧ膜 １１４ バリアメタル １１５ タングステン膜 １１６ ＡｌＳｉＣｕ膜 １２１ ポリシリコン膜 １２２ コンタクト窓
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/118
Claims (3)
- 【請求項１】 能動素子，受動素子が形成された半導体
基板に高融点金属が埋設された素子相互接続用のコンタ
クト窓と、半導体層が埋設された素子相互接続用のコン
タクト窓の２種類のコンタクト窓が形成され、該半導体
層が埋設されたコンタクト窓は配線金属と金属バリア膜
を介して接続されており、かつ前記半導体層は抵抗素子
として機能しており、該半導体層の抵抗値が前記金属バ
リア膜とのコンタクト抵抗値の１／１０以下であること
を特徴とする半導体装置。 - 【請求項２】 能動素子及び受動素子がアレ−状に形成
された半導体基板を準備し、要求に応じ素子相互接続用
のコンタクト窓以降の配線パタ−ンを個別に専用設計す
る半導体装置の製造方法において、 (1) 前記能動素子及び受動素子がアレ−状に形成された
半導体基板上に誘電体膜を形成する工程、 (2) 該誘電体膜をリフロ−する工程、 (3) 抵抗素子用コンタクト窓を形成し、不純物が拡散さ
れた半導体層を埋設する工程、 (4) 素子相互接続用のコンタクト窓を形成した後、全面
に金属バリア層を形成する工程、 (5) 該コンタクト窓に高融点金属を埋設する工程、 (6) 素子相互接続用の配線金属を形成し、前記金属バリ
ア層と同時に所定のパタ−ンに加工する工程、 を含むことを特徴とする請求項１記載の半導体装置を製
造する方法。 - 【請求項３】 能動素子及び受動素子がアレ−状に形成
された半導体基板を準備し、要求に応じ素子相互接続用
のコンタクト窓以降の配線パタ−ンを個別に専用設計す
る半導体装置の製造方法において、(1) 前記能動素子及
び受動素子がアレ−状に形成された半導体基板上に誘電
体膜を形成する工程、(2) 該誘電体膜を研磨することに
より平坦化する工程、(3) 抵抗素子用コンタクト窓を形
成し、不純物が拡散された半導体層を埋設する工程、
(4) 素子相互接続用のコンタクト窓を形成した後、全面
に金属バリア層を形成する工程、(5) 該コンタクト窓に
高融点金属を埋設する工程、(6) 素子相互接続用の配線
金属を形成し、前記金属バリア層と同時に所定のパタ−
ンに加工する工程、を含むことを特徴とする請求項１記
載の半導体装置を製造する方法。
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|---|---|---|---|
| JP8000090A JP2867934B2 (ja) | 1996-01-04 | 1996-01-04 | 半導体装置及びその製造方法 |
| US08/774,720 US6177701B1 (en) | 1996-01-04 | 1997-01-03 | Semiconductor device with resistor and fabrication method therof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8000090A JP2867934B2 (ja) | 1996-01-04 | 1996-01-04 | 半導体装置及びその製造方法 |
Publications (2)
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|---|---|
| JPH09186295A JPH09186295A (ja) | 1997-07-15 |
| JP2867934B2 true JP2867934B2 (ja) | 1999-03-10 |
Family
ID=11464428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000090A Expired - Fee Related JP2867934B2 (ja) | 1996-01-04 | 1996-01-04 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
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| JP (1) | JP2867934B2 (ja) |
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| JP3647853B1 (ja) * | 2003-10-24 | 2005-05-18 | 沖電気工業株式会社 | 半導体装置の配線構造及びその製造方法 |
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|---|---|---|---|---|
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| JPH0322562A (ja) | 1989-06-20 | 1991-01-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04112565A (ja) * | 1990-08-31 | 1992-04-14 | Nec Corp | 半導体抵抗素子及びその製造方法 |
| JPH04209526A (ja) | 1990-12-03 | 1992-07-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH0793315B2 (ja) * | 1992-11-27 | 1995-10-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100250020B1 (ko) * | 1993-03-02 | 2000-03-15 | 가네꼬 히사시 | 반도체 소자용 다결정 실리콘 박막 형성 방법(method of forming polycrystalline silicon thin films for semiconductor devices) |
| JP2788835B2 (ja) * | 1993-03-17 | 1998-08-20 | 日本電気株式会社 | 薄膜キャパシタおよびその製造方法 |
| US5381302A (en) * | 1993-04-02 | 1995-01-10 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having a low contact resistance layer and the method for forming same |
| JP3045928B2 (ja) * | 1994-06-28 | 2000-05-29 | 松下電子工業株式会社 | 半導体装置およびその製造方法 |
| JPH08316430A (ja) * | 1995-05-15 | 1996-11-29 | Mitsubishi Electric Corp | 半導体メモリとその製造方法、スタックドキャパシタ |
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1996
- 1996-01-04 JP JP8000090A patent/JP2867934B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-03 US US08/774,720 patent/US6177701B1/en not_active Expired - Fee Related
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