JP2798043B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2798043B2 JP2798043B2 JP8041152A JP4115296A JP2798043B2 JP 2798043 B2 JP2798043 B2 JP 2798043B2 JP 8041152 A JP8041152 A JP 8041152A JP 4115296 A JP4115296 A JP 4115296A JP 2798043 B2 JP2798043 B2 JP 2798043B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に多結晶シリコン抵抗体の製造方法に関す
る。
法に関し、特に多結晶シリコン抵抗体の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置には多くの抵抗が設けられて
いるが、これらの抵抗は主に半導体基板に形成された不
純物の拡散層や絶縁膜上の多結晶シリコン層が用いられ
ている。従来の多結晶シリコン抵抗体の製造方法を図面
を参照して説明する。
いるが、これらの抵抗は主に半導体基板に形成された不
純物の拡散層や絶縁膜上の多結晶シリコン層が用いられ
ている。従来の多結晶シリコン抵抗体の製造方法を図面
を参照して説明する。
【０００３】図２（ａ），（ｂ），（ｃ）は従来の多結
晶シリコン抵抗体の製造方法を説明する為の半導体チッ
プの断面図である。
晶シリコン抵抗体の製造方法を説明する為の半導体チッ
プの断面図である。
【０００４】まず図２（ａ）に示すように、シリコン基
板１上に酸化シリコン膜２を形成したのちこの酸化シリ
コン膜２の上に多結晶シリコン膜３を堆積する。次にこ
の多結晶シリコン膜３にイオン注入あるいは拡散により
Ｐ型不純物（またはＮ型不純物）をドープする。次に図
２（ｂ）に示すように、この多結晶シリコン膜３をパタ
ーンニングし、Ｐ型多結晶シリコン抵抗体５（またはＮ
型多結晶シリコン抵抗体）を形成する。次に酸化シリコ
ン膜２とＰ型多結晶シリコン抵抗体５を覆う酸化シリコ
ン膜７を全面に形成し、Ｐ型多結晶シリコン抵抗体５上
の酸化シリコン膜７を選択的にパターニングしコンタク
ト孔８を形成する。そしてＰ型多結晶シリコン抵抗体５
内の不純物を活性化させるために８５０〜１０００℃で
アニールを行う。たとえばバイポーラプロセスにおける
多結晶シリコン抵抗体５ではこの熱処理はエミッタアニ
ール（１０００℃１０秒程度）で行う。次に図２（ｃ）
に示すように、コンタクト孔８内にシリサイド層９を形
成したのち、コンタクト孔８にアルミ電極１０を形成し
抵抗を完成させる。
板１上に酸化シリコン膜２を形成したのちこの酸化シリ
コン膜２の上に多結晶シリコン膜３を堆積する。次にこ
の多結晶シリコン膜３にイオン注入あるいは拡散により
Ｐ型不純物（またはＮ型不純物）をドープする。次に図
２（ｂ）に示すように、この多結晶シリコン膜３をパタ
ーンニングし、Ｐ型多結晶シリコン抵抗体５（またはＮ
型多結晶シリコン抵抗体）を形成する。次に酸化シリコ
ン膜２とＰ型多結晶シリコン抵抗体５を覆う酸化シリコ
ン膜７を全面に形成し、Ｐ型多結晶シリコン抵抗体５上
の酸化シリコン膜７を選択的にパターニングしコンタク
ト孔８を形成する。そしてＰ型多結晶シリコン抵抗体５
内の不純物を活性化させるために８５０〜１０００℃で
アニールを行う。たとえばバイポーラプロセスにおける
多結晶シリコン抵抗体５ではこの熱処理はエミッタアニ
ール（１０００℃１０秒程度）で行う。次に図２（ｃ）
に示すように、コンタクト孔８内にシリサイド層９を形
成したのち、コンタクト孔８にアルミ電極１０を形成し
抵抗を完成させる。
【０００５】抵抗値の調整は先行ロットの特性をフィー
ドバックし、イオン注入のドーズ量の調整によって行な
われている為、微調整は極めて困難であった。この対策
として、不純物イオンの活性化を利用する方法が、例え
ば特開昭５９−９９７５７号公報に記載されている。こ
の方法は、トランジスタ形成後に多結晶シリコン層に不
純物を導入し、６００℃以下のアニール温度で活性化率
を変えて層抵抗を調整し、抵抗値を最適化するものであ
る。
ドバックし、イオン注入のドーズ量の調整によって行な
われている為、微調整は極めて困難であった。この対策
として、不純物イオンの活性化を利用する方法が、例え
ば特開昭５９−９９７５７号公報に記載されている。こ
の方法は、トランジスタ形成後に多結晶シリコン層に不
純物を導入し、６００℃以下のアニール温度で活性化率
を変えて層抵抗を調整し、抵抗値を最適化するものであ
る。
【０００６】
【発明が解決しようとする課題】半導体装置の抵抗はト
ランジスタを形成する工程内で作られる。そして特性の
最適化はどうしてもトランジスタが優先になっている
為、抵抗の特性の最適化が犠牲になり、抵抗値のばらつ
きを抑えることが難しくなっている。ところが最近、半
導体装置の低消費電力化のニーズが大きくなり、電流値
を小さく抑えた設計をするために、抵抗値のばらつきを
抑えることが必要になってきている。
ランジスタを形成する工程内で作られる。そして特性の
最適化はどうしてもトランジスタが優先になっている
為、抵抗の特性の最適化が犠牲になり、抵抗値のばらつ
きを抑えることが難しくなっている。ところが最近、半
導体装置の低消費電力化のニーズが大きくなり、電流値
を小さく抑えた設計をするために、抵抗値のばらつきを
抑えることが必要になってきている。
【０００７】従来の抵抗は前述したようにトランジスタ
を形成するついでに形成され、製造ばらつきの影響を受
ける前の工程で、先行ロットの特性をフィードバック
し、イオン注入のドーズ量を調整する事によって抵抗値
を制御している。よって抵抗値をモニターしながらの微
調整はほとんど不可能であり、また製造ばらつきの影響
を直接受けてしまい、抵抗値のばらつきを小さくするこ
とは出来なかった。
を形成するついでに形成され、製造ばらつきの影響を受
ける前の工程で、先行ロットの特性をフィードバック
し、イオン注入のドーズ量を調整する事によって抵抗値
を制御している。よって抵抗値をモニターしながらの微
調整はほとんど不可能であり、また製造ばらつきの影響
を直接受けてしまい、抵抗値のばらつきを小さくするこ
とは出来なかった。
【０００８】また、あらかじめ抵抗値の違う抵抗体を幾
つも作っておき、ロット分割して数枚先行評価し、その
結果を残りのウェハにフィードバックし、所望の抵抗値
に一番近い抵抗体にアルミ配線をつなぎ変えて制御する
方法もあるが、本来１本でいい抵抗体を幾つもレイアウ
トしなくてはならず、チップ面積が大きくなり価格が高
くなるという問題点がある。
つも作っておき、ロット分割して数枚先行評価し、その
結果を残りのウェハにフィードバックし、所望の抵抗値
に一番近い抵抗体にアルミ配線をつなぎ変えて制御する
方法もあるが、本来１本でいい抵抗体を幾つもレイアウ
トしなくてはならず、チップ面積が大きくなり価格が高
くなるという問題点がある。
【０００９】更に特開昭５９−９９７５７号公報に記載
された調整方法では、構成上抵抗体に６００℃以上熱を
かけられないため、トランジスタを形成したのち多結晶
シリコン抵抗体を形成して、不純物を導入する必要があ
る。これはトランジスタ形成時には通常８５０〜１００
０℃の熱処理を必要とするからである。このような構成
では抵抗体の製造工程が独立する事になるので工程数が
増え価格が高くなり、製造時間も長くなるという問題点
がある。
された調整方法では、構成上抵抗体に６００℃以上熱を
かけられないため、トランジスタを形成したのち多結晶
シリコン抵抗体を形成して、不純物を導入する必要があ
る。これはトランジスタ形成時には通常８５０〜１００
０℃の熱処理を必要とするからである。このような構成
では抵抗体の製造工程が独立する事になるので工程数が
増え価格が高くなり、製造時間も長くなるという問題点
がある。
【００１０】本発明の目的は、チップ面積を大きくする
ことなく、且つ価格を高くすることなく抵抗値のばらつ
きの小さい抵抗を有する半導体装置の製造方法を提供す
ることにある。
ことなく、且つ価格を高くすることなく抵抗値のばらつ
きの小さい抵抗を有する半導体装置の製造方法を提供す
ることにある。
【００１１】
【００１２】
【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、トランジスタ素子が形成された半導体基
板上に第１の絶縁膜を形成する工程と、この第１の絶縁
膜上に多結晶シリコン膜を形成したのち所望の層抵抗よ
り高めになるように一導電型不純物を導入する工程と、
この多結晶シリコン膜上に一導電型不純物を高濃度に含
んだシリコン酸化膜を形成する工程と、このシリコン酸
化膜と前記多結晶シリコン膜を同時にパターニングし多
結晶シリコン抵抗体を形成する工程と、パターニングさ
れた前記シリコン酸化膜の表面を含む全面に第２の絶縁
膜を形成する工程と、この第２の絶縁膜と前記シリコン
酸化膜を貫通する電極形成用のコンタクト孔を形成した
のち熱処理し、前記シリコン酸化膜から前記多結晶シリ
コン抵抗体へ不純物を拡散させ前記多結晶シリコン抵抗
体の抵抗値を調整する工程とを含むことを特徴とするも
のである。
の製造方法は、トランジスタ素子が形成された半導体基
板上に第１の絶縁膜を形成する工程と、この第１の絶縁
膜上に多結晶シリコン膜を形成したのち所望の層抵抗よ
り高めになるように一導電型不純物を導入する工程と、
この多結晶シリコン膜上に一導電型不純物を高濃度に含
んだシリコン酸化膜を形成する工程と、このシリコン酸
化膜と前記多結晶シリコン膜を同時にパターニングし多
結晶シリコン抵抗体を形成する工程と、パターニングさ
れた前記シリコン酸化膜の表面を含む全面に第２の絶縁
膜を形成する工程と、この第２の絶縁膜と前記シリコン
酸化膜を貫通する電極形成用のコンタクト孔を形成した
のち熱処理し、前記シリコン酸化膜から前記多結晶シリ
コン抵抗体へ不純物を拡散させ前記多結晶シリコン抵抗
体の抵抗値を調整する工程とを含むことを特徴とするも
のである。
【００１３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）、（ｂ）、（ｃ）は本発明の一
実施の形態を説明する為の半導体チップ断面図である。
て説明する。図１（ａ）、（ｂ）、（ｃ）は本発明の一
実施の形態を説明する為の半導体チップ断面図である。
【００１４】まず図１（ａ）に示すように、トランジス
タ素子が形成されたシリコン基板１上に酸化シリコン膜
２を形成したのち、この酸化シリコン膜２の上にＣＶＤ
法により厚さ約２５０ｎｍの多結晶シリコン膜３を堆積
する。そして従来例より低ドーズ量（約１×１０14／ｃ
ｍ3 ）でボロンを多結晶シリコン膜３にイオン注入した
のち、高濃度にボロンを含んだ（１０〜３０モル％）Ｂ
ＳＧ膜４を堆積する。
タ素子が形成されたシリコン基板１上に酸化シリコン膜
２を形成したのち、この酸化シリコン膜２の上にＣＶＤ
法により厚さ約２５０ｎｍの多結晶シリコン膜３を堆積
する。そして従来例より低ドーズ量（約１×１０14／ｃ
ｍ3 ）でボロンを多結晶シリコン膜３にイオン注入した
のち、高濃度にボロンを含んだ（１０〜３０モル％）Ｂ
ＳＧ膜４を堆積する。
【００１５】次に図１（ｂ）に示すように、ＢＳＧ膜４
と多結晶シリコン膜３をエッチングし、ＢＳＧ膜４を載
せたＰ型多結晶シリコン抵抗体５を形成する。次に酸化
シリコン膜２とＰＳＧ膜４を覆う酸化シリコン膜７を形
成したのち、この酸化シリコン膜７とＢＳＧ膜４を選択
的に開孔しコンタクト孔８を形成する。次にトランジス
タ形成時の熱処理、たとえばバイポーラプロセスにおけ
るエミッタアニール（１０００℃１０秒程度）を行う。
その後あらかじめ設けておいた４端子法で測定できる抵
抗チェックパターンで、抵抗値をモニターしながら、た
とえば９００℃１０〜６０秒程度のアニールを行ないＢ
ＳＧ膜４からボロンを拡散させ、Ｐ型多結晶シリコン抵
抗体５の不純物濃度を高くし層抵抗を低くしていく方法
で抵抗値のセンタリングを行う。Ｐ型多結晶シリコン抵
抗体５上にＢＳＧ膜４が載っているため、エミッタアニ
ール時にもボロンは拡散されるが、ボロンのイオン注入
ドーズ量を最適化することにより、９００℃のアニール
でも抵抗値の調整は可能となる。またトランジスタ形成
時の熱処理はプロセスにより異なるが、イオン注入ドー
ズ量および抵抗アニール温度を最適化することにより調
整は可能となる。
と多結晶シリコン膜３をエッチングし、ＢＳＧ膜４を載
せたＰ型多結晶シリコン抵抗体５を形成する。次に酸化
シリコン膜２とＰＳＧ膜４を覆う酸化シリコン膜７を形
成したのち、この酸化シリコン膜７とＢＳＧ膜４を選択
的に開孔しコンタクト孔８を形成する。次にトランジス
タ形成時の熱処理、たとえばバイポーラプロセスにおけ
るエミッタアニール（１０００℃１０秒程度）を行う。
その後あらかじめ設けておいた４端子法で測定できる抵
抗チェックパターンで、抵抗値をモニターしながら、た
とえば９００℃１０〜６０秒程度のアニールを行ないＢ
ＳＧ膜４からボロンを拡散させ、Ｐ型多結晶シリコン抵
抗体５の不純物濃度を高くし層抵抗を低くしていく方法
で抵抗値のセンタリングを行う。Ｐ型多結晶シリコン抵
抗体５上にＢＳＧ膜４が載っているため、エミッタアニ
ール時にもボロンは拡散されるが、ボロンのイオン注入
ドーズ量を最適化することにより、９００℃のアニール
でも抵抗値の調整は可能となる。またトランジスタ形成
時の熱処理はプロセスにより異なるが、イオン注入ドー
ズ量および抵抗アニール温度を最適化することにより調
整は可能となる。
【００１６】次に図１（ｃ）に示すように、コンタクト
孔８内にシリサイド層９を形成したのちコンタクト孔８
にアルミ電極１０を形成し抵抗を完成させる。
孔８内にシリサイド層９を形成したのちコンタクト孔８
にアルミ電極１０を形成し抵抗を完成させる。
【００１７】このように本実施の形態によれば、多結晶
シリコン抵抗体の抵抗値を調整できる為、抵抗値のばら
つきを小さくできる。例えば、複数の調整用抵抗体を用
いない従来例では抵抗値のばらつきは±３０％であった
が、本実施の形態では±１０％以下に抑えることができ
た。
シリコン抵抗体の抵抗値を調整できる為、抵抗値のばら
つきを小さくできる。例えば、複数の調整用抵抗体を用
いない従来例では抵抗値のばらつきは±３０％であった
が、本実施の形態では±１０％以下に抑えることができ
た。
【００１８】又本実施の形態では従来技術に対してＢＳ
Ｇ膜４を形成する工程と、抵抗値を調整するためのアニ
ール工程の２工程が増えるだけなので、価格が高くなっ
たり製造時間が長くなることはほとんどない。
Ｇ膜４を形成する工程と、抵抗値を調整するためのアニ
ール工程の２工程が増えるだけなので、価格が高くなっ
たり製造時間が長くなることはほとんどない。
【００１９】尚、上記実施の形態ではＰ型多結晶シリコ
ン抵抗体とＢＳＧ膜を用いた場合について説明したが、
Ｎ型多結晶シリコン抵抗体とＰＳＧ膜を用いてもよい。
又多結晶シリコン膜の厚さを２５０ｎｍ、不純物のドー
ズ量を１０14／ｃｍ3 の場合について説明したが、これ
に限定されるものではなく、抵抗体の種類により適宜変
更できるものである。
ン抵抗体とＢＳＧ膜を用いた場合について説明したが、
Ｎ型多結晶シリコン抵抗体とＰＳＧ膜を用いてもよい。
又多結晶シリコン膜の厚さを２５０ｎｍ、不純物のドー
ズ量を１０14／ｃｍ3 の場合について説明したが、これ
に限定されるものではなく、抵抗体の種類により適宜変
更できるものである。
【００２０】
【発明の効果】以上説明したように本発明は、不純物を
高濃度に含んだ酸化膜から不純物を多結晶シリコン抵抗
体へ拡散させることにより、抵抗値を調整することがで
きる。よって複数の調整用抵抗体を有する必要がないこ
とから、半導体装置の大きさを減少することができ、工
程数もほとんど増加しないので、コストダウンを図るこ
とができる。また、本発明の抵抗値調整法では連続的な
値をとることが可能なため、厳しい規格に対応する微妙
な調整が可能であり、特性の一様化、歩留りの向上を図
ることができる。
高濃度に含んだ酸化膜から不純物を多結晶シリコン抵抗
体へ拡散させることにより、抵抗値を調整することがで
きる。よって複数の調整用抵抗体を有する必要がないこ
とから、半導体装置の大きさを減少することができ、工
程数もほとんど増加しないので、コストダウンを図るこ
とができる。また、本発明の抵抗値調整法では連続的な
値をとることが可能なため、厳しい規格に対応する微妙
な調整が可能であり、特性の一様化、歩留りの向上を図
ることができる。
【図１】本発明の実施の形態を説明する為の半導体チッ
プの断面図。
プの断面図。
【図２】従来の半導体装置の製造方法を説明する為の半
導体チップの断面図。
導体チップの断面図。
１ シリコン基板 ２ 酸化シリコン膜 ３ Ｐ型多結晶シリコン膜 ４ ＢＳＧ膜 ５ Ｐ型多結晶シリコン抵抗体 ７ 酸化シリコン膜 ８ コンタクト孔 ９ シリサイド層 １０ アルミ電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/04 H01L 21/265 H01L 21/822
Claims (3)
- 【請求項１】 トランジスタ素子が形成された半導体基
板上に第１の絶縁膜を形成する工程と、この第１の絶縁
膜上に多結晶シリコン膜を形成したのち所望の層抵抗よ
り高めになるように一導電型不純物を導入する工程と、
この多結晶シリコン膜上に一導電型不純物を高濃度に含
んだシリコン酸化膜を形成する工程と、このシリコン酸
化膜と前記多結晶シリコン膜を同時にパターニングし多
結晶シリコン抵抗体を形成する工程と、パターニングさ
れた前記シリコン酸化膜の表面を含む全面に第２の絶縁
膜を形成する工程と、この第２の絶縁膜と前記シリコン
酸化膜を貫通する電極形成用のコンタクト孔を形成した
のち熱処理し、前記シリコン酸化膜から前記多結晶シリ
コン抵抗体へ不純物を拡散させ前記多結晶シリコン抵抗
体の抵抗値を調整する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項２】 多結晶シリコン抵抗体の抵抗値をモニタ
ーしながら熱処理を行う請求項１記載の半導体装置の製
造方法。 - 【請求項３】 一導電型不純物はホウ素又はリンである
請求項１又は請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041152A JP2798043B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041152A JP2798043B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232521A JPH09232521A (ja) | 1997-09-05 |
| JP2798043B2 true JP2798043B2 (ja) | 1998-09-17 |
Family
ID=12600457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041152A Expired - Lifetime JP2798043B2 (ja) | 1996-02-28 | 1996-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798043B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3214445B2 (ja) | 1998-05-21 | 2001-10-02 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3534626B2 (ja) | 1998-11-09 | 2004-06-07 | 株式会社リコー | 半導体装置とその製造方法 |
| JP2002217379A (ja) * | 2001-01-23 | 2002-08-02 | Sanken Electric Co Ltd | 半導体装置の製造方法 |
| KR100767540B1 (ko) | 2001-04-13 | 2007-10-17 | 후지 덴키 홀딩스 가부시끼가이샤 | 반도체 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04294577A (ja) * | 1991-03-22 | 1992-10-19 | Ricoh Co Ltd | プログラム可能な半導体装置 |
-
1996
- 1996-02-28 JP JP8041152A patent/JP2798043B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09232521A (ja) | 1997-09-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980602 |