JPH04294577A - プログラム可能な半導体装置 - Google Patents
プログラム可能な半導体装置Info
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- JPH04294577A JPH04294577A JP3083413A JP8341391A JPH04294577A JP H04294577 A JPH04294577 A JP H04294577A JP 3083413 A JP3083413 A JP 3083413A JP 8341391 A JP8341391 A JP 8341391A JP H04294577 A JPH04294577 A JP H04294577A
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- polysilicon layer
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- insulating film
- semiconductor device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＰＬＤ（プログラマブル
・ロジック・デバイス）やマスクＲＯＭのように、プロ
グラムを施すことが必要な半導体装置に関するものであ
る。
・ロジック・デバイス）やマスクＲＯＭのように、プロ
グラムを施すことが必要な半導体装置に関するものであ
る。
【０００２】
【従来の技術】現在、セミカスタムデバイスとしてＥＰ
ＬＤ（電気的にプログラム可能なＰＬＤ）が注目されて
いるが、ＥＰＬＤではメモリ素子としてＥＰＲＯＭであ
るＦＡＭＯＳが使用されている。ＦＡＭＯＳを製造する
には２層ポリシリコン層を用いた複雑な製造工程が必要
であり、長い製造工期と高い製造コストを必要としてい
る。そのため、ＥＰＬＤと同様の特性を有し、ＦＡＭＯ
Ｓを用いないで簡便にプログラムできる半導体装置の開
発が望まれている。一方、半導体装置で用いられている
ポリシリコン層は不純物が含まれていない場合は抵抗率
が２４０ＫΩ・ｃｍというように非常に高く、導電性を
ほとんど示さない。しかしポリシリコン層にＮ型又はＰ
型の性質をもつ不純物、例えばリン、砒素、ボロンなど
を導入することによりキャリア密度が１０１０／ｃｍ３
台から１０２０／ｃｍ３台まで変化し、導電性のよい低
抵抗材料になることがよく知られている。
ＬＤ（電気的にプログラム可能なＰＬＤ）が注目されて
いるが、ＥＰＬＤではメモリ素子としてＥＰＲＯＭであ
るＦＡＭＯＳが使用されている。ＦＡＭＯＳを製造する
には２層ポリシリコン層を用いた複雑な製造工程が必要
であり、長い製造工期と高い製造コストを必要としてい
る。そのため、ＥＰＬＤと同様の特性を有し、ＦＡＭＯ
Ｓを用いないで簡便にプログラムできる半導体装置の開
発が望まれている。一方、半導体装置で用いられている
ポリシリコン層は不純物が含まれていない場合は抵抗率
が２４０ＫΩ・ｃｍというように非常に高く、導電性を
ほとんど示さない。しかしポリシリコン層にＮ型又はＰ
型の性質をもつ不純物、例えばリン、砒素、ボロンなど
を導入することによりキャリア密度が１０１０／ｃｍ３
台から１０２０／ｃｍ３台まで変化し、導電性のよい低
抵抗材料になることがよく知られている。
【０００３】
【発明が解決しようとする課題】メモリ素子としてＦＡ
ＭＯＳを用いると、その製造工期が長く製造コストが高
いだけではなく、ＦＡＭＯＳはフローティングゲートに
電荷を蓄えることによりメモリ保持を行なうが、その保
持された電荷が抜けることによりメモリ内容が変化し、
保持特性の信頼性上大きな問題となっている。そのため
、ＦＡＭＯＳを用いないでプログラムできる方法があれ
ば好ましい。本発明はＦＡＭＯＳを用いないプログラム
可能な半導体装置を提供することを目的とするものであ
る。
ＭＯＳを用いると、その製造工期が長く製造コストが高
いだけではなく、ＦＡＭＯＳはフローティングゲートに
電荷を蓄えることによりメモリ保持を行なうが、その保
持された電荷が抜けることによりメモリ内容が変化し、
保持特性の信頼性上大きな問題となっている。そのため
、ＦＡＭＯＳを用いないでプログラムできる方法があれ
ば好ましい。本発明はＦＡＭＯＳを用いないプログラム
可能な半導体装置を提供することを目的とするものであ
る。
【０００４】
【課題を解決するための手段】本発明では、メタル配線
間が不純物を含まないポリシリコン層で接続されており
、前記ポリシリコン層に接して不純物を高濃度に含んだ
絶縁膜が形成されており、前記絶縁膜から前記ポリシリ
コン層に不純物を拡散させるか拡散させないかによりプ
ログラムを施す。また、本発明では、半導体素子又は下
層配線がその上に形成された層間絶縁膜のコンタクトホ
ールに埋め込まれたポリシリコン層を介して上層配線と
接続しており、かつ前記ポリシリコン層は下層部には不
純物を含んでおらず、上層部に高濃度の不純物を含んで
おり、前記ポリシリコン層の上層不純物をそのポリシリ
コン層全体に拡散させるか拡散させないかによりプログ
ラムを施す。
間が不純物を含まないポリシリコン層で接続されており
、前記ポリシリコン層に接して不純物を高濃度に含んだ
絶縁膜が形成されており、前記絶縁膜から前記ポリシリ
コン層に不純物を拡散させるか拡散させないかによりプ
ログラムを施す。また、本発明では、半導体素子又は下
層配線がその上に形成された層間絶縁膜のコンタクトホ
ールに埋め込まれたポリシリコン層を介して上層配線と
接続しており、かつ前記ポリシリコン層は下層部には不
純物を含んでおらず、上層部に高濃度の不純物を含んで
おり、前記ポリシリコン層の上層不純物をそのポリシリ
コン層全体に拡散させるか拡散させないかによりプログ
ラムを施す。
【０００５】
【作用】不純物を含まないポリシリコン層に接して不純
物を高濃度に含んだ絶縁膜が形成されているとき、選択
されたメモリ素子の部分にレーザを照射したり、高抵抗
配線に通電して不純物を含まないポリシリコン層と不純
物を含んだ絶縁膜を加熱することにより、不純物がその
絶縁膜からポリシリコン層に固相拡散してポリシリコン
層の抵抗値を下げ、メタル配線間を導通させる。このよ
うに、選択された素子のメタル配線間が導通状態となっ
てプログラムが施される。コンタクトホールに埋め込ま
れたポリシリコン層の上層部に高濃度の不純物が含まれ
ているときは、選択されたメモリ素子のポリシリコン層
をレーザビームで加熱したり、高抵抗配線に電流を流し
て加熱することにより、そのポリシリコン層では上層か
ら全体にわたって不純物が拡散してコンタクトホールに
埋め込まれたポリシリコン層全体が導電性をもつように
なり、下層の半導体素子又は配線が上層配線と導通して
プログラムが施される。
物を高濃度に含んだ絶縁膜が形成されているとき、選択
されたメモリ素子の部分にレーザを照射したり、高抵抗
配線に通電して不純物を含まないポリシリコン層と不純
物を含んだ絶縁膜を加熱することにより、不純物がその
絶縁膜からポリシリコン層に固相拡散してポリシリコン
層の抵抗値を下げ、メタル配線間を導通させる。このよ
うに、選択された素子のメタル配線間が導通状態となっ
てプログラムが施される。コンタクトホールに埋め込ま
れたポリシリコン層の上層部に高濃度の不純物が含まれ
ているときは、選択されたメモリ素子のポリシリコン層
をレーザビームで加熱したり、高抵抗配線に電流を流し
て加熱することにより、そのポリシリコン層では上層か
ら全体にわたって不純物が拡散してコンタクトホールに
埋め込まれたポリシリコン層全体が導電性をもつように
なり、下層の半導体素子又は配線が上層配線と導通して
プログラムが施される。
【０００６】
【実施例】図１は一実施例を表わす。（Ａ）は断面図、
（Ｂ）は平面図である。絶縁下地２上にメタル配線４，
６が離れた状態で形成されている。不純物を含まないポ
リシリコン層８がメタル配線４と６の間に形成されてメ
タル配線４と６を接続している。ポリシリコン層８に接
して上部にＮ型不純物又はＰ型不純物を高濃度に含んだ
絶縁膜１０が形成されている。絶縁膜１０としては例え
ばＣＶＤ法で形成されたＰＳＧ（リンシリケートガラス
）膜などを用いることができる。この状態ではポリシリ
コン層８は導電性を示さず、従ってメタル配線４と６の
間は導通していない。ポリシリコン層８は接続の有無に
よりプログラミングを施すメタル配線４，６の接続部ご
とにパターン化されており、絶縁膜１０は複数のプログ
ラミング用接続部を被うように広い面積にわたって形成
されている。
（Ｂ）は平面図である。絶縁下地２上にメタル配線４，
６が離れた状態で形成されている。不純物を含まないポ
リシリコン層８がメタル配線４と６の間に形成されてメ
タル配線４と６を接続している。ポリシリコン層８に接
して上部にＮ型不純物又はＰ型不純物を高濃度に含んだ
絶縁膜１０が形成されている。絶縁膜１０としては例え
ばＣＶＤ法で形成されたＰＳＧ（リンシリケートガラス
）膜などを用いることができる。この状態ではポリシリ
コン層８は導電性を示さず、従ってメタル配線４と６の
間は導通していない。ポリシリコン層８は接続の有無に
よりプログラミングを施すメタル配線４，６の接続部ご
とにパターン化されており、絶縁膜１０は複数のプログ
ラミング用接続部を被うように広い面積にわたって形成
されている。
【０００７】次に、本実施例でプログラムを施す方法を
説明する。メタル配線間を導通させてプログラムを施そ
うとするメモリ素子を選択し、図１（Ｃ）のように、そ
れらのメモリ素子にレーザ光を照射する。これによりポ
リシリコン層８と絶縁膜１０が加熱されて絶縁膜１０中
の不純物がポリシリコン層８中に固相拡散してポリシリ
コン層８が導電性をもち、メタル配線４，６間が導通し
てそのメモリ素子にプログラムが施される。図１の実施
例においては、ポリシリコン層８とメタル配線４，６の
下層に不純物を高濃度に含んだ絶縁膜１０を形成しても
よい。
説明する。メタル配線間を導通させてプログラムを施そ
うとするメモリ素子を選択し、図１（Ｃ）のように、そ
れらのメモリ素子にレーザ光を照射する。これによりポ
リシリコン層８と絶縁膜１０が加熱されて絶縁膜１０中
の不純物がポリシリコン層８中に固相拡散してポリシリ
コン層８が導電性をもち、メタル配線４，６間が導通し
てそのメモリ素子にプログラムが施される。図１の実施
例においては、ポリシリコン層８とメタル配線４，６の
下層に不純物を高濃度に含んだ絶縁膜１０を形成しても
よい。
【０００８】図２は図１の実施例の製造方法を示したも
のである。 （Ａ）絶縁性の下地２上に通常の方法によりメタル配線
４，６を形成する。 （Ｂ）不純物を含まないポリシリコン層を全面に堆積し
、写真製版とエッチングにより接続の有無によりプログ
ラムを施すメタル配線の接続部にポリシリコン層８を残
す。 （Ｃ）不純物を高濃度に含んだ絶縁膜として例えばＰＳ
Ｇ膜１０をＣＶＤ法により堆積する。
のである。 （Ａ）絶縁性の下地２上に通常の方法によりメタル配線
４，６を形成する。 （Ｂ）不純物を含まないポリシリコン層を全面に堆積し
、写真製版とエッチングにより接続の有無によりプログ
ラムを施すメタル配線の接続部にポリシリコン層８を残
す。 （Ｃ）不純物を高濃度に含んだ絶縁膜として例えばＰＳ
Ｇ膜１０をＣＶＤ法により堆積する。
【０００９】図３は第２の実施例を表わしたものである
。図１の実施例と比べると、プログラムを施す際にレー
ザ光照射ではなく、通電加熱を行なうために、図１の実
施例の素子の絶縁膜１０上に高低抗配線１２が形成され
ている。高低抗配線１２としては例えば不純物を適度に
含んだポリシリコン層を用いることができる。１４は層
間絶縁膜、１６，１８は高抵抗配線１２に通電するため
のメタル配線である。
。図１の実施例と比べると、プログラムを施す際にレー
ザ光照射ではなく、通電加熱を行なうために、図１の実
施例の素子の絶縁膜１０上に高低抗配線１２が形成され
ている。高低抗配線１２としては例えば不純物を適度に
含んだポリシリコン層を用いることができる。１４は層
間絶縁膜、１６，１８は高抵抗配線１２に通電するため
のメタル配線である。
【００１０】図３では選択されたメモリ素子にプログラ
ムを施すために、選択されたメモリ素子の高抵抗配線１
２に電流を流す。高抵抗配線１２が通電して発熱し、そ
の熱で絶縁膜１０中の不純物がポリシリコン層８に固相
拡散してポリシリコン層８に導電性をもたせる。この場
合も絶縁膜１０はポリシリコン層８とメタル配線４，６
の下側に形成されていてもよい。
ムを施すために、選択されたメモリ素子の高抵抗配線１
２に電流を流す。高抵抗配線１２が通電して発熱し、そ
の熱で絶縁膜１０中の不純物がポリシリコン層８に固相
拡散してポリシリコン層８に導電性をもたせる。この場
合も絶縁膜１０はポリシリコン層８とメタル配線４，６
の下側に形成されていてもよい。
【００１１】図４（Ａ）は第３の実施例を表わしたもの
であり、本発明をコンタクトＲＯＭに適用した例である
。図４（Ａ）ではシリコン基板２０に形成された半導体
素子の構成部分である拡散層２２と、層間絶縁膜２４を
介して形成されたメタル配線２８との接続の有無により
プログラムを施すために、層間絶縁膜２４のコンタクト
ホールにはポリシリコン層２６が埋め込まれている。 ポリシリコン層２６は下層部には不純物を含んでおらず
、上層部にＮ型又はＰ型の不純物を高濃度に含んでいる
。
であり、本発明をコンタクトＲＯＭに適用した例である
。図４（Ａ）ではシリコン基板２０に形成された半導体
素子の構成部分である拡散層２２と、層間絶縁膜２４を
介して形成されたメタル配線２８との接続の有無により
プログラムを施すために、層間絶縁膜２４のコンタクト
ホールにはポリシリコン層２６が埋め込まれている。 ポリシリコン層２６は下層部には不純物を含んでおらず
、上層部にＮ型又はＰ型の不純物を高濃度に含んでいる
。
【００１２】図４（Ａ）の実施例でプログラムを施すと
きは、同図（Ｂ）に示されるように選択されたコンタク
トにレーザ光を照射する。これによりポリシリコン層２
６の上層の不純物がポリシリコン層２６全体に拡散して
導電性ポリシリコン層２６ａとなり、拡散層２２とメタ
ル配線２８を導通させる。
きは、同図（Ｂ）に示されるように選択されたコンタク
トにレーザ光を照射する。これによりポリシリコン層２
６の上層の不純物がポリシリコン層２６全体に拡散して
導電性ポリシリコン層２６ａとなり、拡散層２２とメタ
ル配線２８を導通させる。
【００１３】図５に図４の実施例の製造方法を説明する
。 （Ａ）通常の製造工程によりシリコン基板２０に拡散層
２２を含む半導体素子を形成し、シリコン基板２０上に
層間絶縁膜２４を形成し、写真製版とエッチングにより
コンタクトホール３０を形成する。 （Ｂ）不純物を含んでいないポリシリコン層を全面に堆
積し、コンタクトホール内にのみポリシリコン層を残す
ようにエッチバックを施してポリシリコン層２６をコン
タクトホールに埋め込む。 （Ｃ）イオン注入法を用いてポリシリコン層２６の表面
付近のみが高濃度になり、拡散層２２との界面付近には
不純物が達しないようなエネルギー、例えば３０ＫｅＶ
でリンなどの不純物を高濃度、例えば１×１０１６／ｃ
ｍ２程度に注入する。この場合、ポリシリコン層２６に
注入する不純物は、拡散層２２の不純物と同一導電型の
ものとする。その後、層間絶縁膜２４上にメタル層を堆
積し、写真製版とエッチングでパターン化を施してメタ
ル配線を形成すれば、図４の実施例が得られる。
。 （Ａ）通常の製造工程によりシリコン基板２０に拡散層
２２を含む半導体素子を形成し、シリコン基板２０上に
層間絶縁膜２４を形成し、写真製版とエッチングにより
コンタクトホール３０を形成する。 （Ｂ）不純物を含んでいないポリシリコン層を全面に堆
積し、コンタクトホール内にのみポリシリコン層を残す
ようにエッチバックを施してポリシリコン層２６をコン
タクトホールに埋め込む。 （Ｃ）イオン注入法を用いてポリシリコン層２６の表面
付近のみが高濃度になり、拡散層２２との界面付近には
不純物が達しないようなエネルギー、例えば３０ＫｅＶ
でリンなどの不純物を高濃度、例えば１×１０１６／ｃ
ｍ２程度に注入する。この場合、ポリシリコン層２６に
注入する不純物は、拡散層２２の不純物と同一導電型の
ものとする。その後、層間絶縁膜２４上にメタル層を堆
積し、写真製版とエッチングでパターン化を施してメタ
ル配線を形成すれば、図４の実施例が得られる。
【００１４】図６（Ａ）は第４の実施例を表わしたもの
であり、コンタクトＲＯＭにレーザ光照射ではなく通電
発熱によりプログラムを施す実施例である。基板２０の
拡散層２２上に層間絶縁膜２４のコンタクトホール中に
、上層に高濃度の不純物が導入されたポリシリコン層２
６が埋め込まれている点は図４（Ａ）の実施例と同じで
ある。ポリシリコン層２６上には図３の実施例と同じく
高抵抗配線１２が形成されている。高抵抗配線１２には
層間絶縁膜１４のコンタクトホールを通してメタル配線
１６と１８間で電流が流される。
であり、コンタクトＲＯＭにレーザ光照射ではなく通電
発熱によりプログラムを施す実施例である。基板２０の
拡散層２２上に層間絶縁膜２４のコンタクトホール中に
、上層に高濃度の不純物が導入されたポリシリコン層２
６が埋め込まれている点は図４（Ａ）の実施例と同じで
ある。ポリシリコン層２６上には図３の実施例と同じく
高抵抗配線１２が形成されている。高抵抗配線１２には
層間絶縁膜１４のコンタクトホールを通してメタル配線
１６と１８間で電流が流される。
【００１５】図６ではプログラムを施すメモリセルに、
同図（Ｂ）に示されるように、高抵抗配線１２に電流を
流して発熱させ、ポリシリコン層２６の上層の不純物を
ポリシリコン層２６の全体に拡散させて導電性ポリシリ
コン層２６ａとし、拡散層２２とメタル配線１６，１８
とを導通させる。図４又は図６の実施例では、コンタク
トにより接続される下層の拡散層２２を例えばポリシリ
コン配線など他の部材で置き換えてもよい。
同図（Ｂ）に示されるように、高抵抗配線１２に電流を
流して発熱させ、ポリシリコン層２６の上層の不純物を
ポリシリコン層２６の全体に拡散させて導電性ポリシリ
コン層２６ａとし、拡散層２２とメタル配線１６，１８
とを導通させる。図４又は図６の実施例では、コンタク
トにより接続される下層の拡散層２２を例えばポリシリ
コン配線など他の部材で置き換えてもよい。
【００１６】
【発明の効果】本発明では導通させてプログラムを施そ
うとする部分でポリシリコン層に不純物を拡散させるか
させないかによりプログラムを施すようにしたので、例
えばＦＡＭＯＳを用いたＥＰＬＤと比較すれば、ＦＡＭ
ＯＳを製造する際の複雑な製造工程と長い製造工期、そ
れに高い製造コストを不要にする。また、ＦＡＭＯＳを
使った場合のメモリ電荷の抜けによる保持特性上の問題
もなくなり、信頼性が高くなる。
うとする部分でポリシリコン層に不純物を拡散させるか
させないかによりプログラムを施すようにしたので、例
えばＦＡＭＯＳを用いたＥＰＬＤと比較すれば、ＦＡＭ
ＯＳを製造する際の複雑な製造工程と長い製造工期、そ
れに高い製造コストを不要にする。また、ＦＡＭＯＳを
使った場合のメモリ電荷の抜けによる保持特性上の問題
もなくなり、信頼性が高くなる。
【００１７】本発明をマスクＲＯＭに適用した場合には
、従来のようにイオン注入を用いてデプレッショントラ
ンジスタ又はコアトランジスタを形成し、トランジスタ
のしきい値を二値データの「１」と「０」に対応させて
２種類に変化させる場合にはカスタムマスクが１枚必要
であるが、本発明ではマスクは必要ではない。従来では
ユーザーからカスタムコードを受注した後、製造に３〜
１０日が必要となり納期が長くなっていたが、本発明を
適用すればイオン注入によるプログラミングよりも後工
程でプログラムが施されるため、納期を格段に短縮する
ことができる。例えば、イオン注入によるコアＲＯＭで
は、カスタムマスクの製作に３〜４日、及びコア注入、
コンタクト形成、メタル配線形成及びパッド形成に４〜
７日が必要であるのに対し、本発明ではレーザ光を照射
するにしても通電発熱させるにしても１日あればプログ
ラムすることができる。
、従来のようにイオン注入を用いてデプレッショントラ
ンジスタ又はコアトランジスタを形成し、トランジスタ
のしきい値を二値データの「１」と「０」に対応させて
２種類に変化させる場合にはカスタムマスクが１枚必要
であるが、本発明ではマスクは必要ではない。従来では
ユーザーからカスタムコードを受注した後、製造に３〜
１０日が必要となり納期が長くなっていたが、本発明を
適用すればイオン注入によるプログラミングよりも後工
程でプログラムが施されるため、納期を格段に短縮する
ことができる。例えば、イオン注入によるコアＲＯＭで
は、カスタムマスクの製作に３〜４日、及びコア注入、
コンタクト形成、メタル配線形成及びパッド形成に４〜
７日が必要であるのに対し、本発明ではレーザ光を照射
するにしても通電発熱させるにしても１日あればプログ
ラムすることができる。
【図１】一実施例を示す図であり、（Ａ）は断面図、（
Ｂ）は平面図、（Ｃ）はプログミング動作を示す断面図
である。
Ｂ）は平面図、（Ｃ）はプログミング動作を示す断面図
である。
【図２】図１の実施例の製造方法を示す工程断面図であ
る。
る。
【図３】第２の実施例を示す断面図である。
【図４】第３の実施例を示す図であり、（Ａ）は断面図
、（Ｂ）はプログラミング動作を示す断面図である。
、（Ｂ）はプログラミング動作を示す断面図である。
【図５】図４の実施例の製造方法を示す断面図である。
【図６】第４の実施例を示す図であり、（Ａ）は断面図
、（Ｂ）はプログラミング動作を示す断面図である。
、（Ｂ）はプログラミング動作を示す断面図である。
４，６，２８ メタル配線
８ ポリシリコン層
１０ 不純物を高濃度に含んだ絶縁膜１２
高抵抗配線 ２２ 拡散層 ２６ コンタクトホールに埋め込まれたポリシリ
コン層 ３０ コンタクトホール
高抵抗配線 ２２ 拡散層 ２６ コンタクトホールに埋め込まれたポリシリ
コン層 ３０ コンタクトホール
Claims (4)
- 【請求項１】 メタル配線間が不純物を含まないポリ
シリコン層で接続されており、前記ポリシリコン層に接
して不純物を高濃度に含んだ絶縁膜が形成されており、
前記絶縁膜から前記ポリシリコン層に不純物を拡散させ
るか拡散させないかによりプログラムを施すプログラム
可能な半導体装置。 - 【請求項２】 半導体素子又は下層配線がその上に形
成された層間絶縁膜のコンタクトホールに埋め込まれた
ポリシリコン層を介して上層配線と接続しており、かつ
前記ポリシリコン層は下層部には不純物を含んでおらず
、上層部に高濃度の不純物を含んでおり、前記ポリシリ
コン層の上層不純物をそのポリシリコン層全体に拡散さ
せるか拡散させないかによりプログラムを施すプログラ
ム可能な半導体装置。 - 【請求項３】 前記ポリシリコン層領域にレーザ光を
選択的に照射することにより不純物を前記ポリシリコン
層に固相拡散させて前記ポリシリコン層を導電性として
プログラムを施す請求項１又は２に記載のプログラム可
能な半導体装置。 - 【請求項４】 前記ポリシリコン層の近傍に高抵抗配
線が形成されており、その高抵抗配線に電流を流して発
熱させることにより不純物を前記ポリシリコン層に固相
拡散させて前記ポリシリコン層を導電性としてプログラ
ムを施す請求項１又は２に記載のプログラム可能な半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083413A JPH04294577A (ja) | 1991-03-22 | 1991-03-22 | プログラム可能な半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083413A JPH04294577A (ja) | 1991-03-22 | 1991-03-22 | プログラム可能な半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294577A true JPH04294577A (ja) | 1992-10-19 |
Family
ID=13801753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083413A Pending JPH04294577A (ja) | 1991-03-22 | 1991-03-22 | プログラム可能な半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294577A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232521A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体装置およびその製造方法 |
| JP2008526007A (ja) * | 2004-12-27 | 2008-07-17 | エス テ マイクロエレクトロニクス クロル ２ エス アー エス | アンチフューズセル及びその製造方法 |
-
1991
- 1991-03-22 JP JP3083413A patent/JPH04294577A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09232521A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体装置およびその製造方法 |
| JP2008526007A (ja) * | 2004-12-27 | 2008-07-17 | エス テ マイクロエレクトロニクス クロル ２ エス アー エス | アンチフューズセル及びその製造方法 |
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