JPH04226068A - 電気的プログラム可能な非融解型素子、該素子を含む半導体デバイス、及び該素子の形成方法 - Google Patents
電気的プログラム可能な非融解型素子、該素子を含む半導体デバイス、及び該素子の形成方法Info
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- JPH04226068A JPH04226068A JP3171589A JP17158991A JPH04226068A JP H04226068 A JPH04226068 A JP H04226068A JP 3171589 A JP3171589 A JP 3171589A JP 17158991 A JP17158991 A JP 17158991A JP H04226068 A JPH04226068 A JP H04226068A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積電子回路技術に係わ
る。本発明は特に、電気的にプログラム可能な非融解型
素子に係わる。
る。本発明は特に、電気的にプログラム可能な非融解型
素子に係わる。
【０００２】
【従来の技術】集積電子回路は普通、製造工程完了まで
にあらゆる内部接続を実現して製造される。しかし、こ
のような回路は開発費及び製造加工費が高額となるので
、集積電子回路をユーザが特定用途向けに構成またはプ
ログラムできれば有利である。そのような回路はプログ
ラマブル回路と呼称され、一連のプログラマブルリンク
を選択的に破壊または形成することによってプログラム
される。プログラマブルリンクは電気的相互接続部であ
り、集積回路デバイスの製造及び実装完了後にユーザに
よって、回路内の選択された電子的ノードにおいて破壊
または形成される。リンクの形成または破壊は、選択し
た電子的ノードを活動化または非活動化してＰＲＯＭを
所望の機能を果たすようにプログラムするべく行なわれ
る。
にあらゆる内部接続を実現して製造される。しかし、こ
のような回路は開発費及び製造加工費が高額となるので
、集積電子回路をユーザが特定用途向けに構成またはプ
ログラムできれば有利である。そのような回路はプログ
ラマブル回路と呼称され、一連のプログラマブルリンク
を選択的に破壊または形成することによってプログラム
される。プログラマブルリンクは電気的相互接続部であ
り、集積回路デバイスの製造及び実装完了後にユーザに
よって、回路内の選択された電子的ノードにおいて破壊
または形成される。リンクの形成または破壊は、選択し
た電子的ノードを活動化または非活動化してＰＲＯＭを
所望の機能を果たすようにプログラムするべく行なわれ
る。
【０００３】融解型リンクは、ＰＲＯＭデバイスに広く
用いられており、公知である。ＰＲＯＭデバイスは普通
、導体または半導体のＸＹマトリクスまたは格子から成
る。格子の各交点において、導電リンクがトランジスタ
その他の電子的ノードを格子ネットワークに接続する。 ＰＲＯＭは、選択したノードを接続する所与の融解型リ
ンクに強いプログラム電流を流すことによってプログラ
ムされる。強い電流を流されたリンクは融解して切れ、
回路を開く。融解型リンクの切れたものと切れていない
ものとの組み合わせが、ユーザがＰＲＯＭに記憶させた
いデータを意味する“１”及び“０”のデジタルビット
パターンを表す。
用いられており、公知である。ＰＲＯＭデバイスは普通
、導体または半導体のＸＹマトリクスまたは格子から成
る。格子の各交点において、導電リンクがトランジスタ
その他の電子的ノードを格子ネットワークに接続する。 ＰＲＯＭは、選択したノードを接続する所与の融解型リ
ンクに強いプログラム電流を流すことによってプログラ
ムされる。強い電流を流されたリンクは融解して切れ、
回路を開く。融解型リンクの切れたものと切れていない
ものとの組み合わせが、ユーザがＰＲＯＭに記憶させた
いデータを意味する“１”及び“０”のデジタルビット
パターンを表す。
【０００４】融解型リンク適用ＰＲＯＭシステムには幾
つかの欠点が有る。例えば、プログラムの際、融解型リ
ンクが完全に切れることを保証する比較的大きいプログ
ラム電圧と高い電流レベルとが必要とされる。融解型リ
ンクは普通導電性であるので、該リンクを破壊してデバ
イスをプログラムするには過大な電力消費が必要となり
得る。また、融解型リンクの形状及び寸法は、該リンク
が破壊されない場合には導体として有効に機能するよう
に非常に厳密に制御されなければならない。反対に破壊
され、切れた場合は、融解型リンクは回路を完全に開か
なければならない。従って、融解型リンク適用ＰＲＯＭ
の製造では非常にクリティカルなホトリソグラフィー工
程と制御されたエッチング技術とが要求される。このよ
うにして外形寸法公差を制限することは困難であり、コ
ストも掛かる。そのうえ、融解型リンクが切れて生じる
ギャップは、該ギャップ付近に導電材料が堆積すること
によって後に閉じないように大きくなければならない。 従って、融解型リンクと、該リンクの破壊に必要な強電
流を発生する関連する選択トランジスタとを受容する融
解型リンク適用記憶セルは不利なほど大きくなければな
らない。即ち、融解型リンクは半導体チップ上の貴重な
スペースをあまりに大きく占領し、かつその製造及び材
料コストは高額である。
つかの欠点が有る。例えば、プログラムの際、融解型リ
ンクが完全に切れることを保証する比較的大きいプログ
ラム電圧と高い電流レベルとが必要とされる。融解型リ
ンクは普通導電性であるので、該リンクを破壊してデバ
イスをプログラムするには過大な電力消費が必要となり
得る。また、融解型リンクの形状及び寸法は、該リンク
が破壊されない場合には導体として有効に機能するよう
に非常に厳密に制御されなければならない。反対に破壊
され、切れた場合は、融解型リンクは回路を完全に開か
なければならない。従って、融解型リンク適用ＰＲＯＭ
の製造では非常にクリティカルなホトリソグラフィー工
程と制御されたエッチング技術とが要求される。このよ
うにして外形寸法公差を制限することは困難であり、コ
ストも掛かる。そのうえ、融解型リンクが切れて生じる
ギャップは、該ギャップ付近に導電材料が堆積すること
によって後に閉じないように大きくなければならない。 従って、融解型リンクと、該リンクの破壊に必要な強電
流を発生する関連する選択トランジスタとを受容する融
解型リンク適用記憶セルは不利なほど大きくなければな
らない。即ち、融解型リンクは半導体チップ上の貴重な
スペースをあまりに大きく占領し、かつその製造及び材
料コストは高額である。
【０００５】融解型リンクの上述のような欠点を克服す
るべく、非融解型（ａｎｔｉｆｕｓｅ）リンクと呼称さ
れる別種のプログラマブルリンクが集積回路用に開発さ
れた。融解型リンクを用いる場合の回路を開くプログラ
ム機構に異なり、非融解型リンクを用いるプログラム機
構は回路を短絡させ、もしくはリンクの抵抗を比較的小
さくする。非融解型リンクは典型的には、互いの間に何
等かの誘電または絶縁材料を保有した２つの導体及び／
または半導体要素から成る。プログラムの際、選択され
たリンクの導電性要素に印加される所定のプログラム電
圧がもたらす電流によって２つの導電性要素間の選択さ
れた地点の絶縁が破壊され、それによって導体または半
導体要素同士が電気的に接続される。
るべく、非融解型（ａｎｔｉｆｕｓｅ）リンクと呼称さ
れる別種のプログラマブルリンクが集積回路用に開発さ
れた。融解型リンクを用いる場合の回路を開くプログラ
ム機構に異なり、非融解型リンクを用いるプログラム機
構は回路を短絡させ、もしくはリンクの抵抗を比較的小
さくする。非融解型リンクは典型的には、互いの間に何
等かの誘電または絶縁材料を保有した２つの導体及び／
または半導体要素から成る。プログラムの際、選択され
たリンクの導電性要素に印加される所定のプログラム電
圧がもたらす電流によって２つの導電性要素間の選択さ
れた地点の絶縁が破壊され、それによって導体または半
導体要素同士が電気的に接続される。
【０００６】導電性要素用材料も誘電または絶縁性層用
材料も、様々なものが示唆されている。示唆された誘電
材料のうちの或るものはプログラムの際に比較的強い電
流と大きい電圧とを必要とし、従って複雑な製造技術を
要求する。このような材料が用いられた非融解型素子は
プログラムの際の信頼性が低く、なぜなら誘電体層の結
晶構造の性質に起因して導電状態の再生性が制御されに
くいからである。
材料も、様々なものが示唆されている。示唆された誘電
材料のうちの或るものはプログラムの際に比較的強い電
流と大きい電圧とを必要とし、従って複雑な製造技術を
要求する。このような材料が用いられた非融解型素子は
プログラムの際の信頼性が低く、なぜなら誘電体層の結
晶構造の性質に起因して導電状態の再生性が制御されに
くいからである。
【０００７】そのうえ、上記のようなプログラム法のた
めに、リンクは数百から数千オーム程度の有限抵抗を有
する。この特性は公知の非融解型素子を、高速回路に用
いるには比較的不適当とする。このように大きい抵抗は
、数千の回路が同時に切り替えられると高いインピーダ
ンスと、許容しがたいほど大きい電力消費とをもたらす
。
めに、リンクは数百から数千オーム程度の有限抵抗を有
する。この特性は公知の非融解型素子を、高速回路に用
いるには比較的不適当とする。このように大きい抵抗は
、数千の回路が同時に切り替えられると高いインピーダ
ンスと、許容しがたいほど大きい電力消費とをもたらす
。
【０００８】従来技術による非融解型素子の多くは２つ
の主要タイプのうちの一方、即ち２つの導電性要素間に
配置される中間層を構成する材料が誘電性もしくは絶縁
性であるタイプである。非融解型素子の中間層を構成す
る誘電体は普通二酸化シリコンであるか、または多層サ
ンドイッチ構造を成す二酸化シリコン及び窒化シリコン
である。誘電体中間層を含む非融解型素子はプログラム
されるのに約１６〜２０ボルトのプログラム電圧を必要
とし、しかも５ボルトの正常動作電圧においてなお高信
頼性でなければならないので不利である。この非融解型
素子が５ボルトの電圧下でも高い信頼度で動作するよう
にプログラムされるためには、誘電体層の厚みが約１０
０Åでなければならない。このような薄い中間層は、比
較的大きいキャパシタンスをもたらすという欠点を有す
る。この欠点はデバイスの動作速度を甚だしく制限する
恐れが有り、なぜなら一線上に並んだ多数のプログラム
されていない非融解型素子が互いに並列に接続されたコ
ンデンサとして機能するからである。即ち、プログラム
されていない非融解型素子それぞれのキャパシタンスの
合計はきわめて大きくなり得、データ信号の転送速度を
甚だしく低下させかねない。
の主要タイプのうちの一方、即ち２つの導電性要素間に
配置される中間層を構成する材料が誘電性もしくは絶縁
性であるタイプである。非融解型素子の中間層を構成す
る誘電体は普通二酸化シリコンであるか、または多層サ
ンドイッチ構造を成す二酸化シリコン及び窒化シリコン
である。誘電体中間層を含む非融解型素子はプログラム
されるのに約１６〜２０ボルトのプログラム電圧を必要
とし、しかも５ボルトの正常動作電圧においてなお高信
頼性でなければならないので不利である。この非融解型
素子が５ボルトの電圧下でも高い信頼度で動作するよう
にプログラムされるためには、誘電体層の厚みが約１０
０Åでなければならない。このような薄い中間層は、比
較的大きいキャパシタンスをもたらすという欠点を有す
る。この欠点はデバイスの動作速度を甚だしく制限する
恐れが有り、なぜなら一線上に並んだ多数のプログラム
されていない非融解型素子が互いに並列に接続されたコ
ンデンサとして機能するからである。即ち、プログラム
されていない非融解型素子それぞれのキャパシタンスの
合計はきわめて大きくなり得、データ信号の転送速度を
甚だしく低下させかねない。
【０００９】二酸化シリコンか、または多層サンドイッ
チ構造を成す二酸化シリコン及び窒化シリコンから成る
誘電体中間層を含む非融解型の公知素子が有し得る別の
欠点として、薄い酸化膜や窒化膜を十分な膜制御を行な
ってきわめて均一にデポジットするべく、高温での減圧
化学蒸着（ＬＰＣＶＤ）が行なわれなければならないと
いうことが有る。高温ＬＰＣＶＤ法は、第１の導電性要
素もしくは金属層上にヒロックスを生じさせるという欠
点を有し得る。第１の金属層上に生じたヒロックスは厚
み１００Åの薄い酸化膜を突き破り、多数の地点で第１
の金属層と第２の金属層とを短絡する恐れが有り、この
ようなヒロックスが金属層上に生じる事態は回避される
ことが望ましい。
チ構造を成す二酸化シリコン及び窒化シリコンから成る
誘電体中間層を含む非融解型の公知素子が有し得る別の
欠点として、薄い酸化膜や窒化膜を十分な膜制御を行な
ってきわめて均一にデポジットするべく、高温での減圧
化学蒸着（ＬＰＣＶＤ）が行なわれなければならないと
いうことが有る。高温ＬＰＣＶＤ法は、第１の導電性要
素もしくは金属層上にヒロックスを生じさせるという欠
点を有し得る。第１の金属層上に生じたヒロックスは厚
み１００Åの薄い酸化膜を突き破り、多数の地点で第１
の金属層と第２の金属層とを短絡する恐れが有り、この
ようなヒロックスが金属層上に生じる事態は回避される
ことが望ましい。
【００１０】従来技術による非融解型素子の第２のタイ
プは普通、第１及び第２の金属層間にサンドイッチ式に
配置されたアモルファスシリコンから成る中間層を含む
。アモルファスシリコン中間層を含む非融解型素子の厚
みは、プログラム電圧が同じである場合、厚み１００Å
以下の薄い酸化膜や窒化膜から成る誘電体中間層を含む
非融解型素子の厚みの約２０倍となる。しかし、アモル
ファスシリコン中間層を含む非融解型素子には、極度に
強い漏れ電流が生じるという欠点が有る。アモルファス
シリコンの使用に固有の強い漏れ電流はプログラム電圧
の制御性に重大な問題をもたらす恐れが有る。強い漏れ
電流はまた、ＭＯＳデバイスの記憶時間の甚だしい延長
という性能低下を招きかねない。このように、アモルフ
ァスシリコン中間層を含む従来技術による非融解型素子
はプログラム可能性に関して重大な問題点を有する。 そのうえ、アモルファスシリコン中間層を含む非融解型
素子は長時間動作後に亀裂成長及び連続性不良を起こす
傾向を有し得る。
プは普通、第１及び第２の金属層間にサンドイッチ式に
配置されたアモルファスシリコンから成る中間層を含む
。アモルファスシリコン中間層を含む非融解型素子の厚
みは、プログラム電圧が同じである場合、厚み１００Å
以下の薄い酸化膜や窒化膜から成る誘電体中間層を含む
非融解型素子の厚みの約２０倍となる。しかし、アモル
ファスシリコン中間層を含む非融解型素子には、極度に
強い漏れ電流が生じるという欠点が有る。アモルファス
シリコンの使用に固有の強い漏れ電流はプログラム電圧
の制御性に重大な問題をもたらす恐れが有る。強い漏れ
電流はまた、ＭＯＳデバイスの記憶時間の甚だしい延長
という性能低下を招きかねない。このように、アモルフ
ァスシリコン中間層を含む従来技術による非融解型素子
はプログラム可能性に関して重大な問題点を有する。 そのうえ、アモルファスシリコン中間層を含む非融解型
素子は長時間動作後に亀裂成長及び連続性不良を起こす
傾向を有し得る。
【００１１】
【発明が解決しようとする課題】本発明は、中間層が誘
電体またはアモルファスシリコンいずれか一方のみから
成る従来技術による非融解型素子の上述の諸欠点を克服
するために、５ボルトの標準的ＭＯＳデバイス動作電圧
においても高信頼性の低インピーダンス動作を維持する
ように１８ボルト以下のプログラム電圧でプログラムさ
れ得る電気的プログラム可能な低インピーダンス非融解
型素子を提供することを目的とする。
電体またはアモルファスシリコンいずれか一方のみから
成る従来技術による非融解型素子の上述の諸欠点を克服
するために、５ボルトの標準的ＭＯＳデバイス動作電圧
においても高信頼性の低インピーダンス動作を維持する
ように１８ボルト以下のプログラム電圧でプログラムさ
れ得る電気的プログラム可能な低インピーダンス非融解
型素子を提供することを目的とする。
【００１２】本発明は、そのプログラム電圧が十分制御
される非融解型素子の提供も目的とし、そのような非融
解型素子では導電性要素同士のオーム接触が比較的均一
に実現し、またそのような素子は比較的低いプログラム
電圧しか必要としないので有利である。
される非融解型素子の提供も目的とし、そのような非融
解型素子では導電性要素同士のオーム接触が比較的均一
に実現し、またそのような素子は比較的低いプログラム
電圧しか必要としないので有利である。
【００１３】本発明は、ＰＲＯＭデバイスに用いられる
、寄生キャパシタンスが実質的に小さい複数の電気的プ
ログラム可能な非融解型素子の提供も目的とし、そのよ
うな複数の素子はデバイスの動作速度を高め、かつ数千
のゲートが同時に切り替えられる時の電力消費を著しく
低減する。
、寄生キャパシタンスが実質的に小さい複数の電気的プ
ログラム可能な非融解型素子の提供も目的とし、そのよ
うな複数の素子はデバイスの動作速度を高め、かつ数千
のゲートが同時に切り替えられる時の電力消費を著しく
低減する。
【００１４】本発明は、アモルファスシリコン中間層を
含む従来技術による非融解型素子に固有の漏れ電流、亀
裂成長及び連続性不良を実質的に排除し、それによって
複数の非融解型素子を含むＰＲＯＭデバイスの記憶信頼
性及び耐用期間の著しい改善を実現する電気的プログラ
ム可能な非融解型素子の提供も目的とする。
含む従来技術による非融解型素子に固有の漏れ電流、亀
裂成長及び連続性不良を実質的に排除し、それによって
複数の非融解型素子を含むＰＲＯＭデバイスの記憶信頼
性及び耐用期間の著しい改善を実現する電気的プログラ
ム可能な非融解型素子の提供も目的とする。
【００１５】
【課題を解決するための手段】公知の非融解型素子の先
に述べた諸欠点を克服するために、本発明は電気的にプ
ログラム可能である新規な低インピーダンス非融解型素
子を開示し、この素子は１つの半導体基板上に複数集積
することができる。本発明の非融解型素子は半導体基板
上に形成され得、第１の電極である下部電極と、下部電
極上に配置された誘電材料と、誘電材料上に配置された
第２の電極である上部電極とを含む。誘電体層と上部電
極との間にアモルファスシリコン層が、下部電極と上部
電極との間での電流漏れ及び寄生キャパシタンスが実質
的に排除されるように配置されている。
に述べた諸欠点を克服するために、本発明は電気的にプ
ログラム可能である新規な低インピーダンス非融解型素
子を開示し、この素子は１つの半導体基板上に複数集積
することができる。本発明の非融解型素子は半導体基板
上に形成され得、第１の電極である下部電極と、下部電
極上に配置された誘電材料と、誘電材料上に配置された
第２の電極である上部電極とを含む。誘電体層と上部電
極との間にアモルファスシリコン層が、下部電極と上部
電極との間での電流漏れ及び寄生キャパシタンスが実質
的に排除されるように配置されている。
【００１６】本発明による非融解型素子には、上下各一
方に位置する２つの導電性電極間に配置される中間層と
して誘電材料とアモルファスシリコンとを組み合わせた
ものが用いられる。好ましい例において２つの電極は、
通常の加工技術で形成され得、タングステン、モリブデ
ン、プラチナ、チタン（もしくは窒化チタン）、タンタ
ルといった耐熱金属やそのシリサイド、またはヒ素をド
ープされたポリシリコンから成り得る導電性層によって
構成され得る。下部電極は、シリコン基板中にドーピン
グによって設けられた不純物拡散領域と接続され、また
は接触部を介して金属層と接続され得る。当業者に公知
であるように、シリコン基板はホウ素、リン、シリコン
、ガラス（ＢＰＳＧ）のパッシベーション層で被覆され
得る。下部電極を構成する耐熱金属層と不純物拡散領域
とのオーム接触は、パッシベーション層にエッチングに
よって設けられたギャップを介して実現する。
方に位置する２つの導電性電極間に配置される中間層と
して誘電材料とアモルファスシリコンとを組み合わせた
ものが用いられる。好ましい例において２つの電極は、
通常の加工技術で形成され得、タングステン、モリブデ
ン、プラチナ、チタン（もしくは窒化チタン）、タンタ
ルといった耐熱金属やそのシリサイド、またはヒ素をド
ープされたポリシリコンから成り得る導電性層によって
構成され得る。下部電極は、シリコン基板中にドーピン
グによって設けられた不純物拡散領域と接続され、また
は接触部を介して金属層と接続され得る。当業者に公知
であるように、シリコン基板はホウ素、リン、シリコン
、ガラス（ＢＰＳＧ）のパッシベーション層で被覆され
得る。下部電極を構成する耐熱金属層と不純物拡散領域
とのオーム接触は、パッシベーション層にエッチングに
よって設けられたギャップを介して実現する。
【００１７】下部電極は好ましくは、公知技術によるデ
ポジションによって設けられたタングステン層から成る
。好ましい例では、タングステン層上に薄いチタン層が
デポジットされる。
ポジションによって設けられたタングステン層から成る
。好ましい例では、タングステン層上に薄いチタン層が
デポジットされる。
【００１８】本発明の一特徴によれば、タングステン層
上のチタン層は酸化させて酸化チタン層とされる。この
酸化チタン層は、下部電極と上部電極との間に配置され
る複合誘電体−アモルファスシリコン中間層の誘電材料
ともなる。
上のチタン層は酸化させて酸化チタン層とされる。この
酸化チタン層は、下部電極と上部電極との間に配置され
る複合誘電体−アモルファスシリコン中間層の誘電材料
ともなる。
【００１９】酸化チタン誘電体層上にドープされた、ま
たはドープされないアモルファスシリコン層がデポジッ
トされて、中間層の形成が完了する。アモルファスシリ
コン層はドープされたアモルファスシリコン層とドープ
されないアモルファスシリコン層とから成るサンドイッ
チ構造を有し得、その際誘電体層に隣接するのはドープ
された層である。あるいは他の場合には、ドープされた
ポリシリコン層とドープされないアモルファスシリコン
層とから成るサンドイッチ構造が適用され得、その場合
はドープされたポリシリコン層が誘電体層に隣接する。
たはドープされないアモルファスシリコン層がデポジッ
トされて、中間層の形成が完了する。アモルファスシリ
コン層はドープされたアモルファスシリコン層とドープ
されないアモルファスシリコン層とから成るサンドイッ
チ構造を有し得、その際誘電体層に隣接するのはドープ
された層である。あるいは他の場合には、ドープされた
ポリシリコン層とドープされないアモルファスシリコン
層とから成るサンドイッチ構造が適用され得、その場合
はドープされたポリシリコン層が誘電体層に隣接する。
【００２０】アモルファスシリコン層上に第２の電極が
上部電極として形成され、それによって非融解型素子が
完成する。
上部電極として形成され、それによって非融解型素子が
完成する。
【００２１】本発明の変形例によれば、誘電材料を成長
させず、デポジットすることも可能である。その場合、
誘電体層は窒化膜であっても、窒化膜−酸化膜サンドイ
ッチ構造層であっても、酸化膜−窒化膜サンドイッチ構
造層であっても、あるいはまた酸化膜−窒化膜−酸化膜
サンドイッチ構造層であってもよい。誘電体層を形成し
た後所望であれば、非融解型素子の抵抗を制御するヒ素
ドープポリシリコン層をアモルファスシリコン層形成前
にデポジットすることも可能である。
させず、デポジットすることも可能である。その場合、
誘電体層は窒化膜であっても、窒化膜−酸化膜サンドイ
ッチ構造層であっても、酸化膜−窒化膜サンドイッチ構
造層であっても、あるいはまた酸化膜−窒化膜−酸化膜
サンドイッチ構造層であってもよい。誘電体層を形成し
た後所望であれば、非融解型素子の抵抗を制御するヒ素
ドープポリシリコン層をアモルファスシリコン層形成前
にデポジットすることも可能である。
【００２２】本発明を、添付図面を参照しつつ以下に詳
述する。
述する。
【００２３】
【実施例】図１に、半導体基板１０上に形成された本発
明による非融解型素子の好ましい一例を示す。基板１０
が実際上、ＣＭＯＳ製造プロセスにおいて通常みられる
ように半導体基板中に形成された、基板とは反対の導電
型を有するウェル領域であり得ることは、当業者には直
ちに認識されよう。
明による非融解型素子の好ましい一例を示す。基板１０
が実際上、ＣＭＯＳ製造プロセスにおいて通常みられる
ように半導体基板中に形成された、基板とは反対の導電
型を有するウェル領域であり得ることは、当業者には直
ちに認識されよう。
【００２４】図示した例において、非融解型素子の下部
電極即ち第１の電極は半導体基板１０の不純物拡散領域
１２と接続され得、領域１２は基板１０中に、このよう
な領域をもたらす任意の公知方法で設けられ得る。何よ
りもまず、不純物拡散領域１２は好ましくは強度のドー
ピングによって基板１０中に設けられた不純物拡散域で
あり、例えばｎ型の場合はドーパントであるヒ素または
リンを約１×１０１９〜１×１０２１原子／ｃｍ３の濃
度で含有し得る。不純物拡散領域１２のために好ましい
ドーパントはヒ素である。不純物拡散領域１２は基板１
０と反対の極性の導電型を有するべきである。従って、
基板１０がｐ＋型材料から成る場合は不純物拡散領域１
２は強度のドーピングによってｎ−型とされるべきであ
り、この逆もまた同様である。
電極即ち第１の電極は半導体基板１０の不純物拡散領域
１２と接続され得、領域１２は基板１０中に、このよう
な領域をもたらす任意の公知方法で設けられ得る。何よ
りもまず、不純物拡散領域１２は好ましくは強度のドー
ピングによって基板１０中に設けられた不純物拡散域で
あり、例えばｎ型の場合はドーパントであるヒ素または
リンを約１×１０１９〜１×１０２１原子／ｃｍ３の濃
度で含有し得る。不純物拡散領域１２のために好ましい
ドーパントはヒ素である。不純物拡散領域１２は基板１
０と反対の極性の導電型を有するべきである。従って、
基板１０がｐ＋型材料から成る場合は不純物拡散領域１
２は強度のドーピングによってｎ−型とされるべきであ
り、この逆もまた同様である。
【００２５】ＣＭＯＳ製造プロセスにおいて通常みられ
るように、シリコン基板１０上には普通ＢＰＳＧパッシ
ベーション層１４が設けられている。当業者には理解さ
れようが、パッシベーション層１４は、非融解型素子が
配置される地点で不純物拡散領域１２を露出させるべく
エッチングを施されて、不純物拡散領域１２が非融解型
素子の下部電極として機能する金属被膜と電気的に接触
し得るように非融解型素子との接触を実現しなければな
らない。
るように、シリコン基板１０上には普通ＢＰＳＧパッシ
ベーション層１４が設けられている。当業者には理解さ
れようが、パッシベーション層１４は、非融解型素子が
配置される地点で不純物拡散領域１２を露出させるべく
エッチングを施されて、不純物拡散領域１２が非融解型
素子の下部電極として機能する金属被膜と電気的に接触
し得るように非融解型素子との接触を実現しなければな
らない。
【００２６】パッシベーション層１４の上に非融解型素
子の下部電極１６が形成されている。この好ましい例で
は、非融解型素子の下部電極１６は、タングステンのよ
うな耐熱金属から成る第１の層１８と第１の金属層１８
上に一体に設けられた、チタンのような障壁金属から成
る第２の層２０とによって構成された複合層である。チ
タンから成る障壁層２０はエレクトロマイグレーション
を実質的に減少する。下部電極１６に適した材料には、
タングステン、モリブデン、プラチナ、チタン（もしく
は窒化チタン）、タンタルといった耐熱金属とそのシリ
サイド、並びにヒ素をドープされたポリシリコンが含ま
れる。
子の下部電極１６が形成されている。この好ましい例で
は、非融解型素子の下部電極１６は、タングステンのよ
うな耐熱金属から成る第１の層１８と第１の金属層１８
上に一体に設けられた、チタンのような障壁金属から成
る第２の層２０とによって構成された複合層である。チ
タンから成る障壁層２０はエレクトロマイグレーション
を実質的に減少する。下部電極１６に適した材料には、
タングステン、モリブデン、プラチナ、チタン（もしく
は窒化チタン）、タンタルといった耐熱金属とそのシリ
サイド、並びにヒ素をドープされたポリシリコンが含ま
れる。
【００２７】この好ましい例において、金属層１８は約
１，０００Åから２μｍの厚みを有する。好ましくは、
金属層１８の厚みは約５，０００Åである。図示の例で
、障壁金属層２０は薄いチタン層で、その厚みは好まし
くは約５００Åである。しかし、約１００〜１，０００
Åの厚みであれば有効であろう。複合層は形成後通常技
術でエッチングを施され、金属接続部と非融解型素子の
下部電極１６とになる。チタン層２０を設けることは、
二酸化チタン（ＴｉＯ２）に変化するチタンの小さい活
性化エネルギが用いられることにより低温法で非融解型
素子を形成することを可能にする。
１，０００Åから２μｍの厚みを有する。好ましくは、
金属層１８の厚みは約５，０００Åである。図示の例で
、障壁金属層２０は薄いチタン層で、その厚みは好まし
くは約５００Åである。しかし、約１００〜１，０００
Åの厚みであれば有効であろう。複合層は形成後通常技
術でエッチングを施され、金属接続部と非融解型素子の
下部電極１６とになる。チタン層２０を設けることは、
二酸化チタン（ＴｉＯ２）に変化するチタンの小さい活
性化エネルギが用いられることにより低温法で非融解型
素子を形成することを可能にする。
【００２８】好ましくは、チタン層２０上に絶縁層２２
が配置される。絶縁層２２は通常技術でのエッチングに
よって、非融解型素子が配置されるべき地点のチタン層
２０が露出するように除去される。
が配置される。絶縁層２２は通常技術でのエッチングに
よって、非融解型素子が配置されるべき地点のチタン層
２０が露出するように除去される。
【００２９】下部電極１６の露出表面上に誘電体層２４
が形成されている。現在好ましい一例では誘電体層２４
は、エッチング領域に露出したチタン層２０の表面を公
知の低温法で酸化させて形成された薄い二酸化チタン層
であり得る。二酸化チタンから成る場合、誘電体層２４
の好ましい厚みは約１００Åである。しかし、約５０〜
１５０Åの厚みであれば有効であろう。
が形成されている。現在好ましい一例では誘電体層２４
は、エッチング領域に露出したチタン層２０の表面を公
知の低温法で酸化させて形成された薄い二酸化チタン層
であり得る。二酸化チタンから成る場合、誘電体層２４
の好ましい厚みは約１００Åである。しかし、約５０〜
１５０Åの厚みであれば有効であろう。
【００３０】本発明により二酸化チタンに変化するチタ
ンの小さい活性化エネルギが用いられることによって、
誘電体層を均一にデポジットするのに高温ＬＰＣＶＤ法
を実施する必要が無くなることが理解される。先に指摘
したように、高温ＬＰＣＶＤ法は第１の金属層１８上に
ヒロックスの形成その他の、非融解型素子の性能を低下
させかねない不都合をもたらす恐れが有る。
ンの小さい活性化エネルギが用いられることによって、
誘電体層を均一にデポジットするのに高温ＬＰＣＶＤ法
を実施する必要が無くなることが理解される。先に指摘
したように、高温ＬＰＣＶＤ法は第１の金属層１８上に
ヒロックスの形成その他の、非融解型素子の性能を低下
させかねない不都合をもたらす恐れが有る。
【００３１】本発明の別の特徴によれば、誘電体層２４
上にアモルファスシリコン層２６が形成される。アモル
ファスシリコン層２６の好ましい厚みはプログラム電圧
を約１６Ｖととして約２，０００Åであるが、所望のプ
ログラム電圧に応じて約１，０００〜２，５００Åの厚
みが有効である。所望であれば、アモルファスシリコン
層２６の抵抗を減小するべく該層２６にリンまたはヒ素
を約１×１０２０原子／ｃｍ３のレベルまでドープする
ことも可能である。
上にアモルファスシリコン層２６が形成される。アモル
ファスシリコン層２６の好ましい厚みはプログラム電圧
を約１６Ｖととして約２，０００Åであるが、所望のプ
ログラム電圧に応じて約１，０００〜２，５００Åの厚
みが有効である。所望であれば、アモルファスシリコン
層２６の抵抗を減小するべく該層２６にリンまたはヒ素
を約１×１０２０原子／ｃｍ３のレベルまでドープする
ことも可能である。
【００３２】誘電体層２４とアモルファスシリコン層２
６とから成る複合中間層を用いることには、従来技術に
よる非融解型素子において通常発生する寄生キャパシタ
ンス及び漏れ電流を実質的に排除するという利点も有る
。寄生キャパシタンスは、複合誘電体−アモルファスシ
リコン中間層が下部電極と上部電極との間隔を広げるの
で実質的に排除され得る。
６とから成る複合中間層を用いることには、従来技術に
よる非融解型素子において通常発生する寄生キャパシタ
ンス及び漏れ電流を実質的に排除するという利点も有る
。寄生キャパシタンスは、複合誘電体−アモルファスシ
リコン中間層が下部電極と上部電極との間隔を広げるの
で実質的に排除され得る。
【００３３】アモルファスシリコン層２６上に上部電極
２８が位置する。上部電極２８に適当な材料としては、
タングステン、モリブデン、プラチナ、チタン（もしく
は窒化チタン）、タンタルといった耐熱金属やそのシリ
サイド、またはヒ素をドープされたポリシリコンなどを
挙げることができる。現在好ましい一例では、上部電極
２８はアモルファスシリコン層２６の上方及び周囲に設
けられた障壁金属層によつて構成され得る。
２８が位置する。上部電極２８に適当な材料としては、
タングステン、モリブデン、プラチナ、チタン（もしく
は窒化チタン）、タンタルといった耐熱金属やそのシリ
サイド、またはヒ素をドープされたポリシリコンなどを
挙げることができる。現在好ましい一例では、上部電極
２８はアモルファスシリコン層２６の上方及び周囲に設
けられた障壁金属層によつて構成され得る。
【００３４】上部電極２８は、現在好ましい一例ではタ
ングステン層から成るが、任意の耐熱金属で形成するこ
とが可能である。上部電極２８は通常の加工技術でデポ
ジットされ得、約１，０００Åから２μｍの厚みを有し
得る。好ましくは、上部電極２８の厚みは約８，５００
Åである。上部電極２８として用いるのに適した他の材
料には、通常の半導体加工技術を用いて製造されるヒ素
ドープポリシリコンなどが有る。
ングステン層から成るが、任意の耐熱金属で形成するこ
とが可能である。上部電極２８は通常の加工技術でデポ
ジットされ得、約１，０００Åから２μｍの厚みを有し
得る。好ましくは、上部電極２８の厚みは約８，５００
Åである。上部電極２８として用いるのに適した他の材
料には、通常の半導体加工技術を用いて製造されるヒ素
ドープポリシリコンなどが有る。
【００３５】下方に隣接する誘電体層２４と組み合わせ
られたアモルファスシリコン層２６は、亀裂成長、連続
性不良、及びその他の漏れ電流を惹起する構造的欠陥な
どとしての欠陥密度を実質的に排除するという利点も有
すると認められ、なぜなら上記のような欠陥が漏れ電流
を惹起するのは該欠陥が誘導体層２４及びアモルファス
シリコン層２６の両方の同一地点に同時に出現した場合
に限られるからである。即ち、下部電極１６と上部電極
２８との間に配置される誘導体層２４とアモルファスシ
リコン層２６との新規な組み合わせは、非融解型素子の
信頼性及びメモリの記憶保持性を従来可能であった程度
より著しく向上させる。
られたアモルファスシリコン層２６は、亀裂成長、連続
性不良、及びその他の漏れ電流を惹起する構造的欠陥な
どとしての欠陥密度を実質的に排除するという利点も有
すると認められ、なぜなら上記のような欠陥が漏れ電流
を惹起するのは該欠陥が誘導体層２４及びアモルファス
シリコン層２６の両方の同一地点に同時に出現した場合
に限られるからである。即ち、下部電極１６と上部電極
２８との間に配置される誘導体層２４とアモルファスシ
リコン層２６との新規な組み合わせは、非融解型素子の
信頼性及びメモリの記憶保持性を従来可能であった程度
より著しく向上させる。
【００３６】図２に示した本発明による非融解型素子の
変形例は、図１の例の構成要素（図２でも同じ参照符号
を付す）を総て含むが、更に誘電体層２４とアモルファ
スシリコン層２６との間にサンドイッチ式に配置された
、ヒ素をドープされたポリシリコンの層３０も含む。 ヒ素ドープポリシリコン層３０は約５００〜２，５００
Åほど、好ましくは約１，５００〜２，０００Åの厚み
を有するべきである。ヒ素ドープポリシリコン層３０は
、いずれも明らかに本明細書に参考として含まれるＭｏ
ｈｓｅｎ等の米国特許第４，８２３，１８１号と、本出
願と同じ譲受人に譲渡された１９８７年１２月２８日付
の同時係属米国特許出願第１３７，９３５号とに教示さ
れているように、非融解型素子の抵抗を減小することが
所望である場合に設けられる。ドーパントであるヒ素の
濃度は、約１０２０原子／ｃｍ３ほどであるべきである
。
変形例は、図１の例の構成要素（図２でも同じ参照符号
を付す）を総て含むが、更に誘電体層２４とアモルファ
スシリコン層２６との間にサンドイッチ式に配置された
、ヒ素をドープされたポリシリコンの層３０も含む。 ヒ素ドープポリシリコン層３０は約５００〜２，５００
Åほど、好ましくは約１，５００〜２，０００Åの厚み
を有するべきである。ヒ素ドープポリシリコン層３０は
、いずれも明らかに本明細書に参考として含まれるＭｏ
ｈｓｅｎ等の米国特許第４，８２３，１８１号と、本出
願と同じ譲受人に譲渡された１９８７年１２月２８日付
の同時係属米国特許出願第１３７，９３５号とに教示さ
れているように、非融解型素子の抵抗を減小することが
所望である場合に設けられる。ドーパントであるヒ素の
濃度は、約１０２０原子／ｃｍ３ほどであるべきである
。
【００３７】通常の非融解型素子プログラム技術によれ
ば、図１及び図２に例示した本発明の非融解型素子は、
下部電極１６と上部電極２８との間に電源電圧を印加す
ることによってプログラムされる。本発明の非融解型素
子は、約１６ボルトの大きさのプログラム電圧を必要と
する点で有利である。プログラム時間は、典型的には５
ｍｓｅｃ．より短い。
ば、図１及び図２に例示した本発明の非融解型素子は、
下部電極１６と上部電極２８との間に電源電圧を印加す
ることによってプログラムされる。本発明の非融解型素
子は、約１６ボルトの大きさのプログラム電圧を必要と
する点で有利である。プログラム時間は、典型的には５
ｍｓｅｃ．より短い。
【００３８】図３ａ〜図３ｇに、本発明による非融解型
素子の現在好ましい形成方法を示す。図示のように、本
発明では通常の金属化加工シーケンスを用いる。通常の
金属化加工シーケンスを採用することにより、誘電体層
２４をチタン層２０の酸化によって形成すれば本発明方
法の少なくとも１つの加工ステップを省略することがで
きると理解される。
素子の現在好ましい形成方法を示す。図示のように、本
発明では通常の金属化加工シーケンスを用いる。通常の
金属化加工シーケンスを採用することにより、誘電体層
２４をチタン層２０の酸化によって形成すれば本発明方
法の少なくとも１つの加工ステップを省略することがで
きると理解される。
【００３９】図３ａに示したように、本発明の非融解型
素子は任意の通常シリコン基板１０上に形成し得る。非
融解型素子の、基板１０の不純物拡散領域１２とオーム
接触する下部電極１６は、好ましくはタングステンその
他の耐熱金属から成る障壁金属層である第１の層１８と
、好ましくはチタンから成る厚み約５００Åの障壁金属
層２０とによって構成されている。不純物拡散領域１２
は、公知方法を用いてパッシベーション層１４に開口部
を設けた後、通常のイオン打ち込み技術で設ける。通常
の半導体加工技術を用いてタングステン層１８及びチタ
ン層２０を連続的にデポジット及びアニールすると、図
示のように不純物拡散領域１２上で僅かな落ち込みが起
こる。
素子は任意の通常シリコン基板１０上に形成し得る。非
融解型素子の、基板１０の不純物拡散領域１２とオーム
接触する下部電極１６は、好ましくはタングステンその
他の耐熱金属から成る障壁金属層である第１の層１８と
、好ましくはチタンから成る厚み約５００Åの障壁金属
層２０とによって構成されている。不純物拡散領域１２
は、公知方法を用いてパッシベーション層１４に開口部
を設けた後、通常のイオン打ち込み技術で設ける。通常
の半導体加工技術を用いてタングステン層１８及びチタ
ン層２０を連続的にデポジット及びアニールすると、図
示のように不純物拡散領域１２上で僅かな落ち込みが起
こる。
【００４０】次に、図３ｂに示したように、下部電極１
６を構成するべき層を通常技術によりマスク層（図示せ
ず）でマスクし、かつエッチングして非融解型素子の下
部電極１６、及び金属接続領域３２を規定する。下部電
極１６は通常技術により金属接続領域３２と同じ加工ス
テップにおいて規定されると理解される。
６を構成するべき層を通常技術によりマスク層（図示せ
ず）でマスクし、かつエッチングして非融解型素子の下
部電極１６、及び金属接続領域３２を規定する。下部電
極１６は通常技術により金属接続領域３２と同じ加工ス
テップにおいて規定されると理解される。
【００４１】次に、図３ｃに示したように、エッチング
済みの金属層上に通常の絶縁性酸化物層２２をデポジッ
トし、または成長させる。酸化物層２２には、非融解型
素子を形成する地点において下部電極１６の上面を露出
させるべく、好ましくは小さい外形寸法を有する開口部
３４を設け、その際同時に、金属接続領域３２の上面を
露出させて該領域３２との接触を実現する通常の経路開
口部３６もエッチングによって設けることが可能である
。
済みの金属層上に通常の絶縁性酸化物層２２をデポジッ
トし、または成長させる。酸化物層２２には、非融解型
素子を形成する地点において下部電極１６の上面を露出
させるべく、好ましくは小さい外形寸法を有する開口部
３４を設け、その際同時に、金属接続領域３２の上面を
露出させて該領域３２との接触を実現する通常の経路開
口部３６もエッチングによって設けることが可能である
。
【００４２】図３ｄに示したように、下部電極１６の露
出面上に非融解型素子の誘電体層２４を形成する。好ま
しい一例では層２４の形成は、チタン層２０の露出面を
低温法で酸化させ、好ましくは厚み約１００Åである二
酸化チタン（ＴｉＯ２）薄層を生成させることによって
行なう。この好ましい誘電体層２４形成方法は、他の方
法を用いた場合に必要である、誘電材料を製造する独立
の加工ステップを不要にする。本発明のこの好ましい例
によれば、チタン層２０は電極１６を構成する複合層の
一部を成し、かつ酸化すれば誘電体層２４のための誘電
材料源となるという二重の機能を有する。
出面上に非融解型素子の誘電体層２４を形成する。好ま
しい一例では層２４の形成は、チタン層２０の露出面を
低温法で酸化させ、好ましくは厚み約１００Åである二
酸化チタン（ＴｉＯ２）薄層を生成させることによって
行なう。この好ましい誘電体層２４形成方法は、他の方
法を用いた場合に必要である、誘電材料を製造する独立
の加工ステップを不要にする。本発明のこの好ましい例
によれば、チタン層２０は電極１６を構成する複合層の
一部を成し、かつ酸化すれば誘電体層２４のための誘電
材料源となるという二重の機能を有する。
【００４３】本発明方法の変形例として、外形寸法の小
さい開口部３４内に誘電材料をデポジットすることによ
って誘電体層２４を形成することも可能である。その場
合、形成される誘電体層２４は厚み約８０〜１５０Åの
窒化シリコン層や、厚み約２５〜５０Åのシリコン窒化
膜または酸化膜と、厚み約４０〜８０Åのシリコン酸化
膜または窒化膜とから成るサンドイッチ構造層である。 誘電体層２４は酸化膜−窒化膜−酸化膜サンドイッチ構
造層であってもよく、その際下方の酸化膜の厚みは約２
０〜４０Å、窒化膜の厚みは約４０〜８０Å、上方の酸
化膜の厚みは約０〜４０Åであり得る。しかし、低温形
成法を用いることにより誘電体層２４下側に位置する金
属層１８及び２０における不都合の出来を防止するため
、誘電材料の厚みは最小限に留めるべきである。従って
、単にチタン層２０を酸化させて厚み１００Åの薄いチ
タン酸化膜誘電体層２４を形成することはきわめて有利
である。誘電体層２４をこのように形成することによっ
て、層２４の形成に高温法を用いることが完全に回避さ
れ、かつ非融解型素子の一体性が著しく高められる。
さい開口部３４内に誘電材料をデポジットすることによ
って誘電体層２４を形成することも可能である。その場
合、形成される誘電体層２４は厚み約８０〜１５０Åの
窒化シリコン層や、厚み約２５〜５０Åのシリコン窒化
膜または酸化膜と、厚み約４０〜８０Åのシリコン酸化
膜または窒化膜とから成るサンドイッチ構造層である。 誘電体層２４は酸化膜−窒化膜−酸化膜サンドイッチ構
造層であってもよく、その際下方の酸化膜の厚みは約２
０〜４０Å、窒化膜の厚みは約４０〜８０Å、上方の酸
化膜の厚みは約０〜４０Åであり得る。しかし、低温形
成法を用いることにより誘電体層２４下側に位置する金
属層１８及び２０における不都合の出来を防止するため
、誘電材料の厚みは最小限に留めるべきである。従って
、単にチタン層２０を酸化させて厚み１００Åの薄いチ
タン酸化膜誘電体層２４を形成することはきわめて有利
である。誘電体層２４をこのように形成することによっ
て、層２４の形成に高温法を用いることが完全に回避さ
れ、かつ非融解型素子の一体性が著しく高められる。
【００４４】本発明方法の別の変形例によれば、誘電体
層２４を形成するのと同じステップにおいて誘電体層２
４上にヒ素ドープポリシリコン層３０を通常の半導体加
工技術を用いてデポジットすることも可能である。
層２４を形成するのと同じステップにおいて誘電体層２
４上にヒ素ドープポリシリコン層３０を通常の半導体加
工技術を用いてデポジットすることも可能である。
【００４５】図３ｅに示したように、本発明方法の好ま
しい一例では次に厚み約２，０００Åほどのアモルファ
スシリコン層２６を絶縁性酸化物層２２及び誘電体層２
４（または図３ｅには図示しないヒ素ドープポリシリコ
ン層３０）の上に通常の半導体加工技術を用いてデポジ
ットする。
しい一例では次に厚み約２，０００Åほどのアモルファ
スシリコン層２６を絶縁性酸化物層２２及び誘電体層２
４（または図３ｅには図示しないヒ素ドープポリシリコ
ン層３０）の上に通常の半導体加工技術を用いてデポジ
ットする。
【００４６】図３ｆに示したステップでは、アモルファ
スシリコン層２６上に、非融解型素子を規定する非融解
型素子マスク（図示せず）を配置する。次いで、アモル
ファスシリコン層２６の、経路開口部３６内に位置する
領域も含めた不要部分を通常のエッチングによって除去
する。図示した構造はエッチングを行なった後に得られ
るものである。経路開口部３６内の二酸化チタンは、金
属接触路形成前に通常のＨＦ浸漬式ウェットエッチング
によって除去し得る。
スシリコン層２６上に、非融解型素子を規定する非融解
型素子マスク（図示せず）を配置する。次いで、アモル
ファスシリコン層２６の、経路開口部３６内に位置する
領域も含めた不要部分を通常のエッチングによって除去
する。図示した構造はエッチングを行なった後に得られ
るものである。経路開口部３６内の二酸化チタンは、金
属接触路形成前に通常のＨＦ浸漬式ウェットエッチング
によって除去し得る。
【００４７】図３ｇに、本発明による非融解型素子を形
成する方法の最終ステップを実施した後に得られる構造
を示す。本発明方法の最終ステップでは、酸化物層２２
及びアモルファスシリコン層２６の残存部分上に、上部
電極２８を構成する、金属その他の導体、好ましくはタ
ングステンなどの耐熱金属から成る層をデポジットする
。図示したように、デポジットした導体層をマスクし、
かつエッチングを施して上部電極２８を形成し、それに
よって非融解型素子の形成を完了すると共に、経路開口
部３６内に金属接続部を形成して下部電極１６への導電
路を設ける。ＣＭＯＳ回路の他の部分を形成する方法を
通常のように引き続いて実施することにより、電気的プ
ログラム可能な所望の記憶デバイスを製造することがで
きる。
成する方法の最終ステップを実施した後に得られる構造
を示す。本発明方法の最終ステップでは、酸化物層２２
及びアモルファスシリコン層２６の残存部分上に、上部
電極２８を構成する、金属その他の導体、好ましくはタ
ングステンなどの耐熱金属から成る層をデポジットする
。図示したように、デポジットした導体層をマスクし、
かつエッチングを施して上部電極２８を形成し、それに
よって非融解型素子の形成を完了すると共に、経路開口
部３６内に金属接続部を形成して下部電極１６への導電
路を設ける。ＣＭＯＳ回路の他の部分を形成する方法を
通常のように引き続いて実施することにより、電気的プ
ログラム可能な所望の記憶デバイスを製造することがで
きる。
【００４８】本発明による非融解型素子は、ＰＲＯＭセ
ルその他のプログラマブル論理デバイスのバイポーラ製
造プロセスに用いることも可能である。その場合、好ま
しい構成例は、上述のＣＭＯＳ製造プロセスに用いた場
合の好ましい例と同じであろう。
ルその他のプログラマブル論理デバイスのバイポーラ製
造プロセスに用いることも可能である。その場合、好ま
しい構成例は、上述のＣＭＯＳ製造プロセスに用いた場
合の好ましい例と同じであろう。
【００４９】
【効果】上述のように、本発明は、アモルファスシリコ
ン層と組み合わせられた誘電体層を含むことにより２０
ボルトにほぼ等しいか、またはより小さい電圧で容易に
プログラムされ得る新規な非融解型素子を提供する。誘
電体−アモルファスシリコン中間層はまた、漏れ電流及
び寄生キャパシタンスを実質的に排除することによって
、従来技術では得ることのできなかった重要な利点をも
たらす。その結果、電力節減を著しく促進するはるかに
有効な非融解型素子が得られる。二酸化チタン誘電体と
アモルファスシリコンとから成る複合中間層は非融解型
素子の、亀裂成長、エレクトロマイグレーション等のよ
うな連続性欠陥を実質的に排除するという利点も有し、
なぜならそのような欠陥は中間層を構成する２つの層そ
れぞれの同じ地点に出現しなければ素子の機能を損ない
得ないからである。このように、本発明は、従来技術に
よる非融解型素子に比較してその動作がはるかに高い信
頼性を有し、かつ耐用期間が著しく延長された非融解型
素子を提供する。
ン層と組み合わせられた誘電体層を含むことにより２０
ボルトにほぼ等しいか、またはより小さい電圧で容易に
プログラムされ得る新規な非融解型素子を提供する。誘
電体−アモルファスシリコン中間層はまた、漏れ電流及
び寄生キャパシタンスを実質的に排除することによって
、従来技術では得ることのできなかった重要な利点をも
たらす。その結果、電力節減を著しく促進するはるかに
有効な非融解型素子が得られる。二酸化チタン誘電体と
アモルファスシリコンとから成る複合中間層は非融解型
素子の、亀裂成長、エレクトロマイグレーション等のよ
うな連続性欠陥を実質的に排除するという利点も有し、
なぜならそのような欠陥は中間層を構成する２つの層そ
れぞれの同じ地点に出現しなければ素子の機能を損ない
得ないからである。このように、本発明は、従来技術に
よる非融解型素子に比較してその動作がはるかに高い信
頼性を有し、かつ耐用期間が著しく延長された非融解型
素子を提供する。
【００５０】本明細書には本発明の現在好ましい例を説
明したが、本明細書の開示及び添付図面の検討から本発
明の他の例を構成することは当業者には可能であろう。 それらの例も、特許請求の範囲によってのみ限定される
べきである本発明の範囲内であると見なされる。
明したが、本明細書の開示及び添付図面の検討から本発
明の他の例を構成することは当業者には可能であろう。 それらの例も、特許請求の範囲によってのみ限定される
べきである本発明の範囲内であると見なされる。
【図１】２つの導電性電極間に誘電体層及びアモルファ
スシリコン層が配置された、本発明による非融解型素子
の好ましい一例の断面図である。
スシリコン層が配置された、本発明による非融解型素子
の好ましい一例の断面図である。
【図２】２つの導電性電極間に誘電体層、ドープされた
ポリシリコン層及びアモルファスシリコン層が配置され
た、本発明による非融解型素子の変形例の断面図である
。
ポリシリコン層及びアモルファスシリコン層が配置され
た、本発明による非融解型素子の変形例の断面図である
。
【図３ａ】シリコンゲートＣＭＯＳ製造プロセスの一部
としての、本発明の非融解型素子を形成する典型的方法
の連続するステップの最初のものの説明図である。
としての、本発明の非融解型素子を形成する典型的方法
の連続するステップの最初のものの説明図である。
【図３ｂ】図３ａの次のステップの説明図である。
【図３ｃ】図３ｂの次のステップの説明図である。
【図３ｄ】図３ｃの次のステップの説明図である。
【図３ｅ】図３ｄの次のステップの説明図である。
【図３ｆ】図３ｅの次のステップの説明図である。
【図３ｇ】図３ｆの次のステップの説明図である。
１０ 半導体基板
１２ 不純物拡散領域
１４ ＢＰＳＧパッシベーション層
１６ 下部電極
１８，２０ 金属層
２２ 絶縁層
２４ 誘電体層
２６ アモルファスシリコン層
２８ 上部電極
Claims (47)
- 【請求項１】 集積回路の半導体基板上に配置された
、電気的にプログラム可能な非融解型素子であって、第
１の電極と、第１の電極上に配置された誘電体層と、誘
電体層上に配置されたアモルファスシリコン層と、アモ
ルファスシリコン層上に配置された第２の電極とを含む
電気的プログラム可能な非融解型素子。 - 【請求項２】 誘電体層とアモルファスシリコン層と
の間にヒ素をドープされたポリシリコンの層も有するこ
とを特徴とする請求項１に記載の素子。 - 【請求項３】 第１の電極が半導体基板中に設けられ
た、該基板と反対の伝導型を有する拡散領域と電気的に
接続されていることを特徴とする請求項１に記載の素子
。 - 【請求項４】 第１の電極が半導体基板中に設けられ
た、該基板と反対の伝導型を有する拡散領域と電気的に
接続されていることを特徴とする請求項２に記載の素子
。 - 【請求項５】 第１の電極が、耐熱金属層である第１
層と第１層上に位置するチタン層とから成る複合層を含
むことを特徴とする請求項１に記載の素子。 - 【請求項６】 第１の電極が、耐熱金属層である第１
層と第１層上に位置するチタン層とから成る複合層を含
むことを特徴とする請求項２に記載の素子。 - 【請求項７】 第１の電極が、耐熱金属層である第１
層と第１層上に位置するチタン層とから成る複合層を含
むことを特徴とする請求項３に記載の素子。 - 【請求項８】 第１の電極が、耐熱金属層である第１
層と第１層上に位置するチタン層とから成る複合層を含
むことを特徴とする請求項４に記載の素子。 - 【請求項９】 チタン層の厚みが１００〜１，０００
Åであることを特徴とする請求項７に記載の素子。 - 【請求項１０】 チタン層の厚みが１００〜１，００
０Åであることを特徴とする請求項８に記載の素子。 - 【請求項１１】 誘電体層が酸化チタン層であること
を特徴とする請求項１から１０のいずれか一項に記載の
素子。 - 【請求項１２】 誘電体層が厚み約５０〜１５０Åの
酸化チタン層であることを特徴とする請求項１から１０
のいずれか一項に記載の素子。 - 【請求項１３】 アモルファスシリコン層の厚みが約
１，０００〜２，５００Åであることを特徴とする請求
項１に記載の素子。 - 【請求項１４】 アモルファスシリコン層の厚みが約
１，０００〜２，５００Åであることを特徴とする請求
項２に記載の素子。 - 【請求項１５】 第２の電極が厚み１，０００Åから
２ミクロンの耐熱金属層を含むことを特徴とする請求項
１に記載の素子。 - 【請求項１６】 第２の電極が厚み１，０００Åから
２ミクロンの耐熱金属層を含むことを特徴とする請求項
２に記載の素子。 - 【請求項１７】 ヒ素をドープされたポリシリコン層
の厚みが５００〜２，５００Åであることを特徴とする
請求項２に記載の素子。 - 【請求項１８】 複数の電気的にプログラム可能な低
インピーダンス非融解型素子を含む、半導体基板上に配
置された半導体デバイスであって、個々の非融解型素子
が半導体基板上に設けられた第１の電極と、第１の電極
上に配置された誘電体層と、誘電体層上に配置されたア
モルファスシリコン層と、アモルファスシリコン層上に
設けられた第２の電極とを含む、電気的プログラム可能
な非融解型素子を含む半導体デバイス。 - 【請求項１９】 複数の電気的プログラム可能な非融
解型素子のそれぞれが誘電体層とアモルファスシリコン
層との間にヒ素をドープされたポリシリコンの層も有す
ることを特徴とする請求項１８に記載のデバイス。 - 【請求項２０】 複数の電気的プログラム可能な非融
解型素子のそれぞれの第１の電極が半導体基板中に設け
られた、該基板と反対の伝導型を有する拡散領域と電気
的に接続されていることを特徴とする請求項１８に記載
のデバイス。 - 【請求項２１】 複数の電気的プログラム可能な非融
解型素子のそれぞれの第１の電極が半導体基板中に設け
られた、該基板と反対の伝導型を有する拡散領域と電気
的に接続されていることを特徴とする請求項１９に記載
のデバイス。 - 【請求項２２】 複数の電気的プログラム可能な非融
解型素子のそれぞれの第１の電極が耐熱金属層である第
１層と第１層上に位置するチタン層とから成る複合層を
含むことを特徴とする請求項１８に記載のデバイス。 - 【請求項２３】 複数の電気的プログラム可能な非融
解型素子のそれぞれの第１の電極が耐熱金属層である第
１層と第１層上に位置するチタン層とから成る複合層を
含むことを特徴とする請求項１９に記載のデバイス。 - 【請求項２４】 複数の電気的プログラム可能な非融
解型素子のそれぞれの第１の電極が耐熱金属層である第
１層と第１層上に位置するチタン層とから成る複合層を
含むことを特徴とする請求項２０に記載のデバイス。 - 【請求項２５】 複数の電気的プログラム可能な非融
解型素子のそれぞれの第１の電極が耐熱金属層である第
１層と第１層上に位置するチタン層とから成る複合層を
含むことを特徴とする請求項２１に記載のデバイス。 - 【請求項２６】 複数の電気的プログラム可能な非融
解型素子のそれぞれのチタン層の厚みが１００〜１，０
００Åであることを特徴とする請求項２２に記載のデバ
イス。 - 【請求項２７】 複数の電気的プログラム可能な非融
解型素子のそれぞれのチタン層の厚みが１００〜１，０
００Åであることを特徴とする請求項２３に記載のデバ
イス。 - 【請求項２８】 複数の電気的プログラム可能な非融
解型素子のそれぞれの誘電体層が酸化チタン層であるこ
とを特徴とする請求項１８から２７のいずれか一項に記
載のデバイス。 - 【請求項２９】 複数の電気的プログラム可能な非融
解型素子のそれぞれの誘電体層が厚み約５０〜１５０Å
の酸化チタン層であることを特徴とする請求項１８から
２７のいずれか一項に記載のデバイス。 - 【請求項３０】 複数の電気的プログラム可能な非融
解型素子のそれぞれのアモルファスシリコン層の厚みが
約１，０００〜２，５００Åであることを特徴とする請
求項１８に記載のデバイス。 - 【請求項３１】 複数の電気的プログラム可能な非融
解型素子のそれぞれのアモルファスシリコン層の厚みが
約１，０００〜２，５００Åであることを特徴とする請
求項１９に記載のデバイス。 - 【請求項３２】 複数の電気的プログラム可能な非融
解型素子のそれぞれの第２の電極が厚み１，０００Åか
ら２ミクロンの耐熱金属層を含むことを特徴とする請求
項１８に記載のデバイス。 - 【請求項３３】 複数の電気的プログラム可能な非融
解型素子のそれぞれの第２の電極が厚み１，０００Åか
ら２ミクロンの耐熱金属層を含むことを特徴とする請求
項１９に記載のデバイス。 - 【請求項３４】 複数の電気的プログラム可能な非融
解型素子のそれぞれのヒ素ドープポリシリコン層の厚み
が５００〜２，５００Åであることを特徴とする請求項
１９に記載のデバイス。 - 【請求項３５】 電気的にプログラム可能な低インピ
ーダンス非融解型素子を半導体基板上に形成する方法で
あって、半導体基板の選択された部分上に第１の電極を
形成するステップ、第１の電極上に絶縁体層を形成する
ステップ、非融解型素子が配置されるべき領域において
第１の電極を一部露出させるべく絶縁体層に開口を形成
するステップ、第１の電極の露出部分上に誘電体層を形
成するステップ、誘電体層上にアモルファスシリコン層
を形成するステップ、及びアモルファスシリコン層上に
上部電極を形成するステップを含む、電気的プログラム
可能な非融解型素子の形成方法。 - 【請求項３６】 第１の電極を形成するステップが半
導体基板中に該基板と反対の伝導型を有する拡散領域を
選択的に植え込むステップと、拡散領域上に耐熱金属層
である第１の層を形成するステップと、第１の層上にチ
タン層である第２の層を形成するステップとを含むこと
を特徴とする請求項３５に記載の方法。 - 【請求項３７】 誘電体層を形成するステップがチタ
ン薄層の露出面の酸化を含むことを特徴とする請求項３
６に記載の方法。 - 【請求項３８】 集積回路デバイスを選択的にプログ
ラムするために電気的にプログラム可能な低インピーダ
ンス非融解型素子を半導体基板上に形成する方法であっ
て、半導体基板の選択された部分上に第１の電極を形成
するステップ、第１の電極上に絶縁体層を形成するステ
ップ、非融解型素子が配置されるべき領域において第１
の電極を一部露出させるべく絶縁体層に開口を形成する
ステップ、第１の電極の露出部分上に誘電体層を形成す
るステップ、誘電体層上にヒ素をドープされたポリシリ
コンの層を形成するステップ、ヒ素ドープポリシリコン
層上にアモルファスシリコン層を形成するステップ、及
びアモルファスシリコン層上に上部電極を堆積するステ
ップを含む、電気的プログラム可能な非融解型素子の形
成方法。 - 【請求項３９】 第１の電極を形成するステップが半
導体基板中に該基板と反対の伝導型を有する拡散領域を
選択的に植え込むステップと、拡散領域上に耐熱金属層
である第１の層を形成するステップと、第１の層上にチ
タン層である第２の層を形成するステップとを含むこと
を特徴とする請求項３８に記載の方法。 - 【請求項４０】 誘電体層を形成するステップがチタ
ン薄層の露出面の酸化を含むことを特徴とする請求項３
９に記載の方法。 - 【請求項４１】 誘電体層が窒化シリコン層であるこ
とを特徴とする請求項１に記載の素子。 - 【請求項４２】 窒化シリコン層の厚みが約８０〜１
５０Åであることを特徴とする請求項４１に記載の素子
。 - 【請求項４３】 誘電体層が窒化シリコン層である第
１の層と、第１の層上に位置する二酸化シリコン層であ
る第２の層とを含むことを特徴とする請求項１に記載の
素子。 - 【請求項４４】 窒化シリコン層の厚みが約２５〜５
０Åであり、二酸化シリコン層の厚みが約４０〜８０Å
であることを特徴とする請求項４３に記載の素子。 - 【請求項４５】 誘電体層が二酸化シリコン層である
第１の層と、第１の層上に位置する窒化シリコン層であ
る第２の層とを含むことを特徴とする請求項１に記載の
素子。 - 【請求項４６】 二酸化シリコン層の厚みが約２５〜
５０Åであり、窒化シリコン層の厚みが約４０〜８０Å
であることを特徴とする請求項４５に記載の素子。 - 【請求項４７】 窒化シリコン層の厚みが約８０〜１
５０Åであることを特徴とする請求項４１に記載の素子
。
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