JP2913752B2 - 不揮発性メモリー - Google Patents
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ショットキー障壁ダイオードを用いた不揮
発性メモリーに適用して有効な技術に関する。
発性メモリーに適用して有効な技術に関する。
従来の構造は、第３図の様に、１は半導体基板、２は
第１絶縁膜、３は下層配線層（高濃度に不純物を含んだ
多結晶シリコンなど）、４は半導体膜（１×1017atoms
・cm-3程度の不純物を含んだ多結晶シリコン膜など）、
５は第２絶縁膜、６は金属膜（チタンや白金など）、７
は真性シリコン膜（不純物を含まない多結晶シリコン膜
など）、８は配線層（アルミニウム膜など）であった。
第１絶縁膜、３は下層配線層（高濃度に不純物を含んだ
多結晶シリコンなど）、４は半導体膜（１×1017atoms
・cm-3程度の不純物を含んだ多結晶シリコン膜など）、
５は第２絶縁膜、６は金属膜（チタンや白金など）、７
は真性シリコン膜（不純物を含まない多結晶シリコン膜
など）、８は配線層（アルミニウム膜など）であった。
ダイオードとシリコン膜を１つのセルとして用いた不
揮発性メモリーの一つに、第３図にある様に、金属膜６
と半導体膜４とからなるショットキー障壁ダイオード上
に、真性シリコン膜７を形成し、これを第４図の様に格
子状に配置した構造がある。ただし、第３図は、より良
く説明するために、３個のセルの断面図を示している。
１つのセルはスイッチとダイオードで形成されており、
スイッチのONとOFFにより情報を判別する。この構造
は、1TIMEPROM（１度のみ電気的書き込み可能型読み出
し専用メモリー）と言われている。第４図において、ダ
イオードは、ショットキー障壁ダイオードである。ダイ
オードは、格子状に配置した時に、他のセルからの電流
を阻止する役割を果す。またスイッチは、前記真性シリ
コン膜７が役割を果す。
揮発性メモリーの一つに、第３図にある様に、金属膜６
と半導体膜４とからなるショットキー障壁ダイオード上
に、真性シリコン膜７を形成し、これを第４図の様に格
子状に配置した構造がある。ただし、第３図は、より良
く説明するために、３個のセルの断面図を示している。
１つのセルはスイッチとダイオードで形成されており、
スイッチのONとOFFにより情報を判別する。この構造
は、1TIMEPROM（１度のみ電気的書き込み可能型読み出
し専用メモリー）と言われている。第４図において、ダ
イオードは、ショットキー障壁ダイオードである。ダイ
オードは、格子状に配置した時に、他のセルからの電流
を阻止する役割を果す。またスイッチは、前記真性シリ
コン膜７が役割を果す。
すなわち、電気的に書き込む前は、前記真性シリコン
膜７の抵抗が高い。すなわち5V程度の電圧を印加しても
微量の電流しか流れないので、スイッチが切れている状
態（OFF状態）である。電気的に書き込む、すなわち20V
前後の電圧を前記真性シリコン膜７に印加すると、前記
真性シリコン膜７に破壊が生じ電流が流やすくなり、ス
イッチが入った状態（ON状態）となる。
膜７の抵抗が高い。すなわち5V程度の電圧を印加しても
微量の電流しか流れないので、スイッチが切れている状
態（OFF状態）である。電気的に書き込む、すなわち20V
前後の電圧を前記真性シリコン膜７に印加すると、前記
真性シリコン膜７に破壊が生じ電流が流やすくなり、ス
イッチが入った状態（ON状態）となる。
1TIMEPROMは、この前記真性シリコン膜７の破壊の前
・後の電流値の大・小により、情報を引き出している。
・後の電流値の大・小により、情報を引き出している。
しかし、従来技術では、熱処理の際ショットキー障壁
ダイオードである前記半導体膜４に、前記下層配線層３
の不純物が流れ込み、ショットキー障壁ダイオード特性
を劣化させるという問題点を有する。
ダイオードである前記半導体膜４に、前記下層配線層３
の不純物が流れ込み、ショットキー障壁ダイオード特性
を劣化させるという問題点を有する。
セルを微細化するために、前記下層配線３は高濃度
（１×1021atoms・cm-3以上）に不純物を注入したシリ
コン膜にするのが一般的である。なぜならシリコン膜
は、細く加工できるからである。また前記半導体膜４も
微量の不純物が注入されている。それらの不純物を活性
化させるために熱処理を行なう。しかしこのとき、前記
下層配線３の不純物が、前記半導体膜４に雪崩込み、前
記金属膜６まで達してしまう。これは、前記下線配線３
と前記金属膜６との距離（前記半導体膜４の膜厚）が短
いためである。前記半導体膜４の不純物（リンまたはボ
ロンまたは砒素など）濃度は、１×1020atoms・cm-3な
どが適当である。濃度を高くしすぎると、ショットキー
障壁ダイオードの逆方向電流（拡散電流）が増大してし
まうという問題点を有する。本発明者の実験によると、
ON電流とOFF電流の絶対値の差は６ケタほどであった。
しかし、不純物が金属膜まで達すると、１ケタ以下に低
下してしまった。またこの様なセルを1TIMEPROMのセル
にすると、他のセルからの電流を阻止できなくなってし
まう。したがって、ON電流とOFF電流との差も小さくな
り、情報の有・無を感知することは不可能であるという
問題点を有する。
（１×1021atoms・cm-3以上）に不純物を注入したシリ
コン膜にするのが一般的である。なぜならシリコン膜
は、細く加工できるからである。また前記半導体膜４も
微量の不純物が注入されている。それらの不純物を活性
化させるために熱処理を行なう。しかしこのとき、前記
下層配線３の不純物が、前記半導体膜４に雪崩込み、前
記金属膜６まで達してしまう。これは、前記下線配線３
と前記金属膜６との距離（前記半導体膜４の膜厚）が短
いためである。前記半導体膜４の不純物（リンまたはボ
ロンまたは砒素など）濃度は、１×1020atoms・cm-3な
どが適当である。濃度を高くしすぎると、ショットキー
障壁ダイオードの逆方向電流（拡散電流）が増大してし
まうという問題点を有する。本発明者の実験によると、
ON電流とOFF電流の絶対値の差は６ケタほどであった。
しかし、不純物が金属膜まで達すると、１ケタ以下に低
下してしまった。またこの様なセルを1TIMEPROMのセル
にすると、他のセルからの電流を阻止できなくなってし
まう。したがって、ON電流とOFF電流との差も小さくな
り、情報の有・無を感知することは不可能であるという
問題点を有する。
そこで本発明は、この様な問題点を解決するもので、
その目的とするところは、熱処理をしても前記下層配線
３の不純物を、前記金属膜６まで到達させない良好な特
性を有するショットキー障壁ダイオード及び1TIMEPROM
用セルを提供するところにある。
その目的とするところは、熱処理をしても前記下層配線
３の不純物を、前記金属膜６まで到達させない良好な特
性を有するショットキー障壁ダイオード及び1TIMEPROM
用セルを提供するところにある。
本発明の不揮発性メモリーは、 不純物を含有する第１シリコン膜と、 前記第１シリコン膜上に設置され、複数の第１コンタ
クトホールが設けられた第１絶縁膜と、 前記第１コンタクトホールを通して前記第１シリコン
膜と接触し、前記第１絶縁膜上に設置される第２シリコ
ン膜と、 前記第２シリコン膜上に設置され、前記第１コンタク
トホール間の前記第１絶縁膜上方に複数の第２コンタク
トホールが設けられた第２絶縁膜と、 前記第２コンタクトホール内で前記第２シリコン膜と
接触し、前記第２シリコン膜とショットキー障壁ダイオ
ードを構成する金属シリサイド膜あるいは金属膜と、 前記金属シリサイド膜あるいは金属膜上に設置された
配線層と、 を有することを特徴とする。
クトホールが設けられた第１絶縁膜と、 前記第１コンタクトホールを通して前記第１シリコン
膜と接触し、前記第１絶縁膜上に設置される第２シリコ
ン膜と、 前記第２シリコン膜上に設置され、前記第１コンタク
トホール間の前記第１絶縁膜上方に複数の第２コンタク
トホールが設けられた第２絶縁膜と、 前記第２コンタクトホール内で前記第２シリコン膜と
接触し、前記第２シリコン膜とショットキー障壁ダイオ
ードを構成する金属シリサイド膜あるいは金属膜と、 前記金属シリサイド膜あるいは金属膜上に設置された
配線層と、 を有することを特徴とする。
また本発明の不揮発性メモリーは、 前記第１シリコン膜が、半導体基板中に設けられた不
純物層であることを特徴とする。
純物層であることを特徴とする。
また本発明の不揮発性メモリーは、 前記第１シリコン膜が、半導体基板上に設置された絶
縁膜上に設けられたシリコン層であることを特徴とす
る。
縁膜上に設けられたシリコン層であることを特徴とす
る。
さらに本発明の不揮発性メモリーは、 前記第１シリコン膜及び前記第２シリコン膜と、前記
配線層とを格子状に配置し、その交点に前記第２コンタ
クトホールが設置され、前記第２コンタクトホール間に
第１コンタクトホールが設置されていることを特徴とす
る。
配線層とを格子状に配置し、その交点に前記第２コンタ
クトホールが設置され、前記第２コンタクトホール間に
第１コンタクトホールが設置されていることを特徴とす
る。
第１図は、本発明の１実施例における半導体装置の断
面図である。また第２図（ａ）〜第２図（ｄ）は、その
製造工程ごとの主要断面図である。
面図である。また第２図（ａ）〜第２図（ｄ）は、その
製造工程ごとの主要断面図である。
なお、実施例の全図において、同一の機能を有するも
のには、同一の符号を付け、その繰り返しの説明は省略
する。また第１図及び第２図（ａ）〜第２図（ｄ）にわ
たり、より良く説明するために、３個のセルの断面図を
示している。以下、第２図（ａ）〜第２図（ｄ）に従
い、説明していく。ここでは説明の都合上、Ｎ型ショッ
トキー障壁バリアダイオードを用いた例につき説明す
る。
のには、同一の符号を付け、その繰り返しの説明は省略
する。また第１図及び第２図（ａ）〜第２図（ｄ）にわ
たり、より良く説明するために、３個のセルの断面図を
示している。以下、第２図（ａ）〜第２図（ｄ）に従
い、説明していく。ここでは説明の都合上、Ｎ型ショッ
トキー障壁バリアダイオードを用いた例につき説明す
る。
まず、第２図（ａ）の如く、半導体基板１上に、CVD
法（化学気相成長法）により第１絶縁膜２を形成する。
SiO2膜で2000Åぐらいが適当であろう。そして前記第１
絶縁膜２上に下層配線としてCVD法により第１多結晶シ
リコン膜９を3000Å程度形成する。通常モノシランガス
の熱分解により多結晶シリコンを堆積させる。そしてこ
の第１多結晶シリコン膜９を抵抗抗化するために、例え
ばリン元素をイオン打ち込み法を用いて、６×1015atom
s・cm-2以上注入する。リンのかわりに砒素でも良い。
法（化学気相成長法）により第１絶縁膜２を形成する。
SiO2膜で2000Åぐらいが適当であろう。そして前記第１
絶縁膜２上に下層配線としてCVD法により第１多結晶シ
リコン膜９を3000Å程度形成する。通常モノシランガス
の熱分解により多結晶シリコンを堆積させる。そしてこ
の第１多結晶シリコン膜９を抵抗抗化するために、例え
ばリン元素をイオン打ち込み法を用いて、６×1015atom
s・cm-2以上注入する。リンのかわりに砒素でも良い。
そして、前記第１多結晶シリコン膜９上に、CVD法に
より第２絶縁膜10を形成する。SiO2膜で3000Å程が適当
であろう。そして、これ以後に形成するショットキー障
壁ダイオードと接続するために、第１コンタクトホール
を、フォト及びエッチングの工程により形成する。なお
この前記第１コンタクトホールは、以後に形成するショ
ットキー障壁ダイオードの真下には作らないようにす
る。
より第２絶縁膜10を形成する。SiO2膜で3000Å程が適当
であろう。そして、これ以後に形成するショットキー障
壁ダイオードと接続するために、第１コンタクトホール
を、フォト及びエッチングの工程により形成する。なお
この前記第１コンタクトホールは、以後に形成するショ
ットキー障壁ダイオードの真下には作らないようにす
る。
次に第２図（ｂ）の如く、ショットキー障壁ダイオー
ドのＮ型シリコン膜用に、第２多結晶シリコン膜11を、
前記第１多結晶シリコン膜９と同様な方法で、3000Å堆
積させる。そしてＮ型にするために、例えばリン元素を
イオン打ち込み法を用いて注入する。このイオン打ち込
みのDOSE量は、ショットキー障壁ダイオードの特性を左
右するので慎重に決定する必要がある。逆方向電流が小
さく、かつシート抵抗値を小さくする必要があり、１×
1013〜１×1014atoms・cm-2が適当であろう。そして前
記第１多結晶シリコン膜９及び前記第２多結晶膜11の不
純物を活性化させるために、N2雰囲気中で、熱する。ハ
ロゲンランプを用いて、1000℃60秒程度、熱する。
ドのＮ型シリコン膜用に、第２多結晶シリコン膜11を、
前記第１多結晶シリコン膜９と同様な方法で、3000Å堆
積させる。そしてＮ型にするために、例えばリン元素を
イオン打ち込み法を用いて注入する。このイオン打ち込
みのDOSE量は、ショットキー障壁ダイオードの特性を左
右するので慎重に決定する必要がある。逆方向電流が小
さく、かつシート抵抗値を小さくする必要があり、１×
1013〜１×1014atoms・cm-2が適当であろう。そして前
記第１多結晶シリコン膜９及び前記第２多結晶膜11の不
純物を活性化させるために、N2雰囲気中で、熱する。ハ
ロゲンランプを用いて、1000℃60秒程度、熱する。
次に第２図（ｃ）の如く、層間の絶縁膜として、第３
絶縁膜12を形成する。例えばCVD法により、SiO2膜を300
0Åほど形成するのが適当であろう。そして、フォト及
びエッチング法により、ショットキー障壁ダイオードを
形成する箇所の前記第３絶縁膜12を除去する。通常半導
体装置を製造する時に用いられている有機系レジストを
用いフッ酸液などでエッチングする。
絶縁膜12を形成する。例えばCVD法により、SiO2膜を300
0Åほど形成するのが適当であろう。そして、フォト及
びエッチング法により、ショットキー障壁ダイオードを
形成する箇所の前記第３絶縁膜12を除去する。通常半導
体装置を製造する時に用いられている有機系レジストを
用いフッ酸液などでエッチングする。
そして全面に、例えば、チタン膜13をスパッタ法によ
り形成し、ハロゲンランプを用いて、700℃60秒ほど熱
する。そのことにより、前記第３絶縁膜12を除去した箇
所のチタン膜13はその下の前記第２多結晶シリコン膜11
と反応して、チタンシリサイドになる。その後、アンモ
ニア及び水及び過酸化水素水の混合液により、チタンシ
リサイド化した部分以外の前記チタン膜13がエッチング
される。
り形成し、ハロゲンランプを用いて、700℃60秒ほど熱
する。そのことにより、前記第３絶縁膜12を除去した箇
所のチタン膜13はその下の前記第２多結晶シリコン膜11
と反応して、チタンシリサイドになる。その後、アンモ
ニア及び水及び過酸化水素水の混合液により、チタンシ
リサイド化した部分以外の前記チタン膜13がエッチング
される。
次に第２図（ｄ）の如く、スイッチとなる真性シリコ
ン膜14を形成する。これも、前記第１多結晶シリコン膜
９及び前記第２多結晶シリコン膜11と、同様に、CVD法
により、2000Å形成する。そして、フォト及びエッチン
グ法により、不要の部分を取り除く。
ン膜14を形成する。これも、前記第１多結晶シリコン膜
９及び前記第２多結晶シリコン膜11と、同様に、CVD法
により、2000Å形成する。そして、フォト及びエッチン
グ法により、不要の部分を取り除く。
最後に、第１図の如く、前記第３絶縁膜12上及び前記
真性シリコン膜14上に引き出し配線15を形成する。アル
ミニウムをスパッタ法により形成し、フォト及びエッチ
ング法により不要な部分を排除するのが一般的であろ
う。
真性シリコン膜14上に引き出し配線15を形成する。アル
ミニウムをスパッタ法により形成し、フォト及びエッチ
ング法により不要な部分を排除するのが一般的であろ
う。
以上の工程を経て、本発明の一実施例を得る。
この様に、ショットキー障壁ダイオードの真下に、下
層配線とのコンタクトホールを形成しないことにより、
下層配線からショットキー障壁ダイオードまでの距離が
長くなる。したがって、活性化のためのアニールなどの
熱工程により、下層配線（前記第１多結晶シリコン膜
９）の不純物が、ショットキー障壁ダイオードの半導体
膜（前記第２多結晶シリコン膜11）に多少拡散しても、
前記チタン膜には達せずに、良好なショットキー障壁ダ
イオード特性を保つことができる。また、1TIMEPROMの
様な配置にしてもショットキー障壁ダイオードの逆方向
電流も小さく、ON電流とOFF電流との差は大きく、安定
して情報の有・無を感知することが可能になり、しいて
は、1TIMEPROMを作ることが可能となる。
層配線とのコンタクトホールを形成しないことにより、
下層配線からショットキー障壁ダイオードまでの距離が
長くなる。したがって、活性化のためのアニールなどの
熱工程により、下層配線（前記第１多結晶シリコン膜
９）の不純物が、ショットキー障壁ダイオードの半導体
膜（前記第２多結晶シリコン膜11）に多少拡散しても、
前記チタン膜には達せずに、良好なショットキー障壁ダ
イオード特性を保つことができる。また、1TIMEPROMの
様な配置にしてもショットキー障壁ダイオードの逆方向
電流も小さく、ON電流とOFF電流との差は大きく、安定
して情報の有・無を感知することが可能になり、しいて
は、1TIMEPROMを作ることが可能となる。
以上本発明者によってなされた発明を、前記実施例に
基づき、具体的に説明したが、本発明は、前実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。例えば、本実
施例では、1TIMEPROMに関して延べたが、TTLの入力回路
やバイポーラTrとショットキー障壁ダイオードを用いた
メモリーセルなどに対しても効果的である。なお本実施
例では、下層配線に多結晶シリコン膜を用いたが、半導
体基板中に形成した不純物拡散層の場合でも同じである
ことは言うまでもない。
基づき、具体的に説明したが、本発明は、前実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。例えば、本実
施例では、1TIMEPROMに関して延べたが、TTLの入力回路
やバイポーラTrとショットキー障壁ダイオードを用いた
メモリーセルなどに対しても効果的である。なお本実施
例では、下層配線に多結晶シリコン膜を用いたが、半導
体基板中に形成した不純物拡散層の場合でも同じである
ことは言うまでもない。
以上述べた様に、本発明によれば、ショットキー障壁
ダイオードの下以外で、下層配線と接続することによ
り、熱工程を経ても下層配線層の不純物がショットキー
障壁ダイオードに達しない。したがって、逆方向電流
（拡散電流）も増加せずに、良好な電気特性を有するシ
ョットキー障壁ダイオードを作ることができる。また、
1TIMEPROMに採用しても、ON電源とOFF電流との差も大き
く、安定動作が可能となり、信頼性も向上する。
ダイオードの下以外で、下層配線と接続することによ
り、熱工程を経ても下層配線層の不純物がショットキー
障壁ダイオードに達しない。したがって、逆方向電流
（拡散電流）も増加せずに、良好な電気特性を有するシ
ョットキー障壁ダイオードを作ることができる。また、
1TIMEPROMに採用しても、ON電源とOFF電流との差も大き
く、安定動作が可能となり、信頼性も向上する。
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。 第２図（ａ）〜第２図（ｄ）は、本発明の半導体装置の
製造方法の一例を工程順に説明するための主要断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、ダイオードを用いた、１度のみ電気的書き込
み可能型不揮発性メモリーの回路図。 １……基板 ２……第１絶縁膜 ３……下層配線層 ４……半導体膜 ５……第２絶縁膜 ６……金属膜 ７……真性シリコン膜 ８……上層配線層 ９……第１多結晶シリコン膜 10……第２絶縁膜 11……第２多結晶シリコン膜 12……第３絶縁膜 13……チタン膜 14……真性シリコン膜 15……配線 16……不純物イオンビーム
面図。 第２図（ａ）〜第２図（ｄ）は、本発明の半導体装置の
製造方法の一例を工程順に説明するための主要断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、ダイオードを用いた、１度のみ電気的書き込
み可能型不揮発性メモリーの回路図。 １……基板 ２……第１絶縁膜 ３……下層配線層 ４……半導体膜 ５……第２絶縁膜 ６……金属膜 ７……真性シリコン膜 ８……上層配線層 ９……第１多結晶シリコン膜 10……第２絶縁膜 11……第２多結晶シリコン膜 12……第３絶縁膜 13……チタン膜 14……真性シリコン膜 15……配線 16……不純物イオンビーム
Claims (4)
- 【請求項１】不純物を含有する第１シリコン膜と、 前記第１シリコン膜上に設置され、複数の第１コンタク
トホールが設けられた第１絶縁膜と、 前記第１コンタクトホールを通して前記第１シリコン膜
と接触し、前記第１絶縁膜上に設置される第２シリコン
膜と、 前記第２シリコン膜上に設置され、前記第１コンタクト
ホール間の前記第１絶縁膜上方に複数の第２コンタクト
ホールが設けられた第２絶縁膜と、 前記第２コンタクトホール内で前記第２シリコン膜と接
触し、前記第２シリコン膜とショットキー障壁ダイオー
ドを構成する金属シリサイド膜あるいは金属膜と、 前記金属シリサイド膜あるいは金属膜上に設置された配
線層と、 を有することを特徴とする不揮発性メモリー。 - 【請求項２】前記第１シリコン膜が、半導体基板中に設
けられた不純物層であることを特徴とする不揮発性メモ
リー。 - 【請求項３】前記第１シリコン膜が、半導体基板上に設
置された絶縁膜上に設けられたシリコン層であることを
特徴とする不揮発性メモリー。 - 【請求項４】前記第１シリコン膜及び前記第２シリコン
膜と、前記配線層とを格子状に配置し、その交点に前記
第２コンタクトホールが設置され、前記第２コンタクト
ホール間に第１コンタクトホールが設置されていること
を特徴とする不揮発性メモリー。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108017A JP2913752B2 (ja) | 1990-04-24 | 1990-04-24 | 不揮発性メモリー |
| US07/689,222 US5311039A (en) | 1990-04-24 | 1991-04-22 | PROM and ROM memory cells |
| KR1019910006535A KR910019243A (ko) | 1990-04-24 | 1991-04-24 | 개선된 prom 및 rom 메모리 셀 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108017A JP2913752B2 (ja) | 1990-04-24 | 1990-04-24 | 不揮発性メモリー |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH046874A JPH046874A (ja) | 1992-01-10 |
| JP2913752B2 true JP2913752B2 (ja) | 1999-06-28 |
Family
ID=14473872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108017A Expired - Fee Related JP2913752B2 (ja) | 1990-04-24 | 1990-04-24 | 不揮発性メモリー |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913752B2 (ja) |
-
1990
- 1990-04-24 JP JP2108017A patent/JP2913752B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH046874A (ja) | 1992-01-10 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080416 Year of fee payment: 9 |
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