JP2952990B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ダイオードとシリコン膜を用いて構成され
る不揮発性メモリーに対して有効な技術に関する。
る不揮発性メモリーに対して有効な技術に関する。
従来構造は、第３図の様に、１は半導体基板、２は第
１絶縁膜、３は下層配線層（高濃度に不純物の含んだ多
結晶シリコンなど）、４は半導体膜（１×1017atoms・c
m-3のＮ型不純物を含んだ多結晶シリコン膜など）、５
は第２絶縁膜、６は金属膜（白金やチタンなど）、７は
真性シリコン膜、８は配線層（アルミニウム膜など）で
あった。
１絶縁膜、３は下層配線層（高濃度に不純物の含んだ多
結晶シリコンなど）、４は半導体膜（１×1017atoms・c
m-3のＮ型不純物を含んだ多結晶シリコン膜など）、５
は第２絶縁膜、６は金属膜（白金やチタンなど）、７は
真性シリコン膜、８は配線層（アルミニウム膜など）で
あった。
ダイオードとシリコン膜を１つのセルとして用いた不
揮発性メモリーの一つに、第３図にある様に、金属膜６
と半導体膜４とからなるショットキー障壁ダイオード上
に、真性シリコン膜を形成し、これを第４図の様に格子
状に配置した構造がある。ただし、第３図は３個のセル
の断面図を示してある。１つのセルはスイッチとダイオ
ードで形成されており、スイッチのONとOFFにより情報
を判別する。この構造は、1TIMEPROM（１度のみ電気的
書き込み可能型読み出し専用メモリー）と言われてい
る。第４図において、ダイオードは、ショットキー障壁
ダイオードである。ダイオードは、格子状に配置した時
に、他のセルからの電流を阻止する役割を果す。またス
イッチは、前記真性シリコン膜７が役割を果す。すなわ
ち、電気的に書き込む前は、前記真性シリコン膜の抵抗
が高い。すなわち、5V程度の電圧を印加しても微量の電
流しか流れないので、スイッチが切れている状態（OFF
状態）である。電気的に書き込む、すなわち20V前後の
電圧を前記真性シリコン膜に印加すると、前記真性シリ
コン膜に破壊が生じ電流が流れやすくなり、スイッチが
入った状態（ON状態）となる。
揮発性メモリーの一つに、第３図にある様に、金属膜６
と半導体膜４とからなるショットキー障壁ダイオード上
に、真性シリコン膜を形成し、これを第４図の様に格子
状に配置した構造がある。ただし、第３図は３個のセル
の断面図を示してある。１つのセルはスイッチとダイオ
ードで形成されており、スイッチのONとOFFにより情報
を判別する。この構造は、1TIMEPROM（１度のみ電気的
書き込み可能型読み出し専用メモリー）と言われてい
る。第４図において、ダイオードは、ショットキー障壁
ダイオードである。ダイオードは、格子状に配置した時
に、他のセルからの電流を阻止する役割を果す。またス
イッチは、前記真性シリコン膜７が役割を果す。すなわ
ち、電気的に書き込む前は、前記真性シリコン膜の抵抗
が高い。すなわち、5V程度の電圧を印加しても微量の電
流しか流れないので、スイッチが切れている状態（OFF
状態）である。電気的に書き込む、すなわち20V前後の
電圧を前記真性シリコン膜に印加すると、前記真性シリ
コン膜に破壊が生じ電流が流れやすくなり、スイッチが
入った状態（ON状態）となる。
1TIMEPROMは、この前記真性シリコン膜の破壊の前・
後の電流値の大・小により、情報を引き出している。
後の電流値の大・小により、情報を引き出している。
しかし、従来技術では、前記真性シリコン膜を破壊し
ても、さほど電流値は大きくないという問題点を有す
る。
ても、さほど電流値は大きくないという問題点を有す
る。
例えば、コンタクトホール径が1.2μｍの場合、OFF状
態では、数メガΩの抵抗値であるが、ON状態でも、数百
キロΩと高い。その原因は、前記半導体膜４の抵抗値が
非常に高いためである。Ｎ型不純物の濃度を高くする
と、抵抗値は下がるが、ショットキーバリアダイオード
特性が劣化してしまう（逆方向電流が増加する）ので不
可能である。したがって、順方向に流れる電流が減少し
てしまう。
態では、数メガΩの抵抗値であるが、ON状態でも、数百
キロΩと高い。その原因は、前記半導体膜４の抵抗値が
非常に高いためである。Ｎ型不純物の濃度を高くする
と、抵抗値は下がるが、ショットキーバリアダイオード
特性が劣化してしまう（逆方向電流が増加する）ので不
可能である。したがって、順方向に流れる電流が減少し
てしまう。
前述の様に、1TIMEPROMは、電流の大小により情報を
判別している。すなわち、電流の大小に差があればある
ほど、セルにつながれている電流感知回路の感知能力に
余裕ができ、正確に働くことができる。また回路設計も
容易となる。また、量産製品の製品バラツキにも対応で
きる。
判別している。すなわち、電流の大小に差があればある
ほど、セルにつながれている電流感知回路の感知能力に
余裕ができ、正確に働くことができる。また回路設計も
容易となる。また、量産製品の製品バラツキにも対応で
きる。
しかし従来技術では、前記真性シリコン膜の破壊前・
後での電流差が小さいので、電流を感知することが困難
であり、ひいては1TIMEPROMを作ることは不可能である
という問題を有する。
後での電流差が小さいので、電流を感知することが困難
であり、ひいては1TIMEPROMを作ることは不可能である
という問題を有する。
そこで本発明は、この様な問題点を解決するもので、
その目的とするところは、ON、OFF時の電流の差が大き
い、1TIMEPROM用メモリー用セルを提供するところにあ
る。
その目的とするところは、ON、OFF時の電流の差が大き
い、1TIMEPROM用メモリー用セルを提供するところにあ
る。
本発明の半導体装置は、PN接合ダイオードを含む半導
体装置であって、多結晶シリコン層あるいは半導体基板
中に形成される不純物拡散層からなるＮ型の下層配線層
と、前記下層配線上に設置され、複数の第１コンタクト
ホールを有する第２絶縁膜と、第２絶縁膜上に設置さ
れ、前記第１コンタクトホール内で前記下層配線と接続
し前記PN接合ダイオードを構成するＮ型領域と、前記第
２絶縁膜上で前記Ｎ型領域と接続して前記PN接合ダイオ
ードを構成するＰ型領域と、からなる第２多結晶シリコ
ン層と、前記第２多結晶シリコン層上に設置され、前記
Ｐ型領域上に複数の第２コンタクトホールを有する第３
絶縁膜と、前記第２コンタクトホール内に設置された金
属膜と、前記金属膜上に設置されたシリコン膜と、 前記シリコン膜上に設置された配線と、を有することを
特徴とする。
体装置であって、多結晶シリコン層あるいは半導体基板
中に形成される不純物拡散層からなるＮ型の下層配線層
と、前記下層配線上に設置され、複数の第１コンタクト
ホールを有する第２絶縁膜と、第２絶縁膜上に設置さ
れ、前記第１コンタクトホール内で前記下層配線と接続
し前記PN接合ダイオードを構成するＮ型領域と、前記第
２絶縁膜上で前記Ｎ型領域と接続して前記PN接合ダイオ
ードを構成するＰ型領域と、からなる第２多結晶シリコ
ン層と、前記第２多結晶シリコン層上に設置され、前記
Ｐ型領域上に複数の第２コンタクトホールを有する第３
絶縁膜と、前記第２コンタクトホール内に設置された金
属膜と、前記金属膜上に設置されたシリコン膜と、 前記シリコン膜上に設置された配線と、を有することを
特徴とする。
そして、前記第２多結晶シリコン層が、前記配線と、
格子状に配置され、その交点に前記第２コンタクトホー
ルが設置されていることを特徴とする。
格子状に配置され、その交点に前記第２コンタクトホー
ルが設置されていることを特徴とする。
第１図は、本発明の１実施例における半導体装置の断
面図である。また、第２図（ａ）〜第２図（ｆ）は、そ
の製造工程ごとの主要断面図である。
面図である。また、第２図（ａ）〜第２図（ｆ）は、そ
の製造工程ごとの主要断面図である。
なお、実施例の全図において、同一の機能を有するも
のには、同一の符号を付け、その繰り返しの説明は省略
する。また、第１図及び第２図（ａ）〜第２図（ｆ）に
わたり、より良く説明するために、３個のセルの断面図
を示している。以下、第２図（ａ）〜第２図（ｅ）に従
い、説明していく。ここでは、第４図と同じにするた
め、Ｐ型領域上に金属膜及び真性シリコン膜を形成する
例につき説明する。
のには、同一の符号を付け、その繰り返しの説明は省略
する。また、第１図及び第２図（ａ）〜第２図（ｆ）に
わたり、より良く説明するために、３個のセルの断面図
を示している。以下、第２図（ａ）〜第２図（ｅ）に従
い、説明していく。ここでは、第４図と同じにするた
め、Ｐ型領域上に金属膜及び真性シリコン膜を形成する
例につき説明する。
まず、第２図（ａ）の如く、半導体基板101上に、CVD
法（化学気相成長法）により第１絶縁膜102を形成す
る。SiO2膜で5000Åぐらいが適当であろう。そして、前
記第１絶縁膜102上にCVD法により、第１多結晶シリコン
膜103を2000Å程度形成する。通常モノシランガスの熱
分解により多結晶シリコンを堆積させる。そして低抵抗
化するために（配線とするために）Ｖ族の元素（例えば
リンもしくは砒素など）を注入する。通常イオン打ち込
み法を用い、１×1015atoms・cm-2以上のDOSE量で打ち
込む。そして前記第１多結晶シリコン膜103上に、第２
絶縁膜104をCVD法により4000Å形成する。そして後に形
成するPN接合ダイオードの、Ｎ型領域になる部分の前記
第２絶縁膜104に第１コンタクトホール112を形成する。
法（化学気相成長法）により第１絶縁膜102を形成す
る。SiO2膜で5000Åぐらいが適当であろう。そして、前
記第１絶縁膜102上にCVD法により、第１多結晶シリコン
膜103を2000Å程度形成する。通常モノシランガスの熱
分解により多結晶シリコンを堆積させる。そして低抵抗
化するために（配線とするために）Ｖ族の元素（例えば
リンもしくは砒素など）を注入する。通常イオン打ち込
み法を用い、１×1015atoms・cm-2以上のDOSE量で打ち
込む。そして前記第１多結晶シリコン膜103上に、第２
絶縁膜104をCVD法により4000Å形成する。そして後に形
成するPN接合ダイオードの、Ｎ型領域になる部分の前記
第２絶縁膜104に第１コンタクトホール112を形成する。
次に第２図（ｂ）の如く、CVD法を用いて、第２多結
晶シリコン105を形成する。前記第１多結晶シリコン膜1
03と同様にCVD法を用い、5000Å程度形成する。これをP
N接合ダイオードのＮ型領域106にするために、Ｖ族の元
素（例えばリンや砒素など）をイオン打ち込み法を用い
て注入する。DOSE量は１×1013atoms・cm-2程度が適当
であろう。
晶シリコン105を形成する。前記第１多結晶シリコン膜1
03と同様にCVD法を用い、5000Å程度形成する。これをP
N接合ダイオードのＮ型領域106にするために、Ｖ族の元
素（例えばリンや砒素など）をイオン打ち込み法を用い
て注入する。DOSE量は１×1013atoms・cm-2程度が適当
であろう。
次に第２図（ｃ）の如く、前記第２多結晶シリコン10
5のＰ型領域107を形成するために、前記第２多結晶シリ
コン膜105のそれ以外の部分上に、レジストマスク108を
形成し、Ｐ型不純物（III族の元素）を注入する。前記
Ｎ型領域106と同様に、イオン打ち込み法を用いて、例
えば、ボロンをDOSE量５×1015atoms・cm-2で注入す
る。前記Ｎ型領域106の不純物量よりも、なお10倍以上
多くしてＮ型を打ち消し、Ｐ型領域にする。その後流酸
などで、前記レジストマスク108を除去する。
5のＰ型領域107を形成するために、前記第２多結晶シリ
コン膜105のそれ以外の部分上に、レジストマスク108を
形成し、Ｐ型不純物（III族の元素）を注入する。前記
Ｎ型領域106と同様に、イオン打ち込み法を用いて、例
えば、ボロンをDOSE量５×1015atoms・cm-2で注入す
る。前記Ｎ型領域106の不純物量よりも、なお10倍以上
多くしてＮ型を打ち消し、Ｐ型領域にする。その後流酸
などで、前記レジストマスク108を除去する。
次に第２図（ｄ）の如く、第３絶縁膜113を形成す
る。CVD法によりSiO2膜を4000Å程度形成する。そして
前記Ｐ型領域107上の前記第３絶縁膜113を、フォト及び
エッチング法により取り除き、第２コンタクトホール11
6を形成する。フッ酸の水溶液でエッチングするのが適
当であろう。そして、各不純物を活性化するために熱す
る。ハロゲンランプを用いて、N2雰囲気中で、1000℃
で、60秒熱処理をする。
る。CVD法によりSiO2膜を4000Å程度形成する。そして
前記Ｐ型領域107上の前記第３絶縁膜113を、フォト及び
エッチング法により取り除き、第２コンタクトホール11
6を形成する。フッ酸の水溶液でエッチングするのが適
当であろう。そして、各不純物を活性化するために熱す
る。ハロゲンランプを用いて、N2雰囲気中で、1000℃
で、60秒熱処理をする。
次に第２図（ｅ）の如く、全面に例えばチタン117を
スパッタ法により形成し、ハロゲンランプを用いて、70
0℃、60秒ほど熱処理をする。そのことにより、前記第
３絶縁膜113を除去した箇所の前記チタン117は、その下
の前記第２多結晶シリコン膜105と反応して、チタンシ
リサイドとなる。その後アンモニア及び過酸化水素数の
混合液により、チタンシリサイド化した部分以外の前記
チタン117をエッチングする。
スパッタ法により形成し、ハロゲンランプを用いて、70
0℃、60秒ほど熱処理をする。そのことにより、前記第
３絶縁膜113を除去した箇所の前記チタン117は、その下
の前記第２多結晶シリコン膜105と反応して、チタンシ
リサイドとなる。その後アンモニア及び過酸化水素数の
混合液により、チタンシリサイド化した部分以外の前記
チタン117をエッチングする。
次に第２図（ｆ）の如く、スイッチのなる真性シリコ
ン膜114をCVD法により形成する。2000Å程度が適当であ
ろう。
ン膜114をCVD法により形成する。2000Å程度が適当であ
ろう。
次に第１図の如く、フォト及びエッチング法により、
前記真性シリコン膜114の不要な部分を除去する。そし
て前記真性シリコン膜114上に上部配線層115を形成する
ために、アルミニウムをスパッタ法により10000Å形成
し、フォト及びエッチング法により諸定形化する。
前記真性シリコン膜114の不要な部分を除去する。そし
て前記真性シリコン膜114上に上部配線層115を形成する
ために、アルミニウムをスパッタ法により10000Å形成
し、フォト及びエッチング法により諸定形化する。
以上の工程を経て、第１図の様な本実施例を得る。本
実施例の場合、OFF状態では１メガΩであるが、ON状態
では、数百Ωと非常に低い。従来構造では、ショットキ
ー接続ダイオードをメモリーセルのダイオードとして用
いているが、本発明では、シリコン膜中のPN接合ダイオ
ードをダイオードとして用いている。従来構造のショッ
トキーダイオードのＮ型シリコン膜の濃度は1017atoms/
cm2なのに対し、本発明の場合、シリコン膜中のＮ型領
域の濃度は、1020atoms/cm2程度と高く、その分低抵抗
となり、ON状態の抵抗値が非常に低くなる。なお、本発
明の金属膜は、ショットキー接続ダイオードとしての役
割は、はたしてにないが、DATAの書き込みの時に必要で
ある。金属膜をスイッチとなる真性シリコン膜の下に敷
くことにより、電気的に書き込んだ時に金属が、真性シ
リコン膜中に入り込み抵抗値が下がる。
実施例の場合、OFF状態では１メガΩであるが、ON状態
では、数百Ωと非常に低い。従来構造では、ショットキ
ー接続ダイオードをメモリーセルのダイオードとして用
いているが、本発明では、シリコン膜中のPN接合ダイオ
ードをダイオードとして用いている。従来構造のショッ
トキーダイオードのＮ型シリコン膜の濃度は1017atoms/
cm2なのに対し、本発明の場合、シリコン膜中のＮ型領
域の濃度は、1020atoms/cm2程度と高く、その分低抵抗
となり、ON状態の抵抗値が非常に低くなる。なお、本発
明の金属膜は、ショットキー接続ダイオードとしての役
割は、はたしてにないが、DATAの書き込みの時に必要で
ある。金属膜をスイッチとなる真性シリコン膜の下に敷
くことにより、電気的に書き込んだ時に金属が、真性シ
リコン膜中に入り込み抵抗値が下がる。
また、前記第１コンタクトホール112から、前記第２
コンタクトホール116までの長さが長いため、熱処理を
しても下層の前記Ｎ型領域106が多少拡散しても、前記
Ｐ型領域107と接触することはなく、PN接合ジャンクシ
ョンを保つことができる。
コンタクトホール116までの長さが長いため、熱処理を
しても下層の前記Ｎ型領域106が多少拡散しても、前記
Ｐ型領域107と接触することはなく、PN接合ジャンクシ
ョンを保つことができる。
以上本発明者によってなされた発明を、前記実施例に
基づき、具体的に説明してきたが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。
基づき、具体的に説明してきたが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
において、種々変形し得ることは勿論である。
例えば、本実施例では下層の配線を高濃度に不純物を
注入した多結晶シリコンを用いたが、抵抗値が低くなけ
れば良いので、金属膜や、シリコンと金属の化合物でも
良い。その場合、電流感知回路のトランジスタのゲート
電極もかねることができるので、工程数もへり、効率が
良い。
注入した多結晶シリコンを用いたが、抵抗値が低くなけ
れば良いので、金属膜や、シリコンと金属の化合物でも
良い。その場合、電流感知回路のトランジスタのゲート
電極もかねることができるので、工程数もへり、効率が
良い。
また、本実施例では、1TIMEPROMに関して述べたが、T
TLの入力回路やバイポーラTrとショットキー障壁ダイオ
ードを用いたメモリーセルなどに対しても効果的であ
る。なお本実施例では、下層配線に多結晶シリコン膜を
用いたが、半導体基板中に形成した不純物拡散層の場合
でも同じ効果が得られることは言うまでもない。
TLの入力回路やバイポーラTrとショットキー障壁ダイオ
ードを用いたメモリーセルなどに対しても効果的であ
る。なお本実施例では、下層配線に多結晶シリコン膜を
用いたが、半導体基板中に形成した不純物拡散層の場合
でも同じ効果が得られることは言うまでもない。
以上述べたように、本発明によれば、第１コンタクト
ホールを介し、第２多結晶シリコン層のＮ型領域がＮ型
の下層配線と接続されるので、下層配線が第２多結晶シ
リコン層に拡散したとしても、第２多結晶シリコン層の
Ｐ型領域と接触することを防止できるので、第２多結晶
シリコン層中のPN接合特性を安定させ、良好なPN接続ジ
ャンクションを保つことが可能である。
ホールを介し、第２多結晶シリコン層のＮ型領域がＮ型
の下層配線と接続されるので、下層配線が第２多結晶シ
リコン層に拡散したとしても、第２多結晶シリコン層の
Ｐ型領域と接触することを防止できるので、第２多結晶
シリコン層中のPN接合特性を安定させ、良好なPN接続ジ
ャンクションを保つことが可能である。
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。 第２図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法の一例を工程順に説明するための主要断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、１度のみ電気的書き込み可能型不揮発性メモ
リーの回路図。 101……半導体基板 102……第１絶縁膜 103……第１多結晶シリコン膜 104……第２絶縁膜 105……第２多結晶シリコン膜 106……Ｎ型領域 107……Ｐ型領域 108……レジストマスク 109……不純物イオンビーム 110……不純物イオンビーム 112……第１コンタクトホール 113……第３絶縁膜 114……真性シリコン膜 115……上部配線層 116……第２コンタクトホール 117……チタン １……半導体基板 ２……第１絶縁膜 ３……下層配線層 ４……半導体膜 ５……第２絶縁膜 ６……金属膜 ７……真性シリコン膜 ８……配線層
面図。 第２図（ａ）〜（ｆ）は、本発明の半導体装置の製造方
法の一例を工程順に説明するための主要断面図。 第３図は、従来の半導体装置を示す主要断面図。 第４図は、１度のみ電気的書き込み可能型不揮発性メモ
リーの回路図。 101……半導体基板 102……第１絶縁膜 103……第１多結晶シリコン膜 104……第２絶縁膜 105……第２多結晶シリコン膜 106……Ｎ型領域 107……Ｐ型領域 108……レジストマスク 109……不純物イオンビーム 110……不純物イオンビーム 112……第１コンタクトホール 113……第３絶縁膜 114……真性シリコン膜 115……上部配線層 116……第２コンタクトホール 117……チタン １……半導体基板 ２……第１絶縁膜 ３……下層配線層 ４……半導体膜 ５……第２絶縁膜 ６……金属膜 ７……真性シリコン膜 ８……配線層
Claims (2)
- 【請求項１】PN接合ダイオードを含む半導体装置であっ
て、 多結晶シリコン層あるいは半導体基板中に形成される不
純物拡散層からなるＮ型の下層配線層と、 前記下層配線上に設置され、複数の第１コンタクトホー
ルを有する第２絶縁膜と、 前記第２絶縁膜上に設置され、前記第１コンタクトホー
ル内で前記下層配線と接続し前記PN接合ダイオードを構
成するＮ型領域と、前記第２絶縁膜上で前記Ｎ型領域と
接続して前記PN接合ダイオードを構成するＰ型領域と、
からなる第２多結晶シリコン層と、 前記第２多結晶シリコン層上に設置され、前記Ｐ型領域
上に複数の第２コンタクトホールを有する第３絶縁膜
と、 前記第２コンタクトホール内に設置された金属膜と、 前記金属膜上に設置されたシリコン膜と、 前記シリコン膜上に設置された配線と、 を有する半導体装置。 - 【請求項２】前記第２多結晶シリコン層が、前記配線
と、格子状に配置され、その交点に前記第２コンタクト
ホールが設置されていることを特徴とする請求項１記載
の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216496A JP2952990B2 (ja) | 1990-08-17 | 1990-08-17 | 半導体装置 |
| US07/689,222 US5311039A (en) | 1990-04-24 | 1991-04-22 | PROM and ROM memory cells |
| KR1019910006535A KR910019243A (ko) | 1990-04-24 | 1991-04-24 | 개선된 prom 및 rom 메모리 셀 및 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2216496A JP2952990B2 (ja) | 1990-08-17 | 1990-08-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498870A JPH0498870A (ja) | 1992-03-31 |
| JP2952990B2 true JP2952990B2 (ja) | 1999-09-27 |
Family
ID=16689345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2216496A Expired - Fee Related JP2952990B2 (ja) | 1990-04-24 | 1990-08-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952990B2 (ja) |
-
1990
- 1990-08-17 JP JP2216496A patent/JP2952990B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0498870A (ja) | 1992-03-31 |
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