JPH05114709A

JPH05114709A - 半導体装置及び半導体装置の製造方法

Info

Publication number: JPH05114709A
Application number: JP3275569A
Authority: JP
Inventors: Shoichi Kimura; 正一木村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1991-10-23
Filing date: 1991-10-23
Publication date: 1993-05-07

Abstract

(57)【要約】【目的】微細化可能な、１ＴＩＭＥＰＲＯＭ用セルを提
供する。【構成】第１導電型の不純物を注入した第１シリコン膜
を形成し、第２絶縁膜を形成し、第１コンタクトホール
を形成し、第２シリコン膜を形成し、第３絶縁膜を形成
し、第２コンタクトホールを形成し、第４シリコン膜を
形成し、配線層が形成されている構造において、第１コ
ンタクトホール上に、第２コンタクトホールはなく、か
つ第１コンタクトホール部の第２シリコン膜には第１導
電型の、第２コンタクトホール部には、第２導電型の不
純物が含まれており、それらによりＰＮ接合ダイオード
が形成されている。また第２コンタクトホールから第２
導電型の不純物を注入している。【効果】順方向電流も大きく，ＯＮ電流とＯＦＦ電流と
の差は大きく、安定して情報の有・無を感知できる。ま
た合わせ余裕が不必要なので微細化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はダイオードを用いた不揮
発性メモリー及びその製造方法に適用して有効な技術に
関する。

【０００２】

【従来の技術】従来の構造は、図３の様に、１は基板、
２は第１絶縁膜、３は下層配線層（高濃度に不純物を含
んだ多結晶シリコンなど）、４は半導体膜（１×１０¹⁷
ａｔｏｍｓ・ｃｍ^-3程度の不純物を含んだ多結晶シリコ
ン膜など）、５は第２絶縁膜、６は金属膜（チタンや白
金など）、７はシリコン膜（不純物を意図的に注入しな
い多結晶シリコン膜など）、８は配線層（アルミニウム
膜など）であった。

【０００３】ダイオードとシリコン膜を１つのセルとし
て用いた不揮発性メモリーの一つに、第３図にある様
に、金属膜６と半導体膜４とからなるショットキー障壁
ダイオード上に、シリコン膜７を形成し、これを第４図
のように格子状に配置した構造がある。ただし、図３
は、より良く説明するために、３個のセルの断面図を示
している。１つのセルはスイッチとダイオードで形成さ
れており、スイッチのＯＮとＯＦＦにより情報を判別す
る。この構造は，１ＴＩＭＥＰＲＯＭ（１度のみ電気的
書き込み可能型読みだし専用メモリー）と言われてい
る。図４において、ダイオードは、ショットキー障壁ダ
イオードである。ダイオードは、格子状に配置した時
に、他のセルからの電流を阻止する役割を果たす。また
スイッチは、前記シリコン膜７が役割を果たす。

【０００４】すなわち、電気的に書き込む前は、前記シ
リコン膜７の抵抗が高い。すなわち５Ｖ程度の電圧を印
加しても微量の電流しか流れないので、スイッチが切れ
ている状態（ＯＦＦ状態）である。電気的に書き込む場
合、すなわち２０Ｖ前後の電圧を前記シリコン膜７に印
加すると、前記シリコン膜７に破壊が生じ電流が流れや
すくなり、スイッチが入った状態（ＯＮ状態）となる。

【０００５】１ＴＩＭＥＰＲＯＭは、この前記シリコン
膜７の破壊前・後の電流の大・小により、情報を引き出
している。

【０００６】

【発明が解決しようとする課題】しかし、従来の技術で
は、前記シリコン膜７を破壊しても、さほど電流値は大
きくならないと言う問題点を有する。例えばコンタクト
ホール径が１．２μｍの場合、ＯＦＦ状態では１Ｍオー
ムの抵抗値であり、ＯＮ状態でも２０Ｋオームと高い。
したがってダイオードに掛かる。電圧が下がり順方向に
流せる電流が減少してしまう。前述の用に１ＴＩＭＥＰ
ＲＯＭは電流の大小により情報の有・無を判別してい
る。すなわち、電流の大小に差があるほど、セルにつな
がれている電流感知回路の感知能力に余裕ができ、正確
に動くことができる。また回路設計も容易になる。ま
た、量産製品の製品バラツキにも対応できる。しかし、
従来の技術では、前記シリコン膜７の破壊前・後での電
流差が小さいので、電流を感知することが困難であり、
しいては１ＴＩＭＥＰＲＯＭを作ることは不可能である
という問題点を有する。

【０００７】また、ショットキー障壁ダイオードの金属
を、選択的にコンタクトホール内に形成する製造方法は
現在でも難しい技術となっている。

【０００８】また、前記下層配線層３と前記金属膜６と
の距離が短いため、熱処理により前記下層配線層３の不
純物が、前記に金属膜６まで雪崩込み、ショットキー障
壁ダイオードの逆方向電流（拡散電流）が増大してしま
うという問題点を有する。

【０００９】そこで本発明は、この様な問題点を解決す
るもので、その目的とするところは、ＯＮ，ＯＦＦ時の
電流差が大きい、１ＴＩＭＥＰＲＯＭ用セルを提供する
ところにある。

【００１０】

【課題を解決するための手段】本発明の半導体装置は、
基板上に第１絶縁膜が形成されており、前記第１絶縁膜
上には、第１導電型の不純物を注入した第１シリコン膜
が形成されており、前記第１シリコン膜上には、第２絶
縁膜が形成されており、前記第２絶縁膜上には第１コン
タクトホールが形成されており、前記第２絶縁膜及び前
記第１コンタクトホール上には第２シリコン膜が形成さ
れており、前記第２シリコン膜上には、第３絶縁膜が形
成されており、前記第３絶縁膜には第２コンタクトホー
ルが形成されており、前記第２コンタクトホール上に
は、第４シリコン膜が形成されており、前記第４シリコ
ン膜上には、配線層が形成されている構造において、前
記第１コンタクトホール上に、前記第２コンタクトホー
ルはなく、かつ前記第１コンタクトホール部の前記第２
シリコン膜には、前記第１導電型の不純物が含まれ、前
記第２コンタクトホール部の前記第２シリコン膜には、
第２導電型の不純物が含まれており、それらの、不純物
により前記第２シリコン膜中には、ＰＮ接合ダイオード
が形成されていることを特徴とする。

【００１１】本発明の半導体装置の製造方法は、（ａ）
基板上に第１絶縁膜を形成する工程、（ｂ）前記第１絶
縁膜上に、第１導電型の不純物を注入した第１シリコン
膜を形成する工程、（ｃ）前記第１シリコン膜上に、第
２絶縁膜を形成する工程、（ｄ）前記第２絶縁膜上に第
１コンタクトホールを形成する工程、（ｅ）前記第２絶
縁膜及び前記第１コンタクトホール上に第２シリコン膜
を形成する工程、（ｆ）前記第２シリコン膜に、前記第
１導電型の不純物を注入する工程、（ｇ）前記第２シリ
コン膜上に、第３絶縁膜を形成する工程、（ｈ）前記第
３絶縁膜に第２コンタクトホールを形成する工程、
（ｉ）前記第２シリコン膜の、前記第２コンタクトホー
ル部に第２導電型の不純物を注入する工程、（ｊ）前記
第２コンタクトホール上に、第４シリコン膜もしくは窒
化シリコン膜もしくはシリコン酸化膜もしくはこれらの
積層膜を形成する工程、（ｋ）前記第４シリコン膜もし
くは前記窒化シリコン膜もしくは前記シリコン酸化膜も
しくはこれらの積層膜上に、配線層を形成する工程から
なることを特徴とする。

【００１２】

【実施例】図１は、本発明の一実施例における半導体装
置の断面図である。また図２（ａ）から図２（ｅ）は、
その製造工程ごとの主要断面図である。なお、実施例の
全図において、同一の機能を有するものには、同一の符
号を付け、その繰り返しの説明は省略する。また図１及
び図２（ａ）から図２（ｅ）にわたり、より良く説明す
るために、３個のセルの断面図を示している。以下、図
２（ａ）から図２（ｅ）に従い、説明していく。ここで
は、図４と同じにするため、Ｐ型領域上にシリコン膜を
形成した例につき説明する。

【００１３】まず図２（ａ）の如く、半導体基板１０１
上に、ＣＶＤ法（化学気相成長法）により第１絶縁膜１
０２を形成する．ＳｉＯ₂膜で５００ｎｍぐらいが適当
であろう。そして前記第１絶縁膜１０２上に下層配線と
してＣＶＤ法により第１多結晶シリコン膜１０３を２０
０ｎｍ程度形成する。通常モノシランガスの熱分解によ
り多結晶シリコンを堆積させる。そしてこの前記第１多
結晶シリコン膜１０３を低抵抗化するために、たとえば
５族の元素（たとえばリン元素や砒素）をイオン打ち込
み法を用いて、６×１０¹⁵ａｔｏｍｓ・ｃｍ^-2以上注入
する。そしてフォト及びエッチング法により、前記第１
多結晶シリコン膜１０３を所定形にする。そして、前記
第１多結晶シリコン膜１０３上に、ＣＶＤ法により第２
絶縁膜１０４を形成する．ＳｉＯ₂膜で４００ｎｍ程が
適当であろう。そして、これ以後に形成されるＰＮ接合
ダイオードの、Ｎ型領域になる部分の前記第２絶縁膜１
０４に第１コンタクトホール１１２を形成する。

【００１４】次ぎに図２（ｂ）の如く、ＣＶＤ法により
第２多結晶シリコン膜１０５を５００ｎｍ程度形成す
る。これを、ＰＮ接合ダイオードのＮ型領域１０６にす
るために５族の元素（たとえばリン元素や砒素）をイオ
ン打ち込み法を用いて、１×１０¹³ａｔｏｍｓ・ｃｍ^-2
程度注入する。

【００１５】次ぎに図２（ｃ）の如く、前記第２多結晶
シリコン膜１０５のＰ型領域１０７形成するために、前
記第２多結晶シリコン膜１０５のそれ以外の部分上にレ
ジストマスク１０８形成し、３族の元素（たとえばボロ
ン元素）をイオン打ち込み法を用いて、５×１０¹⁵ａｔ
ｏｍｓ・ｃｍ^-2程度注入する。前記Ｎ型領域１０６の不
純物領よりも、１０倍以上多くしてＮ型を打ち消し、Ｐ
型領域にする。そして前記レジストマスク１０８を除去
する。

【００１６】次ぎに図２（ｄ）の如く、第３絶縁膜１１
３を形成する。例えばＣＶＤ法により、ＳｉＯ₂膜を４
００ｎｍほど形成するのが適当であろう。そして、前記
Ｐ型領域１０７上の前記第３絶縁膜１１３をフォト及び
エッチング法により、除去し、第２コンタクトホール１
１６を形成する。フッ酸などでエッチングする。そし
て、各不純物を活性化するために、熱する。ハロゲンラ
ンプを用いて、窒素雰囲気中で１０００度６０秒ほど熱
する。

【００１７】次ぎに図２（ｅ）の如く、スイッチとなる
シリコン膜１１４を形成する。これも、同様にＣＶＤ法
により、３００ｎｍ形成する。そして、フォト及びエッ
チング法により、不要部分を取り除く。

【００１８】最後に、図１の如く、前記第３絶縁膜１１
３上及び前記シリコン膜１１４上に上部配線１１５を形
成する。アルミニウムをスパッタ法により形成し、フォ
ト及びエッチング法により不要な部分を排除するのが一
般的な方法であろう。以上の工程を経て、本発明の１
実施例を得る。

【００１９】この様に、多結晶シリコン膜を用いてＰＮ
接合ダイオードにした場合、例えばコンタクトホール径
が１．２μｍの場合、ＯＦＦ状態では１Ｍオームである
がおＮ状態では５００オームと非常に低い抵抗値にする
ことが可能となる。したがってダイオードにかかる電圧
が下がらず、順方向電流も大きく，ＯＮ電流とＯＦＦ電
流との差は大きく、安定して情報の有・無を感知するこ
とが可能となる。これは、破壊時に下のＰ型領域の不純
物が、破壊箇所になだれ込むためと考えられている。ま
た、前記第１コンタクトホール１１２から、前記第２コ
ンタクトホール１１６との距離が長いため、活性化など
の熱処理を行なっても前記Ｎ型領域１０６及び前記Ｐ型
領域１０７の高濃度の不純物が多少拡散しても接触する
ことはなくＰＮ接合を保つことができる。

【００２０】また多結晶シリコン膜を用いてＰＮ接合ダ
イオードのＰ型領域形成する場合、図２（ｃ）の如く、
Ｐ型領域１０７以外の部分上にレジストマスク１０８形
成し、３族の元素（たとえばボロン元素）をイオン打ち
込み法を用いて注入せず、図５の如く、前記第３絶縁膜
１１３を形成し、前記Ｐ型領域１０７上の前記第３絶縁
膜１１３をフォト及びエッチング法により除去し、第２
コンタクトホール１１６を形成した後に、３族の元素
（たとえばボロン元素）をイオン打ち込み法を用いて、
５×１０¹⁵ａｔｏｍｓ・ｃｍ^-2程度注入するという製造
方法を用いれば、前記Ｐ型領域１０７と前記第２コンタ
クトホール１１６との合わせ余裕が必要ないので微細化
が可能となる。また、多結晶シリコン膜にＰ型領域及び
Ｎ型領域を形成する技術は、通常用いられているフォト
及びイオン打ち込み法であり、簡単に作ることが可能で
あり工程数も非常に少なくてすむ。

【００２１】以上本発明者によってなされた発明を、前
記実施例に基づき、具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において、変形し得ることは勿論である。

【００２２】例えば、本実施例では、下層の配線を高濃
度に不純物を注入した多結晶シリコン膜を用いたが、抵
抗値が低いほうがいいので、金属やシリコンと金属との
化合物でもよい。その場合、電流感知回路のトランジス
ターのゲート電極も兼ねることができるので、工程数も
減り効率がよい。

【００２３】また、本実施例では、１ＴＩＭＥＰＲＯＭ
に関して述べたが、ＴＴＬの入力回路やバイポーラＴｒ
とショットキー障壁ダイオードを用いたメモリセルなど
に対しても効果的である。なお実施例では、下層配線に
多結晶シリコン膜を用いたが、半導体基板中に形成した
不純物拡散層の場合でも同じであることは言うまでもな
い。

【００２４】また本実施例では、スイッチとしてシリコ
ン膜をもちいたがＯＮ電流とＯＦＦ電流との差が大きい
シリコン窒化膜もしくはシリコン酸化膜もしくはこれら
の積層膜を用いればより効果適である。

【００２５】

【発明の効果】以上述べた様に、本発明によれば、半導
体膜中にＰ型及びＮ型領域を形成し、その上にシリコン
膜を形成することにより、そのシリコン膜を電気的に破
壊する前・後での電流が大きくことなる。したがって、
１ＴＩＭＥＰＲＯＭを作ることが可能となる。また、電
流感知回路の感知能力にも、余裕ができ正確に働くこと
ができる。また、量産時の製品ばらつきにも対応でき
る。作成法も簡単であり工程数もすくなくてすむ。

【００２６】また、高濃度のＰ型領域及びＮ型領域まで
の距離が長いので、熱処理により多小拡散しても、接触
することなく、良好なＰＮ接合ジャンクションを保つこ
とが可能となる。

【００２７】また多結晶シリコン膜を用いてＰＮ接合ダ
イオードのＰ型領域形成する場合、コンタクトホールを
形成した後に、Ｐ型不純物注入すれば、合わせ余裕が必
要ないので微細化が可能となるし工程数も少ない。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示す主要断
面図である。

【図２】（ａ）から（ｅ）は本発明の半導体装置の製
造方法の一例を工程順に説明するための主要断面図であ
る。

【図３】従来の半導体装置を示す主要断面図である。

【図４】１度のみ電気的書き込書き込み可能型不揮発
性メモリーの回路図である。

【図５】本発明の半導体装置の製造方法の一実施例を
示す主要断面図である。

【符号の説明】

１・・・基板２・・・第１絶縁膜３・・・下層配線層４・・・半導体膜５・・・第２絶縁膜６・・・金属膜７・・・シリコン膜８・・・配線層１０１・・・半導体基板１０２・・・第１絶縁膜１０３・・・第１多結晶シリコン膜１０４・・・第２絶縁膜１０５・・・第２多結晶シリコン膜１０６・・・Ｎ型領域１０７・・・Ｐ型領域１０８・・・レジストマスク１０９・・・Ｎ型不純物イオンビーム１１０・・・Ｐ型不純物イオンビーム１１２・・・第１コンタクトホール１１３・・・第３絶縁膜１１４・・・シリコン膜１１５・・・上部配線１１６・・・第２コンタクトホール

Claims

【特許請求の範囲】

【請求項１】基板上に第１絶縁膜が形成されており、
前記第１絶縁膜上には、第１導電型の不純物を注入した
第１シリコン膜が形成されており、前記第１シリコン膜
上には、第２絶縁膜が形成されており、前記第２絶縁膜
上には第１コンタクトホールが形成されており、前記第
２絶縁膜及び前記第１コンタクトホール上には第２シリ
コン膜が形成されており、前記第２シリコン膜上には、
第３絶縁膜が形成されており、前記第３絶縁膜には第２
コンタクトホールが形成されており、前記第２コンタク
トホール上には、第４シリコン膜が形成されており、前
記第４シリコン膜上には、配線層が形成されている構造
において、前記第１コンタクトホール上に、前記第２コ
ンタクトホールはなく、かつ前記第１コンタクトホール
部の前記第２シリコン膜には、前記第１導電型の不純物
が含まれ、前記第２コンタクトホール部の前記第２シリ
コン膜には、第２導電型の不純物が含まれており、それ
らの、不純物により前記第２シリコン膜中には、ＰＮ接
合ダイオードが形成されていることを特徴とする半導体
装置。
【請求項２】前記金属膜および前記配線層間に第３シリ
コン膜もしくは窒化シリコン膜もしくはシリコン酸化膜
もしくはこれらの積層膜が形成されていることを特徴と
する請求項１記載の半導体装置。
【請求項３】前記第１シリコン膜は、金属もしくは金属
との化合物であることを特徴とする請求項１記載の半導
体装置。
【請求項４】前記第１シリコン膜及び前記第２シリコン
膜が前記配線層と、格子状に配置され、その交点に前記
第２コンタクトホールが形成され、前記第２コンタクト
ホール間に、前記第１コンタクトホールが形成されてい
ることを特徴とする請求項１記載の半導体装置。
【請求項５】前記第１絶縁膜が存在せず、前記第１シリ
コン膜が、前記半導体基板に形成されている不純物層で
あることを特徴とする請求項１記載の半導体装置。
【請求項６】ダイオードを用いた不揮発性メモリー製
造方法において、（ａ）基板上に第１絶縁膜を形成する工程、（ｂ）前記第１絶縁膜上に、第１導電型の不純物を注入
した第１シリコン膜を形成する工程、（ｃ）前記第１シリコン膜上に、第２絶縁膜を形成する
工程、（ｄ）前記第２絶縁膜上に第１コンタクトホールを形成
する工程、（ｅ）前記第２絶縁膜及び前記第１コンタクトホール上
に第２シリコン膜を形成する工程、（ｆ）前記第２シリコン膜に、前記第１導電型の不純物
を注入する工程、（ｇ）前記第２シリコン膜上に、第３絶縁膜を形成する
工程、（ｈ）前記第３絶縁膜に第２コンタクトホールを形成す
る工程、（ｉ）前記第２シリコン膜の、前記第２コンタクトホー
ル部に第２導電型の不純物を注入する工程、（ｊ）前記第２コンタクトホール上に、第４シリコン膜
もしくは窒化シリコン膜もしくはシリコン酸化膜もしく
はこれらの積層膜を形成する工程、（ｋ）前記第４シリコン膜もしくは前記窒化シリコン膜
もしくは前記シリコン酸化膜もしくはこれらの積層膜上
に、配線層を形成する工程からなることを特徴とする半
導体装置の製造方法。