KR100623144B1 - 메모리 셀 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 다수의 메모리 셀이 반도체 기판(10)의 메인 표면 영역에 배치되고, 메모리 셀이 각각 소오스(29), 게이트(WL1 또는 WL2) 및 드레인(60)을 가진 적어도 하나의 MOS 트랜지스터를 포함하며, 메모리 셀이 평행한 메모리 셀 라인에 배치되고, 인접한 메모리 셀 라인이 절연 트렌치(20)에 의해 절연되고, 인접한 메모리 셀 라인이 각각 적어도 하나의 비트 라인(60)을 포함하고, 2개의 인접한 메모리 셀 라인의 비트 라인(60)들이 서로를 향하는, 메모리 셀 장치에 관한 것이다.
상기 메모리 셀 장치는 본 발명에 따라 상기 절연 트렌치(20)가 비트 라인(60)보다 더 깊게 반도체 기판(10) 내로 삽입되고, 소오스(29) 및/또는 드레인의 적어도 하나의 부분 영역이 상기 절연 트렌치(20)의 하부에 배치되도록 형성된다.
본 발명은 또한 상기 메모리 셀 장치의 제조 방법에 관한 것이다.

Description

메모리 셀 장치 및 그 제조 방법 {MEMORY CELL ARRANGEMENT AND METHOD FOR PRODUCING THE SAME}
본 발명은 다수의 메모리 셀이 반도체 기판의 메인 표면 영역에 배치되고, 메모리 셀이 각각 소오스, 게이트 및 드레인을 가진 적어도 하나의 MOS 트랜지스터를 포함하며, 메모리 셀이 평행한 메모리 셀 라인에 배치되고, 인접한 메모리 셀 라인이 절연 트렌치에 의해 절연되고, 인접한 메모리 셀이 각각 적어도 하나의 비트 라인을 포함하고, 2개의 인접한 메모리 셀 라인의 비트 라인들이 서로를 향하는, 메모리 셀 장치에 관한 것이다.
본 발명은 또한 상기 메모리 셀 장치의 제조 방법에 관한 것이다.
메모리 셀은 넓은 기술 분야에 사용된다. 메모리 셀로는 ROM(Read Only Memory)이라 불리는 판독 전용 메모리, 및 PROM(Programmable ROM)이라 불리는 프로그램 가능 메모리가 있다.
반도체 기판 상의 메모리 셀 장치는 메모리에 저장된 정보에 대한 랜덤 액세스를 가능하게 한다는 특징을 갖는다. 메모리 셀 장치는 다수의 트랜지스터를 포함한다. 판독 과정시, 트랜지스터를 통한 전류 흐름의 유무에 논리적 상태 1 또는 0이 할당된다. 통상적으로, 정보의 저장은 채널 영역이 소정 차단 특성에 상응하는 도핑을 가진 MOS 트랜지스터의 사용에 의해 이루어진다.
이러한 메모리 셀 장치는 미국 특허 제 5 306 941호에 공지되어 있다. 이 메모리 장치에서 메모리 셀 스트립의 에지 영역에는 비트 라인이 배치된다. 인접한 메모리 셀 스트립의 비트 라인은 서로 대향한다. 이 경우, 비트 라인은 절연 물질로 채워진 절연 트렌치에 의해 서로 분리된다. 상기 간행물에는 또한 절연 트렌치를 반도체 기판 내로 에칭함으로써 메모리 셀 스트립을 형성하는, 메모리 셀 장치의 제조 방법이 공지되어 있다. 절연 트렌치의 에칭 후 도펀트의 확산이 이루어지고, 상기 확산에 의해 비트 라인이 형성된다. 이러한 메모리 셀 장치는 적어도 0.5 ㎛의 구조물 크기 및 ROM 메모리에 적합하다. 이 경우, 전기적 프로그래밍은 불가능하다.
또다른 메모리 셀 장치는 독일 특허 공개 제 195 10 042호에 공지되어 있다. 이 메모리 셀은 라인에 배치된 MOS 트랜지스터를 포함한다. 각각의 라인에는 MOS 트랜지스터가 직렬 접속된다. 메모리 밀도를 높이기 위해, 인접한 라인이 교대로 스트립형 긴 트렌치의 바닥에 그리고 기판의 표면에서 인접한 스트립형 긴 트렌치들 사이에 배치된다. 서로 접속된 소오스/드레인 영역은 관련 도핑 영역으로 형성된다. 라인 방식 제어에 의해, 상기 메모리 셀 장치를 판독하는 것이 가능하다.
상기 메모리 셀 장치는 메모리 셀에 필요한 표면이 4F2로부터 2F2으로 감소된다는 것을 특징으로 한다. 여기서, F는 제조에 사용되는 포토리소그래픽 공정의 최소 구조물 폭이다. 그러나, 이 경우에는 단위 면적 당 메모리 셀의 수를 더욱 증가시킬 수 없다는 단점이 있다.
본 발명의 목적은 선행 기술의 단점을 없애는 것이다. 특히, 가급적 많은 수의 메모리 셀이 가급적 작은 공간에 배치되는 메모리 셀 장치를 제공하는 것이다. 바람직하게는, 메모리 셀 장치가 전기적으로 프로그래밍될 수 있어야 한다.
상기 목적은 절연 트렌치가 비트 라인보다 깊게 반도체 기판 내로 삽입되고, 절연 트렌치의 하부에 소오스 및/또는 드레인의 적어도 하나의 부분 영역이 배치됨으로써 달성된다.
본 발명에 의해, 메모리 셀 스트립을 포함하고, 기판 내로 깊게 삽입됨으로써, 서로 마주 놓인 비트 라인의 효과적인 절연을 가능하게 하는 절연 트렌치가 상기 메모리 셀 스트립 사이에 배치되는, 메모리 셀 장치가 형성된다.
상이한 메모리 셀 스트립의 소오스 및/또는 드레인 사이의 전기 접속은 소오스 및/또는 드레인의 부분 영역이 하나의 메모리 셀 스트립으로부터 다른 메모리 셀 스트립으로 연장됨으로써 이루어진다.
이 경우, 바람직하게는 상이한 트랜지스터의 소오스 및/또는 드레인이 하나의 공동 웰 내에 배치된다.
예컨대 제 1 SiO2 층, Si3N4층 및 제 2 SiO2 층으로 이루어진 삼중층의 전기 전하 캐리어용 접착점을 게이트 유전체에 제공함으로써, 메모리 셀 장치가 전기적으로 프로그래밍될 수 있다.
본 발명은 또한 절연 트렌치가 반도체 기판 내로 에칭됨으로써, 절연 트렌치 사이에 스트립이 형성된 다음, 비트 라인이 형성되는 메모리 셀 장치의 제조 방법에 관한 것이다. 이 방법은 본 발명에 따라 비트 라인의 형성 전에 채널 영역이 형성되고, 비트 라인의 형성 후에 부가의 에칭 단계가 이루어지며, 상기 에칭 단계에 의해 절연 트렌치가 반도체 기판 내로 더욱 깊게 삽입되도록 수행된다.
본 발명의 또다른 장점, 특수성 및 바람직한 실시예는 첨부된 도면을 참고로 하는 하기의 실시예 설명에 제시된다.
도 1은 제 1 에칭 공정 후 반도체 기판의 횡단면도,
도 2는 제 1 도펀트의 주입 후 도 1에 도시된 반도체 기판의 횡단면도,
도 3은 제 2 도펀트의 주입 후 반도체 기판의 횡단면도,
도 4는 부가의 에칭 공정 후 반도체 기판의 횡단면도,
도 5는 도 4에 도시된 반도체 기판의 개별 영역의 전기 접속에 대한 회로도,
도 6은 유전층의 증착, 반도체 층의 증착 및 패턴화 및 부가 절연 물질의 증착 후 반도체 기판의 상부 영역의 종단면도,
도 7은 스페이서를 형성하기 위한 비등방성 에칭의 수행 후 반도체 기판의 상부 영역의 단면도,
도 8은 부가 에칭 공정 후 반도체 기판의 상부 영역의 단면도,
도 9는 유전층의 성장 후 반도체 기판의 상부 영역의 단면도,
도 10은 전극층의 제공 및 부분적인 에칭 후 반도체 기판의 상부 영역의 단 면도,
도 11은 완성된 반도체 셀 장치의 평면도,
도 12는 셀 필드 섹션의 전기 회로도이다.
1 x 1016cm-3 내지 1 x 1017 cm-3, 예컨대 2 x 1016cm-3의 기본 도펀트 농도를 가진 n-도핑된 단결정 실리콘으로 이루어진 반도체 기판(10) 상에 마스크(15)가 제공된다. 상기 마스크(15)는 예컨대 TEOS (Si(OC2H5)4) 방법에 따라 형성된 실리콘 산화물로 이루어질 수 있다. TEOS 방법에서는 테트라에틸오르토실리케이트 Si(OC2H5)4가 약 700℃의 온도 및 40 Pa의 압력에서 실리콘 산화물 SiO2로 변환된다.
마스크(15)의 제공 후, 에칭 공정이 예컨대 다단계로 즉, CF4 및 O2 또는 CHF3 및 O2로 이루어진 가스 혼합물에 의한 제 1 에칭 단계 및 HBr 함유 가스에 의한 제 2 에칭 단계로 수행되므로, 반도체 기판(10)에 절연 트렌치(20)가 형성된다.
절연 트렌치(20) 사이에는 스트립(30)이 배치되고, 인접한 스트립(30)의 중심 간의 간격은 2F이다. 여기서, F는 최소로 제조 가능한 구조물 크기, 바람직하게는 0.1 ㎛ 내지 0.5 ㎛의 범위이다. 반도체 기판의 이러한 처리 상태는 도 1에 도시된다.
그리고 나서, 제 1 도펀트(22)의 주입이 이루어지므로, 스트립(30)의 측면 영역(25) 및 절연 트렌치(20)의 하부 바닥 영역(28)이 p-도핑된다. 스트립(30)의 측면 영역(25) 및 절연 트렌치(20)의 바닥 영역(28)은 완성된 메모리 셀 장치에서 채널 영역을 형성한다. p-도핑의 형성을 위해 예컨대 붕소가 바람직하게는 10 내지 20 keV의 주입 에너지로 주입된다. 주입 도우즈는 도핑될 층의 소정 농도와 두께의 곱과 동일하며, 바람직한 층 두께는 약 0.2 ㎛이고 바람직한 농도는 2 x 1017cm-3 내지 4 x 1012cm-2이다. 주입 및 드라이브-인 후에, 측면 영역(25) 및 하부 영역(28)에서 도펀트의 농도는 약 2 x 1017cm-3이다. 도펀트의 드라이브-인에 의해 바닥 영역(28) 및 그것에 접속된 2개의 측면 영역(25)이 완성된 메모리셀 장치에서 관통 채널이 형성되는 영역을 형성한다. 반도체 기판의 이러한 처리 상태는 도 2에 도시된다.
그리고 나서, 부가 도펀트(35)의 주입이 이루어지며, 측면 영역(25) 및 바닥 영역(28)과 반대 도전 타입으로 스트립(30)의 측벽(40) 및 절연 트렌치(20)의 상부 바닥 영역(50)이 하이 도핑된다. n+ 도핑을 형성하기 위해, 예컨대 인 또는 비소가 예컨대 40 내지 80 keV의 주입 에너지 및 2 x 1015cm-2 범위의 도우즈로 주입된다. 상기 주입 후에, 측벽(40) 및 상부 바닥 영역(50)에서 도펀트의 농도는 약 2 x 1020cm-3이다. 반도체 기판의 이러한 처리 상태는 도 3에 도시된다.
그리고 나서, 개별 스트립(30) 간의 절연을 위해 부가의 에칭 공정이 이루어진다. 이로 인해, 절연 트렌치(20)가 더 깊게 에칭되고 절연 트렌치(20)의 도핑된 상부 바닥 영역(50)이 제거된다. 상기 공정에 의해 스트립(30)의 측벽(40)으로부터 공간적으로 서로 분리된 비트 라인(60)이 형성되고, 상기 비트 라인(60)의 상호 절연은 절연 트렌치(20)가 기판 내로 가급적 깊이 침투함으로써 보장된다. 비트 라인(60)의 부분들은 완성된 메모리 셀 장치에서 MOS 트랜지스터의 드레인을 형성한다. 비트 라인(60)은 약 200 nm의 높이를 갖는다. 절연 트렌치(20)의 깊이는 비트 라인(60)의 높이보다 더 깊다. 이로 인해, 반도체 기판(10)을 통한 가능한 전류 경로의 유효 길이(l)가 확대된다. 반도체 기판의 이러한 처리 상태는 도 4에 도시된다.
소오스(29) 사이의 낮은 옴 저항 접속은 예컨대 도시되지 않은 공동 웰을 통해 이루어진다. 접속은 예컨대 반도체 기판 또는 전기 전도층을 통해 이루어질 수 있다.
비트 라인(60)의 폭은 약 50 nm이다. 횡단면 면적이 (200×10-9m) x (50×10-9m)=1 x 10-14m2 일 때, 비트 라인의 저항은 비트 라인의 길이 mm 마다 수 백 kΩ이며, 전형적인 값은 500 kΩ/mm 이다. 이로 인해, 약 1 mm의 채널 길이를 가진 셀 필드가 구현될 수 있다.
이러한 메모리 셀 장치의 전형적인 차단 전압은 약 0.6 V이다. 비트 라인(60) 및 워드 라인(WL)의 전기 접속에 대한 회로도가 도 5에 도시된다.
도시되지 않은 규소화 공정에 의해 비트 라인(60)의 저항이 현저히, 바람직하게는 팩터 10 이상 떨어진다. 이러한 규소화 공정에서, 비트 라인(60)은 적합한 규화물, 즉 금속 실리콘 화합물로 변환된다. 본 실시예의 경우에는 MoSi2, WSi2, TaSi2, TiSi2, PtSi, Pd2Si와 같은 규화물을 규소화에 의해 제조하는 것이 특히 바람직하다. 규소화시 선택적 규화물 형성이 이루어진다. 선택적 규화물 형성은 바람직하게는 규화물 형성 금속만이 스퍼터링된 다음, 실리콘 베이스로서 비트 라인과 규화물 반응함으로써 이루어진다. 규화물 형성 금속의 제공 후, 600 내지 1000℃ 범위의 온도에서 템퍼링이 이루어짐으로써, 금속 규화물이 형성된다.
그리고 나서, 마스크(15)가 제거된다. 마스크(15)의 제거 후에, 절연 트렌치(20)가 절연 물질, 예컨대 TEOS-방법으로 형성된 SiO2로 채워진다. 이것은 테트라에틸오르토실리케이트: Si(OC2H5)4가 약 700℃의 온도 및 40Pa 범위의 압력에서 실리콘 산화물 SiO2로 변환됨으로써 이루어질 수 있다.
절연 물질로 절연 트렌치(20)를 채운 후에, 평탄화 공정, 바람직하게는 화학적-기계적 평탄화 공정이 수행된다. 그 다음에, 적합한 유전층이 스트립(30) 및 절연 트렌치(20) 상에 제공된다. 상기 유전층은 바람직하게는 다중층으로 형성될 수 있다. 유전층이 3중층, 즉 약 3 nm 두께의, 실리콘 산화물 SiO2로 이루어진 제 1 유전층(90), 약 7 내지 8 nm 두께의, 실리콘 질화물로 이루어진 중간 유전층(100), 약 4 nm 두께의, 실리콘 산화물로 이루어진 상부 유전층(110)을 포함하는 3중층인 것이 바람직하다.
제 1 유전층(90)은 예컨대 O2 함유 분위기에서 템퍼링에 의해 소정 층 두께로 형성된다. 이 경우, 스트립(30)의 실리콘이 실리콘 산화물 SiO2로 변환된다. 그리고 나서, 상기 층이 예컨대 CHF3에 의한 비등방성 에칭에 의해 패턴화될 수 있다.
제 2 유전층(100)은 바람직하게는 CVD(화학 기상 증착)-방법, 특히 LPCVD(Low Pressure CVD)에 따라 제공된다. 제 2 유전층(100)을 형성하기 위한 매우 적합한 변형예는 디클로로실란(SiH2CL2)을 암모니아(NH3)의 첨가 하에 약 750℃ 범위의 온도에서 플라즈마 내에서 10 Pa 내지 100 Pa의 압력, 바람직하게는 30 Pa 의 압력으로 실리콘 질화물(Si3N4)로 변환시킴으로써 이루어질 수 있다.
그리고 나서, 상부 유전층(110)이 바람직하게는 H2O 함유 분위기에서 900℃의 온도로 약 2 시간 동안 열산화에 의해 또는 공지된 층 형성 방법 중 하나에 따라, 예컨대 HTO 방법에 따라 증착된다. HTO-방법에 의한 증착은 바람직하게는 디클로로실란 SiH2Cl2이 N2O 함유 분위기에서 약 900℃의 온도 및 40 Pa 범위의 압력으로 실리콘 산화물 SiO2로 변환됨으로써 이루어진다.
상부 유전층(110) 상에서 바람직하게는 하이 도핑된 다결정 실리콘으로 이루어진 반도체 층(120)이 성장된다. 다결정 실리콘의 바람직한 도핑은 적어도 1020cm-3이고, 1021cm-3 부터의 도핑이 특히 적합하다.
예컨대, 반도체 층(120)은 인 또는 비소의 확산 또는 주입에 의해 n+ 도핑된다. 주입은 예컨대 80 keV의 에너지 및 1 x 1016cm-2의 도우즈로 이루어질 수 있다.
그리고 나서, 반도체 층(120) 상에 레지스트 마스크가 제공된다. 그 다음, 에칭 공정이 예컨대 다단계로, 예컨대 CF4 및 O2 또는 CHF3 및 O2로 이루어진 가스 혼합물에 의한 제 1 에칭 단계 및 HBr 함유 가스에 의한 제 2 에칭 단계로 이루어진다. 이로 인해, 절연 트렌치(130)가 반도체 층(120) 내로 에칭된다. 절연 트렌치(130) 사이에서 반도체 층(120)의 남아있는 재료에 의해 스트립(140)이 형성된다. 상기 스트립(140)은 완성된 메모리 셀 장치에서 워드 라인으로 사용된다.
그리고 나서, 절연층(150)이 가능한 컨포멀하게 적합한 방법에 따라 스트립(140) 및 절연 트렌치(130) 상에 증착된다. 절연층(150)이 TEOS-방법에 따라 형성되는 것이 특히 바람직하다. 이것은 테트라에틸오르토실리케이트 Si(OC2H5)가 약 700℃의 온도 및 40 Pa 범위의 압력에서 실리콘 산화물 SiO2로 변환됨으로써 이루어진다.
유전층(90), (100) 및 (110) 및 스트립(140)이 배치된 반도체 기판의 섹션은 도 6에 도시된다. 도 6은 도 1 내지 4에 도시된 스트립(30)의 단면도에 수직인 단면도를 나타낸다.
그리고 나서, 절연층(150)의 비등방성 에칭이 이루어진다. 상기 에칭 공정의 에칭량은 평평한 영역에서 절연층(150)의 두께에 상응한다. 따라서, 스트립(140)의 측벽에는 TEOS 스페이서라고 불리는 스페이서(160)가 생긴다. 반도체 기판의 이러한 상태는 도 7에 도시된다.
그리고 나서, 에칭 공정이 이루어진다. 질화물 함유 유전층(100)은 적합한 수단의 사용에 의해, 예컨대 80% 범위의 농도를 가진 인산 및 약 150℃의 온도를 사용해서 제거된다. 다단계 에칭 공정은 산화물 함유 하부 유전층(90)에서 중단된다. 얇은 유전층(90)은 절연 트렌치(130)의 영역에서 예컨대 불화수소산 용액(HF-dip)에 의한 부가의 에칭 공정에 의해 제거된다. 반도체 기판의 이러한 상태는 도 8에 도시된다.
그리고 나서, 새로운 3중층이 성장된다. 이것을 위해, 하부 유전층(180), 중간 유전층(190) 및 상부 유전층(200)이 형성된다. 바람직하게는 하부 유전층(180)이 예컨대 템퍼링 방법으로 소정 층 두께로 형성된 실리콘 산화물 SiO2로 이루어진다. 이 경우, 스트립(140) 및 반도체 재료(120)의 상부면 영역에는 실리콘이 산소 함유 분위기에서 약 800 내지 900℃의 온도로 실리콘산화물 SiO2로 변환된다. 중간 유전층(190)은 바람직하게는 LPCVD-방법으로 약 700℃에서 형성된 질화물층으로 형성된다. 가장 상부의 유전층(200)은 바람직하게는 하부 유전층(180)과 동일한 재료, 즉 바람직하게는 SiO2로 이루어진다. 하부 유전층(180)의 두께는 최종 상태에서 예컨대 3 nm이고, 중간 유전층(190)의 두께는 약 7 내지 8 nm이며 상부 유전층(200)의 두께는 4 nm이다. 층 두께의 이러한 시퀀스는 전하를 가급적 오래 저장하기 위해 특히 바람직하다.
반도체 기판의 이러한 상태는 도 9에 도시된다.
그리고 나서, 전극층(210)이 전체 표면에 형성된다. 전극층(210)은 예컨대 도핑된 반도체 재료, 바람직하게는 n-도핑된 다결정 실리콘, 금속 규화물 및/또는 금속으로 이루어진다.
물론, 전극층(210)의 반도체 재료가 p-도핑될 수도 있다.
전극층(210)은 워드 라인을 형성하는 스트립(140) 사이의 절연 트렌치(130)를 채우기에 충분한 두께로 형성된다. 따라서, 전극층(210)이 약 0.2 ㎛ 내지 0.6 ㎛, 바람직하게는 0.4 ㎛의 두께로 증착된다.
그리고 나서, 전극층(210)이 패턴화된다. 전극층(210)의 패턴화는 다단계 방법으로 이루어진다. 먼저, 전극층(210)이 평탄화 공정, 예컨대 CMP(화학적-기계적 평탄화) 단계에 의해 제거된다. 이 경우, 중간 유전층(190)이 스톱층으로 작용한다.
그리고 나서, 스트립의 상부에서 유전층(170)이 그 부분층(180), (190) 및 (200)의 제거에 의해 제거된다. 그 다음에, 부가의 에치-백 또는 화학적-기계적 평탄화(CMP) 공정이 이루어진다.
메모리 셀 장치에서 메모리 셀은 MOS 트랜지스터로 구현되고, 상기 MOS 트랜지스터는 드레인으로 작용하는 비트 라인(60), 상기 비트 라인(60)에 접속되어 채널 영역으로 작용하는 측면 영역(25), 소오스(29)중 하나 및 게이트 유전체로 작용하는 유전층(90), (100), (110)의 일부, 및 게이트 전극으로 작용하는 스트립(140) 중 하나, 또는 게이트 유전체로 작용하는 3중층(180), (190), (200), 및 게이트 전극으로 작용하는 패턴화된 전극층(210)의 일부로 형성된다.
스트립(140) 및 패턴화된 전극층(210)이 자기 정렬 방식으로 형성되기 때문에, 스트립(30)에 인접한 게이트 전극의 중심 간의 간격이 최소로 제조 가능한 구조물 크기(F)인 메모리 셀 장치가 제조될 수 있다. 인접한 스트립(30)의 중심 간의 간격은 포토리소그래픽 공정에 의해 제조되는 마스크(15)의 사용시 최소 2F이다. 스트립(30)이 각각 비트 라인(60)에 대해 수직인 2개의 인접한 메모리 셀을 포함하기 때문에, 메모리 셀 당 필요한 장소가 F2이다.
마스크(15)가 스페이서 기술에 의해 형성되면, 인접한 스트립(30)의 중심 간의 간격이 F이다. 따라서, 메모리 셀 당 필요한 장소는 0.5 x F2이다.
완성된 메모리 셀 장치의 평면도가 도 11에 도시된다. 상기 도면에는 비트 라인(60) 및 제 1 워드 라인(WL1) 및 제 2 워드 라인(WL2)의 배치가 도시된다. 제 1 워드 라인(WL1) 및 제 2 워드 라인(WL2)이 스트립(140) 또는 패턴화된 전극층(210)에 의해 형성된다.
여기에 나타나는 바와 같이, 스트립(30)에 인접한 2개의 비트 라인(60) 중 하나의 비트 라인(60)은 셀 필드의 상부 영역에서 콘택(220)에 접속된다. 스트립(30)의 다른 비트 라인(60)은 도시되지 않은 방식으로 셀 필드의 하부 가장자리에 접속된다.
도 12에는 셀 필드 섹션의 전기 회로도가 도시된다.
여기에는 비트 라인(60), (60'), (60") 및 워드 라인(WL1) 및 (WL2) 사이의 결선이 도시된다.
전기 회로의 기능을 명확히 하기 위해, 하나의 메모리 셀(230)을 기록하기 위해 필요한 전압이 표시된다.
메모리 셀(230)의 기록은 전기 전하의 터널링을 통해 이루어진다. 바람직하게는 9 V 내지 10 V의 게이트 전압이 관련 워드 라인(WL2)을 통해 메모리 셀(230)에 인가된다. 모든 메모리 셀의 공동 소오스가 예컨대 5 V의 공동 전위에 접속된다. 0 V의 드레인 전압이 비트 라인(60")을 통해 메모리 셀(230)에 인가된다. 다른 셀에는 0 V의 게이트 전압 또는 예컨대 5 V의 포지티브 드레인 전압이 인가된다. 이로 인해, 이미 기록된 셀의 소거가 피해진다.
메모리 셀의 판독은 바람직하게는 메모리 셀의 공동 소오스가 0 V에 접속되고, 셀에 관련된 비트 라인이 하나의 포지티브 전위에 접속되며 셀에 관련된 워드 라인이 예컨대 3 V의 전위에 접속되도록 이루어진다.
모든 메모리 셀의 동시 소거는 바람직하게는 셀의 공동 소오스가 0 V에 접속되고, 모든 비트 라인(60), (60'), (60")이 0 V의 전위에 접속되며 예컨대 -10 V의 네거티브 게이트 전압이 워드 라인(WL1) 및 (WL2)을 통해 인가된다.
본 발명이 전술한 실시예에만 국한되지 않는다. 특히, n-도핑 및 p-도핑이 바뀔 수 있다.

Claims (9)

  1. - 다수의 메모리 셀들(230)이 반도체 기판(10)의 메인 표면 영역에 배치되고,
    - 상기 메모리 셀들(230)이 소오스(29), 게이트 및 드레인을 가진 적어도 하나의 MOS 트랜지스터를 포함하며,
    - 상기 메모리 셀들(230)이 평행하게 연장된 메모리 셀 라인들에 배치되고,
    - 인접한 메모리 셀 라인들이 절연 트렌치(20)에 의해 절연되며,
    - 인접한 메모리 셀 라인들이 각각 적어도 하나의 비트 라인(60, 60', 60'')을 포함하고,
    - 2개의 인접한 메모리 셀 라인들의 비트 라인들(60, 60', 60")이 서로를 향하는, 메모리 셀 장치로서,
    상기 절연 트렌치(20)가 비트 라인들(60, 60', 60")보다 더 깊게 반도체 기판(10) 내로 삽입되고, 소오스(29) 및/또는 드레인의 적어도 하나의 부분 영역이 상기 절연 트렌치(20)의 하부에 배치되는 것을 특징으로 하는 메모리 셀 장치.
  2. 제 1항에 있어서,
    인접한 MOS 트랜지스터들의 소오스들(29) 및/드레인들이 관련 도핑된 영역으로 형성되는 것을 특징으로 하는 메모리 셀 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 절연 트렌치(20)가 비트 라인들(60, 60', 60") 보다 0.1 ㎛ 내지 0.5 ㎛ 더 깊게 반도체 기판(10) 내로 삽입되는 것을 특징으로 하는 메모리 셀 장치.
  4. 제 1항 또는 제 2항에 있어서,
    상기 비트 라인들(60, 60', 60")이 0.1 ㎛ 내지 0.3 ㎛의 높이를 갖는 것을 특징으로 하는 메모리 셀 장치.
  5. 제 1항 또는 제 2항에 있어서,
    - 2개의 인접한 절연 트렌치들(20) 사이에 서로 마주 놓인 측벽들을 가진 스트립(30)이 배치되고,
    - 상기 스트립(30)이 각각 2개의 메모리 셀 라인들을 포함하며,
    - 메모리 셀 라인들의 비트 라인들(60)이 각각 스트립(30)의 측벽에 형성되고,
    - 인접한 메모리 셀들이 비트 라인들(60)에 대해 수직으로 하나의 공동 소오스(29) 및/또는 드레인을 포함하는 것을 특징으로 하는 메모리 셀 장치.
  6. 절연 트렌치들(20)이 반도체 기판(10) 내로 에칭됨으로써, 절연 트렌치들(20) 사이에 스트립(30)이 형성된 다음, 비트 라인들(60, 60', 60")이 형성되는, 메모리 셀 장치의 제조 방법에 있어서,
    상기 비트 라인들(60, 60', 60")의 형성 전에, 채널 영역들이 형성되고, 비트 라인들(60, 60', 60")의 형성 후 부가의 에칭 단계가 수행되고, 상기 부가의 에칭 단계에 의해 절연 트렌치들(20)이 반도체 기판(10) 내로 더 깊게 삽입되는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서,
    상기 비트 라인들(60, 60', 60")이 이온(35)의 주입에 의해 형성되는 것을 특징으로 하는 방법.
  8. 제 6항 또는 제 7항에 있어서,
    상기 비트 라인들(60, 60', 60")이 금속 화합물로 변환되는 것을 특징으로 하는 방법.
  9. 제 8항에 있어서,
    상기 비트 라인들(60, 60', 60")이 금속 실리콘 화합물로 변환되는 것을 특징으로 하는 방법.
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