KR100404239B1 - 판독전용메모리셀장치및그제조방법 - Google Patents

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Abstract

본 발명은 병렬 행으로 배치된 플래너 MOS 트랜지스터를 포함하는 판독 전용 저장 셀 장치에 관한 것이다. 인접 행은 길이방향 홈(6)의 베이스를 따라 그리고 인접한 길이방향 홈(6)사이에서 교대로 뻗는다. 비트라인(11a,12,11b)은 길이방향 홈(6)을 가로지르는 방향으로 뻗으며 워드라인(19)은 이것에 평행하게 뻗는다. 저장 셀 장치는 저장 셀당 2F2의 영역을 갖추어 산출될 수 있다(F:구조의 최소 사이즈 임).

Description

판독전용 메모리셀 장치 및 그 제조방법{READ-ONLY STORAGE CELL ARRANGEMENT AND METHOD FOR PRODUCING THE SAME}
알루미늄으로 코팅된 플라스틱 디스크는 대용량 데이터용 판독전용 메모리로서 널리 사용된다. 이들 플라스틱 디스크는 코팅된 상태에서 두 개의 상이한 유형의 포인트 형상 공핍부를 가지며, 이들에는 논리값 0 및 1이 할당된다. 정보는 이들 공핍부의 배열에 디지털식으로 저장된다. 이러한 디스크는 컴팩트 디스크로서 호칭되고 음악을 디지털식으로 저장하는 데 광범위하게 이용된다.
컴팩트 디스크에 저장된 데이터를 판독하기 위해, 디스크는 판독장치를 이용하여 기계식으로 회전된다. 포인트 형상 공핍부는 레이저 다이오드 및 포토 셀에 의해 스캐닝된다. 이 경우에 전형적인 스캐닝 속도는 2 x 40 KHz 이다. 하나의 컴팩트 디스크에 5기가 바이트의 정보를 저장할 수 있다.
판독 장치는 기계적 마모에 종속되는 이동부를 가지고, 비교적 큰 크기를 필요로 하며 저속 데이터 액세스만을 허용한다. 판독장치는 또한 진동에 민감하므로 이동 시스템에서 단지 제한된 범위에서만 사용될 수 있다. 반도체-기초 판독 전용메모리는 소량의 데이터 저장용으로 공지되어 있다. 이들 메모리는 흔히 MOS 트랜지스터가 사용된 플래너 집적 실리콘회로로서 구현된다. MOS 트랜지스터는 각각 워드라인에 연결된 게이트 전극을 통하여 선택된다.
MOS 트랜지스터의 입력은 기준라인에 연결되고 그것의 출력은 비트라인에 연결된다. 전류가 트랜지스터를 통하여 흐르는 지의 여부를 판정하기 위해 판독동작 동안 평가가 행해진다. 따라서 저장된 정보가 할당된다. 기술적인 관점에서, 정보의 저장은 일반적으로 채널 영역에서 상이한 주입에 의한 결과로서 상이한 임계전압을 갖는 MOS 트랜지스터에 의해 수행된다.
이들 반도체-기초 메모리는 저장된 정보에 임의 접근을 허용한다. 정보를
판독하는 데 필요한 전력은 분명히 기계식 드라이브를 갖는 판독장치에서 보다 작다. 정보를 판독하는 데 기계식 드라이브는 필요하지 않으므로, 기계적 마모 및 진동에 의한 영향을 입기 쉬움은 제거된다. 반도체-기초 판독전용 메모리는 따라서 마찬가지로 이동 시스템에 이용될 수 있다.
플래너 실리콘 메모리의 저장밀도를 증가시키기 위해, MOS 트랜지스터를 행으로 배열하는 것이 제안되어 왔다. 각각의 행에서, MOS 트랜지스터는 직렬로 연결된다. MOS 트랜지스터는 NAND 또는 NOR 구조에서 행 단위로 구동되어 판독된다. 이것은 행당 단지 두 개의 단자를 필요로 하며, 행으로 배열된 MOS 트랜지스터는 상기 단자들 사이에서 직렬로 연결된다. 이웃하는 MOS 트랜지스터에 대해 서로 연결된 소스/드레인 영역은 코히어런트(cohrent) 도핑된 영역으로서 실현될 수 있다.이것은 메모리 셀당 영역 필요조건이 이론적으로 4F2값 까지 감소될 수 있게 한다(F:개별 기술을 이용하여 산출될 수 있는 최소 구조 사이즈). 이러한 메모리 셀 배열은 H. Kawagoe 및 N.Tsuji, IEEE J. Solid-State Circ., vol. SC-11, p. 360(1976)에 개시되어 있다.
데이터가 영구적으로 기입되는 메모리는 대부분의 전자 시스템에 필요하다. 이러한 메모리는 일명 판독전용 메모리로 불린다.
도 1은 제 1 채널이 주입된 후의 실리콘 기판을 나타낸 도.
도 2는 트렌치 에칭 및 제 2 채널이 주입된 후의 실리콘 기판을 나타낸 도.
도 3은 길이방향 트렌치의 측벽에 도핑된 영역의 형성을 목적으로 각을 이룬 주입과 소스/드레인 영역을 형성할 목적으로 주입 후의 소스/드레인 마스크를 갖는 실리콘 기판의 평면도.
도 4는 도 3의 선 IV-IV를 따라 취한 실리콘 기판의 단면도.
도 5는 도 3의 선 V-V를 따라 취한 실리콘 기판의 단면도.
도 6은 Si3N4층 및 도전층의 증착과 게이트 절연막이 형성된 후 실리콘 기판을 나타낸 단면도.
도 7은 도전층 구성을 위해 산화물 마스크와 Si3N4스페이서가 형성된 후 실리콘 기판을 나타낸 단면도.
도 8은 도전층 구성에 의한 워드라인이 형성된 후 실리콘 기판을 나타낸 단면도.
도 9는 도 8의 IX-IX 선을 따라 취한 단면도.
도 10은 도 8의 X-X 선을 따라 취한 단면도.
도 11은 판독 전용 메모리 셀 장치의 회로도.
본 발명은 증가된 저장밀도가 달성되고 적은 수의 제조단계로 제조될 수 있으며 높은 제조 수율이 가능한 반도체 기초 판독전용 메모리를 개시하는 과제를 기초로 한다. 또다른 목적은 이러한 메모리 셀 장치의 제조 방법을 개시하는 것을 목적으로 한다.
이러한 문제는 청구항 1에 따른 판독 전용 메모리 셀 장치와 청구항 7에 따른 판독 전용 메모리 셀 장치의 제조방법에 의해 해결된다. 본 발명에 대한 추가의 세부사항은 나머지 청구항으로부터 명백하다.
본 발명에 따른 판독 전용 메모리 장치는 바람직하게는 단결정 실리콘으로 된, 반도체 기판의 다수의 개별 메모리 셀을 포함한다. 메모리 셀은 각각 적어도 하나의 MOS 트랜지스터를 포함한다. 메모리 셀은 각각 평행으로 뻗는 행으로 배열된다. 행에 대해 평행하게 뻗는 길이방향 트렌치가 반도체 기판의 주 영역에 구비된다. 행은 각각의 경우에 길이방향 트렌치의 최하부와 인접한 길이방향 트렌치 사이에서 주 영역상에 교대로 배열된다. 비트라인은 행에 대해 가로지르는 방향으로 뻗으며 각각은 상이한 행을 따라 배열된 MOS 트랜지스터의 소스/드레인 영역에연결된다. 워드라인은 행위에 배열되며 각각은 행을 따라 배열된 MOS 트랜지스터의 게이트 전극에 연결된다.
도전 채널이 반도체 기판의 인접 행 사이에서 형성되는 것을 방지하기 위해, 인접한 길이방향 트렌치 사이의 반도체 기판에 도핑층을 제공하는 것이 유익하며, 상기 도핑층은 채널 스토퍼로서의 역할을 한다.
판독전용 메모리셀 장치는 메모리 셀 당 2F2인 필요영역(F: 각각의 기술에서 최소 구조 사이즈)으로 실현될 수 있다. 이러한 목적을 위해, 행을 따라 배열된 메모리 셀의 MOS 트랜지스터는 직렬로 연결된다. 서로 연결된, 행을 따라 인접한 MOS 트랜지스터의 소스/드레인 영역은 이 경우에 반도체 기판에서 코히어런트 도핑된 영역으로서 설계된다. 즉 길이방향 트렌치의 코스에 대해 가로지르는 방향인 비트라인을 따라 연결된 소스/드레인 영역은 반도체 기판의 도핑된 영역을 따라 서로 연결된다. 이 실시예에서, 비트라인은 각각의 경우에 길이방향 트렌치의 측벽에서, 소스/드레인 영역을 연결하는 도핑된 영역과 소스/드레인 영역에 의해 형성된다.
길이방향 트렌치가 F인 트렌치 폭과 F인 거리로 형성된다면, 그리고 두 MOS 트랜지스터의 서로 연결된 소스/드레인 영역으로서 각각 작용하는 코히어런트 도핑된 영역의 범위가 F 이고 그 채널 영역이 F이면, 메모리 셀 당 최종 필요 공간 필요조건은 2F2인 데, 이는 코히어런트 도핑된 영역의 각각이 두 개의 인접한 메모리 셀에 속하기 때문이며, 메모리 셀의 인접한 행이 서로에 대해 바로 인접하여 배열되기 때문이다. 메모리 셀의 인접한 행간의 절연은 인접한 길이방향 트렌치 사이의 반도체 기판 주영역상에 그리고 길이방향 트렌치의 최하부에 배열되므로써 보장된다.
MOS 트랜지스터가 각각의 메모리 셀에 저장된 정보에 좌우되어 상이한 임계 전압을 갖는 것은 본 발명의 범위에 속한다. 데이터를 디지털 형태로 저장하기 위해, MOS 트랜지스터는 두 개의 상이한 임계 전압을 갖는다. 만일 판독전용 메모리 셀 장치가 다중값 로직을 위해 사용된다면, MOS 트랜지스터는 저장된 정보에 좌우되어 두 개 이상의 상이한 임계전압을 갖는다.
MOS 트랜지스터에 대한 상이한 도핑에 의해 MOS 트랜지스터의 상이한 임계 전압을 실현하는 것은 본 발명의 범위에 속한다.
본 발명의 일실시예에 따라, MOS 트랜지스터는 게이트 전극으로서 유전 멀티층 코팅을 갖는다. 유전 멀티층 코팅은 유전 멀티층 코팅내의 적어도 하나의 추가층과 비교하여 증대된 전자 포획 단면부를 갖는 적어도 하나의 층이 구비된다. 유전 멀티층 코팅은 바람직하게 SiO2층, Si3N4층 및 SiO2층(소위 ONO)을 포함한다. 판독전용 메모리셀 장치에 대한 이 실시예는 전자를 MOS 트랜지스터의 채널 영역으로부터 멀티층 코팅으로 주입시키므로써 일회(one-time) 프로그램가능하다. 주입된 전자는 SiO2층과 Si2N4층 사이의 공핍 층의 트랩에 의해 유지되고 MOS 트랜지스터의 임계전압을 증대시킨다. 이러한 방식으로, 각각의 MOS 트랜지스터의 임계전압은 각각의 메모리 셀에 저장되어야 할 정보에 따라 목적하는 방식으로 변화된다.
판독전용 메모리셀 장치는 바람직하게 자기 정렬 프로세스 단계를 이용하여 산출되는데 그결과로 메모리셀 당 공간 필요조건이 감소될 수 있다. 판독 전용 메모리셀 장치를 산출하기 위해, 본질적으로 평행하게 뻗는 길이방향 트렌치는 반도체 기판의 주영역에서 에칭된다. 각각이 적어도 하나의 MOS 트랜지스터를 포함하고 행으로 배열된 다수의 메모리 셀이 산출되며, 상기 행은 길이방향 트렌치의 최하부와 인접하는 길이방향 트렌치사이의 주영역에 교대로 배열된다. MOS 트랜지스터의 소스/드레인 영역은 임플랜테이션에 의해 산출되고, 메모리 셀의 소스/드레인 영역의 장치를 정의하는 소스/드레인 마스크가 이용된다. 임플랜테이션 마스크로서 소스/드레인 마스크를 이용하여, 도핑된 영역이 길이방향 트렌치의 측벽에서 각을 이룬 임플랜테이션에 의해 후속하여 형성되고, 도핑된 영역은 상이한 행을 따라 배열된 소스/드레인 영역을 서로 접속한다. 각각이 행을 따라 배열된 MOS 트랜지스터의 게이트 전극에 연결된 워드라인은 행 위에서 산출된다. 길이방향 트렌치의 측벽에서 도핑된 영역을 통해 서로 연결되고 상이한 행을 따라 배열된 소스/드레인 영역은 판독 전용 메모리 셀 장치에서 비트라인을 형성한다.
인접한 행 사이에서 반도체 기판에 도전채널의 형성을 억압하기 위해, 반도체 기판에서 길이방향 트렌치의 형성 이전에 도핑 층을 형성하는 것이 유익하며, 이 도핑 층은 길이방향 트렌치의 에칭 동안 에칭 쓰루되며 판독전용 메모리 셀 장치에서 채널 스토퍼로서 작용한다.
본 발명은 아래에서 예시된 실시예 및 도면를 참조하여 더욱 상세히 설명된다.
단결정 실리콘으로 이루어 진 기판(1)에 판독전용 메모리셀 장치를 산출하기위해, 먼저 판독전용 메모리셀 장치(도시되지 않음)의 영역을 한정하고 동시에 판독전용 메모리셀 장치의 주위영역을 위한 활성 영역을 한정할 수 있는 절연 구조체가 기판(1)의 주영역(2)에 산출된다. 절연 구조는 예를들어 LOCOS 프로세스 또는 얇은 트렌치 절연 프로세스로 형성된다. 기판(1)은 예를들어 5 x 1015cm-3인 도펀트 농도로 p-도핑된다.
보론 주입은 채널 스톱층(3)을 형성하기 위해 후속하여 수행된다. 보론 주입은 예를들어, 120keV 에너지, 6 x 1013cm-2인 주입량으로 수행된다. 그 결과, 채널 스톱층(3)은 0.3㎛의 두께와 주영역(2) 하부에 0.3㎛의 깊이로 산출된다( 도 1 참조).
포토리소그래픽 프로세스는 그후 MOS 트랜지스터의 공핍 채널을 위한 영역을 한정하는 데 사용된다. 공핍 채널(4)은 50keV의 에너지와 4 x 1013cm-2인 주입량으로 비소를 이용하여 제 1 채널 주입의 도움으로 형성된다. 주영역(2)과 평행인 공핍 채널(4)의 범위는, 0.4㎛의 기술이 이용된다면, 0.6㎛ x 0.6㎛ 이다.
TEOS 프로세스를 이용하여, SiO2층을 약 200nm의 두께로 증착하므로써, 트렌치 마스크(5)는 포토리소그래픽 프로세스의 도움으로 SiO2층을 구축하므로써 형성된다(도 2 참조).
길이방향 트렌치(6)는 에칭 마스크로서 트렌치 마스크(5)를 이용하여 cl2로 이방성 에칭에 의해 에칭된다. 길이방향 트렌치(6)는 0.6㎛의 깊이를 가진다. 길이방향 트렌치(6)는 기판(1)까지 강하하여 도달하며; 이 트렌치는 채널 스톱 층(3)을 절결(cut through)한다. 공핍 채널(4)의 폭은 길이방향 트렌치(6)의 에칭 동안 셋팅된다. 이러한 이유로, 공핍 채널(4)에 대한 트렌치 마스크(5)의 정렬은 중요하지 않다.
SiO2로 이루어 진 스페이서(7)는 TEOS 프로세스 및 후속하는 이방성 에칭을 이용하여 추가로 SiO2층을 증착시키므로서 길이방향 트렌치(6)의 측벽상에 형성된다. 포토리소그래픽 프로세스가 길이방향 트렌치(6)의 최하부에 후속하여 산출된 MOS 트랜지스터를 위한 영역을 정의하기 위해 후속하여 이용된다. 공핍채널(8)은 50keV의 에너지와 4 x 1013cm-2인 주입량으로 비소를 이용하여 제 2 채널 주입에 의해 길이방향 트렌치(6)의 최하부에 산출된다. 인접하는 길이방향 트렌치(6) 사이의 영역은 트렌치 마스크(5)와 스페이서(7)에 의해 프로세스에서 마스킹된다. 공핍채널(8)을 한정하는 동안 정렬은 임계적이지 않다. 제 2 채널 주입은 길이방향 트렌치(6)의 측벽에 대해 자기-정렬된다.
트렌치 마스크(5)는 NH4F/HF를 이용하여 습식-화학적으로 후속하여 제거된다. 스페이서(7)도 동시에 제거된다.
SiO2박층(9)은 실리콘 기판상에서 20nm의 두께로 성장된다. SiO2박층(9)은 희생 산화물로서의 의미로 실리콘 표면을 개선시킨다.
폴리실리콘 층은 전체 영역에 걸쳐 후속하여 증착된다. 폴리실리콘 층은500nm의 두께로 산출된다. 이것은 예를들어 고유로(intrinsically) 도핑된다. 포토리소그래픽 프로세스 단계와 함께, 소스/드레인 마스크(10)는 폴리실리콘층을 구축하므로써 형성된다(도3, 도 4, 도 5를 참조). 소스/드레인 마스크(10)는 나중에 산출되어야 할 소스/드레인 영역의 배열을 한정한다. 그것은 MOS 트랜지스터를 위한 채널 영역이 후속하여 산출되는 각각의 영역에 실리콘 표면을 커버링하는 폴리실리콘 스트립을 갖는다.
약 80keV의 에너지와 5 x 1015cm-2인 주입량으로 비소를 주입하므로써, 상부 소스/드레인 영역(11a)은 각각의 경우에 길이방향 트렌치(6)의 최하부에 형성된 하부 소스/드레인 영역(11b)과 이웃하는 길이방향 트렌치(6) 사이에 주영역(2)의 영역에 형성된다. 주입은 본질적으로 주영역(2)에 대해 수직적으로 수행된다(도 3 및 도 5).
도핑된 영역(12)은 약 40。의 경사도의 이온주입에 의해 길이방향 트렌치의 측벽에 형성되고, 상기 도핑된 영역은 각각의 경우에 상부 소스/드레인 영역(11a)을 하부 소스/드레인 영역(11b)에 접속한다(도 5를 참조). 각을 이룬 주입은 약 80keV의 에너지와 5 x 1015cm-2인 주입량으로 비소를 주입하므로써 수행된다.
소스/드레인 마스크(10)는 후속하여 SiO2에 대해 폴리실리콘을 선택적으로 부식하는 건식 또는 습식 에칭으로 제거된다. 이 경우에, SiO2박층(9)은 에칭 스톱으로서 작용한다. 소스/드레인 마스크(10)는 폴리실리콘 에천트(HF/HNO3/H2O)를이용하는 습식수단 또는 HBr 및 Cl2를 이용하는 건식수단으로 제거된다.
SiO2박층(9)은 후속하여 플루오르화수소산(HF)을 이용하여 제거된다.
SiO2스페이서(13)는 TEOS 프로세스로 SiO2층을 증착시키고 후속하여 이방성 에칭으로 길이방향 트렌치(6)의 측벽상에 형성된다(도 6 참조).
SiO2로 이루어 진 게이트 유전체(14)는 열 산화에 의해 10nm의 두께로 형성된다. 산화가능한 도전층(15)은 100 내지 200 nm의 두께로 전체 영역에 걸쳐 후속하여 산출된다. 산화가능한 도전층(15)은 바람직하게 도핑된 폴리실리콘으로부터 형성된다. 대안으로, 산화가능한 도전층(15)은 도핑된 폴리실리콘과 실리사이드의 화합물 또응 금속 실리사이드로 이루어 질 수 있다.
Si3N4층(16)은 30 내지 80 nm의 두께로 전체 영역에 걸쳐 증착된다. Si3N4층(16)의 편평부는 이방성 에칭에 의해 제거되고 Si3N4스페이서(17)가 형성된다. 프로세스에서, 산화가능한 도전층(15)의 표면은 편평 영역에서 노출된다. Si3N4스페이서(17)는 길이방향 트렌치(6)의 측벽의 영역에서 산화가능한 도전층(15)을 피복한다(도 7 참조).
산화가능한 도전층(15)의 노출 영역은 후속하여 산화된다. Si3N4스페이서(17)는 산화가능한 도전층(15)의 편평영역에서 선택적 산화를 허용하며 산화 마스크로서 작용한다. 프로세스에서, 산화물 마스크(18)는 형성되어 산화가능한 도전층(15)의 편평영역을 커버링한다.
Si3N4스페이서(17)가 후속하여 제거된다. 산화가능한 도전층(15)은 산화물 마스크(18)에 대해 선택적으로 산화가능한 도전층(15)을 부식시키는 에칭 프로세스로 구축된다. 길이방향 트렌치(6)에 병렬로 뻗는 워드라인(19)은 길이방향 트렌치(6)의 최하부 및 이웃하는 길이방향 트렌치(6)들 사이에서의 프로세스에서 산출된다(도 8, 도9 및 도 10 참조). 산화물 마스크(18)를 형성하기 위한 선택적 산화는 길이방향 트렌치(6)의 코스에 대해 자기-정렬 방식으로 워드라인(19)을 구축할 수 있게 하며, 이 워드라인의 폭은 특히 길이방향 트렌치(6)의 최하부에서 최소 구조 사이즈(F) 보다 작다.
판독전용 메모리셀 장치는 NOR 구성으로 배선된다(도 11 참조). 이 회로 구조는 작은 시간상수로 각각의 개별 메모리 셀에 액세스할 수 있게 한다. 도 11에서, 워드라인은 WL에 의해 지정되고 비트라인은 BL에 의해 지정된다.
판독전용 메모리셀 장치는 중간 산화물의 증착으로 완성된다. 콘택트 홀은 후속하여 에칭되고, 그 측벽에는, 예를 들어, 텅스텐으로 채워진 절연 스페이서가 구비된다. 마지막으로, 금속화 평면이 금속층을 증착시켜서 이 금속층을 구축하므로써 산출된다(도시되지 않음).
게이트 유전체(14)가 순차적으로 SiO2, Si3N4및 SiO2(ONO)로 된 층으로부터 대안으로 형성될 수 있다. 이 경우에, 판독전용 메모리셀 장치는 MOS 트랜지스터의 채널 영역으로부터 게이트 전극으로 전자를 주입하므로써 한번에 프로그램가능하다. 게이트 유전체에 포획된 전자는 MOS 트랜지스터의 임계전압을 증가시킨다.이 경우에, 상이한 임계전압을 설정하기 위한 게이트 유전체가 생략된다.
전자를 주입하는 동안 전압 조건에 대한 적절한 선택은 복수 개의 논리 값을 표현하기 위해 상이한 임계 전압을 설정할 수 있게 한다.

Claims (13)

  1. 판독전용 메모리셀 장치에서,
    복수 개의 개별 메모리셀이 반도체 기판(1)에 제공되고,
    상기 복수 개의 개별 메모리셀은 각각 본질적으로 평행하게 뻗는 행으로 배열되고,
    상기 행에 대해 본질적으로 평행하게 뻗는 길이방향 트렌치(6)가 상기 반도체 기판(1)의 주영역(2)에 제공되고,
    상기 행은 각각의 경우에 상기 이웃하는 길이방향 트렌치(6) 사이의 주영역(2)상 및 상기 길이방향 트렌치(6)의 최하부에서 교대로 배열되고,
    상기 복수 개의 개별 메모리 셀은 각각 적어도 하나의 MOS 트랜지스터를 포함하고,
    비트라인은 상기 행에 대해 가로질러 뻗으며 비트라인의 각각은 상이한 행을 따라 배열된 MOS 트랜지스터의 소스/드레인 영역(11a,11b)에 접속되며,
    워드라인(19)은 상기 행의 위에 배열되고 상기 워드라인의 각각은 한 행을 따라 배열된 MOS 트랜지스터의 게이트 전극에 접속되는 것을 특징으로 하는 판독전용 메모리셀 장치.
  2. 제 1 항에 있어서,
    도핑된 층(3)은 각각의 경우에 이웃하는 길이방향 트렌치(6) 사이에서 상기반도체 기판(1)에 제공되며, 상기 반도체 기판(1)의 이웃하는 행 사이에 도전 채널이 형성되는 것을 방지하는 것을 특징으로 하는 판독전용 메모리셀 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    한 행을 따라 배열된 메모리 셀의 상기 MOS 트랜지스터는 직렬로 연결되고,
    한 행을 따라 이웃하는 MOS 트랜지스터의 서로 접속된 소스/드레인 영역은 상기 반도체 기판(1)에서 코히어런트(coherent) 도핑된 영역(11a 및/또는 11b)으로서 설계되며,
    비트라인에 연결되고 상이한 행을 따라 배열된 소스/드레인 영역(11a,11b)은 상기 길이방향 트렌치(6)의 각각의 측벽에 배열된 도핑된 영역(12)을 통해 서로 접속되는 것을 특징으로 하는 판독전용 메모리셀 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 MOS 트랜지스터는 상기 각각의 메모리 셀에 저장된 정보에 좌우되어 상이한 임계전압을 갖는 것을 특징으로 하는 판독전용 메모리셀 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 MOS 트랜지스터는 게이트 유전체(14)로서, 적어도 하나의 추가 층과 비교하여 증대된 전자 포획 단면부를 갖는 적어도 하나의 층을 갖는 유전 멀티층 코팅을 포함하는 것을 특징으로 하는 판독전용 메모리셀 장치.
  6. 제 5 항에 있어서,
    상기 유전 멀티층 코팅은 적어도 하나의 SiO2층 및 Si3N4층을 포함하는 것을 특징으로 하는 판독전용 메모리셀 장치.
  7. 판독전용 메모리셀 장치를 제조하기 위한 방법으로서,
    본질적으로 평행하게 뻗는 길이방향 트렌치(6)가 반도체 기판(1)의 주영역(2)에서 에칭되고,
    행으로 배열되며 각각 적어도 하나의 MOS 트랜지스터를 포함하는 복수 개의 메모리 셀이 형성되는 데, 상기 행은 상기 길이방향 트렌치(6)의 최하부 및 이웃하는 길이방향 트렌치(6) 사이의 상기 주영역(2)상에 교대로 배열되고,
    상기 메모리 셀의 소스/드레인 영역(11a,11b)의 배열을 한정하는 소스/드레인 마스크(10)가 형성되고,
    주입에 의해 상기 소스/드레인 영역(11a,11b)이 형성되고,
    주입 마스크로서 소스/드레인 마스크(10)를 이용하여, 도핑된 영역(12)이 상기 길이방향 트렌치(6)의 측벽에서 각을 이룬 주입에 의해 형성되고, 이 도핑된 영역(12)은 상이한 행을 따라 배열된 소스/드레인 영역(11a,11b)을 서로 접속시키며,
    각각이 한 행을 따라 배열된 MOS 트랜지스터의 게이트 전극에 연결되는 워드라인(19)이 상기 행 위에서 형성되는 것을 특징으로 하는 판독전용 메모리셀 장치제조방법.
  8. 제 7 항에 있어서,
    도핑된 층(3)은 상기 반도체 기판(1)에서 상기 길이방향 트렌치(6)의 형성 이전에 형성되고, 상기 길이방향 트렌치(6)의 에칭 동안 에칭쓰루(etch through)되어 도전 채널이 이웃하는 행 사이에서 상기 반도체 기판(1)에 형성되는 것을 방지하는 것을 특징으로 하는 판독전용 메모리셀 장치 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서,
    상기 MOS 트랜지스터는 게이트 전극(14)으로서 유전 멀티층 코팅으로 형성되며, 상기 유전 멀티층 코팅은 멀티층 코팅에서 적어도 하나의 추가층과 관련한 증대된 전자 포획 단면을 갖는 적어도 하나의 층을 갖는 것을 특징으로 하는 판독전용 메모리셀 장치 제조방법.
  10. 제 9 항에 있어서,
    상기 유전 멀티층 코팅은 적어도 하나의 SiO2층 및 적어도 하나의 Si3N4층을 포함하는 것을 특징으로 하는 판독전용 메모리셀 장치 제조방법.
  11. 제 7 항 또는 제 8 항에 있어서,
    상기 길이방향 트렌치(6)가 에칭되기 이전에, 상기 이웃하는 길이방향 트렌치(6)의 주영역(2)에 배열된 상기 MOS 트랜지스터의 임계전압을 설정하기 위한 목적으로 제 1 채널 주입이 실행되며,
    상기 길이방향 트렌치(6)가 에칭된 이후에, 상기 길이방향 트렌치(6)의 최하부에 배열된 상기 MOS 트랜지스터의 임계전압을 설정하기 위한 목적으로 제 2 채널 주입이 실행되고, 상기 이웃하는 길이방향 트렌치(6) 사이의 주영역(2)이 마스킹되는 되는 것을 특징으로 하는 판독전용 메모리셀 장치 제조방법.
  12. 제 11 항에 있어서,
    상기 길이방향 트렌치(6)가 에칭 마스크로서 SiO2를 함유하는 트렌치 마스크(5)를 이용하여 에칭되고,
    SiO2를 포함하는 상기 트렌치 마스크(5)가 상기 제 2 채널 주입 동안 상기 이웃하는 길이방향 트렌치(6) 사이의 주영역(2)을 마스킹하며,
    상기 트렌치 마스크(5)가 상기 제 2 채널 주입 이후에 제거되는 것을 특징으로 하는 판독전용 메모리셀 장치 제조방법.
  13. 제 7 항 또는 제 8 항에 있어서,
    상기 소스/드레인 마스크(10)의 제거 후, 상기 길이방향 트렌치(6)의 측벽상에 절연 스페이서(13)의 형성 후 및 게이트 유전체(14)의 형성 후에 상기워드라인(19)을 형성하기 위해, 산화가능한 도전층(15) 및, 상기 산화가능한 도전층(15)의 최상부에 실리콘 질화물층(16)이 전체 영역에 걸쳐 증착되고,
    실리콘 질화물 스페이서(17)는 이방성 에칭에 의해 상기 실리콘 질화물층(16)으로부터 형성되고,
    상기 산화가능한 도전층(15)의 노출된 영역에는 산화에 의해 산화물 마스크(18)가 구비되고,
    상기 실리콘 질화물 스페이서(17)가 제거되며,
    상기 산화물 마스크(18)가 에칭 마스크로서 이용되는 에칭 프로세스로 도전층(15)을 패턴함으로써 상기 워드라인(19)이 형성되는 것을 특징으로 하는 판독전용 메모리셀 장치 제조방법.
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