JP2000501886A - 固定値メモリセル装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 固定値メモリセル装置は並列して延びる行内に配設されているプレーナ型ＭＯＳトランジスタを含んでいる。隣接する行は長手トレンチ（６）の底面及び隣接する長手トレンチ（６）間に交互に延びている。長手トレンチ（６）に対しビット線（１１ａ、１２、１１ｂ）は横方向に延びまたワード（１９）線は平行に延びている。このメモリセル装置は１メモリセル当たり２Ｆ²の面積（Ｆは最小のパターン寸法）を有するように形成することができる。

Description

【発明の詳細な説明】 固定値メモリセル装置及びその製造方法 多くの電子システムにはデータを固定的に書込むメモリが必要である。このよ うなメモリはとりわけ固定値メモリ、読取りメモリ又はリード・オンリーメモリ といわれる。 極めて大きなデータ量には読取りメモリとしてしばしばアルミニウムで被覆さ れたプラスチックウェハが使用される。これらのプラスチックウェハはその被覆 内に論理値０及び１が対応付けられる２種類の点状のくぼみを有している。この くぼみの配置に情報がディジタルに記憶されている。このようなウェハはコンパ クトディスクといわれ、音楽のディジタル記憶のために普及している。 コンパクトディスクに記憶されたデータの読取りにはウェハが機械的に回転す る読取り装置が使用される。点状のくぼみはレーザダイオード及びフォトセルを 介して走査される。その際典型的な走査速度は２×４０ｋＨｚである。１枚のコ ンパクトディスクには５Ｇビットの情報を記憶することができる。 この読取り装置は、機械的摩耗を蒙り比較的大容量を必要としまた緩慢なデー タアクセスしかできない可動部を有している。更にこの読取り装置は振動に敏感 で、従ってモバイルシステムでは制限して使用できるに過ぎない。比較的小さな データ量の記憶には半導体ベースの固定値メモリが公知である。それらはしばし ばＭＯＳトランジスタが使用されるプレーナ型シリコン集積回路として形成され る。ＭＯＳトランジスタはワード線と接続されているゲート電極を介してその都 度選択される。ＭＯＳトランジスタの入力部は参照線と、また出力部はビット線 と接続されている。読取り過程に電流がトランジスタを流れるか否かが評価され る。それに応じて記憶されている情報が対応付けられる。技術的には情報の記憶 は多くの場合、ＭＯＳトランジスタが異なる注入によりチャネル領域内に異なる カットオフ電圧を有することにより行われる。 半導体ベースのこれらのメモリは記憶された情報のランダムアクセスを可能に する。情報の読取りに必要な電力は機械的な駆動機構による読取り装置の場合よ りも明らかに僅かである。情報の読取りに機械的な駆動機構を必要としないので 、機械的摩耗及び振動に対する弱点はなくなる。従って半導体ベースの固定値メ モリはモバイルシステムにも使用することができる。 プレーナ型シリコンメモリのメモリ密度を高めるために、ＭＯＳトランジスタ を行形式で配置することが提案されている。各行内においてＭＯＳトランジスタ は直列に接続されている。ＮＡＮＤ又はＮＯＲアーキテクチュアの行形式の駆動 によりＭＯＳトランジスタが読出される。それには行当たり２個の接続端子のみ を必要とし、それらの端子間に行内に配置されたＭＯＳトランジスタが直列に接 続されている。更に隣接するＭＯＳトランジスタの互いに接続されているソース ／ドレイン領域をつながっているドープ領域として形成してもよい。それにより １メモリセル当たりの所要面積は論理上４Ｆ²（Ｆはそのときのテクノロジーで 最小に形成可能のパターン寸法をいう）に削減することができる。このようなメ モリセル装置は例えばエィチ・カワゴエ及びエヌ・ツジによる「ＩＥＥＥジャー ナル、固定回路」第ＳＣ−ＩＩ巻、第３６頁（１９７６）から公知である。 本発明の課題は、高度の実装密度を達成し、僅かな製造工程及び高い歩留まり で製造可能の半導体ベースの固定値メモリセル装置を提供することにある。更に このようなメモリセル装置の製造方法を提供することにある。 この課題は本発明の請求項１に記載の固定値メモリセル装置並びに請求項７に 記載のその製造方法により解決される。本発明の実施態様は従属請求項に記載さ れている。 本発明による固定値メモリセル装置は有利には単結晶シリコンから成る半導体 基板に多数の個別のメモリセルを含んでいる。それらのメモリセルはそれぞれ少 なくとも１個のＭＯＳトランジスタを含んでいる。それらのメモリセルはそれぞ れほぼ平行に延びる行内に配置されている。半導体基板の主面には行に対しほぼ 並列に延びる長手トレンチが設けられている。それらの行は隣接する長手トレン チ間の主面と長手トレンチの底面にそれぞれ交互に配置されている。ビット線は 行に対し横方向に延びており、それらはそれぞれ異なる行に沿って配設されるＭ ＯＳトランジスタのソース／ドレイン領域と接続されている。行の上方にはワー ド線が配設されており、それらはそれぞれ行に沿って配設されているＭＯＳトラ ンジスタのゲート電極と接続されている。 半導体基板内の隣接する行間に導電性チャネルが形成されるのを阻止するため に、半導体基板内の隣接する長手トレンチ間にチャネルストッパの作用をするド ープ層を設けると有利である。 この固定値メモリセル装置は１メモリセル当たり２Ｆ²の所要面積（Ｆはその ときのテクノロジーで最小のパターン寸法を意昧する）で形成可能である。それ には行に沿って配設されているメモリセルのＭＯＳトランジスタを直列に接続す る。その際行に沿って隣接するＭＯＳトランジスタの互いに接続されているソー ス／ドレイン領域はつながっているドープ領域として半導体基板内に形成される 。その際ビット線に沿って、即ち長手トレンチの延長方向に対し横方向に接続さ れているソース／ドレイン領域は半導体基板内のドープ領域を介して互いに接続 される。その場合ドープ領域はそれぞれ長手トレンチの側壁内に配置されている 。ビット線はこの実施形態ではそれぞれソース／ドレイン領域及びこれらを接続 するドープ領域により長手トレンチの側壁内に形成される。 Ｆのトレンチ幅とＦの間隔を有する長手トレンチを形成し、２個のＭＯＳトラ ンジスタのそれぞれ互いに接続されているソース／ドレイン領域の作用をするつ ながっているドープ領域の寸法がＦであり、チャネル領域の寸法がＦである場合 、それぞれつながっているドープ領域が２つの隣接するメモリセルに属しており 、またメモリセルの隣接する行が直接並んで配置されているので、１メモリセル 当たり２Ｆ²の所要面積が生じる。メモリセルの隣接する行の絶縁は長手トレン チの底面と隣接する長手トレンチ間の半導体基板の主面に配置することにより保 証される。 ＭＯＳトランジスタが各メモリセル内に記憶された情報に応じて種々のしきい 値電圧を有していることは本発明の枠内にある。データをディジタル形式で記憶 するためにＭＯＳトランジスタは２つの異なるしきい値電圧を有している。固定 値メモリセル装置を多値論理用に使用する場合、ＭＯＳトランジスタは記憶され た情報に応じて２つ以上の異なるしきい値電圧を有する。 ＭＯＳトランジスタの異なるしきい値電圧をＭＯＳトランジスタの異なるチャ ネルドーピングにより形成することは本発明の枠内にある。 本発明の実施形態ではＭＯＳトランジスタはゲート誘電体として誘電性多重層 を有する。この誘電性多重層内には、少なくとも多重層内の別の層に比べて高め られた電子捕獲断面を有する少なくとも１つの層が備えられている。この誘電性 多重層はＳｉＯ₂、Ｓｉ₃Ｎ₄層及びＳｉＯ₂層（いわゆるＯＮＯ層）から成ってい ると有利である。固定値メモリセル装置のこの実施形態ではＭＯＳトランジスタ のチャネル領域から多重層内への電子の注入により一回プログラミングが可能で ある。注入された電子はＳｉＯ₂とＳｉ₃Ｎ₄の間の境界層のトラップ箇所に捕獲 され、ＭＯＳトランジスタのしきい値電圧を高める。このようにして各メモリセ ル内に記憶すべき情報に応じてそれぞれＭＯＳトランジスタのしきい値電圧は目 標通りに変更される。 固定値メモリセル装置の製造は１メモリセル当たりの所要面積を削減すること ができるように自己整合による処理工程を使用して行われると有利である。固定 値メモリセル装置の製造には半導体基板の主面にほぼ並列して延びる長手トレン チをエッチングする。多数の行に配置されたそれぞれ少なくとも１個のＭＯＳト ランジスタを含むメモリセルを形成する。その際行は隣接する長手トレンチ間の 主面と長手トレンチの底面に交互に配置されている。ＭＯＳトランジスタのソー スドレイン領域を注入により形成する。その際メモリセルのソース／ドレイン領 域の配列を画成するソース／ドレインマスクが使用される。ソース／ドレインマ スクを注入マスクとして使用してその後の角度をつけた注入により、長手トレン チの側壁に異なる行に沿って配設されたソース／ドレイン領域を互いに接続する ドープ領域を形成する。行の上方にそれぞれ１つの行に沿って配設された複数の ＭＯＳトランジスタのゲート電極と接続されているワード線を形成する。長手ト レンチの側壁内のドープ領域を介して互いに接続され異なる行に沿って配置され ているソース／ドレイン領域は、固定値メモリセル装置内にビット線を形成する 。 半導体基板内の隣接する行間に導電性チャネルが形成されるのを阻止するため 、半導体基板内に長手トレンチを形成する前に長手トレンチのエッチング時に完 全にエッチングされ、また固定値メモリセル装置内でチャネルストッパの作用を するドープ層を形成すると有利である。 以下に本発明を実施例及び図面に基づき記載する。図は実物大ではない。 図１は第１のチャネル注入後のシリコン基板を示す。 図２はトレンチをエッチングし、第２のチャネル注入を行った後のシリコン基 板を示す。 図３はソース／ドレイン領域を形成するための注入及びドープ領域を長手トレ ンチの側壁に形成するための角度をつけた注入した後のソース／ドレインマスク を有するシリコン基板の平面を示す。 図４は図３のＩＶ−ＩＶでシリコン基板を切断したものを示す。 図５は図３のＶ−Ｖでシリコン基板を切断したものを示す。 図６はゲート誘電体を形成し、導電層及びＳｉ₃Ｎ₄層を析出した後のシリコン 基板の切断面を示す。 図７はＳｉ₃Ｎ₄スペーサ及び導電層をパターニングするための酸化物マスクを 形成した後のシリコン基板の切断面を示す。 図８はワード線を導電層のパターニングにより形成した後のシリコン基板の切 断面を示す。 図９は図８をＩＸ−ＩＸの切断したものを示す。 図１０は図８をＸ−Ｘの切断したものを示す。 図１１は固定値メモリセル装置の回路図を示す。 例えば単結晶シリコンから成る基板１内に固定値メモリセル装置を製造するた めにまず基板１の主面２に固定値メモリセル装置の範囲を画成し（図示せず）、 同時に固定値メモリセル装置の周辺用能動領域を画成することのできる絶縁パタ ーンを形成する。この絶縁パターンは例えばＬＯＣＯＳプロセス又はシャロー・ トレンチ絶縁プロセスで形成される。基板１は例えば５×１０¹⁵ｃｍ^-3のドーパ ント濃度でｐドープされている。 引続きチャネルストップ層３を形成するためにホウ素の注入を行う。ホウ素注 入は例えば６×１０¹³ｃｍ^-2の線量及び例えば１２０ｋｅＶのエネルギーで行わ れる。それによりチャネルストップ層３は主面２の下方例えば０．３μmの深さ に０．３μmの厚さで形成される（図１参照）。 次いでフォトリソグラフィ法を使用してＭＯＳトランジスタの空乏チャネル用 範囲を画成する。５０ｋｅＶのエネルギー及び例えば４×１０¹³ｃｍ^-2の線量で の砒素の第１のチャネル注入により空乏チャネル４を形成する。主面２に平行な 空乏チャネル４の寸法は０．４μm技術を使用した場合例えば０．６μm×０．６ μmである。 ＴＥＯＳ法の使用下にＳｉＯ₂層を例えば２００ｎｍの厚さに析出することに より、フォトリソグラフィ法を使用してのＳｉＯ₂層のパターニングによりトレ ンチマスク５を形成する（図２参照）。 例えばＣｌ₂での異方性エッチングによりトレンチマスク５をエッチングマス クとして使用して長手トレンチ６をエッチングする。長手トレンチ６は例えば０ ．６μmの深さを有する。長手トレンチ６は基板１内にまで達し、チャネルスト ップ層３を切断する。空乏チャネル４の幅は長手トレンチ６のエッチングの際 に調整される。従ってトレンチマスク５の調整は空乏チャネル４に関して問題と ならない。 ＴＥＯＳ法及び引続いての異方性エッチングによるもう１つのＳｉＯ₂層の析 出により長手トレンチ６の側壁にＳｉＯ₂から成るスペーサを形成する。引続き フォトリソグラフィ法を使用して後に長手トレンチ６の底面に形成されるＭＯＳ トランジスタの空乏チャネル用の範囲を画成する。例えば砒素による例えば５０ ｋｅＶのエネルギー及び例えば４×１０¹³ｃｍ^-2の線量での第２のチャネル注入 で長手トレンチ６の底面に空乏チャネル８を形成する。その際隣接する長手トレ ンチ６間の範囲はトレンチマスク５及びスペーサ７により遮蔽されている。従っ て空乏チャネル８の画成時の整合は問題とならない。長手トレンチ６の側壁に関 しては第２のチャネル注入を自己整合により行う。 引続きトレンチマスク５を例えばＮＨ₄Ｆ／ＨＦでの湿式化学法により除去す る。その際スペーサ７も除去する。 シリコン表面上に薄いＳｉＯ₂層９を例えば２０ｎｍの厚さに成長させる。こ の薄いＳｉＯ₂層９は犠牲酸化物のようにシリコン表面を改善する。 引続き全面的にポリシリコン層を析出する。ポリシリコン層は例えば５００ｎ ｍの厚さに形成される。この層は例えば真性にドープされている。フォトリソグ ラフィ処理工程を使用してポリシリコン層をパターニングによりソース／ドレイ ンマスク１０を形成する（図３，図４，図５参照）。ソース／ドレインマス１０ は後に形成すべきソース／ドレイン領域の配列を画成する。このマスクはそれぞ れ後にＭＯＳトランジスタのチャネル領域が形成される範囲のシリコン表面を覆 うポリシリコン条片を有する。 約８０ｋｅＶのエネルギー及び約５×１０¹⁵ｃｍ^-2の線量での砒素の注入によ り上部ソース／ドレイン領域１１ａをそれぞれ隣接する長手トレンチ６間の主面 ２の範囲に、また下部ソース／ドレイン領域１１ｂを長手トレンチ６の底面に形 成する。注入は主面２に対してほぼ垂直に行われる（図３及び図５参照）。 例えば４０゜の傾斜角でのイオン注入により長手トレンチ６の側壁にそれぞれ 上部ソース／ドレイン領域１１ａと下部ソース／ドレイン領域１１ｂを相互に接 続するドープ領域１２を形成する（図５参照）。角度をつけた注入は例えば砒素 により５×１０¹⁵ｃｍ^-2のエネルギー及び５×１０¹⁵ｃｍ^-2の線量で行われる。 引続きソース／ドレインマスク１０をＳｉＯ₂に対して選択的にポリシリコン を腐食する乾式又は湿式エッチングにより除去する。その際薄いＳｉＯ₂層９が エッチングストップの作用をする。ソース／ドレインマスク１０は湿式では例え ばポリシリコンエッチング剤（ＨＦ／ＨＮＯ₃／Ｈ₂Ｏ）で又は乾式ではＨＢｒ及 びＣｌ₂で除去される。 引続き薄いＳｉＯ₂層９を例えばフッ化水素酸（ＨＦ）で除去する。 ＳｉＯ₂層のＴＥＯＳ法での析出及び引続いての異方性エッチングにより長手 トレンチ６の側壁にＳｉＯ₂スペーサ１３を形成する（図６参照）。 熱酸化により例えばＳｉＯ₂から成る例えば厚さ１０ｎｍのゲート誘電体１４ を形成する。引続き全面的に酸化可能の導電層１５を例えば１００〜２００ｎｍ の厚さで形成する。酸化可能の導電層１５はドープされたポリシリコンから形成 すると有利である。或いはこの酸化可能の導電層１５は金属ケイ化物又はドープ されたポリシリコンとケイ化物から成っていてもよい。 全面的にＳｉ₃Ｎ₄層１６を例えば３０〜８０ｎｍの厚さに析出する。異方性エ ッチングによりＳｉ₃Ｎ₄層１６の平坦な部分を除去し、Ｓｉ₃Ｎ₄スペーサ１７を 形成する。その際平坦な範囲の酸化可能の導電層１５の表面が露出される。Ｓｉ₃ Ｎ₄スペーサ１７は長手トレンチ６の側壁の範囲の酸化可能の導電層１５を被覆 する（図７参照）。 引続き酸化可能の導電層１５の露出している範囲を酸化する。Ｓｉ₃Ｎ₄スペー サ１７は酸化マスクの作用をし、酸化可能の導電層１５の平坦な範囲を選択的に 酸化することができる。その際酸化可能の導電層１５の平坦な範囲を覆う酸化マ スク１８が形成される。 引続きＳｉ₃Ｎ₄スペーサ１７を除去する。酸化可能の導電層１５を酸化物マス ク１８に対して選択的に腐食するエッチングプロセスで酸化可能の導電層１５を パターニングする。その際長手トレンチ６の底面並びに隣接する長手トレンチ６ 間に長手トレンチ６に対し並列するワード線１９が形成される（図８、図９及び 図１０参照）。酸化物マスク１８を形成するための選択酸化により自己整合によ り長手トレンチ６の延長方向に対しワード線１９をパターニングすることができ るが、その幅は特に長手トレンチ６の底面で最小パターン寸法Ｆよりも僅かであ る。 固定値メモリセル装置はＮＯＲ形式で配線されている（図１１参照）。この配 線形式は短い時定数内でそれぞれ個別のメモリセルにアクセスすることを可能に する。図１１ではワード線はＷＬで、ビット線はＢＬで示されている。 固定値メモリセル装置は中間酸化物の析出により仕上げられる。引続き接触孔 をエッチングし、その側壁に絶縁スペーサを備え、例えばタングステンを満たす 。 最後に金属層の析出及び金属層のパターニングにより金属化面を形成する（図示 せず）。 ゲート誘電体１４はまたＳｉＯ₂、Ｓｉ₃Ｎ₄及びＳｉＯ₂（ＯＮＯ）の積層から 形成してもよい。その場合固定値メモリセル装置はＭＯＳトランジスタのチャネ ル領域からゲート誘電体への電子の注入により一回プログラミング可能である。 ゲート誘電体内に捕獲された電子はＭＯＳトランジスタのしきい値電圧を高める 。その場合異なるしきい値電圧を調整するための２つのチャネル注入は行われな い。 電子注入時の電圧条件を適切に選択することによってより多数の論理値を示す ように種々のしきい値電圧を調整することができる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ホフマン、フランツ ドイツ連邦共和国 デー―80995 ミュン ヘン ヘルベルクシュトラーセ 25ベー

Claims (1)

1. 【特許請求の範囲】 １． 半導体基板（１）内に多数の個別のメモリセルが設けられており、 それらのメモリセルがそれぞれほぼ平行に延びる行内に配設されており、 半導体基板（１）の主面（２）に行に対してがほぼ並列して延びる長手トレン チ（６）が備えられており、 行がそれぞれ隣接する長手トレンチ（６）間の主面及び長手トレンチ（６）の 底面に交互に配設されており、 メモリセルがそれぞれ少なくとも１個のＭＯＳトランジスタを含んでおり、 それぞれ異なる行に沿って配設されているＭＯＳトランジスタのソース／ドレ イン領域（１１ａ、１１ｂ）と接続されているビット線が行に対して横方向に延 びており、 行の上方にそれぞれ行に沿って配設されているＭＯＳトランジスタのゲート電 極と接続されているワード線（１９）が配設されている 固定値メモリセル装置。 ２． 半導体基板（１）内の隣接する長手トレンチ（６）間に、半導体基板（１ ）内の隣接する行間に導電性チャネルが形成されるのを阻止するドープ層（３） がそれぞれ設けられている請求項１記載の固定値メモリセル装置。 ３． 行に沿って配設れているメモリセルのＭＯＳトランジスタが直列に接続さ れており、 行に沿って隣接するＭＯＳトランジスタの互いに接続されているソース／ドレ イン領域がつながっているドープ領域（１１ａ又は１１ｂ）として半導体基板（ １）内に形成されており、 ビット線と接続されて異なる行に沿って配設されているソース／ドレイン領域 （１１ａ、１１ｂ）が、それぞれ長手トレンチ（６）の側壁に配設されているド ープ領域（１２）を介して互いに接続されている 請求項１又は２記載の固定値メモリセル装置。 ４． ＭＯＳトランジスタが各メモリセル内に記憶されている情報に応じて異な るしきい値電圧を有する請求項１乃至３の１つに記載の固定値メモリセル装置。 ５． ＭＯＳトランジスタがゲート誘電体（１４）として少なくとももう１つの 層に比べて高められた電子捕獲断面を有する少なくとも１つの層を有する誘電性 多重層を含んでいる請求項１乃至３の１つに記載の固定値メモリセル装置。 ６． 多重層が少なくとも１つのＳｉＯ₂層と少なくとも１つのＳｉ₃Ｎ₄層を含 んでいる請求項５記載の固定値メモリセル装置。 ７． 半導体基板（１）の主面（２）内にほぼ並列して延びる長手トレンチ（６ ）をエッチングし、 それぞれ少なくとも１個のＭＯＳトランジスタを含んでいる行内に配置された 多数のメモリセルを形成し、その際行は隣接する長手トレンチ（６）間の主面と 長手トレンチ（６）を底面に交互に配設されており、 メモリセルのソース／ドレイン領域（１１ａ、１１ｂ）の配列を画成するソー ス／ドレインマスク（１０）を形成し、 ソース／ドレイン領域（１１ａ、１１ｂ）を注入により形成し、 ソース／ドレインマスク（１０）を注入マスクとして使用して角度をつけた注 入により長手トレンチ（６）の側壁内に異なる行に沿って配設されたソース／ド レイン領域（１１ａ，，１１ｂ）を互いに接続するドープ領域（１２）を形成し 、 行の上方にそれぞれ行に沿って配設されたＭＯＳトランジスタのゲート電極と 接続されているワード線（１９）を形成する 固定値メモリセル装置の製造方法。 ８． 半導体基板（１）内に長手トレンチ（６）を形成する前に、長手トレンチ （６）のエッチングの際に十分にエッチングされかつ半導体基板（１）内の隣接 する行間に導電性チャネルが形成されるのを阻止するドープ層（３）を形成する 請求項７記載の方法。 ９． ゲート誘電体（１４）として多重層内の少なくとももう１つの層に関して 高められた電子捕獲断面を有する少なくとも１つの層を有している誘電性多重層 を有するＭＯＳトランジスタを形成する請求項７又は８記載の方法。 １０． 多重層が少なくとも１つのＳｉＯ₂から成る層と少なくとも１つのＳｉ₃ Ｎ₄から成る層を含んでいる請求項９記載の方法。 １１． 長手トレンチ（６）をエッチングする前に隣接する長手トレンチ（６） 間の主面に配設されているＭＯＳトランジスタのしきい値電圧を調整するために 第１のチャネル注入を行い、 長手トレンチ（６）のエッチング後に長手トレンチ（６）の底面に配置されて いるＭＯＳトランジスタのしきい値電圧を調整するために第２のチャネル注入を 行い、その際隣接する長手トレンチ（６）間の主面は遮蔽しておく 請求項７又は８記載の方法。 １２． 長手トレンチ（６）のエッチングをエッチングマスクとしてＳｉＯ₂を 含むトレンチマスク（５）の使用下に実施し、 ＳｉＯ₂を含むトレンチマスク（５）が第２のチャネル注入時に隣接する長手 トレンチ（６）間の主面を遮蔽し、 トレンチマスク（５）を第２のチャネル注入後に除去する 請求項１１記載の方法。 １３． ソース／ドレインマスク（１０）の除去後、長手トレンチ（６）の側 壁に絶縁スペーサ（１３）の形成後及びゲート誘電体（１４）の形成後ワード線 （１９）を形成するために全面的に酸化可能の導電層（１５）及びその上に窒化 シリコン層（１６）を析出し、 異方性エッチングにより窒化シリコン層（１６）から窒化シリコンスペーサ（ １７）を形成し、 導電層（１５）の露出している範囲に酸化により酸化物マスク（１８）を設け 、 窒化シリコンスペーサ（１７）を除去し、 ワード線（１９）を酸化物マスク（１８）をエッチングマスクとして使用する エッチングプロセスで導電層（１５）のパターニングにより形成する 請求項７乃至１２の１つに記載の方法。