JP2001506408A

JP2001506408A - メモリセルアレイの製造方法

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Publication number: JP2001506408A
Application number: JP52716098A
Authority: JP
Inventors: ホーフマンフランツ; ヴィラーヨーゼフ; ライジンガーハンス; クラウトシュナイダーヴォルフガング; フォンバッセパウル−ヴェルナー
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1996-12-19
Filing date: 1997-11-04
Publication date: 2001-05-15
Also published as: DE19653107A1; DE19653107C2; TW349265B; US6153475A; WO1998027586A1; EP0946981A1; KR20000057653A

Abstract

(57)【要約】バーティカルＭＯＳトランジスタを有する第１のメモリセルと、ＭＯＳトランジスタを有していない第２のメモリセルを備えており、各メモリセルはストライプ状のトレンチの対向する側縁に沿って配置されている形式のメモリセルアレイを製造するために、トレンチ（５）に沿って隣り合うメモリセルを相前後して形成する。隣り合う各メモリセルの間隔は、殊にスペーサ技術によって定められる。これによりメモリセルあたり１Ｆ²の所要スペースを実現することができ、ここでＦは個々のテクノロジーにおける最小構造サイズである。

Description

【発明の詳細な説明】メモリセルアレイの製造方法多くの電子システムのためには、データがディジタル形式で固定的に書き込まれているメモリが必要とされる。この種のメモリはとりわけ固定値メモリ、読み出しメモリあるいはリードオンリーメモリと呼ばれる。たとえばディジタルによる音楽の格納のように大量のデータのためには、アルミニウムで被覆されたプラスチックディスクいわゆるコンパクトディスクが読み出しメモリとしてしばしば利用される。このようなディスクは被覆部に、論理値０と１に割り当てられた２種類のポイント状の凹部を有している。そしてこれらの凹部の配置構成で、情報がディジタルで格納される。コンパクトディスクに格納されたデータを読み出すために、ディスクは読み取り装置内で機械的に回転させられる。ポイント状の凹部は、レーザダイオードおよびホトセルによって走査される。その際、典型的な走査レートは２×４０ｋＨｚである。１つのプラスチックディスクには、約５Ｇｂｉｔの情報を格納できる。読み取り装置は可動部分を有しており、そのような部分は機械的に摩耗するし、かなり多くの容積を必要とし、データアクセスは緩慢にしか行えず、さらに消費電流が大きい。しかもこのような読み取り装置は振動に対して敏感であり、それゆえ移動体システムには条件付きでしか適さない。少量のデータを記憶させるためには、たとえばシリコンなど半導体ベースの固定値メモリの利用されることが多い。メモリセルアレイの読み出しにあたり、ここのメモリセルはワードラインを介して選択される。ＭＯＳトランジスタのゲート電極は、それぞれワードラインと接続されている。各ＭＯＳトランジスタの入力側は参照ラインと接続されており、出力側はビットラインと接続されている。読み出し過程において、トランジスタに電流が流れているか否かが評価される。それに応じて論理値０と１が割り当てられる。このような固定値メモリの場合には技術的に、論理値０と１の記憶は次のようにして行われる。すなわち、状態”トランジスタを流れる電流なし”に割り当てられた論理値が格納されているメモリセルには、ＭＯＳトランジスタが形成されないかあるいは、ビットラインとの導電接続が行われない。択一的に両方の論理値を、チャネル領域のインプランテーションを異ならせることでそれぞれ異なるピンチオフ電圧をもつＭＯＳトランジスタにより実現することもできる。このような公知のシリコンメモリはたいてい、プレーナ形の構造を有している。したがってメモリセルあたり約４〜６Ｆ２の最小所要面積が必要とされ、ここでＦはそれぞれのテクノロジーにおいて製造可能な最小の構造サイズである。それゆえプレーナ形固定値シリコンメモリは、０．４μ ｍテクノロジーであれば１ｂｉｔ／μｍ²付近の記憶密度に制限されている。アメリカ合衆国特許 US-PS 4 954 854 によれば、固定値メモリにおいてバーティカルＭＯＳトランジスタを使用することが公知である。この目的で、シリコン基板の表面に孔状のトレンチが設けられ、このトレンチに対し底部でソース領域が隣接し、基板表面でトレンチを取り囲むドレイン領域が隣接し、トレンチ側縁に沿ってチャネル領域が配置されている。トレンチ表面にはゲート電極が設けられ、トレンチはゲート電極で充填される。この配置構成において０と１は、論理値の一方に対してはトレンチがエッチングされずトランジスタが形成されないようにして区別される。隣り合うメモリセルは、その側方に配置されたアイソレーション構造によって分離される。先願のドイツ連邦共和国特許出願P 19 514 834.7によれば、バーティカルＭＯＳトランジスタを有する第１のメモリセルと、バーティカルＭＯＳトランジスタを有していない第２のメモリセルを備えた固定値メモリセルアレイが提案されている。この場合、各メモリセルは、互いに平行に延在するストライプ状のアイソレーショントレンチの対向する側縁に沿って配置されている。このメモリセルアレイは、メモリセルあたり２Ｆ²の所要スペースで実現可能であり、ここでＦはそれぞれのテクノロジーの最小構造サイズである。本発明の課題は、半導体ベースのメモリセルアレイの製造方法において、僅かな製造ステップと高い歩留まりで記憶密度を高めることである。本発明によればこの課題は、請求項１に記載の方法により解決される。従属請求項には本発明の有利な実施形態が示されている。この方法によれば、半導体基板の主表面に行と列で配置されたメモリセルを有するセルフィールドが形成される。この場合、第１の論理値を格納する第１のメモリセルは、主表面に対し垂直なバーティカルＭＯＳトランジスタを有する。これに対し、第２の論理値を格納する第２のメモリセルはＭＯＳトランジスタを有していない。ディジタル情報はこのメモリセルアレイにおいて、第１のメモリセルと第２のメモリセルの配置構成により格納される。半導体基板は有利には、少なくともセルフィールドの領域で単結晶シリコンを有する。有利には、単結晶シリコンウェハまたはＳＯＩ基板が半導体基板として用いられる。半導体基板は少なくともセルフィールドの領域で、第１の導電形にドーピングされている。このドーピングは、拡散、インプランテーションあるいはその場的に（in situ）ドーピングされたエピタキシャルにより形成できる。半導体基板の主表面において、実質的に平行に列方向に延在するストライプ状のトレンチが形成される。トレンチの底部および隣り合う各トレンチの間の主表面にストライプ状のドーピング領域が形成され、これは第１の導電形とは逆の第２の導電形でドーピングされている。ストライプ状のドーピング領域は完成したメモリセルアレイにおいて、結線に応じてビットラインおよび／または参照ラインとしてはたらく。ストライプ状のドーピング領域は有利にはインプランテーションにより、主表面とトレンチ底部とに同時に形成される。択一的に、ストライプ状のドーピング領域を形成するためトレンチ形成前に面全体にわたり、第２の導電形にドーピングされた領域をたとえばインプランテーションまたは拡散により形成することができる。この場合、主表面に配置されるストライプ状のドーピング領域は、トレンチ形成時に第２の導電形にドーピングされた領域を構造化することにより生じる。トレンチ底部に配置されるストライプ状のドーピング領域は、それに続いてインプランテーションにより形成される。この場合、主表面に配置されたストライプ状のドーピング領域の表面は、トレンチ形成に使用されるトレンチマスクにより保護される。この代案のためにはたしかに複数のプロセスステップが必要とされるけれども、これによって得られる利点とは、主表面に配置されたストライプ状のドーピング領域の表面に、トレンチ形成時にいっしよに構造化される保護層を設けることができる点である。各トレンチは、第１のアイソレーション材料有利には酸化シリコンから成るトレンチ充填物で満たされる。空洞なくトレンチを充填する点に関して有利であるのは、第１のアイソレーション材料をたとえばＴＥＯＳ法によりコンフォーマルなエッジ被覆でデポジットし、主表面が露出するまでエッチバックするか研磨することである。次に、メモリセルをトレンチの対応する側縁に形成する。その際、第１のメモリセルとして設けられるバーティカルＭＯＳトランジスタを形成するために孔が開けられ、それらの孔は１つのトレンチの側縁にそれぞれ隣接し、トレンチ底部に延在するドーピング領域まで達している。孔の領域で露出したトレンチ側縁には、ゲート誘電体およびワードラインと接続されるゲート電極が設けられる。ワードラインは、それらが行に対し平行に延在するように形成される。本発明によれば、列に沿ってすなわちトレンチに沿って隣り合うメモリセルが、相前後して別個のプロセスステップにおいて形成される。まずはじめに、第１の行に沿って配置されたメモリセルが形成される。第１の行は第２の行と交互に配置されており、第２の行とともにセルフィールドの行を成している。第１の行に配置されたバーティカルＭＯＳトランジスタの第１のゲート電極と、第１の行に配置されたバーティカルＭＯＳトランジスタのこの第１のゲート電極の上方で第１の行に対し平行に延在する第１のワードラインを形成するために、第１の電極層が形成されて構造化される。その際、第１の電極層により、第１の行のバーティカルＭＯＳトランジスタのために開けられた孔が完全に充填される。構造化後、孔内に配置された第１の電極層の部分によって、第１のゲート電極が形成される。これらは製造に従って、第１の行に対し平行に延在するストライプ状の第１のワードラインと接続されている。ついで、第１のワードラインの表面を覆うアイソレーション構造体が形成される。その後、第２の行に沿ってそれぞれ隣り合う第１のセルの間に配置されるメモリセルが形成される。第２の行に配置されるバーティカルＭＯＳトランジスタの第２のゲート電極と、隣り合う第１のワードラインの間に配置される第２のワードラインを形成するために、第２の電極層が形成されて構造化される。第１のワードラインは第２のワードラインに対しアイソレーション構造体により分離されており、さらにこのアイソレーション構造体は第２のワードライン生成前に形成されるので、第２のワードラインの構造化はクリティカルなものではない。したがって、第１のワードラインと隣り合う第２のワードラインとの間隔は、第１のワードラインおよび第２のワードラインの幅よりも小さくすることができる。そのためこの方法において、メモリセルあたり２Ｆ²以下の所要スペースを実現することができる。有利には第１の電極層の上にアイソレーション構造体を形成するために、第１の電極層といっしょに構造化されるアイソレーション層が被着される。また、第１のワードラインの側縁にアイソレーションスペーサが形成される。有利には、第１の行に沿って配置されたバーティカルＭＯＳトランジスタを形成するために、あとで形成すべき第１のワードラインの幅よりも広い幅で孔が形成される。これにより、第１のワードラインと第１のゲート電極の形成後、バーティカルＭＯＳトランジスタの領域において第１のゲート電極の側方に空隙が生じる。これらの空隙は、第２の行に沿って配置されるバーティカルＭＯＳトランジスタの孔を形成する前に、アイソレーション材料によって充填される。その際、このアイソレーション材料からトレンチ充填物も形成される。次に、第１のワードラインの側縁にアイソレーションスペーサが形成される。第１のワードラインの表面においてアイソレーションスペーサおよびアイソレーション層によりまとめられたアイソレーション構造体の材料は有利には、その材料に対しトレンチ充填物と第２の電極層を選択的にエッチング可能であるようなものである。これはたとえば窒化シリコンにより形成される。この場合、第２の電極層の構造化は、アイソレーション構造体に対する選択的なエッチバックにより行われる。このためにマスクは不要である。その理由は、第２のワードラインを成す第２の電極層の一部分が、隣り合う第１のワードラインの間の間隙に配置されているからである。メモリセルを形成するためにここで必要とされるのは、トレンチ形成用にストライプ状の開口部をもつマスクと、第１のワードライン形成用にストライプ状の開口部をもつ別のマスクと、第１の行に沿って配置されるバーティカルＭＯＳトランジスタ用に孔を形成する第１のプログラミングマスクと、第２の行に沿って配置されるバーティカルＭＯＳトランジスタ用に孔を形成する第２のプログラミングマスクである。第１のワードラインはトレンチと交差する方向で延在しているので、マスクとストライプ状開口部とのアライメントはクリティカルなものではない。第１のプログラミングマスクと第２のプログラミングマスクは、完成した第１のワードラインおよび第２のワードラインよりも幅の広い開口部を有している。孔を開ける際、プログラミングマスクのアライメント精度を補償する目的で、エッチング選択性が利用される。次に、図面を参照しながら実施例に基づき本発明について詳しく説明する。図１は、ｐ形にドーピングされたウェルとトレンチマスクが形成された後の半導体基板を示す図である。図２は、ストライプ状トレンチ形成後の半導体基板の断面図である。図３は、トレンチ壁にスペーサが形成され、トレンチ底部および隣り合うトレンチの間にストライプ状のドーピング領域が形成された後の様子を示す断面図である。図４は、トレンチにトレンチ充填物が充填され、ついでエッチバックされた後の半導体基板の断面図である。図５は、第１のプログラミングマスクが形成され、第１の孔がエッチングされたあとの半導体基板の断面図である。図６は、第１の電極層とアイソレーション層とワードラインマスクが形成された後の半導体基板の断面図である図７は、第１のワードラインと第１のゲート電極が形成され、ワードラインマスクが除去された後の半導体基板の断面図である。図８は、図７においてＶＩＩＩ−ＶＩＩＩで表された部分を示す図である。図９は、図７においてＩＸ−ＩＸで表された部分を示す図である。図１０は、図７，図８，図９において表された構造を上から見た平面図である。図１１は、図９で示した部分において第１のゲート電極の側方に生じた空隙がアイソレーション材料で充填され、アイソレーションスペーサが第１のワードラインの側縁に形成された後の半導体基板の様子を示す図である。図１２は、図１１においてＸＩＩ−ＸＩＩで表された部分を示す図である。図１３は、図１１で示した部分において第２のプログラミングマスクと第２の孔の開口部が形成された後の様子を示す図である。図１４は、図１３においてＸＩＶ−ＸＩＶで表された部分を示す図である。図１５は、図１３および図１４で示した構造を上から見た平面図である。図１６は、図１７においてＸＶＩ−ＸＶＩで表された図１４の部分について、第２のゲート誘電体と第２の電極層が形成された後の様子を示す図である。図１７は、図１６においてＸＶＩＩ−ＸＶＩＩで表された図１６の部分について、第２の電極層がデポジットされた後の様子を示す図である。図１８は、図１７に示した部分において第２のワードラインと第２のゲート電極を形成するために、第２の電極層を等方性エッチングした後の様子を示す図である。図１９は、セルフィールドと制御回路を備えた完成したメモリセルアレイを上から見た平面図である。なお、図面の表示は縮尺どおりではない。たとえば５×１０¹⁵ｃｍ^-3のドーピング濃度でｐ形にドーピングされた単結晶シリコンから成る半導体基板１において、まずはじめにセルフィールドを規定するためセルフィールドを取り囲むアイソレーション構造が形成され、たとえばＬＯＣＯＳアイソレーションあるいはシャロウトレンチアイソレーションが形成される（図示せず）。次に、２×１０¹⁷ｃｍ^-3のドーピング濃度でｐ形にドーピングされたウェル２が、インプランテーションおよびそれに続く熱処理によりセルフィールドに形成される（図１参照）。ｐ形にドーピングされたウェルは、たとえば１μｍの深さで形成される。さらにたとえばＴＥＯＳ法により３００ｎｍの厚さでＳｉＯ₂層をデポジットし、ＣＦＨ₃，Ｏ₂による異方性エッチングによりＳｉＯ₂層をホトリソグラフで構造化することによって、トレンチマスク３が形成される。トレンチマスク３はストライプ状の開口部を有しており、それらは形成可能な最小構造サイズＦの幅たとえば０．４μｍを有している。隣り合うストライプ状開口部との間隔もやはり最小構造サイズＦであり、たとえば０，４μｍである。また、ストライプ状開口部の長さはたとえば２５０μｍである。トレンチマスク３をエッチマスクとして用いながら、半導体基板１の主表面４にストライプ状のトレンチ５がエッチングされる（図２参照）。このエッチングは、たとえばＨＢｒ，Ｈｅ，Ｏ₂，ＮＦ₃などを用いて異方性で行われる。トレンチ５の深さはたとえば０．５μｍである。トレンチマスク３を除去した後、ＳｉＯ₂層のコンフォーマルなデポジットおよび異方性エッチバックにより、トレンチ５の側縁にマスキングスペーサ６が形成される（図３参照）。次に、たとえば５０ｋｅＶのエネルギーおよび５×１０¹⁵ ｃｍ^-2のドーズ量のヒ素によりインプランテーションを行うことで、ストライプ状のドーピング領域７がトレンチ５の底部と隣り合うトレンチ５の間の主表面４に形成される（図３参照）。このインプランテーションはセルフィールドにおいてのみ行われ、つまりセルフィールド以外では半導体基板１はホトレジストマスクで覆われるが、それらのアライメントはクリティカルなものではない。ストライプ状のドーピング領域は、１×１０²¹ｃｍ^-3の領域のドーピング濃度係数と、０．２μｍの領域の深さを有している。インプランテーションにあたり、トレンチ５の側壁はマスキングスペーサ６により覆われる。たとえばＨＦ、ＨＦ蒸気によるウェットエッチングによりマスキングスペーサ６を除去した後、熱酸化により薄い酸化層８が形成される。これにより結晶表面が改善される。ついでたとえばＴＥＯＳ法による酸化シリコンのコンフォーマルなデポジットと異方性のエッチバックによって、トレンチ５にトレンチ充填物９が設けられる（図４参照）。その際、エッチバックはたとえばＣＨＦ₃，Ｏ₂を用いてシリコンに対し選択的に行われる。次に、ホトレジストから成る第１のプログラミングマスク１０が、ホトリソグラフィプロセスステップによって形成される（図５参照）。この第１のプログラミングマスク１０は、バーティカルＭＯＳトランジスタを形成すべき場所に開口部を有している。ＭＯＳトランジスタの各々について、対応する開口部は主表面４に対し平行な矩形の横断面を有しており、これはトレンチ５に対し平行に２最小構造幅Ｆすなわちたとえば０．８μｍの長さを有しており、さらにトレンチ５と交差する方向で最小構造幅Ｆたとえば０．４μｍの幅を有している。その際、隣り合う開口部は同じものである。バーティカルＭＯＳトランジスタのための開口部は、それぞれトレンチ５の側縁とオーバラップしている。たとえばＨＢｒ，Ｃｌ₂，Ｈｅなどを用いてシリコンに対し選択的に異方性エッチングを行うことで、第１の孔１００を形成するため第１のプログラミングマスク１０の開口部内部で露出しているトレンチ充填物９が除去される。その際、トレンチ底部に配置されているストライプ状のドーピング領域７の表面が、個々の開口部内で露出される（図５参照）。第１のプログラミングマスク１０のホトレジストが除去された後、少なくともトレンチ５の側壁にゲート誘電体１１が形成される。ゲート誘電体１１は、たとえば８２０℃の熱酸化により実例として１０ｎｍの厚さで形成される（図６参照）。ゲート誘電体１１は熱酸化によって、露出しているすべてのシリコン面殊に露出しているストライプ状のドーピング領域７の表面に生じる。次に、たとえばドーピングされたポリシリコンにより、面全体にわたり第１の電極層１２が形成される（図６参照）。択一的に、金属シリサイドまたは金属によって第１の電極層１２を形成することができる。第１の電極層１２はたとえば、実例として４００ｎｍの層厚でその場的に（in situ）ドーピングされたポリシリコンのデポジットにより形成される。その際、第１の電極層１２によって、第１のプログラミングマスク１０を用いて形成されたバーティカルＭＯＳトランジスタのための第１の孔１００が完全に満たされる。ついで第１の電極層１２の上に、厚さ１０ｎｍの窒化シリコンから成るアイソレーション層１３が被着される。さらにこのアイソレーション層１３の上に、ホトリソグラフィプロセスステップによりホトレジストから成るワードラインマスク１４が形成される。ワードラインマスク１４はストライプ状の開口部を有しており、それらはトレンチ５と交差する方向で延在している。ストライプ状の開口部はトレンチ５の方向で、たとえば最小構造サイズＦすなわちたとえば０．４μｍの幅を有している。隣り合うストライプ状の各開口部間の間隔も同様に最小構造サイズであり、たとえば０．４μｍである。Ｎ₂，Ｏ₂，Ｈｅ，ＳＦ₆による異方性エッチングにより、アイソレーション層１３と第１の電極層１２はワードラインマスク１４をエッチマスクとして用いることでＨＢｒ，Ｃｌ₂，Ｈｅによって、酸化シリコンに対し選択的にエッチングされる。その際、第１の電極層はバーティカルＭＯＳトランジスタの領域でトレンチ底部まで除去される。ついでワードラインマスク１４が除去される。第１の電極層１２の構造化により、主表面４の領域に第１のワードライン１２ ’が生じ、バーティカルＭＯＳトランジスタの領域にそれと接続された第１のゲート電極１２”が生じる（図７、図８、図９参照、図８および図９には図７に描いた部分がＶＩＩ−ＶＩＩで表されており、図７には図８および図９に描いた部分がＶＩＩＩ−ＶＩＩＩないしはＩＸ−ＩＸで表されている）。さらに、第１の電極層１２の構造化により第１のゲート電極１２”の側方に空隙１５が生じる。それというのも、第１のプログラミングマスク１０における開口部の幅はトレンチ５の方向で２Ｆとなり、第１のワードライン１２’ の幅は最小構造サイズＦしかなくたとえば０．４μｍしかないからである（図９参照）。図１０には、輪郭ラインＰ１として第１のプログラミングマスク１０における開口部が書き込まれている構造の平面図が示されている。バーティカルＭＯＳトランジスタ用の第１の孔１００の開口部のためのエッチングは、シリコンに対し選択的に行われるので、第１の孔１００はトレンチ充填物９の個々の部分の除去により、トレンチ５の領域内だけに形成される。バーティカルＭＯＳトランジスタは、トレンチ５の隣り合う側縁に生じる。この場合、トレンチ５の個々の側縁に隣接するストライプ状のドーピング領域７は主表面４およびトレンチ５の底部において、バーティカルＭＯＳトランジスタのソース／ドレイン領域としてはたらく。その後、たとえばＴＥＯＳ法によるＳｉＯ₂層のコンフォーマルなデポジットおよび異方性エッチングにより、第１のゲート電極１２”側方の空隙１５がＳｉＯ₂から成る充填構造体１６により充填され、エッチバックされる（図１１参照）。次にＳｉ₃Ｎ₄層のコンフォーマルなデポジットおよびたとえばＣＨＦ₃，Ｏ₂による異方性エッチングにより、第１のワードライン１２’の側壁にアイソレーションスペーサ１７が形成される。この場合、５０ｎｍの幅で窒化シリコンから成るアイソレーションスペーサ１７が形成される（図１１参照）。その際、隣り合う各第１のワードライン１２’の間において、トレンチ充填物９ないしは充填構造体１６の表面が露出する（図１２に示されている図１１のＸＩＩ−ＸＩＩによって表された部分を参照、図１２には図１１に示した部分がＸＩ−ＸＩで表されている）。トレンチ充填物９も充填構造体１６もＴＥＯＳ−ＳｉＯ₂により形成されたものもであり、したがって同じエッチング特性を有している。次に、ホトリソグラフィプロセスステップを用いてホトレジストから成る第２のプログラミングマスク１８が形成される。この第２のプログラミングマスク１８には、バーティカルＭＯＳトランジスタを形成すべき個所に矩形の開口部が設けられており、それらはトレンチ５と平行に２最小構造サイズＦたとえば０．８ μｍの長さ有しており、トレンチ５と交差する方向で最小構造サイズＦたとえば０．４μｍの幅を有している。その際、第２のプログラミングマスク１８における隣り合う開口部は同じものである。また、これらの開口部はそれぞれ、トレンチ５の側縁とオーバラップするようアライメントされている（図１３および図１４参照）。Ｃ₂Ｆ₆，Ｃ₃Ｆ₈を用いて窒化シリコンおよびシリコン対し選択的に異方性エッチングを行うことにより、第２の孔１８０がエッチングされる。この場合、アイソレーションスペーサ１７は、第１のワードライン１２’の側縁においてマスクとしてはたらく。それゆえ孔１８０の幅は、隣り合う第１のワードライン１２’の間隔よりも狭い（図１３参照）。アイソレーションスペーサ１７の下では、第１のワードライン１２’ないしは第１のゲート電極１２”は充填物構造体１６に覆われたままである。ここでは窒化シリコンに対してもシリコンに対しても、選択的にエッチングが行われる。トレンチ底部において、そこに配置されたストライプ状のドーピング領域７の表面が露出される。図１５には、このような構造の平面図が示されている。ここでは参照符号Ｐ２により、第２のプログラミングマスク１８における開口部の輪郭が表されている。第２のプログラミングマスク１８は、開口部Ｐ２が一方ではトレンチ５の側縁とオーバラップし、他方では２つの隣り合う第１のワードライン１２’とオーバラップするようアライメントされる。この場合、用いられるエッチングの選択性により、第２の孔１８０は隣り合う２つのワードライン１２’の間においてトレンチ５の側縁に形成される。第２のプログラミングマスク１８のホトレジストを除去した後、バーティカルＭＯＳトランジスタの形成されるトレンチ５の露出した側縁において少なくとも、第２のゲート誘電体１９が形成される（図１６参照）。第２のゲート誘電体１９はたとえば、８２０℃の温度の熱酸化により１０ｎｍの層厚で形成される。熱酸化により第２のゲート誘電体１９は露出しているシリコン面すべてに生じ、殊にストライプ状のドーピング領域７の露出表面に生じる。次に、第２の電極層２０がたとえばドーピングされたポリシリコンからデポジットされる。第２の電極層２０はたとえばその場的なデポジットにより、実例として４００ｎｍの厚さで形成される（図１６および図１７参照）。択一的に、第２の電極層２０を金属シリサイドまたは金属によって形成することができる。その際、第２の電極層２０により、第２の孔１８０と各第１のワードライン１２’ 間の間隙が完全に充填される。その後、たとえばＣＦ₄，Ｏ₂，Ｎ₂を用いた第２の電極層２０の等方性エッチバックにより、セルアライメントで第２のワードライン２０’が形成され、第２の孔１８０の領域に第２のゲート電極２０”が形成される（図１８参照）。この場合、等方性エッチバックは窒化シリコンに対して選択的に行われる。アイソレーションスペーサ１７および構造化されたアイソレーション層１３によって、窒化シリコンから成るアイソレーション構造体が形成され、これにより第１のワードライン１２’が完全にカプセル化される。第１のゲート電極１２”は第２のゲート電極２０”に対し、第１のゲート電極１２”の側縁に残された充填物構造体１６の残留物により絶縁される。図１９には、メモリセルアレイの平面図が描かれている。セルフィールド内には、第１のワードライン１２’と第２のワードライン２０’が交互に配置されている。それらのワードラインは、アイソレーションスペーサ（図１９では図示不可）によって絶縁されている。第１のワードライン１２’の中央と隣り合う第２のワードライン２０’の中央の間隔は、最小構造サイズＦである。これに対し垂直に、隣り合う各トレンチ５間の主表面４とトレンチ５の底部にストライプ状のドーピング領域７が延在している。ストライプ状の各ドーピング領域７の中央の間隔も、やはり最小構造サイズＦである。第１のワードライン１２’と第２のワードライン２０’の下方においてトレンチ５の互いに対向する側縁にそれぞれ２つのメモリセルが形成されるので、４つのメモリセルに対する所要面積は４Ｆ² となる。つまり、メモリセルあたりの所要スペースは１Ｆ²となり、たとえば０．１６μｍ²である。このようにメモリセルアレイは、第１のワードライン１２ ’の下の第１の行に沿って配置されたメモリセルと、その間に配置され第２のワードライン２０’の下の第２の行に沿って配置されたメモリセルを有している。トレンチ５に対し平行にそれぞれトレンチ５の側縁に沿って、列が延在している。セルフィールド外では第１の電極層１２の構造化により、制御回路用のセレクトライン１２’”が形成される。この場合、制御回路は、第１のプログラミングマスク１０において配置構成の設定されたバーティカルＭＯＳトランジスタを有している。セルフィールド内の第１の孔１００の開口にあたり、制御回路のバーティカルＭＯＳトランジスタのための孔も開けられる。トレンチ５およびストライプ状のドーピング領域７は、制御回路の領域を越えて延び出ている。このようにすれば付加的なプロセスコストをかけることなく、第１のワードライン１２’ の下に配置されるバーティカルＭＯＳトランジスタを形成する際に制御回路を製造することができる。この制御回路は、デコーダの機能としてもセレクトスイッチの機能としても形成することができる。メモリセルアレイのプログラミングは製造時に行われる。その際、格納すべき情報は、第１のプログラミングマスク１０と第２のプログラミングマスク１８における開口部の配置構成に含まれている。第１のプログラミングマスク１０により設定された配置構成をもつバーティカルＭＯＳトランジスタは、図１９に実線の輪郭で描かれている。さらに、第２のプログラミングマスク１８により設定された配置構成をもつバーティカルＭＯＳトランジスタは、図１９に点線の輪郭で描かれている。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ハンスライジンガードイツ連邦共和国Ｄ―82031 グリューンヴァルトアイプゼーシュトラーセ 14 (72)発明者ヴォルフガングクラウトシュナイダードイツ連邦共和国Ｄ―83104 ホーエンタンアムオーバーフェルト 50 (72)発明者パウル−ヴェルナーフォンバッセドイツ連邦共和国Ｄ―82515 ヴォルフラーツハウゼンハイグルシュトラーセ 60

Claims

【特許請求の範囲】１．メモリセルアレイの製造方法において、半導体基板（１）の主表面（４）に、行と列で配置されたメモリセルを有するセルフィールドを形成し、ここで第１の論理値を格納する第１のメモリセルは、主表面（４）に対し垂直なＭＯＳトランジスタを有しており、第２の論理値を格納する第２のメモリセルはＭＯＳトランジスタを有しておらず、前記半導体基板（１）を少なくともセルフィールドの領域で第１の導電形にドーピングし、列方向で実質的に平行に延在するストライプ状のトレンチ（５）を形成し、該トレンチ（５）の底部および隣り合う各トレンチ（５）の間の主表面（４）に、前記第１の導電形とは逆の第２の導電形でドーピングされたストライプ状のドーピング領域（７）をそれぞれ形成し、前記トレンチ（５）を第１のアイソレーション材料から成るトレンチ充填物（９）で満たし、前記トレンチ（５）の対向する側縁にそれぞれメモリセルを形成し、バーティカルＭＯＳトランジスタの形成にあたり孔（１００，１８０）を開け、該孔はそれぞれ１つのトレンチ（５）の一方の側縁に隣接し、該トレンチ（５）の底部に延在するドーピング領域（７）まで達し、それらの表面にゲート誘電体（１１，１９）およびワードライン（１２ ’，２０’）と接続されたゲート電極（１２”，２０”）が設けられ、まずはじめに、第１の行に沿って配置されたメモリセルを形成し、該第１の行は第２の行と交互に配置され、第２の行とともにセルフィールドの行を成し、第１の行に配置されたバーティカルＭＯＳトランジスタの第１のゲート電極（１２”）と、第１の行に対し平行に延在する第１のワードライン（１２’）を形成するため、第１の電極層（１２）を形成して構造化し、前記の第１のワードライン（１２’）の表面と第１の電極（１２”）の表面を覆うアイソレーション構造体（１７，１３）を形成し、次に、第２の行に沿って配置されたメモリセルを形成し、第２の行に配置されたＭＯＳトランジスタの第２のゲート電極（２０”）と、隣り合う各第１のワードライン（１２’）の間に配置された第２のワードライン（２０’）を形成するため、第２の電極層（２０）を形成して構造化することを特徴とする、メモリセルアレイの製造方法。２．前記第１の電極層（１２）上にアイソレーション構造体（１３，１７）を形成するため、アイソレーション層（１３）を被着し、該アイソレーション層を第１の電極層（１２）とともに構造化し、前記第１のワードライン（１２’）の側縁にアイソレーションスペーサ（１７）を形成する、請求項１記載の方法。３．第１の行に沿って配置されたバーティカルＭＯＳトランジスタを形成するため、あとで構造化すべき第１のワードライン（１２’）と第１のゲート電極（１２”）よりも幅の大きい孔（１００）を形成して、第１のワードライン（１２’ ）と第１のゲート電極（１２”）の形成後にバーティカルＭＯＳトランジスタの領域で第１のゲート電極（１２”）の側方に空隙（１５）を生じさせ、第２の行に沿って配置されたバーティカルＭＯＳトランジスタのための孔（１８０）を形成する前に、前記空隙（１５）を第１のアイソレーション材料で満たし、第２のアイソレーション材料から成るアイソレーション構造体（１３，１７）を形成し、前記第２のアイソレーション材料に対しトレンチ充填物（９）と第２の電極層（２０）を選択的にエッチング可能であり、前記第２の電極層（２０）をアイソレーション構造体（１３，１７）に対し選択的にエッチバックすることにより構造化する、請求項１または２記載の方法。４．ストライプ状のドーピング領域（７）を形成する前に、トレンチ（５）の側壁にマスキングスペーサ（６）を形成し、該マスキングスペーサをトレンチ（５）の充填前に除去する、請求項１〜３のいずれか１項記載の方法。５．隣り合う各トレンチ（５）間の間隔をトレンチ（５）の幅と実質的に等しくし、バーティカルＭＯＳトランジスタを形成するための前記の孔をそれぞれトレンチ（５）の半分の幅まで広げる、請求項１〜４のいずれか１項記載の方法。６．前記トレンチ充填物（９）は酸化シリコンを有しており、前記アイソレーション構造体（１３，１７）は窒化シリコンを有しており、前記半導体基板（１）は少なくともセルフィールドの領域で単結晶シリコンを有する、請求項１〜５のいずれか１項記載の方法。７．トレンチ（５）は列方向で、セルフィールドを越えて突出するような寸法を有しており、第１の行に沿って配置されたバーティカルＭＯＳトランジスタの形成と同時に、セルフィールド外に、ストライプ状のドーピング領域（７）のための制御回路用のバーティカルＭＯＳトランジスタを形成する、請求項１〜６のいずれか１項記載の方法。