KR20000057653A - 메모리 셀 장치의 제조 방법 - Google Patents
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Abstract
본 발명은 메모리 셀 장치를 제조하기 위한 방법에 관한 것이다. 버티컬 MOS-트랜지스터를 갖는 제 1메모리 셀 및 MOS-트랜지스터를 갖지 않는 제 2메모리 셀을 포함하며, 메모리 셀이 스트립 형태의 트렌치의 마주 놓인 에지를 따라 배치된 메모리 셀 장치를 제조하기 위해서, 트렌치(5)를 따라 인접한 메모리 셀이 연속으로 제조된다. 인접한 메모리 셀의 간격은 특히 스페이서 기술에 의해서 결정된다. 그럼으로써 1F2의 메모리 셀당 필요한 공간이 실현될 수 있으며, 이 경우 F는 각각의 기술의 최소 구조물 크기이다.
Description
많은 전자 시스템에서는 데이터가 디지털 형태로 기록 입력되는 메모리가 필요하다. 상기 방식의 메모리는 특히 상수값 메모리, 판독 메모리 또는 판독 전용 메모리로서 언급된다.
특히 음악의 디지털 저장과 같이 데이터 용량이 큰 경우에는, 판독 메모리로서 소위 알루미늄 코팅된 콤팩트 디스크가 많이 사용된다. 코팅시에 상기 디스크는 2가지의 점형태의 홈을 갖는데, 이 홈은 논리값 0 및 1에 할당된다. 상기 홈의 배열내에 정보가 디지털 방식으로 저장된다.
콤팩트 디스크상에 저장된 데이터를 판독하기 위해서 웨이퍼는 판독 장치내에서 기계적으로 회전된다. 점형태의 홈은 레이저 다이오드 또는 포토 셀을 통해서 스캐닝된다. 이 때 통상적인 스캐닝율은 2 x 40kHz이다. 콤팩트 디스크상에는 약 5 Gbit의 정보가 저장될 수 있다.
판독 장치는, 기계적으로 마모되고 비교적 많은 부피를 필요로하며, 다만 느린 데이터 액세스만을 허용하고 전류 소비가 큰 가동부를 포함한다. 판독 장치는 또한 진동에 대해서 민감하기 때문에 이동식 시스템에서는 제한적으로만 적합하다.
비교적 작은 량의 데이터를 저장하기 위해서는 상수값 메모리가 반도체 베이스, 특히 실리콘상에 많이 사용된다. 메모리 셀 장치를 판독 출력하는 경우에는 개별 메모리 셀이 워드 라인을 통해서 선택된다. MOS-트랜지스터의 게이트 전극은 각각 워드 라인과 연결된다. 각각의 MOS-트랜지스터의 입력은 기준 라인과 연결되고, 출력은 비트 라인과 연결된다. 판독 과정에서는, 전류가 트랜지스터를 통해 흐르는지 흐르지 않는지가 평가된다. 상응하게 논리값은 0 및 1에 할당된다.
상기 상수값 메모리에서 0 및 1의 저장은, "트랜지스터를 통해 전류가 흐르지 않음"이라는 상태에 속하는 논리값이 저장되는 메모리 셀내에 MOS-트랜지스터가 존재하지 않거나 또는 비트 라인에 대한 전도성 결합이 실현되지 않음으로써 기술적으로 영향을 받는다. 대안적으로 2개의 논리값은 상이한 주입에 의해 채널 영역에서 상이한 작동 전압을 갖는 MOS-트랜지스터에 의해서 실현될 수 있다.
공지된 상기 실리콘 메모리는 대개 평탄한 구조를 갖는다. 이러한 구조에 의해서 메모리 셀당 약 4 내지 6 F2의 표면이 요구되며, 이 경우 F는 각각의 기술로 제조될 수 있는 최소 구조물의 크기이다. 그럼으로써 평탄한 상수값 실리콘 메모리는 0.4㎛-기술에서 대략 1 비트/㎛2의 메모리 밀도로 제한된다.
미국 특허 4 954 854호에는, 상수값 메모리에 버티컬 MOS-트랜지스터를 사용하는 것이 공지되어 있다. 이를 위해서 실리콘 기판의 표면에는 호울 형태의 트렌치가 제공되는데, 바닥에서는 상기 트렌치에 소스 영역이 인접하고, 기판 표면에서는 상기 트렌치를 감싸는 드레인 영역이 인접하며, 트렌치의 에지를 따라서는 채널 영역이 배치된다. 트렌치 표면에는 게이트 유전체가 제공되며, 트렌치는 게이트 전극으로 채워진다. 상기 구성에서 0 및 1은, 이 논리값 중에서 하나를 위해서는 트렌치가 에칭되지 않으며 트랜지스터가 제조되지 않는다는 점에서 상이하다. 인접한 메모리 셀은 그것의 측면에 배치된 절연 구조물에 의해서 서로에 대해 절연된다.
독일 특허 출원 19 514 834.7호에는, 버티컬 MOS-트랜지스터를 포함하는 제 1메모리 셀 및 버티컬 MOS-트랜지스터가 없는 제 2메모리 셀을 갖는 상수값 메모리 셀 장치가 제안되어 있다. 상기 메모리 셀은 평행하게 진행하는 스트립 형태의 절연 트렌치의 마주 놓인 에지를 따라 배치된다. 메모리 셀 장치는 메모리 셀당 2F2의 필요 공간을 가지도록 실현되며, 이 경우 F는 각각의 기술의 최소 구조물 크기이다.
본 발명은 메모리 셀 장치를 제조하기 위한 방법에 관한 것이다.
도 1은 p-도핑 웰 및 트렌치 마스크를 형성한 후의 반도체 기판의 개략도이고,
도 2는 스트립 형태의 트렌치를 형성한 후의 반도체 기판의 절단면이며,
도 3은 트렌치 벽에 스페이서를 형성한 후의, 및 트렌치 바닥 및 인접한 트렌치 사이에 스트립 형태의 도핑 영역을 형성한 후의 절단면이고,
도 4는 트렌치를 트렌치 충진물로 채운 후의, 및 후속하는 재에칭 후의 반도체 기판의 절단면이며,
도 5는 제 1프로그래밍 마스크의 형성 후의, 및 제 1호울의 에칭 후의 반도체 기판의 절단면이고,
도 6은 제 1전극층, 절연층 및 워드 라인 마스크를 형성한 후의 반도체 기판의 절단면이며,
도 7은 제 1워드 라인 및 제 1게이트 전극을 형성하고 워드 라인 마스크를 제거한 후의 반도체 기판의 절단면이고,
도 8은 도 7에서 VIII-III으로 표시된 절단면이며,
도 9는 도 7에서 IX-IX로 표시된 절단면이고,
도 10은 도 7, 8 및 도 9에 도시된 구조물의 평면도이며,
도 11은 제 1게이트 전극의 측면에 형성된 갭을 절연 재료로 충진한 후의, 및 제 1워드 라인의 에지에 절연 스페이서를 형성한 후의 반도체 기판을 절단한 도 9에 도시된 절단면이고,
도 12는 도 1에서 XII-XII로 표시된 절단면이며,
도 13은 제 2프로그래밍 마스크 및 제 2호울의 개구를 형성한 후의 도 11에 도시된 절단면이고,
도 14는 도 13에서 XIV-XIV로 표시된 절단면이며,
도 15는 도 13 및 도 14에 도시된 구조물의 평면도이고,
도 16은 제 2게이트 유전체 및 제 2전극층을 형성한 후의, 도 17에 XVI-XVI로 표시된, 도 14에 도시된 절단면이며,
도 17은 제 2전극층을 데포짓한 후의, 도 16에 XVII-XVII로 표시된, 도 13에 도시된 절단면이고,
도 18은 제 2워드 라인 및 제 2게이트 전극을 형성하기 위한 제 2전극층을 등방성 에칭한 후의 도 17에 도시된 절단면이며,
도 19는 셀 필드 및 트리거 회로를 갖는 완성된 메모리 셀 장치의 평면도이다.
본 발명의 목적은, 적은 제조 단계 및 높은 수율로 상승된 메모리 밀도에 도달할 수 있는 메모리 셀 장치를 반도체 베이스상에 제조하기 위한 방법을 제공하는 것이다.
상기 목적은 본 발명에 따라 청구항 1에 따른 방법에 의해 달성된다. 본 발명의 추가 실시예는 종속항에서 기술된다.
상기 방법에서 반도체 기판의 주표면에는 행 및 열로 배치된 메모리 셀을 갖는 셀 필드가 형성된다. 이 경우, 제 1논리값이 저장되는 제 1메모리 셀은 주표면에 대해 수직인 MOS-트랜지스터를 포함한다. 제 2논리값이 저장되는 제 2메모리 셀은 그와 달리 MOS-트랜지스터를 포함하지 않는다. 디지털 정보는 제 1 및 제 2메모리 셀의 구성에 의해서 상기 메모리 셀 장치내에 저장된다.
반도체 기판은 특히 적어도 셀 필드의 영역에서 단결정 실리콘을 포함한다. 특히 단결정 실리콘 웨이퍼 또는 SOI-기판이 반도체 기판으로서 사용된다. 반도체 기판은 적어도 셀 필드의 영역에서 제 1도전형으로 도핑된다. 이 도핑 공정은 확산, 주입 또는 인-시튜 도핑된 에피텍셜에 의해서 형성될 수 있다.
반도체 기판의 주표면에는 실제로 열 방향으로 평행하게 진행하는 스트립 형태의 트렌치가 형성된다. 트렌치 바닥 및 인접 트렌치 사이의 주표면에는, 제 1도전형과 반대인 제 2도전형으로 도핑된, 스트립 형태의 도핑 영역이 형성된다. 이 스트립 형태의 도핑 영역은 완성된 메모리 셀 장치에서 결선에 따라 비트 라인 및/또는 기준 라인으로서 작용한다.
스트립 형태의 도핑 영역은 특히 주입에 의해서 트렌치의 바닥 및 주표면에 동시에 형성된다. 대안적으로, 트렌치를 형성하기 전에 스트립 형태의 도핑 영역을 제조하기 위해서는 제 2도전형으로 도핑된 영역이 예를 들어 주입 또는 확산에 의해서 전표면적으로 형성될 수 있다. 그런 경우에 주표면에 배치된 스트립 형태의 도핑 영역은 제 2도전형으로 도핑된 영역의 구조화에 의해서 트렌치 형성시 형성된다. 그 다음에 트렌치 바닥에 배치된 스트립 형태의 도핑 영역이 주입에 의해서 형성된다. 이 때 주표면에 배치된 스트립 형태의 도핑 영역의 표면은 트렌치를 형성하기 위해 사용되는 트렌치 마스크에 의해서 보호된다. 이러한 대안은 더 많은 프로세스 단계를 필요로 하지만, 주표면에 배치된 스트립 형태의 도핑 영역의 표면에 트렌치 형성시에 함께 구조화되는 보호층이 제공될 수 있다는 장점을 갖는다.
트렌치는 제 1절연 재료, 특히 실리콘 산화물로 이루어진 트렌치 충진물로 채워진다. 트렌치를 공동부 없이 채우기 위해서는, 제 1절연 재료를 동일한 형태의 에지 커버로 예를 들어 TEOS-방법으로 데포짓하여 주표면이 노출될 때까지 재에칭 또는 폴리싱하는 것이 바람직하다.
그 다음에 메모리 셀이 트렌치의 마주 놓인 에지에 형성된다. 제 1메모리 셀로서 제공되는 버티컬 MOS-트랜지스터를 형성하기 위해서는, 각각 하나의 트렌치의 에지에 접하며 트렌치의 바닥에서 진행하는 도핑 영역까지 이르는 호울이 개방된다. 호울의 영역에서 노출된 트렌치의 에지에는 게이트 유전체 및 워드 라인과 연결된 게이트 전극이 제공된다. 워드 라인은, 이 라인이 행에 평행하게 진행하도록 형성된다.
본 발명에 따르면, 열을 따라서, 즉 트렌치를 따라서 인접한 메모리 셀이 별도의 프로세스 단계에서 연속으로 형성된다. 그 다음에 제 1행을 따라 배치된 메모리 셀이 형성된다. 제 1행은 제 2행과 교대로 배치되며, 제 2행과 공통으로 셀 필드의 행을 형성한다.
제 1행에 배치된 버티컬 MOS-트랜지스터의 제 1게이트 전극 및 제 1행에 배치된 버티컬 MOS-트랜지스터의 제 1게이트 전극 상부에서 제 1행에 대해 평행하게 진행하는 제 1워드 라인을 형성하기 위해서, 제 1전극층이 형성되고 구조화된다. 이 때 제 1전극층은 제 1행의 버티컬 MOS-트랜지스터를 위해 개방된 호울을 완전히 채운다. 호울내에 배치된 제 1전극층의 부분은 구조화 후에 제 1게이트 전극을 형성한다. 상기 게이트 전극은 제조 방법에 따라 제 1행에 대해 평행하게 진행하는 스트립 형태의 제 1워드 라인과 연결된다.
이어서, 제 1워드 라인의 표면을 커버하는 절연 구조물이 형성된다.
그 다음에는, 제 2행을 따라 각각 인접한 제 1행 사이에 배치된 메모리 셀이 형성된다. 제 2행에 배치된 버티컬 MOS-트랜지스터의 제 2게이트 전극 및 인접한 제 1워드 라인 사이에 배치된 제 2워드 라인을 형성하기 위해서, 제 2전극층이 형성되고 구조화된다.
제 1워드 라인이 절연 구조물에 의해서 제 2워드 라인에 대해 절연되고, 제 2워드 라인의 형성 전에 절연 구조물이 형성되기 때문에, 제 2워드 라인의 구조화는 비임계적이다. 따라서 제 1워드 라인과 인접한 제 2워드 라인 사이의 간격은 제 1워드 라인 및 제 2워드 라인의 폭보다 더 작다. 그럼으로써 상기 방법에서는 메모리 셀당 2F2이하의 필요 공간이 실현될 수 있다.
절연 구조물을 형성하기 위해서 특히 제 1전극층상에 절연층이 제공되는데, 이 절연층은 제 1전극층과 공통으로 구조화된다. 제 1워드 라인의 에지에는 절연 스페이서가 형성된다.
제 1행을 따라 배치된 버티컬 MOS-트랜지스터를 형성하기 위해서는 특히, 나중에 제조될 제 1워드 라인의 폭에 상응하는 것보다 더 큰 폭을 갖는 호울이 형성된다. 그럼으로써, 제 1워드 라인 및 제 1게이트 전극의 형성 후에는 버티컬 MOS-트랜지스터의 영역에서 제 1게이트 전극의 측면에 갭이 형성된다. 이 갭은 제 2행을 따라 배치된 버티컬 MOS-트랜지스터용 호울의 형성 전에 절연 재료로 채워지며, 트렌치 충진물도 또한 상기 절연 재료로 형성된다.
제 1워드 라인의 표면에서 절연 스페이서 및 절연층으로 조성된 절연 구조물은 특히, 트렌치 충진물 및 제 2전극층이 그것에 대해 선택적으로 에칭될 수 있는 재료로 형성된다. 상기 절연 구조물은 예를 들어 실리콘 질화물로 형성된다. 이 경우 제 2전극층의 구조화는 재에칭에 의해서 절연 구조물에 대해 선택적으로 이루어진다. 이 목적을 위해서는 마스크가 필요치 않은데, 그 이유는 제 2워드 라인을 형성하는 제 2전극층의 일부분이 인접한 제 1워드 라인 사이의 중간 공간에 배치되기 때문이다.
이 경우 메모리 셀을 형성하기 위해서는, 트렌치를 형성하기 위한 스트립 형태의 개구를 갖는 마스크, 제 1워드 라인을 형성하기 위한 스트립 형태의 개구를 갖는 추가 마스크 및 제 1행을 따라 배치된 버티컬 MOS-트랜지스터용 호울을 형성하기 위한 제 1프로그래밍 마스크, 및 제 2행을 따라 배치된 버티컬 MOS-트랜지스터용 호울을 형성하기 위한 제 2프로그래밍 마스크가 필요하다. 제 1워드 라인이 트렌치에 대해 횡으로 진행하기 때문에, 스트립 형태의 개구를 갖는 마스크의 정렬은 비임계적이다. 제 1프로그래밍 마스크 및 제 2프로그래밍 마스크는, 완성된 제 1워드 라인 및 제 2워드 라인보다 더 넓은 개구를 갖는다. 호울의 개방시에는 프로그래밍 마스크의 정렬 정확도를 보상하기 위해서 에칭 선택성이 충분히 이용된다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에서 자세히 설명된다.
도면의 도시는 척도와 일치하지 않는다.
예를 들어 5 x 1015cm-3의 도펀트 농도를 갖는 p-도핑 단결정 실리콘으로 이루어진 반도체 기판(1)내에는 먼저, 셀 필드를 한정하기 위해서 상기 셀 필드를 감싸는 절연 구조물, 예컨대 (도시되지 않은) LOCOS-절연부 또는 섈로우-트렌치-절연부가 형성된다.
그 다음에, 2 x 1017cm-3의 도펀트 농도를 갖는 p-도핑 웰(2)이 주입 및 후속하는 템퍼링에 의해서 셀 필드내에 형성된다 (도 1 참조). p-도핑 웰은 예를 들어 1㎛의 두께로 형성된다. SiO2-층을 예를 들어 TEOS-방법으로 예를 들어 300nm의 두께로 데포짓하고, 상기 SiO2-층을 CHF3, O2로 이방성 에칭하여 포토리소그래픽 구조화함으로써 트렌치 마스크(3)가 형성된다. 트렌치 마스크(3)는 스트립 형태의 개구를 가지며, 이 개구는 최소로 제조될 수 있는 구조물 크기(F), 예컨대 0.4㎛의 폭을 갖는다. 인접한 스트립 형태의 개구 사이의 간격도 마찬가지로 예컨대 0.4㎛의 최소 구조물 크기(F)에 달한다. 스트립 형태의 개구의 길이는 예컨대 250㎛에 달한다.
에칭 마스크로서 트렌치 마스크(3)를 사용하여, 반도체 기판(1)의 주표면(4)에 스트립 형태의 트렌치(5)가 에칭된다 (도 2 참조). 상기 에칭 공정은 예를 들어 HBr, He, O2, NF3로 이방성으로 이루어진다. 트렌치(5)의 깊이는 예를 들어 0.5㎛에 달한다.
트렌치 마스크(3)를 제거한 후에는 SiO2-층을 동일 형태로 데포짓하고 이방성으로 재에칭함으로써 트렌치(5)의 에지에 마스킹 스페이서(6)가 형성된다 (도 3 참조). 그 다음에, 50 keV의 에너지 및 5 x 1015cm-2의 도우즈를 갖는 비소를 주입함으로써 스트립 형태의 도핑 영역(7)이 트렌치(5)의 바닥에 및 인접 트렌치(5) 사이의 주표면(4)에 형성된다 (도 3 참조). 상기 주입 공정은 셀 필드내에서만 이루어진다. 즉, 셀 필드 외부에서는 정렬이 비임계적인 포토 래커 마스크에 의해서 반도체 기판(1)이 커버링된다. 스트립 형태의 상기 도핑 영역은 예를 들어 1 x 1021cm-3의 도펀트 농도 및 0.2㎛ 범위의 깊이를 갖는다. 주입시에는 트렌치(5)의 측벽이 마스킹 스페이서(6)에 의해서 커버된다.
예를 들어 HF, HF-증기로 습식 화학 에칭하여 마스킹 스페이서(6)를 제거한 후에는 트렌치 표면(5)에 얇은 산화물층(8)이 열산화에 의해서 형성된다. 그럼으로써 결정 표면이 개선된다. 그 다음에, 예를 들어 TEOS-방법으로 실리콘 산화물을 형태에 맞게 데포짓하고 이방성 재에칭함으로써 트렌치(5)에 트렌치 충진물(9)이 제공된다 (도 4 참조). 재에칭은 예를 들어 CHF3, O2로 실리콘에 대해 선택적으로 이루어진다.
이어서, 포토 래커로 이루어진 제 1프로그래밍 마스크(10)가 포토리소그래픽 프로세스 단계에 의해서 형성된다 (도 5 참조). 제 1프로그래밍 마스크(10)는 버티컬 MOS-트랜지스터가 형성되어야 하는 장소에 개구를 포함한다. 각각의 MOS-트랜지스터를 위해서 상응하는 개구는 주표면(4)에 대해 평행하게 사각형의 횡단면을 가지며, 이 사각형 횡단면은 트렌치(5)에 대해서 평행하게는 최소 구조물 크기(F)의 2배, 즉 예를 들어 0.8㎛의 길이를 가지고, 트렌치(5)에 대해서 횡으로는 최소 구조물 크기(F), 즉 예를 들어 0.4㎛의 폭을 갖는다. 이 경우 인접한 개구들은 서로 같다. 이 때 버티컬 MOS-트랜지스터용 개구는 각각 트렌치(9)의 에지를 오버랩한다.
예를 들어 HBr, Cl2, He로 실리콘에 대해 선택적으로 이방성 에칭함으로써, 제 1호울(100)을 형성하기 위해서 제 1프로그래밍 마스크(10)의 개구 내부에서 노출되는 트렌치 충진물(9)이 제거된다. 이 때 트렌치 바닥에 배치된 스트립 형태의 도핑 영역(7)의 표면은 각각의 개구내에서 노출된다 (도 5 참조).
제 1프로그래밍 마스크(10)의 포토 래커를 제거한 후에는 적어도 트렌치(5)의 측벽에 게이트 유전체(11)가 형성된다. 게이트 유전체(11)는 예를 들어 820℃에서 열산화에 의해 예를 들어 10nm의 두께로 형성된다 (도 6 참조). 게이트 유전체(11)는 열산화시 노출되는 모든 실리콘 표면에서, 특히 스트립 형태의 도핑 영역(7)의 노출 표면에서 형성된다.
그 다음에 예를 들어 도핑 폴리실리콘으로 이루어진 제 1전극층(12)이 전표면적으로 형성된다 (도 6 참조). 대안적으로 제 1전극층(12)은 금속 규화물 또는 금속으로 형성될 수도 있다. 제 1전극층(12)은 예를 들어 폴리실리콘의 인-시튜 도핑 데포지션에 의해서 예를 들어 400nm의 층두께로 형성된다. 제 1전극층(12)은 제 1프로그래밍 마스크(10)에 의해 형성된 버티컬 MOS-트랜지스터용 제 1호울(100)을 채운다.
이어서 제 1전극층(12)상에 실리콘 질화물로 이루어진 절연층(13)이 100nm의 두께로 제공된다. 절연층(13)상에는 포토 래커로 이루어진 워드 라인 마스크(14)가 포토리소그래픽 프로세스 단계에 의해서 형성된다. 워드 라인 마스크(4)는 트렌치(5)에 대해서 횡으로 진행하는 스트립 형태의 개구를 포함한다. 스트립 형태의 개구는 트렌치의 방향으로 예를 들어 최소 구조물 크기(F), 즉 예를 들어 0.4㎛의 폭을 갖는다. 인접한 스트립 형태의 개구 사이의 간격도 마찬가지로 최소 구조물 크기(F), 즉 0.4㎛에 달한다.
N2, O2, He, SF6로 이방성 에칭함으로써, 절연층(13) 및 제 1전극층(12)이 HBr, Cl2, He에 의해서 워드 라인 마스크(14)를 에칭 마스크로 사용하여 실리콘 산화물에 대해 선택적으로 에칭된다. 이 경우 제 1전극층(12)은 버티컬 MOS-트랜지스터의 영역에서 트렌치 바닥까지 제거된다. 이어서 워드 라인 마스크(14)가 제거된다.
제 1전극층(12)의 구조화에 의해서, 주표면(4)의 영역에서는 제 1워드 라인(12')이 형성되고 버티컬 MOS-트랜지스터의 영역에서는 상기 제 1워드 라인과 연결된 제 1게이트 전극(12'')이 형성된다 (도 7, 도 8 및 도 9 참조, 도 8 및 도 9에서는 도 7에 도시된 단부면이 VII-VII로 표시되고, 도 7에서는 도 8 및 도 9에 도시된 단부면이 VIII-VIII 또는 IX-IX로 표시된다). 또한 제 1전극층(12)의 구조화시에는 제 1게이트 전극(12'')의 측면에 갭(15)이 형성되는데, 그 이유는 제 1프로그래밍 마스크(10)내에 있는 개구의 폭이 트렌치(5)의 방향으로 2F에 달하며, 제 1워드 라인(12')의 폭은 다만 최소 구조물 크기(F), 즉 예를 들어 0.4㎛에 달하기 때문이다 (도 9 참조). 도 10에는, 제 1프로그래밍 마스크(10)내에 있는 개구가 윤곽선으로 표시된 구조물의 평면도가 도시된다. 버티컬 MOS-트랜지스터용 제 1호울(100)의 개구에 대한 에칭은 실리콘에 대해 선택적으로 이루어지기 때문에, 제 1호울(100)은 다만 트렌치 영역(5)에서만 트렌치 충진물(9)의 개별 부분의 제거에 의해서 형성된다. 버티컬 MOS-트랜지스터는 트렌치(5)의 인접 에지에서 형성된다. 이 경우 트렌치(5)의 개별 에지에 인접하는 스트립 형태의 도핑 영역(7)은 주표면(4)에서 및 트렌치(5)의 바닥에서 버티컬 MOS-트랜지스터의 소스/드레인-영역으로서 작용한다.
그 다음에, 예를 들어 TEOS-방법으로 SiO2-층을 형태에 맞게 데포짓하고 이방성으로 재에칭함으로써 제 1게이트 전극(12'')의 측면에 있는 갭(15)이 SiO2로 이루어진 충진 구조물(16)로 채워지고 재에칭된다 (도 11 참조). 이어서 제 1워드 라인(12')의 측벽에서는, Si3N4-층을 형태에 맞게 데포짓하고 예를 들어 CHF3, O2로 이방성으로 재에칭함으로써 절연 스페이서(17)가 형성된다. 실리콘 질화물로 이루어진 절연 스페이서(17)는 50nm의 폭으로 형성된다 (도 11 참조). 이 경우 인접한 제 1워드 라인(12') 사이에서는 트렌치 충진물(9) 또는 충진 구조물(16)의 표면이 노출된다 (도 12에 도시되고 도 11에서 XII-XII로 표시된 도 11의 절단면 참조. 도 12에서는 도 11에 도시된 절단면이 XI-XI로 표시된다). 트렌치 충진물(9) 뿐만 아니라 충진 구조물(16)도 또한 TEOS-SiO2로 형성되기 때문에 동일한 에칭 특성을 갖는다.
포토 래커로 이루어진 제 2프로그래밍 마스크(18)는 포토리소그래픽 프로세스 단계에 의해 형성된다. 제 2프로그래밍 마스크(18)는 버티컬 MOS-트랜지스터가 형성되어야 하는 장소에 사각형의 개구를 가지며, 이 개구는 트렌치(5)에 대해서 평행하게는 최소 구조물 크기(F)의 2배, 즉 예를 들어 0.8㎛의 길이를 가지고, 트렌치(5)에 대해서 횡으로는 최소 구조물 크기(F), 즉 예를 들어 0.4㎛의 폭을 갖는다. 제 2프로그래밍 마스크(18)내에 있는 인접한 개구들은 서로 같다. 이 개구들은 각각, 상기 개구들이 트렌치(5)의 에지를 오버랩하도록 정렬된다 (도 13 및 도 14 참조). C2F6, C3F8로 실리콘 질화물 및 실리콘에 대해 선택적으로 이방성 에칭함으로써 제 2호울(180)이 에칭된다. 이 경우 절연 스페이서(17)는 제 1워드 라인(12')의 에지에서 마스크로서 작용한다. 따라서 호울(180)의 폭은 인접한 제 1워드 라인(12')의 간격 보다 더 작다 (도 13 참조). 절연 스페이서(17)의 하부에서는 제 1워드 라인(12') 또는 제 1게이트 전극(12'')이 충진 구조물(16)에 의해서 계속적으로 커버된다. 에칭은 실리콘 질화물에 대해서 뿐만 아니라 실리콘에 대해서도 선택적으로 이루어진다. 트렌치 바닥에서는 그곳에 배치된 스트립 형태의 도핑 영역(7)의 표면이 노출된다.
도 15에서는 구조물의 평면도가 도시된다. 이 경우 P2에 의해서는 제 2프로그래밍 마스크(18)내에 있는 개구의 윤곽이 표시된다. 제 2프로그래밍 마스크(18)는, 상기 개구(P2)가 한편으로는 트렌치(5)의 에지를 오버랩하고 다른 한편으로는 인접한 2개의 제 1워드 라인(12')을 오버랩하도록 정렬된다. 사용되는 에칭을 선택함으로써 제 2호울(180)이 트렌치(5) 에지에서 2개의 인접 워드 라인(12') 사이에 형성된다.
제 2프로그래밍 마스크(18)의 포토 래커를 제거한 후에는, 버티컬 MOS-트랜지스터가 형성되는 트렌치(5)의 적어도 노출 에지에서 제 2게이트 유전체(19)가 형성된다 (도 16 참조). 제 2게이트 유전체(19)는 예를 들어 820℃의 온도에서의 열산화에 의해 10nm의 층두께로 형성된다. 열산화시 제 2게이트 유전체(19)는 노출되는 모든 실리콘 표면에, 특히 스트립 형태의 도핑 영역(7)의 노출 표면에 형성된다.
그 다음에 예를 들어 도핑 폴리실리콘으로 이루어진 제 2전극층(20)이 데포짓된다. 제 2전극층(20)은 예를 들어 인-시튜 도핑 데포지션에 의해서 예를 들어 400nm의 두께로 형성된다 (도 16 및 도 17 참조). 대안적으로는 제 2전극층(20)이 금속 규화물 또는 금속으로 형성될 수 있다. 제 2전극층(20)은 제 2호울(180) 및 인접한 제 1워드 라인(12') 사이의 중간 공간을 채운다.
그 다음에, 제 2전극층(20)을 예를 들어 CF4, O2, N2로 등방성으로 재에칭함으로써 제 2워드 라인(20')이 자기 정렬되며, 제 2호울(180) 영역에서는 제 2게이트 전극(20'')이 형성된다 (도 18 참조). 등방성 재에칭은 실리콘 질화물에 대해 선택적으로 이루어진다. 이 때 절연 스페이서(17) 및 구조화된 절연층(13)은 제 1워드 라인(12')을 완전히 캡슐화하는, 실리콘 질화물로 이루어진 절연 구조물을 형성한다. 제 1게이트 전극(12')은 제 2게이트 전극(20'')에 비해, 제 1 게이트 전극(12'')의 에지에 남겨진 충진 구조물(16)의 잔류물에 의해서 절연된다.
도 19는 메모리 셀 장치의 평면도이다. 셀 필드내에서는 제 1워드 라인(12') 및 제 2워드 라인(20')이 교대로 배치된다. 상기 워드 라인들은 절연 스페이서(17)에 의해서 서로에 대해 절연된다 (도 19에서는 도시되지 않음). 제 1워드 라인들(12')의 중심의 간격 및 인접한 제 2워드 라인들(20')의 중심의 간격은 최소 구조물 크기(F)에 달한다. 인접 트렌치(5) 사이의 주표면(4)에 및 트렌치(5) 바닥에 있는 스트립 형태의 도핑 영역(7)이 상기 워드 라인에 수직으로 진행된다. 스트립 형태의 도핑 영역(7) 사이의 중심의 간격도 마찬가지로 최소 구조물 크기(F)에 달한다. 제 1워드 라인(12') 및 제 2워드 라인(20') 아래에 있는 트렌치(5)의 마주 놓인 에지에서는 각각 2개의 메모리 셀이 형성되기 때문에, 4개의 메모리 셀을 위해 필요한 표면의 크기는 4F2에 달한다. 즉, 메모리 셀당 필요 공간은 1F2, 예를 들면 0.16㎛2이다. 그에 따라 메모리 셀 장치는, 제 1행을 따라 제 1워드 라인(12') 아래에 배치된 메모리 셀 및 그 사이에 배치되며 제 2행을 따라 제 2워드 라인(20') 아래에 배치된 메모리 셀을 포함한다. 트렌치(5)에 평행하게, 각각 트렌치(5)의 에지를 따라서 열이 지나간다.
셀 필드의 외부에서는 제 1전극층(12)의 구조화시 트리거 회로용 선택 라인(12''')이 형성된다. 상기 트리거 회로는 버티컬 MOS-트랜지스터를 포함하며, 이 트랜지스터는 제 1프로그래밍 마스크(10)내에 고정 배치된다. 셀 필드내에 있는 제 1호울(100)이 개방되는 경우에는 그와 동시에 상기 트리거 회로의 버티컬 MOS-트랜지스터용 호울도 개방된다. 트렌치(5) 및 스트립 형태의 도핑 영역(7)은 트리거 회로의 영역 위까지 이른다. 이러한 방식으로 트리거 회로는, 제 1워드 라인(12') 아래에 배치된 버티컬 MOS-트랜지스의 형성시 추가 비용 없이 제조될 수 있다. 트리거 회로는 디코더의 의미로 뿐만 아니라 선택 스위치의 의미로도 형성될 수 있다.
메모리 셀 장치의 프로그래밍은 상기 제조시에 이루어진다. 이 경우 저장될 정보는 제 1프로그래밍 마스크(10) 및 제 2프로그래밍 마스크(18)내에 있는 개구의 배열에 포함되어 있다. 도 19에서 제 1프로그래밍 마스크(10)에 의해서 고정 배치된 버티컬 MOS-트랜지스터는 실선으로 표시된다. 제 2프로그래밍 마스크(18)에 의해서 고정 배치된 버티컬 MOS-트랜지스터는 도 19에서 점선 윤곽으로 표시된다.
Claims (7)
- 메모리 셀 장치를 제조하기 위한 방법에 있어서,- 행 및 열로 배치된 메모리 셀을 갖는 셀 필드를 반도체 기판(1)의 주표면(4)에 형성하는 단계로서, 제 1논리값이 그 내부에 저장되는 제 1메모리 셀은 주표면(4)에 대해 수직인 MOS-트랜지스터를 포함하고, 제 2논리값이 그 내부에 저장되는 제 2메모리 셀은 MOS-트랜지스터를 포함하지 않으며,- 반도체 기판(1)을 적어도 셀 필드의 영역에서 제 1도전형으로 도핑하는 단계,- 실제로 평행하게 열 방향으로 진행하는 스트립 형태의 트렌치(5)를 형성하는 단계,- 트렌치(5)의 바닥에 및 인접한 트렌치(5) 사이의 주표면(4)에 각각 제 1도전형과 반대인 제 2도전형으로 도핑된 스트립 형태의 도핑 영역(7)을 형성하는 단계,- 트렌치(5)를 제 1절연 재료로 이루어진 트렌치 충진물(9)로 채우는 단계,- 메모리 셀을 각각 트렌치(5)의 마주 놓인 에지에 형성하는 단계,- 버티컬 MOS-트랜지스터를 형성하기 위해서, 각각 트렌치(5) 중에서 하나의 트렌치의 에지에 접하며 트렌치(5)의 바닥에서 진행하는 도핑 영역(7) 위까지 이르는 호울(100, 180)을 개방하는 단계로서, 이 호울의 표면에는 게이트 유전체(11, 19) 및 워드 라인(12', 20')과 결합된 게이트 전극(12'', 20'')이 제공되며,- 먼저, 제 2행과 교대로 배치되며 상기 행과 셀 필드의 행을 형성하는 제 1행을 따라 배치된 메모리 셀을 형성하는 단계,- 제 1행에 배치된 버티컬 MOS-트랜지스터의 제 1게이트 전극(12'')을 형성하기 위해서 및 상기 제 1행에 대해서 평행하게 진행하는 제 1워드 라인(12')을 형성하기 위해서, 제 1전극층(12)을 형성하고 구조화하는 단계,- 제 1워드 라인(12') 및 제 1전극(12'')의 표면을 커버하는 절연 구조물(17, 13)을 형성하는 단계,- 그 다음에, 제 2행을 따라 배치된 메모리 셀을 형성하는 단계, 및- 제 2행에 배치된 MOS-트랜지스터의 제 2게이트 전극(20'') 및 인접한 제 1워드 라인(12') 사이에 배치된 제 2워드 라인(20')을 형성하기 위해서, 제 2전극층(20)을 형성하고 구조화하는 단계를 포함하는 것을 특징으로 하는 방법.
- 제 1항에 있어서,절연 구조물(13, 17)을 형성하기 위해서, 제 1전극층(12)과 공통으로 구조화되는 절연층(13)을 제 1전극층(12)상에 제공하며, 제 1워드 라인(12')의 에지에 절연 스페이서(17)를 형성하는 것을 특징으로 하는 방법.
- 제 1항 또는 제 2항에 있어서,- 제 1행을 따라 배치된 버티컬 MOS-트랜지스터를 형성하기 위해서, 추후에 구조화될 제 1워드 라인(12') 및 제 1게이트 전극(12'') 보다 더 큰 폭을 갖는 호울(100)을 형성함으로써, 제 1워드 라인(12') 및 제 1게이트 전극(12'')의 형성 후에 버티컬 MOS-트랜지스터 영역의 제 1게이트 전극(12'') 측면에 갭(15)을 형성하는 단계,- 제 2행을 따라 배치된 버티컬 MOS-트랜지스터용 호울(180)을 형성하기 전에 상기 갭(15)을 제 1절연 재료로 충진하는 단계,- 절연 구조물(13, 17)을 제 2절연 재료로 형성하는 단계로서, 트렌치 충진물(9) 및 제 2전극층(20)은 상기 절연 재료에 대해 선택적으로 에칭될 수 있으며, 및- 제 2전극층(20)을 재에칭에 의해서 절연 구조물(13, 17)에 대해 선택적으로 구조화하는 단계를 포함하는 것을 특징으로 하는 방법
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,트렌치(5)의 측벽에 스트립 형태의 도핑 영역(7)을 형성하기 전에, 트렌치(5)의 충진 전에 제거되는 마스킹 스페이서(6)를 형성하는 것을 특징으로 하는 방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,- 인접한 트렌치(5) 사이의 간격은 실제로 트렌치(5)의 폭과 동일하며,- 버티컬 MOS-트랜지스터를 형성하기 위한 호울은 각각 트렌치(5)의 절반 폭까지 연장되는 것을 특징으로 하는 방법.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,- 트렌치 충진물(9)은 실리콘 산화물을 포함하며,- 절연 구조물은(13, 17)은 실리콘 질화물을 포함하며,- 반도체 기판(1)은 적어도 셀 필드의 영역에서 단결정 실리콘을 포함하는 것을 특징으로 하는 방법.
- 제 1항 내지 제 6항 중 어느 한 항에 있어서,- 트렌치(5)가 셀 필드 위로 돌출되도록 트렌치를 열의 방향으로 설계하며,- 제 1행을 따라 배치된 버티컬 MOS-트랜지스터를 형성하는 동시에, 스트립 형태의 도핑 영역(7)을 위한 트리거 회로용 버티컬 MOS-트랜지스터를 셀 필드의 외부에 형성하는 것을 특징으로 하는 방법.
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