KR19980042259A - 전기적으로 기록 및 소거 가능한 상수 메모리 셀 장치의 제조방법 - Google Patents

전기적으로 기록 및 소거 가능한 상수 메모리 셀 장치의 제조방법 Download PDF

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KR19980042259A
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로더리히네테부쉬
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Abstract

플로우팅 게이트(7″)를 갖는 각각 하나의 MOS-트랜지스터를 포함하는 메모리셀을 갖춘 상수 메모리 셀 장치는 자기 조절 프로세스 단계에 의해 제조된다. 상기 MOS-트랜지스터는 평행한 열로 배열된다. 이 경우 인접한 열들은 각각 종방향 트렌치의 바닥에 및 인접한 종방향 트렌치 사이에서 교대로 뻗는다. 제어 게이트가 플로우팅 게이트(7″)의 측면을 둘러싸고 있음으로써, 메모리 셀도 또한 종방향 트렌치의 바닥에서 1의 커플링 비(Coupling ratio)를 갖는다. 따라서 2F2(F: 최소 구조물 크기)의 메모리 셀 당 하나의 면을 필요로 하게 된다.

Description

전기적으로 기록 및 소거 가능한 상수 메모리 셀 장치의 제조 방법
소위 플래쉬-EEPROM으로 불리는, 전기적으로 기록 가능하고 소거 가능한 상수 메모리 셀을 갖춘 상수 메모리 셀 장치는 실리콘 기술에서 많이 필요로 한다. 상기 플래쉬-EEPROM-장치는 전압 공급 없이도 메모리된 데이터를 계속적으로 보존한다.
기술적으로 볼 때, 상기 메모리 셀은 대부분 채널 영역 위에 제 1유전체, 플로우팅 게이트, 제 2유전체 및 콘트롤 게이트를 포함하는 MOS-트랜지스터에 의해 실현된다. 플로우팅 게이트 위에 부하가 기입되면, 상기 부하가 MOS-트랜지스터의 한계 전압에 영향을 미친다. 상기 방식의 메모리 셀 장치에서 “플로우팅 게이트 위에 부하가 있는”상태는 제 1논리값에 해당되고, “플로우팅 게이트 위에 부하가 없는”상태는 제 2논리값에 해당된다. 상기 정보는 플로우팅 게이트 위로 전자들을 주입함으로써, 파울러-노르트하임-터널 전류를 통해 상기 메모리 셀에 기록된다. 상기 정보는 제 1유전체를 통해 반대 방향으로 흐르는 터널 전류에 의해 소거된다.
상기 방식의 메모리 셀 장치에서 MOS-트랜지스터는 평탄한 MOS-트랜지스터로 형성되고, 평탄한 셀 구조물내에 배치된다. 따라서, 이론적으로 하나의 메모리 셀이 필요로 하는 최소면은 4F2이며, 이 경우 F는 그때의 기술에 따라 최소로 제조될 수 있는 구조물의 크기이다. 현재 상기 방식의 플래쉬-EEPROM-장치는 최대 64 Mbit의 데이터 용량에 제공된다.
유럽 특허 출원 공개 명세서 0 673 070호에서는, NAND-논리의 의미에서 평탄한 MOS-트랜지스터들이 직렬로 접속된 EEPROM 장치가 제안된다. 상기 장치에서 인접한 MOS-트랜지스터의 서로 연결된 소스/드레인-영역은 공통의 도핑 영역으로서 형성된다. 상기 EEPROM 장치는, 평행하게 뻗는 스트립 형태의 트렌치를 주표면에 갖는 반도체 기판내에서 실현된다. 직렬로 접속된 상기 MOS-트랜지스터들은 각각 트렌치의 바닥에 또는 기판의 바닥에서 인접한 트렌치 사이에 배열된다. 인접한 열의 MOS-트랜지스터들은 트렌치의 측벽 및 상기 트렌치 측벽에 제공된 절연 스페이서에 의해 서로 절연된다. 트렌치 바닥에 배치된 MOS-트랜지스터의 플로우팅 게이트가 각각 트렌치의 폭을 채운다. 트렌치의 측벽에 배치된 절연 스페이서로 인해, 플로우팅 게이트의 폭은 제 1유전체에 대한 경계면에서보다 제 2유전체에 대한 경계면에서 조금 더 크다. 따라서, 공지된 EEPROM-장치는 거의 1에 가까운 커플링 비를 갖게 된다. 콘트롤 게이트 및 플로우팅 게이트 사이의 용량 및 플로우팅 게이트 및 채널 영역 사이의 용량은 커플링 비 이하로 언급된다.
본 발명의 목적은, 높은 충전 밀도 및 상승된 커플링 비를 얻을 수 있는 EEPROM-장치의 제조 방법을 제공하는 것이다.
도 1은 종방향 트렌치, 제 1유전체층, 제 1도핑 폴리 실리콘층, Si3N4-스페이서 및 열적 SiO2로이루어진 마스크를 갖춘 반도체 기판의 단면도이다.
도 2는 제 1폴리 실리콘 구조물을 형성한 후의 기판을 보여주는 개략도이다.
도 3은 절연 구조물, 제 2유전체층, 콘트롤 게이트 및 워드 라인을 형성한 후의 기판을 보여주는 개략도이다.
도 4는 도 3에서 IV-IV로 표기된 단면을 보여주는 개략도이다.
도 5는 도 3에서 V-V로 표기된 단면을 보여주는 개략도이다.
도 6은 도 3, 도 4 및 도 5에 도시된 단면에서 III-III, IV-IV 및 V-V로 표기된 메모리 셀 장치의 평면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 기판 2 : 웰
3 : 기판의 주표면 4 : 종방향 트렌치
5 : SiO2-스페이서 6 : 제 1유전체층
7 : 제 1폴리 실리콘층 7′: 제 1폴리 실리콘 구조물
7 ″: 플로우팅 게이트 8 : Si3N4-구조물
9 : SiO2-구조물 10 : SiO2-스페이서
11 : 절연 구조물 12 : 제 2유전체층
13 : 워드 라인 14 : 도핑 영역
상기 목적은 본 발명에 따라,
- 반도체 기판의 주표면에 상기 반도체 기판에 대해 절연되고 제 1전도성 타입으로 도핑된 영역을 형성하는 단계,
- 제 1전도성 타입으로 도핑된 영역 내부에 있는 주표면에서 거의 평행하게 뻗는 종방향 트렌치를 에칭하는 단계,
- 반대 방향의 제 1전도성 타입으로 도핑된 제 2소스/드레인-영역, 제 1유전체층, 플로우팅 게이트, 제 2유전체 및 콘트롤 게이트를 갖춘 적어도 하나의 MOS-트랜지스터를 포함하는, 일렬로 배열된 다수의 메모리 셀을 형성하고, 상기 열을 인접한 종방향 트렌치 사이의 주표면에 및 상기 종방향 트렌치의 바닥에 교대로 배열하는 단계,
- 제 1유전체층을 형성하는 단계,
- 제 1도핑 실리콘층을 형성하는 단계,
- 제 1보조층을 증착 함으로써 및 반도체 기판에 대해 선택적으로 이방성 에칭 함으로써, 종방향 트렌치의 에지에 배치된 제 1폴리 실리콘층의 부분에 스페이서를 형성하는 단계,
- 제 1폴리 실리콘층의 노출 부분 위에 제 2보조층을 형성하고, 상기 보조층에 대해 제 1보조층 및 제 1폴리 실리콘층을 선택적으로 에칭할 수 있는 단계,
- 상기 스페이서를 제 2보조층에 대해 선택적으로 제거하는 단계,
- 제 2보조층을 에칭 마스크로서 사용하여 제 1폴리 실리콘층을 에칭함으로써 스트립 형태의 제 1폴리 실리콘 구조물을 형성하고, 상기 구조물을 종방향 트렌치에 대해 평행하게 각각 인접한 종방향 트렌치 사이의 주표면에 및 종방향 트렌치의 바닥에 배열하며, 이 때 종방향 트렌치의 바닥에 배치된 제 1폴리 실리콘 구조물의 폭이 트렌치의 넓이보다 작음으로써, 종방향 트렌치내에서 제 1폴리 실리콘 구조물의 에지가 노출되는 단계,
- 제 2보조층을 제거하는 단계,
- 종방향 트렌치의 바닥에서 각각 그곳에 배치된 제 1폴리 실리콘 구조물 및 트렌치 벽 사이에 배치되고, 높이가 제 1폴리 실리콘 구조물의 높이보다 더 작은 절연 구조물을 형성하는 단계,
- 제 2유전체층을 형성하는 단계,
- 제 2폴리 실리콘층을 증착 및 구조화함으로써, 종방향 트렌치내에 배치된 제 1폴리 실리콘 구조물의 에지를 커버하는 콘트롤 게이트를 형성하고, 각각 상이한 열을 따라 배열된 MOS-트랜지스터의 콘트롤 게이트와 연결된 상기 열에 대해 가로로 뻗는 워드 라인을 형성하는 단계,
- 플로우팅 게이트를 형성하기 위해, 상기 워드 라인에 상응하는 이방성 에칭에 의해 제 1유전체층 및 제 1폴리 실리콘 구조물을 구조화하는 단계,
- 소스/드레인-주입을 실행하고, 상기 주입시 워드 라인이 마스크로서 기능하는 단계를 포함하는, 전기적으로 기록 및 소거 가능한 상수 메모리 셀 장치의 제조 방법에 의해 달성된다. 본 발명의 다른 실시예는 종속항에서 기술된다.
반도체 기판의 주표면에는 상기 반도체 기판에 대해 절연되는, 제 1전도성 타입으로 도핑된 영역이 형성된다. 제 1전도성 타입으로 도핑된 영역의 상기 반도체 기판에 대한 절연은, pn-천이 영역뿐만 아니라 예컨대 SOI-기판의 매립된 절연층과 같은 매립 절연층내에서도 이루어질 수 있다. 상기 절연은 제 1전도성 타입으로 도핑된 영역에 전압이 인가될 수 있도록 영향을 미친다.
주표면의 제 1전도성 타입으로 도핑된 영역 내부에서 거의 평행하게 뻗는 종방향 트렌치가 에칭된다. 각각 적어도 하나의 MOS-트랜지스터를 포함하는, 여러 열로 배열된 다수의 메모리 셀이 형성된다. 상기 다수의 메모리 셀 열들은 인접한 종방향 트렌치 사이의 주표면에 및 종방향 트렌치의 바닥에 교대로 배열된다.
예를 들어 TEOS-증착 및 스페이서-에칭에 의해 제 1유전체층 및 상기 층위에 제 1도핑 폴리 실리콘층이 형성된다. 종방향 트렌치의 에지에 배치된 상기 제 1폴리 실리콘층의 부분에는 스페이서가 형성된다. 제 1폴리 실리콘층의 노출 부분 위에는 하나의 보조층이 형성되며, 스페이서 및 제 1폴리 실리콘층이 상기 보조층에 대해 선택적으로 에칭될 수 있다.
스페이서는 바람직하게 실리콘 질화물로 형성된다. 그 다음에, 열적 산화에 의해 상기 보조층이 제 1폴리 실리콘층의 노출 표면에 선택적으로 형성된다.
스페이서는 또한, 열적 실리콘 산화물에 대해 선택적으로 에칭될 수 있는 SiO2로 형성될 수도 있다. TEOS-방법으로 증착된 SiO2는 예컨대 습식 화학적으로 1:3의 비율로 열적 실리콘 산화물에 대해 선택적으로 에칭될 수 있다. 그 다음에 상기 보조층이 열적 산화에 의해 형성된다. 이 때, 스페이서의 표면에는 또한 열적 산화에 의해 하나의 얇은 층이 형성되지만, 상기 층의 두께는 제 1폴리 실리콘층의 표면에서보다 훨씬 더 작고, 상기 층은 스페이서에 의해 제거된다. 상기 실시예에서는, 실리콘 산화물을 사용할 때 나타날 수 있는 기계적인 스트레스가 피해진다는 장점이 있다.
그 다음에 스페이서가 보조층에 대해 선택적으로 제거된다. 보조층을 에칭 마스크로서 사용하여 제 1폴리 실리콘층을 에칭함으로써 스트립 형태의 제 1폴리 실리콘 구조물이 형성되며, 상기 구조물은 각각 상기 보조층의 형태에 따라 인접한 종방향 트렌치 사이의 주표면에서 및 종방향 트렌치의 바닥에서 종방향 트렌치에 평행하게 배치된다. 이 경우 종방향 트렌치의 바닥에 배치된 제 1폴리 실리콘 구조물의 폭이 트렌치의 넓이보다 더 작음으로써, 종방향 트렌치내에서 제 1폴리 실리콘 구조물의 에지가 노출된다. 종방향 트렌치내에 있는 상기 제 1폴리 실리콘 구조물의 폭은 제 1폴리 실리콘층의 두께 이상으로 설정된다. 제 1폴리 실리콘층의 상기 구조화는 자기 조절 방식으로, 즉 사진 인쇄 기술로 형성된 마스크를 사용하지 않고 이루어진다.
상기 보조층을 제거한다. 종방향 트렌치의 바닥에서 각각 그곳에 배치된 제 1폴리 실리콘 구조물 및 트렌치 벽 사이에 배치된, 높이가 제 1폴리 실리콘 구조물의 높이 보다 더 낮은 절연 구조물이 형성된다.
제 2유전체층을 형성한다. 제 2폴리 실리콘층의 증착 및 구조화에 의해 콘트롤 게이트 및 상기 열에 가로로 뻗는 워드 라인이 형성된다. 상기 콘트롤 게이트는, 상기 게이트가 또한 종방향 트렌치내에 배치된 제 1폴리 실리콘 구조물의 에지를 커버하도록 형성된다. 상기 워드 라인은 각각 상이한 열을 따라 배열된 MOS-트랜지스터의 콘트롤 게이트와 결합된다.
그 다음에 플로우팅 게이트를 형성하기 위해 제 2유전체층 및 제 1폴리 실리콘 구조물이 이방성 에칭에 의해 상기 워드 라인에 상응하게 구조화된다. 워드 라인이 마스크로서 작용하는 MOS-트랜지스터용 소스/드레인-주입이 실행된다.
상기 플로우팅 게이트를 형성하는 제 1폴리 실리콘 구조물의 에지 및 플로우팅 게이트가 제 2유전체층 및 콘트롤 게이트에 의해 커버되기 때문에, 상기 콘트롤 게이트 및 플로우팅 게이트 사이의 용량은 플로우팅 게이트 및 채널 영역 사이의 용량보다 더 크다. 따라서 1 보다 큰 커플링 비가 얻어진다.
상수 메모리 셀 장치를 제조하기 위해서는 각각 스트립 형태의 개구를 갖는, 사진 인쇄 기술로 형성된 2개의 마스크가 필요하다: 종방향 트렌치를 형성하기 위한 제 1마스크, 콘트롤 게이트 및 워드 라인을 형성할 때 제 2폴리 실리콘층을 구조화하기 위한 제 2마스크. 상기 마스크의 조정은 서로에 대해 문제가 없다. 스트립 형태의 개구들의 구조물 크기(F)가 그때마다의 기술로 제조될 수 있는 최소의 넓이 및 간격을 갖게 되면, 메모리 셀당 요구되는 공간은 2F2이다.
제 1도핑 폴리 실리콘층의 형성 전에 종방향 트렌치의 측벽에서 바람직하게 스페이서가 형성된다. 상기 스페이서에 의해, 종방향 트렌치내에 배치된 제 1폴리 실리콘 구조물의 폭이 제 1도핑 폴리 실리콘층의 두께 및 상기 스페이서의 폭에 의해 결정된다. 상기 방식으로, 제 1도핑 폴리 실리콘층의 두께가 각각 종방향 트렌치내에 배치된 제 1폴리 실리콘 구조물의 폭에 따라 세팅될 수 있다. 스페이서는 바람직하게 폴리 실리콘에 대해 선택적으로 에칭될 수 있는 재료로 형성된다. 스페이서는 제 1도핑 폴리 실리콘층의 구조화시 에칭 톱(etching top)으로서 작용하여 종방향 트렌치의 측벽을 에칭 부식으로부터 보호한다. 상기 스페이서는 예컨대 SiO2로 형성된다.
본 발명은 도면에 도시된 실시예를 참조하여 하기에 자세히 설명된다.
예를 들어 5 x 1015의 n-도핑된 단결정 실리콘으로 이루어진 기판(1)내에서는, 우선 p-도핑 웰(2)이 예컨대 마스킹 주입에 의해 형성된다. 상기 p-도핑 웰(2)은 예컨대 5 x 1016㎝-3의 도펀트 농도를 갖는다. p-도핑 웰(2)은 기판(1)의 주표면(3)에 접한다. 상기 웰의 깊이는 예컨대 1.2㎛이다.
SiO2-층을 TEOS 방법으로 증착하고 상기 층의 사진 인쇄 기술에 따른 구조화에 의해 트렌치 마스크가 형성된다(도시되지 않음). 종방향 트렌치(4)는 예컨대 Cl2를 이방성 에칭함으로써 상기 트렌치 마스크를 에칭 마스크로서 사용하여 에칭된다. 상기 종방향 트렌치(4)의 깊이는 예컨대 0.5㎛이다. 이 경우 상기 종방향 트렌치(4)의 트렌치 바닥은 p-도핑 웰(2) 내부에 있다. 상기 종방향 트렌치(4)의 폭은 예컨대 0.4㎛이고, 길이는 예컨대 25㎛이다. 상기 종방향 트렌치(4)는 기판(1) 위로 평행하게 뻗는다. 트렌치의 팽창 및 갯수는, 상기 트렌치가 나중에 제조되는 메모리 셀의 영역을 덮을 만큼 크다. 예를 들어 1,024개의 종방향 트렌치가 나란히 배열된다.
그 다음에 트렌치 마스크가 예컨대 불화 수소산에 의해 습식 화학 방식으로 또는 예컨대 CHF3에 의해 건조 에칭 프로세스로 제거된다. 그리고 나서 SiO2-층이 예를 들어 TEOS 방법으로 예컨대 40 nm 내지 100 nm의 두께로 증착된다. 이방성 에칭에 의해 SiO2-층으로 이루어진 SiO2-스페이서(5)가 종방향 트렌치(4)의 측벽에 형성된다. 이 경우 p-도핑 웰의 표면은 주표면(3)의 영역에 있는 트렌치 바닥 및 인접한 종방향 트렌치(4) 사이에서 노출된다.
그 다음에 제 1유전체층(6)이 열적 산화에 의해 형성된다. SiO2로 이루어진 제 1유전체층(6)은 예컨대 8 nm의 두께로 형성된다. 상기 제 1유전체층(6)의 두께는, 수 밀리 세크(milli sec.)까지의 마이크로 세크 내에서, 나중에 제조되는 플로우팅 게이트에 많은 부하를 전달하는 터널 전류가 10 볼트 내지 15볼의 전압에 의해 야기될 수 있도록 측정되고, 상기 유전체층 아래에 있는 MOS-트랜지스터에서 공급 전압(Vdd)이 한계 전압(Vt)을 초과할 정도로 측정된다.
그 다음에 제 1폴리 실리콘층(7)이 예컨대 100 nm 내지 250 nm의 두께로 증착된다. 상기 제 1폴리 실리콘층(7)은 n-도핑된다. 상기 도핑 공정은 증착 동안 원래의 장소에서 이루어지거나 또는 증착 후에 포스포르 확산에 의해 이루어질 수 있다. 상기 제 1폴리 실리콘층(7)이 대체로 동일한 형태의 에지 커버링을 포함함으로써, 주표면(3)상에서의 및 트렌치 바닥에서의 상기 층의 두께는 SiO2-스페이서(5) 표면에서의 크기와 거의 동일하다(도 1 참조).
도핑된 제 1폴리 실리콘층(7) 위에는 예컨대 20 nm 내지 50 nm 두께의 Si3N4-층이 적층된다. 상기 Si3N4-층은 거의 동일한 형태의 에지 커버링을 포함한다. 평탄한 영역에 배치된 Si3N4-층의 부분들이 제거되는 이방성 에칭은 예컨대 CHF3에 의해 실시된다. 이 때, 종방향 트렌치(4)의 에지(측면) 영역에서 제 1폴리 실리콘층(7)을 커버하는 Si3N4-스페이서(8)가 형성된다(도 1 참조).
예컨대 850℃에서의 열적 산화에 의해 제 1폴리 실리콘층(7)의 노출 표면에서 SiO2-구조물(9)이 선택적으로 형성된다(도 1 참조). Si3N4-스페이서(8)의 형성 후에는 주표면(3) 영역 및 종방향 트렌치(4)의 바닥에서 제 1폴리 실리콘층(7)이 노출되기 때문에, SiO2-구조물(9)이 상기 주표면(3) 영역에서 및 종방향 트렌치(4)의 바닥에서 제 1폴리 실리콘층(7)을 커버한다.
그 다음에 Si3N4-스페이서(8)가 SiO2-구조물(9)에 대해 선택적으로 제거된다. 상기 제거 공정은 예를 들어 고온의 포스폰산에 의해 습식 화학 방식으로 이루어진다. 이 때 종방향 트렌치(4)의 에지 영역에 배치된 제 1폴리 실리콘층(7)의 부분들이 노출된다.
SiO2-구조물(9)을 에칭 마스크로 사용함으로써, 습식 에칭과 조합될 수 있는 건식 에칭에 의해 제 1폴리 실리콘층(7)이 구조화된다. 이 때 제 1폴리 실리콘 구조물(7′)이 형성된다. 상기 에칭은 예컨대 Cl2또는 HF/HNO3에 의해 이루어진다. 제 1폴리 실리콘층(7)을 구조화할 때는, 종방향 트렌치(4)의 에지 영역에 배치된 제 1폴리 실리콘층(7)의 부분들이 제거된다. 그럼으로써 제 1폴리 실리콘 구조물(7′)들은 스트립 형태로 형성되고, 인접한 종방향 트렌치(4) 사이의 주표면 영역, 더 자세하게는 종방향 트렌치(4)의 바닥에 각각 배치된다(도 2 참조). 이 때 종방향 트렌치(4)의 바닥에 배치된 제 1폴리 실리콘 구조물(7′)의 폭은 종방향 트렌치(4)의 넓이보다 더 작다. 종방향 트렌치(4)내에 있는 제 1폴리 실리콘 구조물(7′)의 폭은 제 1폴리 실리콘층(7)의 두께 및 스페이서(8)의 폭을 초과하도록 조절된다. 제 1폴리 실리콘 구조물(7′)의 형성은 자기 조절 방식으로, 즉 사진 인쇄 프로세스를 사용하지 않고 이루어진다.
예컨대 CF4에 의한 건식 에칭에 의해 SiO2-구조물(9)이 제거된다. 상기 에칭 공정은 바람직하게 폴리 실리콘에 대해 선택적으로 이루어진다. 습식 SiO2-에칭에 의해 실리콘에 대해 선택적으로 조합될 수 있는 상기 에칭시에는, SiO2-스페이서(5)가 또한 트렌치의 측벽에서 제거된다
그 다음에, TEOS 방법 및 이방성 스페이스 에칭 방법에 의해 예컨대 20 nm 내지 50 nm의 층두께를 갖는 SiO2-층이 증착됨으로써, SiO2-스페이서(10)가 재차 종방향 트렌치(4)의 측벽에 형성된다(도 3 참조). 상기 폴리 실리콘 구조물(7′) 및 SiO2-스페이서(10) 사이에는 트렌치 바닥에 배치된 절연 구조물(11)이 형성된다. 상기 절연 구조물(11)의 높이가 폴리 실리콘 구조물(7′)의 높이보다 더 작음으로써, 상기 제 1폴리 실리콘 구조물(7′)의 에지가 부분적으로 노출된다.
절연 구조물(11)은 예를 들어 붕소규산 유리 또는 TEOS-SiO2와 같은 용해될 수 있는 산화물을 증착한 다음 용해함으로써 형성된다. 대안적으로, 제 1폴리 실리콘 구조물(7′) 및 SiO2-스페이서(10) 사이의 중간 공간은 TEOS-SiO2-층의 증착에 의해 채워진다. 그 다음에 상기 SiO2-층을 재에칭 함으로써 절연 구조물(11)이 형성된다.
환원 세척 후에 제 1폴리 실리콘 구조물(7′)의 노출 표면에 제 2유전체층(12)이 제공된다. 상기 제 2유전체층(12)은 예를 들어 SiO2를 재료로 한 열적 산화에 의해 예컨대 14 nm의 두께로 형성된다. 대안적으로, 상기 제 2유전체층(12)은 연속하는 SiO2-Si3N4-SiO2-층으로 이루어진 다중층으로 형성된다. 이를 위해 제일 먼저 SiO2-층이 예컨대 5 nm의 층두께로 증착된다. 상기 층위에 Si3N4-층이 예컨대 6 nm의 층두께로 증착된다. 마지막으로 열적 산화에 의해 다른 하나의 SiO2-층이 예컨대 5 nm의 층두께로 형성된다. 적합한 제 2유전체에 대한 다른 하나의 가능성은 질화물화된 산화물을 사용하는 것이다.
그 다음에 제 2폴리 실리콘층이 증착된다. 상기 제 2폴리 실리콘층은 종방향 트렌치(4)의 절반 폭보다 더 큰 두께로 형성된다. 그럼으로써, 제 2폴리 실리콘층이 거의 평평한 표면을 가지게 된다. 상기 제 2폴리 실리콘층은 예컨대 300 nm의 두께로 형성된다.
도시되지 않은 포토 래크 마스크가 형성된 후에는 제 2폴리 실리콘층이 이방성 에칭에 의해 구조화된다. 이 때 종방향 트렌치(4)에 대해 가로로 뻗는 워드 라인(13)이 형성된다(도 3 참조). 상기 제 2폴리 실리콘층의 이방성 에칭은 예컨대 Cl2에 의해 이루어진다. 부식제를 CF4로 바꿈으로써 제 2유전체층(10)이 동일한 포토 래크 마스크에 의해 구조화된다. 부식제를 다시 Cl2로 바꿈으로써 제 1폴리 실리콘 구조물(7′)이 재차 구조화되며, 이 때 제 1유전체층(6) 및 SiO2-스페이서(10)의 표면이 노출되고, 플로우팅 게이트(7″)가 형성된다(도 4 및 도 5 참조). 상기 워드 라인(13)은 예컨대 0.4 ㎛의 폭으로 형성되며, 인접한 워드 라인(13) 사이의 간격도 마찬가지로 0.4 ㎛이다.
포토 래크 마스크를 제거한 후에, 25 keV의 에너지 및 5 x 1015㎝-2의 선량을 갖는 비소에 의해 소스/드레인-주입이 이루어진다. 상기 소스/드레인-주입시 종방향 트렌치(4)의 바닥에서, 그리고 종방향 트렌치(4) 사이의 주표면(3)에서 도핑 영역(14)이 형성된다(도 4 및 도 5 참조). 상기 도핑 영역(14)은 각각 하나의 열을 따라 배열된 2개의 인접한 MOS-트랜지스터의 공통의 소스/드레인-영역으로서 기능한다. 상기 워드 라인(13)은 소스/드레인-주입과 동시에 도핑된다.
메모리 셀 장치는, 사진 인쇄 프로세스 단계에 의해 콘택팅 호울이 개방되는 중간 산화물의 증착에 의해, 및 예컨대 스퍼터링 및 후속하는 금속층의 구조화로 금속층이 제공되어 콘택이 형성됨으로써 완전하게 제조된다. 이 경우 상수 메모리 셀 장치의 에지에 있는 각 열에는 2개의 단자가 제공되며, 열을 지어 배열된 MOS-트랜지스터가 상기 단자 사이에서 직렬로 접속된다(도시되지 않음).
제 1폴리 실리콘 구조물(7′)의 구조화시 플로우팅 게이트(7″)가 형성되는데, 상기 게이트는 각각 하나의 워드 라인(13) 아래에 배치되어야 한다. 제 2유전체층(12)에 대한 경계면을 형성하는 워드 라인(13)의 부분은 각각 콘트롤 게이트로서 기능한다. 이 경우 종방향 트렌치(4)내에 배치된 워드 라인(13)의 부분들이 SiO2-스페이서(10) 및 제 2유전체층(12)으로 커버된 플로우팅 게이트(7″) 사이의 중간 공간을 완전히 채운다.
인접한 2개의 도핑 영역(14) 및 그 사이에 배치된 워드 라인(13)은 각각 하나의 MOS-트랜지스터를 형성한다. 이 경우 도핑된 상기 2개의 영역(14) 사이에 배치된 p-도핑 웰(2)의 부분은 MOS-트랜지스터의 채널 영역을 형성한다. 상기 채널 영역의 상부에는, 터널 산화물로서의 제 1유전체층(6), 플로우팅 게이트(7″), 제 2유전체층(12), 그리고 상기 채널 영역의 상부에서 뻗는 워드 라인(13)의 부분들로 이루어진 하나의 콘트롤 게이트가 배치된다.
콘트롤 게이트로서 기능하는 워드 라인(13)의 부분 및 플로우팅 게이트(7″) 사이의 용량은 제 2유전체층(12)의 표면에 의해 결정된다. 플로우팅 게이트(7″) 및 채널 영역 사이의 용량은 제 1유전체층(6)에 대한 플로우팅 게이트(7″)의 경계면에 의해 결정된다. 커플링 비, 즉 콘트롤 게이트 및 플로우팅 게이트 사이의 용량과 플로우팅 게이트 및 채널 영역 사이의 용량의 비율은 기술된 실시예에서 1.5 내지 2의 범위가 바람직하다.
종방향 트렌치(4)의 바닥과 주표면(3) 영역내에 있는 종방향 트렌치(4) 사이에는 직렬 접속된 트랜지스터들로 이루어진 하나의 열이 배치되며, 상기 트랜지스터들은 각각 2개의 도핑 영역(14) 및 그 사이에 배치된 워드 라인(13)으로 이루어진다. 종방향 트렌치(4)의 바닥에 배치된 MOS-트랜지스터는 SiO2-스페이서(10)에 의해 상기 주표면(3)의 종방향 트렌치(4) 사이에 배치된 인접한 MOS-트랜지스터로부터 절연된다.
종방향 트렌치(4)의 폭, 인접한 종방향 트렌치(4) 사이의 간격, 워드 라인의 폭 그리고 인접한 워드 라인(13) 사이의 간격은 각각 바람직하게 그때그때의 기술에 의해 최소로 제조될 수 있는 구조물 크기(F)에 상응하는 치수로 형성된다. 각각의 도핑 영역(14)이 인접한 2개의 MOS-트랜지스터를 위한 소스/드레인-영역이라는 사실을 고려하면, 모든 MOS-트랜지스터의 길이는 종방향 트렌치(4)의 곡선에 평행하게 2F이다. MOS-트랜지스터의 폭은 각각 F이다. 따라서 하나의 MOS-트랜지스터로 이루어지는 메모리 셀의 표면은 제조에 제한되어 2F2이다. 워드 라인(13)을 따라 인접한, 그것의 윤곽(Z1, Z2)이 도 6의 평면도에서 진한 선으로 표시된 메모리 셀은 주표면(3)의 투시도에서 서로 인접한다. 상기 메모리 셀(Z1)은 종방향 트렌치들 중 한 트렌치의 바닥에 배치되며, 메모리 셀(Z2)은 Z1과 달리 인접한 2개의 종방향 트렌치(4) 사이의 주표면(3)상에 배치된다. 인접한 메모리 셀을 높이를 다르게 하여 배열함으로써, 인접한 메모리 셀 사이의 절연 효과가 저하되지 않으면서도 충전 밀도는 상승된다.
전기적으로 기록 및 소거 가능한 상수 메모리 셀 장치의 프로그래밍은 각 MOS-트랜지스터의 채널 영역으로부터 관련 플로우팅 게이트(7″)위로 전극을 주입함으로써 이루어진다. 상응하는 MOS-트랜지스터는 상기 플로우팅 게이트(7″) 위에 있는 전기적 부하에 따라 낮은 한계값 전압 또는 높은 한계값 전압을 갖게 된다. 제 1논리값에 속하는 높은 한계 전압은 예컨대 10 내지 15 볼트의 양의 전압에 의해 야기되며, 상기 전압은 pn-천이에 의해 기판(1)에 대해 절연되는 p-도핑 웰(2) 및 콘트롤 게이트로서 기능하는 워드 라인(13) 사이에 인가된다. 상기 전압은, 전자들이 파울러-노르트하임-터널-전류를 통해 플로우팅 게이트 위로 주입되도록 영향을 미친다.
제 2논리값은 낮은 한계 전압에 해당된다. 이를 위해 관련 플로우팅 게이트(7″)가 방전된다. 상기 방전은 -10 내지 -15 볼트의 음의 전위가 p-도핑 웰(2) 및 콘트롤 게이트(13) 사이에 인가됨으로써 이루어진다. 그럼으로써 터널 전류가 제 1유전체층(6)에 의해 영향을 받으며, 상기 플로우팅 게이트(7″)의 전자들이 마이크로 세크부터 수 밀리 세크까지의 시간내에 상기 전류를 통해 흐른다.
전자를 상기 플로우팅 게이트(7″)상에 주입할 때 다수의 전압 레벨을 사용함으로써, 전기적으로 기록 및 소거 가능한 메모리 셀 장치가 또한 다수값 논리의 의미로도 프로그래밍 될 수 있다.
본 발명에 따른 방법에 의해, 높은 충전 밀도 및 상승된 커플링 비를 얻을 수 있는 EEPROM-장치를 제조할 수 있게 되었다.

Claims (3)

  1. - 반도체 기판(1)의 주표면(3)에 상기 반도체 기판(1)에 대해 절연되고 제 1전도성 타입으로 도핑된 영역(2)을 형성하는 단계,
    - 제 1전도성 타입으로 도핑된 영역(2) 내부에 있는 주표면(3)에서 거의 평행하게 뻗는 종방향 트렌치(4)를 에칭하는 단계,
    - 반대 방향의 제 1전도성 타입으로 도핑된 제 2소스/드레인-영역(14), 제 1유전체층(6), 플로우팅 게이트(7″), 제 2유전체(12) 및 콘트롤 게이트(13)를 갖춘 적어도 하나의 MOS-트랜지스터를 포함하는, 일렬로 배열된 다수의 메모리 셀을 형성하고, 상기 열을 인접한 종방향 트렌치(4) 사이의 주표면(3)에 및 상기 종방향 트렌치(4)의 바닥에 교대로 배열하는 단계,
    - 제 1유전체층(6)을 형성하는 단계,
    - 제 1도핑 실리콘층(7)을 형성하는 단계,
    - 제 1보조층을 증착 함으로써 및 반도체 기판(1)에 대해 선택적으로 이방성 에칭 함으로써, 종방향 트렌치(4)의 에지에 배치된 제 1폴리 실리콘층(7)의 부분에 스페이서(8)를 형성하는 단계,
    - 제 1폴리 실리콘층(7)의 노출 부분 위에 제 2보조층(9)을 형성하고, 상기 보조층에 대해 제 1보조층 및 제 1폴리 실리콘층(7)을 선택적으로 에칭할 수 있는 단계,
    - 상기 스페이서(8)를 제 2보조층(9)에 대해 선택적으로 제거하는 단계,
    - 제 2보조층(9)을 에칭 마스크로서 사용하여 제 1폴리 실리콘층(7)을 에칭함으로써 스트립 형태의 제 1폴리 실리콘 구조물(7′)을 형성하고, 상기 구조물을 종방향 트렌치(4)에 대해 평행하게 각각 인접한 종방향 트렌치(4) 사이의 주표면(3)에 및 종방향 트렌치(4)의 바닥에 배열하며, 이 때 종방향 트렌치(4)의 바닥에 배치된 제 1폴리 실리콘 구조물(7′)의 폭이 트렌치의 넓이보다 작음으로써, 종방향 트렌치(4)내에서 제 1폴리 실리콘 구조물(7′)의 에지가 노출되는 단계,
    - 제 2보조층(9)을 제거하는 단계,
    - 종방향 트렌치(4)의 바닥에서 각각 그곳에 배치된 제 1폴리 실리콘 구조물(7′) 및 트렌치 벽 사이에 배치되고, 높이가 제 1폴리 실리콘 구조물(7′)의 높이보다 더 작은 절연 구조물(11)을 형성하는 단계,
    - 제 2유전체층(12)을 형성하는 단계,
    - 제 2폴리 실리콘층을 증착 및 구조화함으로써, 종방향 트렌치(4)내에 배치된 제 1폴리 실리콘 구조물(7′)의 에지를 커버하는 콘트롤 게이트(13)를 형성하고, 각각 상이한 열을 따라 배열된 MOS-트랜지스터의 콘트롤 게이트와 연결된 상기 열에 대해 가로로 뻗는 워드 라인(13)을 형성하는 단계,
    - 플로우팅 게이트(7″)를 형성하기 위해, 상기 워드 라인(13)에 상응하는 이방성 에칭에 의해 제 1유전체층(12) 및 제 1폴리 실리콘 구조물(7′)을 구조화하는 단계,
    - 소스/드레인-주입을 실행하고, 상기 주입시 워드 라인(13)이 마스크로서 기능하는 단계를 포함하는, 전기적으로 기록 및 소거 가능한 상수 메모리 셀 장치의 제조 방법.
  2. 제 1항에 있어서,
    제 1도핑 폴리 실리콘층(7)의 형성 전에 종방향 트렌치의 측벽에 스페이서(5)를 형성하는 것을 특징으로 하는 방법.
  3. 제 1항 또는 제 2항에 있어서,
    제 2보조층(9)을 열적 실리콘 산화물로 형성하고, 제 1보조층을 열적 실리콘 산화물에 대해 선택적으로 에칭 가능한 실리콘 산화물 또는 실리콘 질화물로 형성하는 것을 특징으로 하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834269B1 (ko) * 2001-01-23 2008-05-30 엔엑스피 비 브이 수직 전력 트랜지스터 트렌치-게이트 반도체 디바이스제조 방법
KR101004814B1 (ko) * 2003-10-22 2011-01-04 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조 방법
KR101044773B1 (ko) * 2003-07-16 2011-06-27 매그나칩 반도체 유한회사 증가된 채널 폭을 갖는 ｍｏｓ 트랜지스터 및 제조 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE58906837D1 (de) * 1989-05-08 1994-03-10 Siemens Ag Integrierbarer Sigma-Delta-Modulator in Switched-Capacitor-Technik.
DE19603810C1 (de) * 1996-02-02 1997-08-28 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US6326263B1 (en) * 2000-08-11 2001-12-04 United Microelectronics Corp. Method of fabricating a flash memory cell
US6599813B2 (en) * 2001-06-29 2003-07-29 International Business Machines Corporation Method of forming shallow trench isolation for thin silicon-on-insulator substrates
TW527652B (en) * 2002-02-06 2003-04-11 Taiwan Semiconductor Mfg Manufacturing method of selection gate for the split gate flash memory cell and its structure
DE10220923B4 (de) 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
TWI701770B (zh) 2018-07-24 2020-08-11 華邦電子股份有限公司 非揮發性記憶體裝置及其製造方法
CN110828465B (zh) * 2018-08-10 2023-04-07 华邦电子股份有限公司 非易失性存储器装置及其制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07254651A (ja) * 1994-03-16 1995-10-03 Toshiba Corp 半導体集積回路装置
US5498560A (en) * 1994-09-16 1996-03-12 Motorola, Inc. Process for forming an electrically programmable read-only memory cell

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100834269B1 (ko) * 2001-01-23 2008-05-30 엔엑스피 비 브이 수직 전력 트랜지스터 트렌치-게이트 반도체 디바이스제조 방법
KR101044773B1 (ko) * 2003-07-16 2011-06-27 매그나칩 반도체 유한회사 증가된 채널 폭을 갖는 ｍｏｓ 트랜지스터 및 제조 방법
KR101004814B1 (ko) * 2003-10-22 2011-01-04 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조 방법

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Publication number Publication date
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US5882969A (en) 1999-03-16
JPH10150174A (ja) 1998-06-02

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