JPH10150174A - 電気的に書込み及び消去可能の固定メモリセル装置の製造方法 - Google Patents

電気的に書込み及び消去可能の固定メモリセル装置の製造方法

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JPH10150174A
JPH10150174A JP9317737A JP31773797A JPH10150174A JP H10150174 A JPH10150174 A JP H10150174A JP 9317737 A JP9317737 A JP 9317737A JP 31773797 A JP31773797 A JP 31773797A JP H10150174 A JPH10150174 A JP H10150174A
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trench
polysilicon
longitudinal
pattern
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JP9317737A
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Wolfgang Krautschneider
クラウチユナイダー ウオルフガング
Franz Hofmann
ホフマン フランツ
Hans Reisinger
ライジンガー ハンス
Josef Willer
ウイラー ヨーゼフ
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Siemens AG
Original Assignee
Siemens AG
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Abstract

(57)【要約】 【課題】 高度の実装密度及び高いカップリング率を達
成する電気的に書込み及び消去可能な固定ルメモリセル
装置の製造方法を提供する。 【解決手段】 自己整合処理工程によりそれぞれ浮遊ゲ
ート７″を有するＭＯＳトランジスタを含むメモリセル
を形成する。複数のＭＯＳトランジスタを並列する行内
に配設する。隣接する行をそれぞれ長手トレンチ４の底
部と隣接する長手トレンチ間の主面に交互に配設する。
長手トレンチの底部のメモリセルも＞１のカップリング
率となるように浮遊ゲート７″の側方を制御ゲート１３
で囲む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電気的に書込み及
び消去可能の固定メモリセル装置を製造する方法に関す
る。
【０００２】
【従来の技術】多くの用途にとって電気的に書込み可能
でかつ電気的に消去可能の固定メモリセルを有する固定
メモリセル装置はシリコン技術分野で、いわゆるフラッ
シュＥＥＰＲＯＭとして必要とされる。これらのフラッ
シュＥＥＰＲＯＭ装置は記憶したデータを電圧を供給す
ることなく保存する。
【０００３】技術的にはこれらのメモリセルは多くの場
合、チャネル領域上に第１の誘電体、浮遊ゲート、第２
の誘電体及び制御ゲートを有するＭＯＳトランジスタに
より実現される。浮遊ゲート上に電荷が記憶されると、
これがＭＯＳトランジスタのしきい値電圧に影響を及ぼ
す。このようなメモリセル装置では“浮遊ゲート上に電
荷のある”状態は第１の論理値に、また“浮遊ゲート上
に電荷のない”状態は第２の論理値に割当られる。情報
はメモリセル内に電子を浮遊ゲート上に注入するファウ
ラー・ノルドハイム型トンネル電流を介して書き込まれ
る。情報は逆方向のトンネル電流を介して第１の誘電体
により消去される。
【０００４】ＭＯＳトランジスタはこの種のメモリセル
装置内にプレーナ型ＭＯＳトランジスタとして形成さ
れ、プレーナ型のセル構造形式で配設されている。それ
によりメモリセルの理論上の最小所要面積は４Ｆ2とな
り、その際Ｆは各技術分野で最小に形成可能のパターン
寸法を表す。現在最大６４Ｍビットのデータ量用のこの
種のフラッシュＥＥＰＲＯＭ装置が提供されている。
【０００５】欧州特許第０６７３０７０Ａ２号明細書に
はＮＡＮＤ論理に基づくプレーナ型ＭＯＳトランジスタ
が直列に接続されているＥＥＰＲＯＭ装置が提案されて
いる。その際隣接するＭＯＳトランジスタの互いに接続
されているソース／ドレイン領域は共通のドープ領域と
して形成されている。このＥＥＰＲＯＭ装置は、主面に
平行に延びる条片状のトレンチが備えられている半導体
基板内に形成されている。直列に接続されているＭＯＳ
トランジスタはそれぞれトレンチの底部又は隣接するト
レンチ間の基板の主面に配設されている。ＭＯＳトラン
ジスタの隣接する列はトレンチの側壁及びトレンチの側
壁に設けられている絶縁スペーサにより互いに絶縁され
ている。トレンチの底部に配設されているＭＯＳトラン
ジスタの浮遊ゲートはそれぞれトレンチ幅を満たしてい
る。トレンチの側壁に配設されている絶縁スペーサに制
限されて浮遊ゲートの幅は第２の誘電体に対する界面で
第１の誘電体に対する界面よりも僅かに大きい。従って
公知のＥＥＰＲＯＭ装置はほぼ１のカップリング率（結
合度）を有する。カップリング率とは制御ゲートと浮遊
ゲートとの間の容量及び浮遊ゲートとチャネル領域との
間の容量の商を意味する。
【０００６】
【発明が解決しようとする課題】本発明の課題は、高度
の実装密度及び高いカップリング率を達成するＥＥＰＲ
ＯＭ装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】この課題は本発明によ
り、請求項１に基づく方法により解決される。本発明の
他の実施態様は従属請求項から明かである。
【０００８】半導体基板の主面内に半導体基板に対し絶
縁されている第１の導電形によりドープされる領域を形
成する。第１の導電形によりドープされている領域の半
導体基板に対する絶縁はｐｎ接合でも、例えばＳＯＩ基
板の埋込まれた絶縁層のような埋封絶縁層によっても行
われる。この絶縁により第１の導電形によるドープ領域
に電圧を印加することが可能となる。
【０００９】主面の第１の導電形によりドープされた領
域内にほぼ平行に延びる長手トレンチをエッチングす
る。それぞれ少なくとも１つのＭＯＳトランジスタを含
有する多数の行に配設されたメモリセルを形成する。こ
れらの行は隣接する長手トレンチ間の主面と長手トレン
チの底部に交互に配設される。
【００１０】例えばＴＥＯＳ析出及びスペーサのエッチ
ングにより第１の誘電層及びその上に第１のドープポリ
シリコン層を形成する。長手トレンチの側面に配設され
ている第１のポリシリコン層の部分にスペーサを形成す
る。第１のポリシリコン層の露出している部分の上にス
ペーサ及び第１のポリシリコン層を選択的にエッチング
可能の補助層を形成する。
【００１１】有利には窒化シリコンから成るスペーサを
形成する。更に補助層を熱酸化により選択的に第１のポ
リシリコン層の露出表面に形成する。
【００１２】或は熱酸化シリコンに対して選択的にエッ
チング可能のＳｉＯ2から成るスペーサを形成する。Ｔ
ＥＯＳ法で析出されたＳｉＯ2は例えば湿式化学により
１：３の割合で熱酸化シリコンに対して選択的にエッチ
ング可能である。次に補助層を熱酸化により形成する。
その際スペーサの表面にも熱酸化物から成る薄層が形成
されるが、しかしその厚さは第１のポリシリコン層の表
面の厚さよりずっと薄く、スペーサと共に除去される。
この実施形態は窒化シリコンを使用する場合に生じかね
ない機械的応力を回避する利点がある。
【００１３】引続きスペーサを補助層に対して選択的に
除去する。エッチングマスクとして補助層を使用しての
第１のポリシリコン層のエッチングにより、補助層の形
により制限されてそれぞれ隣接する長手トレンチ間の主
面及び長手トレンチの底部に長手トレンチに平行に配設
される条片状の第１のポリシリコンパターンを形成す
る。その際長手トレンチの底部に配設されている第１の
ポリシリコンパターンの幅はトレンチの幅よりも狭いた
め、長手トレンチでは第１のポリシリコンパターンの側
面が露出される。長手トレンチ内の第１のポリシリコン
パターンの幅は第１のポリシリコン層の厚さにより調整
される。第１のポリシリコン層のパターン化は自己整合
により、即ちフォトリソグラフィにより形成されるマス
クを使用せずに行われる。
【００１４】次に補助層３を除去する。長手トレンチの
底部にそれぞれそこに配設されている第１のポリシリコ
ンパターン及びトレンチの壁面との間に絶縁パターンを
形成し、その高さを第１のポリシリコンパターンの高さ
よりも低くする。
【００１５】次に第２の誘電層を形成する。第２のポリ
シリコン層の析出及びパターン化により制御ゲート及び
列に対し横方向に延びるワード線を形成する。制御ゲー
トは長手トレンチ内に配設される第１のポリシリコンパ
ターンの側面も覆うように形成される。ワード線は異な
る列に沿って配設されているＭＯＳトランジスタの制御
ゲートとそれぞれ接続されている。
【００１６】引続き浮遊ゲートを形成するために第２の
誘電層及び第１のポリシリコンパターンをワード線に相
応して異方性エッチングによりパターン化する。ＭＯＳ
トランジスタ用のソース／ドレイン注入を行い、その際
ワード線がマスクの作用をする。
【００１７】浮遊ゲートが形成される第１のポリシリコ
ンパターンの側面、従って浮遊ゲートの側面が第２の誘
電層及び制御ゲートで覆われているので、制御ゲートと
浮遊ゲート間の容量は浮遊ゲートとチャネル領域間の容
量よりも大きい。従って１以上のカップリング率が達成
される。
【００１８】固定メモリセル装置を製造するために、そ
れぞれ条片状の開口を有するフォトリソグラフィにより
形成される２つのマスクが必要となるが、その際第１の
マスクは長手トレンチを形成するため、第２のマスクは
制御ゲート及びワード線を形成する際の第２のポリシリ
コン層のパターン化のために必要になる。マスクの調整
は互いに問題とならない。それぞれ各技術における最小
に形成可能のパターン寸法Ｆの幅及び間隔を有する条片
状の開口を形成すると、１メモリセル当りの所要面積は
２Ｆ2となる。
【００１９】長手トレンチの側壁に第１のドープポリシ
リコン層を形成する前にスペーサを形成すると有利であ
る。それにより長手トレンチ内に配設されている第１の
ポリシリコンパターンの幅は第１のドープポリシリコン
層の厚さ及びスペーサの幅により決定される。このよう
にして第１のドープポリシリコン層の厚さはそれぞれ長
手トレンチ内に配設されている第１のポリシリコンパタ
ーンの幅とは無関係に調整可能である。スペーサをポリ
シリコンを選択的にエッチングすることのできる材料か
ら形成すると有利である。更にスペーサは第１のドープ
ポリシリコン層のパターン化の際にエッチングストップ
の作用をし、長手トレンチの側壁をエッチング作用から
保護する。スペーサは例えばＳｉＯ2から成る。
【００２０】
【実施例】本発明を図示されている実施例に基づき以下
に詳述する。
【００２１】例えば５×１０15ｃｍ-3でｎドープされて
いる単結晶シリコンから成る基板１内にまずｐドープウ
ェル２を例えばマスクを介しての注入により形成する。
ｐドープウェル２は例えば５×１０16ｃｍ-3のドーパン
ト濃度を有する。ｐドープウェル２は基板１の主面３に
境を接している（図１参照）。このウェル２は例えば
１．２μｍの深さがある。
【００２２】ＴＥＯＳ法でのＳｉＯ2層の析出及びその
フォトリソグラフィでのパターン化によりトレンチマス
クを形成する（図示せず）。例えばＣｌ2での異方性エ
ッチングによりエッチングマスクとしてトレンチマスク
を使用して長手トレンチ４をエッチングする。長手トレ
ンチ４は例えば０．５μｍの深さを有する。その際長手
トレンチ４のトレンチ底部はｐドープウェル２内にあ
る。長手トレンチ４の幅は例えば０．４μｍであり、長
さは例えば２５μｍである。複数の長手トレンチ４が基
板１の上方に並列に配設されている。その寸法及び数は
後に形成すべきメモリセル用の領域を覆う程度の大きさ
である。例えば１０２４個の長手トレンチが並列に配設
される。
【００２３】引続きトレンチマスクを例えばフッ化水素
酸での湿式化学又は例えばＣＨＦ3での乾式エッチング
プロセスで除去する。更にＳｉＯ2層を例えばＴＥＯＳ
法で例えば４０ｎｍ〜１００ｎｍの厚さに析出する。異
方性エッチングによりＳｉＯ2層からＳｉＯ2スペーサ５
を長手トレンチ４の側壁に形成する。その際ｐドープウ
ェルの表面はトレンチの底部又は隣接する長手トレンチ
４間の主面３の範囲で露出される。
【００２４】引続き第１の誘電層６を熱酸化により形成
する。ＳｉＯ2から成る第１の誘電層６を例えば８ｎｍ
の厚さに形成する。その際第１の誘電層６の厚さは、１
０Ｖ〜１５Ｖの電圧により、マイクロ秒から数ミリ秒以
内で後に形成すべき浮遊ゲート上にその下にあるＭＯＳ
トランジスタにしきい値電圧Ｖtが供給電圧Ｖddを越え
るほどの電荷を移動させるトンネル電流を生じさせ得る
寸法にする。
【００２５】引続き第１のポリシリコン層７を例えば１
００ｎｍ〜２５０ｎｍの厚さに析出する。第１のポリシ
リコン層７をｎドープする。これは析出中にその場で行
われても、析出後にリンの拡散により行われてもよい。
第１のポリシリコン層７はほぼ同形の縁被覆を有してお
り、従ってその主面３上及びトレンチの底部で厚さはＳ
ｉＯ2スペーサ５の表面とほぼ同じである（図１参
照）。
【００２６】第１のドープポリシリコン層７上にＳｉ3
Ｎ4層を例えば２０ｎｍ〜５０ｎｍの厚さに施す。Ｓｉ3
Ｎ4層はほぼ同形の縁被覆を有する。平坦な領域に配設
されたＳｉ3Ｎ4層の部分を除去する異方性エッチングを
例えばＣＨＦ3で行う。その際長手トレンチ４の側面範
囲で第１のポリシリコン層７を覆うＳｉ3Ｎ4スペーサ８
が形成される（図１参照）。
【００２７】例えば８５０℃の熱酸化により第１のポリ
シリコン層７の露出表面に選択的にＳｉＯ2パターン９
を形成する（図１参照）。Ｓｉ3Ｎ4スペーサ８の形成後
第１のポリシリコン層７は主面３の範囲及び長手トレン
チ４の底部で露出されるので、ＳｉＯ2パターン９が第
１のポリシリコン層７を主面３の範囲及び長手トレンチ
４の底部で覆う。
【００２８】次いでＳｉ3Ｎ4スペーサ８をＳｉＯ2パタ
ーン９に対して選択的に除去する。これは例えば熱した
リン酸により湿式化学で行われる。その際長手トレンチ
４の側面範囲に配設される第１のポリシリコン層７の一
部が露出される。
【００２９】エッチングマスクとしてＳｉＯ2パターン
９を使用して第１のポリシリコン層７を湿式エッチング
と併せて行うことのできる乾式エッチングによりパター
ン化する。その際第１のポリシリコンパターン７′が形
成される。エッチングは例えばＣｌ2又はＨＦ／ＨＮＯ3
で行われる。第１のポリシリコン層７のパターン化の際
に、第１のポリシリコン層７のトレンチ４の側面の範囲
に配設されている部分を除去する。従って第１のポリシ
リコンパターン７′は条片状となり、それぞれ隣接する
長手トレンチ４間の主面３の範囲並びに長手トレンチ４
の底部に配設される（図２参照）。長手トレンチ４の底
部に配設されている第１のポリシリコンパターン７′の
幅は長手トレンチ４の幅よりも少ない。長手トレンチ４
内の第１のポリシリコンパターン７′の幅は第１のポリ
シリコン層７の厚さ及びスペーサ８の幅により調整され
る。第１のポリシリコンパターン７′の形成は自己整合
により、即ちフォトリソグラフィを使用せずに行われ
る。
【００３０】例えばＣＦ4での乾式エッチングによりＳ
ｉＯ2パターン９を除去する。エッチングはポリシリコ
ンに対して選択的に行われると有利である。シリコンに
対する選択的湿式ＳｉＯ2エッチングと併せて実施し得
るこのエッチングでトレンチの側壁のＳｉＯ2スペーサ
５も除去する。
【００３１】引続きＴＥＯＳ法でのＳｉＯ2層の析出に
より再度例えば２０ｎｍ〜５０ｎｍの層厚で異方性エッ
チングによりＳｉＯ2スペーサ１０を長手トレンチ４の
側壁に形成する（図３参照）。ポリシリコンパターン
７′とＳｉＯ2スペーサ１０との間にトレンチの底部に
配設されている絶縁パターン１１を形成する。絶縁パタ
ーン１１は例えばＳｉＯ2から形成される。絶縁パター
ン１１の高さはポリシリコンパターン７′の高さよりも
低いため、第１のポリシリコンパターン７′の側面は部
分的に露出する。
【００３２】絶縁パターン１１は例えば流動可能の酸化
物、例えばホウ素ケイ酸ガラス又はＴＥＯＳ−ＳｉＯ2
の析出により及び引続いての流動化により形成される。
或は第１のポリシリコンパターン７′とＳｉＯ2スペー
サ１０との間の間隙をＴＥＯＳ−ＳｉＯ2層の析出によ
り満たす。引続き絶縁パターン１１をこのＳｉＯ2層の
エッチバックにより形成する。
【００３３】還元洗浄後第１のポリシリコンパターン
７′の露出表面に第２の誘電層１２を設ける。第２の誘
電層１２を例えばＳｉＯ2熱酸化により例えば１４ｎｍ
の層厚に形成する。或は第２の誘電層１２をＳｉＯ2−
Ｓｉ3Ｎ4−ＳｉＯ2の層順で多重層として形成する。そ
れにはまずＳｉＯ2層を例えば５ｎｍの層厚に析出す
る。その上にＳｉ3Ｎ4層を例えば６ｎｍの層厚に析出す
る。引続き熱酸化によりもう１つのＳｉＯ2層を例えば
５ｎｍの層厚に形成する。もう１つの適当な第２の誘電
体の形成法としては窒化された酸化物の使用がある。
【００３４】引続き第２のポリシリコン層を析出する。
第２のポリシリコン層を長手トレンチ４の１／２幅以上
の厚さに形成する。それにより第２のポリシリコン層は
ほぼ平坦な表面を有する。この第２のポリシリコン層を
例えば３００ｎｍの厚さに形成する。
【００３５】フォトレジストマスクの形成後（図示せ
ず）第２のポリシリコン層を異方性エッチングによりパ
ターン化する。その際長手トレンチ４に対し横方向に延
びるワード線１３を形成する（図３参照）。第２のポリ
シリコン層の異方性エッチングは例えばＣｌ2で行われ
る。エッチング媒質をＣＦ4に変えることにより同じフ
ォトレジストマスクで第２の誘電層１０をパターン化す
る。エッチング媒質を更にＣｌ2に変えることにより第
１のポリシリコンパターン７′をもう１度パターン化
し、その際第１の誘電層６及びＳｉＯ2スペーサ１０の
表面が露出され、浮遊ゲート７″が形成される（図４及
び図５参照）。ワード線１３を例えば０．４μｍの幅と
し、隣接するワード線１３間の間隔を同様に例えば０．
４μｍにする。
【００３６】フォトレジストマスクの除去後ソース／ド
レインに例えば２５ｋｅＶのエネルギー及び５×１０15
ｃｍ-2の線量で例えば砒素を注入する。このソース／ド
レイン注入時に長手トレンチ４の底部並びに長手トレン
チ４間の主面にドープ領域１４が形成される（図４及び
図５参照）。ドープ領域１４はそれぞれ列に沿って配設
されている２つの隣接するＭＯＳトランジスタの共有ソ
ース／ドレイン領域の作用をする。ソース／ドレイン注
入時に同時にワード線１３がドープされる。
【００３７】メモリセル装置をフォトリソグラフィ処理
工程により接触孔を開ける中間酸化物の析出により、及
び金属層を例えばスパッタリングで施す接触部の形成に
より及び引続いての金属層のパターン化により完成す
る。その際固定メモリセル装置の縁にある各行に２つの
接続部を設け、それらの間に行内に配設されているＭＯ
Ｓトランジスタが直列に接続されている（図示せず）。
【００３８】第１のポリシリコンパターン７′のパター
ン化の際に浮遊ゲート７″がそれぞれワード線１３の下
方に配設されるように形成する。その際第２の誘電層１
２に対して界面を形成するワード線１３の部分はそれぞ
れ制御ゲートの作用をする。長手トレンチ４内に配設さ
れているワード線１３の部分はＳｉＯ2スペーサ１０と
第２の誘電層１２で覆われている浮遊ゲート７″との間
の間隙を完全に満たす。
【００３９】それぞれ２つの隣接するドープ領域１４及
びその間に配設されるワード線１３はそれぞれ１つのＭ
ＯＳトランジスタを構成する。その際これらの２つのド
ープ領域１４間に設けられているｐドープウェル２の部
分はＭＯＳトランジスタのチャネル領域を形成する。こ
のチャネル領域の上方にトンネル酸化物として第１の誘
電層６、浮遊ゲート７″、第２の誘電層１２並びにチャ
ネル領域の上方に広がっているワード線１３の部分から
形成される制御ゲートがそれぞれ配設されている。
【００４０】制御ゲートの作用をするワード線１３の部
分と浮遊ゲート７″間の容量は第２の誘電層１２の面に
より決定される。浮遊ゲート７″とチャネル領域との間
の容量は第１の誘電層６に対する浮遊ゲート７″の界面
により決定される。上記の例ではカップリング率、即ち
制御ゲートと浮遊ゲート間の容量並びに浮遊ゲートとチ
ャネル領域間の容量比は１．５〜２の範囲で達成され
る。
【００４１】長手トレンチ４の底部並びに長手トレンチ
４間の主面３の範囲にそれぞれ２つのドープ領域１４及
びその間に配設されているワード線１３から構成される
それぞれ直列に接続されているトランジスタの一行が配
設されている。長手トレンチ４の底部に配設されている
ＭＯＳトランジスタは、長手トレンチ４間の主面３に配
設される隣接するＭＯＳトランジスタからＳｉＯ2スペ
ーサ１０により絶縁されている。
【００４２】長手トレンチ４の幅、隣接する長手トレン
チ４間の間隔、ワード線１３の幅並びに隣接するワード
線１３間の間隔はそれぞれ各技術で最小に形成可能のパ
ターン寸法Ｆに相応して形成すると有利である。ドープ
領域１４のそれぞれは２つの境を接するＭＯＳトランジ
スタのソース／ドレイン領域であることを考慮して、各
ＭＯＳトランジスタの長さは長手トレンチ４の延長方向
に平行に２Ｆとなる。ＭＯＳトランジスタの幅はそれぞ
れＦとなる。従って製造条件により１つのＭＯＳトラン
ジスタから形成されるメモリセルの面積は２Ｆ2とな
る。ワード線１３に沿って隣接するメモリセル（それら
の輪郭Ｚ１、Ｚ２は図６の平面図に強調線で示されてい
る）は投影図法で主面３上に直接隣合っている。メモリ
セルＺ１は長手トレンチの１つの底部に配設されてお
り、それに対してメモリセルＺ２は２つの隣接する長手
トレンチ４の主面３上に配設されている。隣接するメモ
リセルの高さをずらした配置により実装密度は隣接する
メモリセル間の絶縁を劣化することなく高められる。
【００４３】電気的に書込み及び消去可能の固定メモリ
セル装置のプログラミングは各ＭＯＳトランジスタのチ
ャネル領域の電子をその浮遊ゲート７″上に注入するこ
とにより行われる。浮遊ゲート７″上にある電荷に応じ
て対応するＭＯＳトランジスタは低又は高しきい値電圧
を有する。第１の論理値に割当てられる高いしきい値電
圧は、制御ゲートの作用をするワード線１３と基板１に
対しｎ接合により絶縁されているｐドープウェル２との
間に印加される例えば１０Ｖ〜１５Ｖの正の電圧により
喚起される。この電圧はファウラー・ノルドハイム型ト
ンネル電流を介して電子の浮遊ゲートへの注入を生じさ
せる。
【００４４】第２の論理値は低いしきい値電圧に割当ら
れる。それには相応する浮遊ゲート７″を放電する。こ
れはｐドープウェル２と制御ゲート１３との間に−１０
Ｖ〜−１５Ｖの負の電圧の印加により行われる。それに
より電子を浮遊ゲート７″から数マイクロ秒〜数ミリ秒
以内で放出するトンネル電流が第１の誘電層６により生
じる。
【００４５】浮遊ゲート７″への電子の注入時の複数の
電圧レベルの使用により電気的に書き込み及び消去可能
のメモリセル装置は多値論理によってもプログラミング
可能である。
【図面の簡単な説明】
【図１】本発明による長手トレンチ、第１の誘電層、第
１のドープポリシリコン層、Ｓｉ3Ｎ4スペーサ及び熱Ｓ
ｉＯ2から成るマスクを有する半導体基板の断面図。
【図２】第１のポリシリコンパターンを形成後の基板の
断面図。
【図３】絶縁パターン、第２の誘電層、制御ゲート及び
ワード線を形成後の基板の断面図。
【図４】図３のＩＶ−ＩＶ線による切断面図。
【図５】図３のＶ−Ｖ線による切断面図。
【図６】図３、図４及び図５のＩＩＩ−ＩＩＩ、ＩＶ−
ＩＶ及びＶ−Ｖ線による切断面のメモリセル装置の平面
図。
【符号の説明】
１ 半導体基板 ２ 第１の導電形によるドープ領域（ｐドープウェル） ３ 基板の主面 ４ 長手トレンチ ５、１０ ＳｉＯ2スペーサ ６ 第１の誘電体 ７ １のポリシリコン層 ７′ 第１のポリシリコンパターン ７″ 浮遊ゲート ８ Ｓｉ3Ｎ4スペーサ ９ 第２の補助層（ＳｉＯ2パターン） １１ 絶縁パターン １２ 第２の誘電層 １３ ワード線（制御ゲート） １４ ソース／ドレイン領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハンス ライジンガー ドイツ連邦共和国 82031 グリユーンワ ルト アイプゼーシユトラーセ 14 (72)発明者 ヨーゼフ ウイラー ドイツ連邦共和国 85521 リーマーリン グフリードリツヒ‐フレーベル‐シユトラ ーセ ６

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（１）の主面（３）に半導体
    基板（１）に対して絶縁され第１の導電形によりドープ
    された領域（２）を形成し、 第１の導電形によるドープ領域（２）の内部にほぼ平行
    に延びる長手トレンチ（４）をエッチングし、 第１の導電形とは逆の第２の導電形によりドープされる
    ソース／ドレイン領域（１４）、第１の誘電体（６）、
    浮遊ゲート（７″）、第２の誘電体（１２）及び制御ゲ
    ート（１３）を有する少なくとも１つのＭＯＳトランジ
    スタをそれぞれ含む多数の行に配設されたメモリセルを
    形成し、その際それらの行（メモリセル）は隣接する長
    手トレンチ（４）間の主面（３）と長手トレンチ（４）
    の底部に交互に配設されており、 第１の誘電層（６）を形成し、 第１のドープされたポリシリコン層（７）を形成し、 第１の補助層の析出及び半導体基板（１）に対する選択
    的異方性エッチングにより長手トレンチ（４）の側面に
    配設される第１のポリシリコン層（７）の部分にスペー
    サ（８）を形成し、 第１のポリシリコン層（７）の露出部分に第１の補助層
    及び第１のポリシリコン層（７）を選択的にエッチング
    することのできる第２の補助層（９）を形成し、 スペーサ（８）を第２の補助層（９）に対し選択的に除
    去し、 第２の補助層（９）をエッチングマスクとして使用して
    の第１のポリシリコン層（７）のエッチングにより、長
    手トレンチ（４）に並列してそれぞれ隣接する長手トレ
    ンチ（４）間の主面（３）及び長手トレンチ（４）の底
    部に配設される条片状の第１のポリシリコンパターン
    （７′）を形成し、その際長手トレンチ（４）内に第１
    のポリシリコンパターン（７′）の側面が露出するよう
    に、長手トレンチ（４）の底部に配設される第１のポリ
    シリコンパターン（７′）の幅をトレンチの幅よりも狭
    くし、 第２の補助層（９）を除去し、 長手トレンチ（４）の底部にそれぞれそこに配設される
    第１のポリシリコンパターン（７′）とトレンチの壁面
    との間に配設されその高さが第１のポリシリコンパター
    ン（７′）の高さよりも低い絶縁パターン（１１）を形
    成し、 第２の誘電層（１２）を形成し、 第２のポリシリコン層の析出及びパターン化により長手
    トレンチ（４）内に配設される第１のポリシリコンパタ
    ーン（７）の側面も覆う制御ゲート（１３）及びそれぞ
    れ異なる行に沿って配設されるＭＯＳトランジスタの制
    御ゲートと接続される行に対して横方向に延びるワード
    線（１３）を形成し、 浮遊ゲート（７″）を形成するため第２の誘電層（１
    ２）及び第１のポリシリコンパターン（７′）を異方性
    エッチングによりワード線（１３）に相応してパターン
    化し、 ＭＯＳトランジスタ用のソース／ドレイン注入を行い、
    その際ワード線（１３）がマスクの作用をすることを特
    徴とする電気的に書込み及び消去可能の固定メモリセル
    装置の製造方法。
  2. 【請求項２】 第１のドープポリシリコン層（７）を形
    成する前に長手トレンチ（４）の側壁にスペーサ（５）
    を形成することを特徴とする請求項１記載の方法。
  3. 【請求項３】 熱酸化シリコンから成る第２の補助層
    （９）及び熱酸化シリコンに対して選択的にエッチング
    可能の窒化シリコン又は酸化シリコンから成る第１の補
    助層を形成することを特徴とする請求項１又は２記載の
    方法。
JP9317737A 1996-11-11 1997-11-05 電気的に書込み及び消去可能の固定メモリセル装置の製造方法 Pending JPH10150174A (ja)

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TW373328B (en) 1999-11-01
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