KR100370147B1 - 플래쉬 이이피롬 셀의 구조 및 그 제조방법 - Google Patents
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Abstract
본 발명은 메모리 소자에 관한 것으로 특히 메모리 소자의 기입 및 소거 효율을 높여 속도 향상 및 저전압 동작이 가능하도록 한 플래쉬 이이피롬(EEPROM)셀의 구조 및 제조 방법에 관한 것이다.
이와 같은 본 발명의 플래쉬 이이피롬(EEPROM) 셀은 제 1 도전형 기판, 상기 제 1 도전형 기판 내에 복수개의 트랜치를 갖춘 제 2 도전형 우물과, 상기 복수개의 트랜치 중 인접한 트랜치 내부를 따라 형성된 제 1 영역과 제 2 영역, 상기 인접한 트랜치 내의 상기 제 1 영역과 제 2 영역의 소정 영역까지 형성된 제 1 절연막과, 상기 인접한 트랜치에 걸치고 상기 제 1 절연막에 접촉되도록 적층되어 형성된 제 2 절연막 및 제 1 전극, 상기 제 1 절연막과 콘택되도록 상기 제 1 전극의 소정영역과 적층되어 형성된 제 3 절연막과, 상기 제 1 절연막과 콘택되도록 상기 제 3 절연막에 적층되어 일방향으로 형성된 제 2 전극을 포함하여 구성된다.
Description
본 발명은 메모리 소자에 관한 것으로 특히 메모리 소자의 기입 및 소거 효율을 높여 속도 향상 및 저전압 동작이 가능하도록 한 플래쉬 이이피롬(EEPROM)셀의 구조 및 그 제조방법에 관한 것이다.
일반적으로 메모리 소자는 롬(Read Only Memory:ROM)과 램(Random Acess Memory:RAM)으로 구분된다.
롬(ROM)은 제조공정 중에서 확산층과 이온 주입 및 콘택홀용 마스크에 미리 프로그램 데이타를 입력하여 프로그램하는 마스크(mask)룸과, 칩(chip)을 제조하여 실장한 다음 전기적으로 프로그램하는 피롬(Programmable ROM)이 있다.
이중 피롬(PROM)은 다시 자외선을 이용하여 입력 데이타를 소거할 수 있는 이피롬(Erasable PROM)과 전기적으로 입력 데이타를 소거할 수 있는 이이피롬 (Electrically PROM)으로 구분된다.
그리고 이피롬(EPROM) 셀에 소거 게이트(erase gate)를 가하여 이피롬 (EPROM)과 마찬가지로 사용하고 전기적으로 입력 데이타를 소거할 수 있는 플래쉬 메모리 소자로 구분된다.
여기에서 플래쉬 이이피롬(EEPROM) 셀의 대표적인 구조로는 Simple Stack Gate형과, Split Gate형과, Triple Poly-Si형 등이 있다.
그리고 소자의 집적도를 높이기 위한 방법으로는 기존의 구조에서 소오스/드레인 영역을 산화막 밑에 구성하는 메몰형 비트 라인(bit line) 구조가 있다.
본 발명은 메몰형 비트 라인 구조를 개량한 플래쉬 이이피롬(EEPROM) 셀에 대한 것이다.
이하 첨부 도면을 참조하여 종래의 플래쉬 이이피롬(EEPROM) 셀에 대하여 설명하면 다음과 같다.
도 1은 종래 플래쉬 이이피롬 셀의 구조 단면도를 나타낸 것이다.
종래의 플래쉬 이이피롬 셀의 구조는 도 1에 도시한 바와 같이 워드 라인상을 자른 단면도로써 기판(10)에 활성 영역을 격리시키는 필드 절연 영역 (13)과, 각 필드 절연 영역(13) 하부에 필드 스톱을 위해 이온 주입으로 형성된 불순물층 (14)과, 각 활성 영역 사이에 얇게 형성된 제 1 폴리 실리콘층(12)과, 상기 제 1 폴리 실리콘층(12) 양측에 붙은 제 1 산화막(12a)과, 각 활성 영역의 필드 절연영역(13)과 연결되어 형성되며 제 1 폴리 실리콘층(12) 하부에 형성된 제 2 산화막(11)과, 상기 제 1 폴리 실리콘층(12) 상부를 덮도록 상기 필드 절연 영역 (13)에 걸쳐서 형성된 제 2 폴리 실리콘층(15)과, 상기 제 2 폴리 실리콘층(15) 상부를 덮도록 형성된 제 3 산화막(16)과, 컨트롤 게이트 역할을 하는 기판(10) 상의 일방향을 따라 형성된 워드 라인(17)을 포함하여 구성된다.
종래의 플래쉬 이이피롬(EEPROM) 셀은 다음과 같은 문제점이 있었다.
첫째, 활성 영역을 격리시키는 필드 절연 영역을 열산화 방식에 의해서 형성하므로 버즈빅(Bird's Beak) 또는 활성 영역으로의 열적 확산에 의하여 소자 동작을 위한 채널 영역의 조절이 어렵다.
둘째, 플로팅 게이트와 컨트롤 게이트의 오버랩 면적이 적어서 데이타의 기입과 소거 효율이 낮다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써 기입/소거 효율을 높이고 이에 따라 속도의 향상 및 저전압 동작이 가능한 플래쉬 이이피롬(EEPROM) 셀을 제공하는 데 그 목적이 있다.
도 1은 종래의 플래쉬 이이피롬(EEPROM) 셀의 구조 단면도
도 2는 본 발명 제 1 실시예의 플래쉬 이이피롬(EEPROM) 셀의 구조 단면도
도 3은 본 발명 제 1 실시예의 플래쉬 이이피롬(EEPROM) 셀의 제조 방법을 나타낸 공정 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
30: N형 기판 31: P형 우물
32 : 감광막 33a: 제 1 불순물 영역
33b: 제 2 불순물 영역 34: 제 1 절연막
35: 제 2 절연막 36: 플로팅 게이트
37: 제 3 절연막 38: 컨트롤 게이트
본 발명의 플래쉬 이이피롬(EEPROM) 셀의 구조는 제 1 도전형 기판, 상기 제 1 도전형 기판 내에 복수개의 트랜치를 갖춘 제 2 도전형 우물과, 상기 복수개의 트랜치 중 인접한 트랜치 내부를 따라 형성된 제 1 영역과 제 2 영역, 상기 인접한 트랜치 내의 상기 제 1 영역과 제 2 영역의 소정 영역까지 형성된 제 1 절연막, 상기 인접한 트랜치에 걸치고 상기 제 1 절연막에 접촉되도록 적층되어 형성되는 제 2 절연막 및 제 1 전극, 상기 제 1 절연막과 콘택되도록 상기 제 1 전극의 소정영역과 적층되어 형성된 제 3 절연막과, 상기 제 1 절연막과 콘택되도록 상기 제 3 절연막에 적층되어 일방향으로 형성된 제 2 전극을 포함하여 구성되는 것을 특징으로 한다.
본 발명의 플래쉬 이이피롬(EEPROM) 셀의 제조방법은 제 1 도전형 기판에 제 2 도전형 우물을 형성하는 단계, 상기 제 2 도전형 우물에 요철 모양의 복수개의 트랜치를 형성하는 단계, 상기 일측의 트랜치 내를 따라 상기 제 2 도전형 우물에 제 1 영역 및 상기 일측의 트랜치와 인접한 타측의 트랜치 내를 따라 상기 제 2 도전형 우물에 제 2 영역을 형성하는 단계, 상기 제 1 영역과 상기 제 2 영역 상의 트랜치 내에 제 1 절연막을 형성하는 단계, 상기 인접한 트랜치에 걸치도록 적층하여 제 2 절연막과 제 1 전극을 형성하는 단계, 상기 인접한 트랜치에 걸치도록 제 3 절연막 형성하는 단계, 상기 제 3 절연막을 덮도록 상기 제 1 절연막과 콘택되어 일방향으로 제 2 전극을 형성하는 단계를 포함하여 제조되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명 플래쉬 이이피롬(EEPROM) 셀의 구조및 제조 방법을 설명하면 다음과 같다.
먼저 본 발명 제 1 실시예의 플래쉬 이이피롬(EEPROM) 셀의 구조는 도 2에 도시한 바와 같이 N형 기판(30) 내에 일정 간격으로 형성된 복수개의 트랜치를 갖춘 P형 우물(31)이 있고, 상기 P형 우물(31)의 일측의 트랜치 내부를 따라 소오스 역할을 하도록 제 1 불순물 영역(33a)이 형성되어있고, 상기 P형 우물(31)의 일측의 트랜치와 인접한 트랜치 내부를 따라 드레인 역할을 하도록 제 2 불순물 영역(33b)이 형성되어 있다. 그리고 각각의 트랜치 내의 소정 깊이까지 제 1 절연막(34)이 형성되었고, 상기 인접한 두 트랜치에 걸치도록 상기 P형 우물(31) 상에 형성된 플로팅 게이트 산화막(35)과, 상기 플로팅 게이트 산화막(35)을 감싸도록 상기 인접한 두 트랜치에 걸치도록 형성된 플로팅 게이트(36)와, 상기 플로팅 게이트(36)를 덮도록 상기 인접한 두 트랜치에 걸치도록 컨트롤 게이트 산화막(37)이 형성되어 있고, 상기 컨트롤 게이트 산화막(37) 상에 적층되고 상기 제 1 절연막 (34)과 접촉되도록 일방향으로 컨트롤 게이트(38)가 형성되어있다.
다음으로 본 발명 제 1 실시예의 플래쉬 이이피롬(EEPROM) 셀의 제조 방법은 도 3a에 도시한 바와 같이 N형 기판(30)에 P형 이온을 주입하여 P형 우물(31)을 형성하고 상기 P형 우물(31)상에 감광막(32)을 도포한다.
그리고 도 3b에 도시한 바와 같이 상기 도포된 감광막(32)을 노광 및 현상 공정으로 요철 모양이되도록 선택적으로 패터닝한 후 패터닝된 감광막(32)을 마스크로 이용하여 P형 우물(31)을 N형 기판(30)과 소정 간격을 갖도록 이방성 식각하여 복수개의 트랜치를 형성한다.
이후에 상기의 패터닝된 감광막(32)을 마스크로 이용하여 트랜치 내에 N형의 보론(boron) 이온을 주입하여 일측의 트랜치 내부를 따라 소오스 역할을 하는 제 1 불순물 영역(33a)과 일측의 트랜치와 인접한 타측의 트랜치 내를 따라 드레인 역할을 하는 제 2 불순물 영역(33b)을 형성한다.
이어서 도 3c에 도시한 바와 같이 상기 전면에 화학 기상 증착법으로 산화막을 증착하여 제 1 절연막(34)을 형성한다.
그리고 도 3d에 도시한 바와 같이 에치 백으로 트랜치 내의 소정 깊이까지만 제 1 절연막(34)이 남도록 한다.
다음으로 도 3e에 도시한 바와 같이 전면에 산화막을 증착하고 다시 전면에 감광막을 도포하여 노광 및 현상 공정으로 트랜치 상부의 감광막만 선택적으로 제거한다. 그리고 제거되고 남은 감광막을 마스크로 이용하여 이방성 식각으로 드러난 산화막을 제거하여 인접한 두 트랜치에 걸치도록 플로팅 게이트 산화막(35)을 형성한다. 그리고 전면에 폴리 실리콘을 증착하고 폴리 실리콘 상에 감광막을 도포하여 노광 및 현상 공정으로 감광막이 트랜치 상부 내의 소정 부분만 선택적으로 제거되도록한다. 그리고 제거되고 남은 감광막을 마스크로 이용하여 이방성 식각으로 드러난 폴리 실리콘을 제거하여 인접한 두 트랜치내의 제 1 절연막(34)에 접촉되고 인접한 두 트랜치 내에 걸치도록 플로팅 게이트 산화막(35) 상에 플로팅 게이트(36)를 형성한다.
이어서 도 3f에 도시한 바와 같이 전면에 산화막을 증착하고 감광막을 도포하여 노광 및 현상 공정으로 선택적으로 패터닝한다.
그리고 패터닝된 감광막을 마스크로 이용하여 이방성 식각으로 드러난 산화막을 제거하여 상기 플로팅 게이트(36)를 감싸도록 컨트롤 게이트 산화막(37)을 형성한다. 이후에 전면에 폴리 실리콘을 증착한 후 상기 컨트롤 게이트 산화막(37)에 적층되고 제 1 절연막(34)에 콘택되도록 선택적으로 패터닝하여 N형 기판(30) 상부의 일방향으로 컨트롤 게이트(38)를 형성한다.
이어서 본 발명 제 1 실시예의 플래쉬 이이피롬(EEPROM) 셀의 기입 및 소거동작을 설명하면 다음과 같다.
먼저 데이타 "1" 을 써넣기 위한 동작은 플래쉬 이이피롬(EEPROM) 셀의 비트 라인과 연결된 드레인 역할을 하는 제 2 불순물 영역(33b)에 6∼8V의 전압을 인가하고 워드 라인과 연결되는 컨트롤 게이트(38)에는 12∼13V 크기의 전압 펄스를 인가하며 소오스 역할을 하는 제 1 불순물 영역(33a)과 N형 기판(30)은 접지시킨다. 그러면 제 2 불순물 영역(33b)과 N형 기판(30) 사이에 핫 일렉트론(hot electron)들이 생성되고 이렇게 생성된 핫 일렉트론 중에서 일부가 N형 기판(30)과 제 2 불순물 영역(33b) 측벽의 플로팅 게이트 산화막(35) 사이의 에너지 장벽보다 더 큰 에너지를 얻어서 N형 기판(30)으로부터 플로팅 게이트 산화막(35)의 측벽을 넘어서 플로팅 게이트(36)로 들어가 저장된다. 이러한 동작을 채널 핫 일렉트론 인젝션 방식이라고 한다. 이때 인접한 두 트랜치 측벽의 제 2 불순물 영역(33b)과 접한 플로팅 게이트 산화막(35)을 통해 더 빠른 캐리어를 플로팅 게이트(36)에 저장할 수 있다.
상기와 같이 플로팅 게이트(36)로 저장되는 전자의 수가 점차 증가할수록 채널 형성을 위한 플래쉬 이이피롬(EEPROM) 셀의 문턱 전압이 증가하게 된다.
여기서 일단 전자들이 플로팅 게이트(36)에 저장되면 플로팅 게이트(36)와 플로팅 게이트(36)를 둘러싸고 있는 컨트롤 게이트 산화막(37) 사이의 에너지 장벽 높이가 커지므로 자연적인 전자 방출량은 무시할 만큼 작아서 저장된 전자의 양은 수년 동안 거의 변함없이 유지될 수 있다.
다음으로 데이타의 소거 동작은 N형 기판(30)과 컨트롤 게이트(38)를 접지시키고 제 2 불순물 영역(33b)은 부유(floating)시키며 제 1 불순물 영역 (33a)에는 12∼13V 크기의 전압 펄스를 인가한다.
그러면 Fowler-Nordheim 터널링 (F-N tunneling) 현상에 의하여 플로팅 게이트(36)에 저장되어 있던 전자들이 플로팅 게이트(36)로부터 인접한 두 트랜치 측벽의 얇은 플로팅 게이트 산화막(35)을 통과해서 제 1 불순물 영역(33a)으로 방출된다. 이 때 플로팅 게이트(36)에 저장된 전자들의 방출량이 점차 증가함에 따라 플래쉬 이이피롬(EEPROM) 셀의 채널 형성을 위한 문턱 전압은 점차 더 낮은 값으로 떨어지게 된다.
이와 같이 컨트롤 게이트(38)와 플로팅 게이트(36)의 트랜치를 통한 오버랩 면적이 많음에 따라 소자의 기입 및 소거 동작이 보다 효율적으로 이루어진다.
상기와 같은 본 발명 플래쉬 이이피롬(EEPROM) 셀은 다음과 같은 효과가 있다.
첫째, 컨트롤 게이트와 플로팅 게이트의 트랜치를 통한 오버랩 면적이 커지게 되어 데이타의 기입 동작과 소거 동작이 효율적으로 이루어지며 이에 따라 저 전압 동작도 유리해진다.
둘째, 소오스/드레인 역할을 하는 제 1, 제 2 불순물 영역을 절연시키기 위한 절연막을 열 산화 방법을 쓰지 않고 화학 증착 산화막을 증착한 후 에치백하는 방법으로 형성하므로 버즈빅 (Bird's Beak) 및 Heat cycle에 의한 활성 영역의 채널 길이 조절등과 같은 문제점을 해결할 수 있다.
Claims (11)
- 제 1 도전형 기판과;상기 제 1 도전형 기판 내에 복수개의 트랜치를 갖춘 제 2 도전형 우물과;상기 복수개의 트랜치 중 인접한 트랜치 내부를 따라 각각 형성된 제 1 영역과 제 2 영역;상기 인접한 트랜치 내의 상기 제 1 영역과 제 2 영역을 내의 소정 영역까지 형성된 제 1 절연막과;상기 인접한 트랜치에 걸치고 상기 제 1 절연막에 접촉되도록 적층되어 형성되는 제 2 절연막 및 제 1 전극과;상기 제 1 절연막과 콘택되도록 상기 제 1 전극의 소정영역과 적층되어 형성된 제 3 절연막과;상기 제 1 절연막과 콘택되도록 상기 제 3 절연막에 적층되어 상기 제 1 도전형 기관의 일방향으로 형성된 제 2 전극을 포함하여 구성됨을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 구조.
- 제 1 항에 있어서, 상기 제 1 영역과 제 2 영역은 각각 소오스 영역과 드레인 영역임을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 구조.
- 제 1 항에 있어서, 상기 제 1 절연막은 상기 트랜치 내의 소정 깊이 까지만형성되며 화학 증착 산화막임을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 구조.
- 제 1 항에 있어서, 상기 제 1 전극은 전하를 충전 또는 방전하는 역할을 함을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 구조.
- 제 1 항에 있어서, 상기 제 2 전극은 제 1 전극의 충전 또는 방전 및 데이타의 읽고 쓰기를 제어하는 역할을 함을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 구조.
- 제 1 항에 있어서, 상기 제 2 절연막을 제 1 전극의 게이트 산화막 역할을 하며 트랜치 측벽을 감싸도록 형성됨을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 구조.
- 제 1 항에 있어서, 상기 제 3 절연막은 상기 제 2 전극의 게이트 산화막 역할을 하며 제 1 전극을 감싸도록 인접한 트랜치에 걸쳐서 형성됨을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 구조.
- 제 1 항에 있어서, 상기 트랜치는 제 2 도전형 우물에 요철모양으로 형성됨을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 구조.
- (1) 제 1 도전형 기판에 제 2 도전형 우물을 형성하는 단계;(2) 상기 제 2 도전형 우물에 요철 모양의 복수개의 트랜치를 형성하는 단계;(3) 상기 일측의 트랜치 내를 따라 상기 제 2 도전형 우물에 제 1 영역 및 상기 일측의 트랜치와 인접한 타측의 트랜치 내를 따라 상기 제 2 도전형 우물에 제 2 영역을 형성하는 단계;(4) 상기 제 1 영역과 상기 제 2 영역 상의 트랜치 내에 제 1 절연막을 형성하는 단계;(5) 상기 인접한 트랜치에 걸치도록 적층하여 제 2 절연막과 제 1 전극을 형성하는 단계;(6) 상기 인접한 트랜치에 걸치도록 제 3 절연막 형성하는 단계;(7) 상기 제 3 절연막을 덮도록 상기 제 1 절연막과 콘택되어 일방향으로 제 2 전극을 형성하는 단계를 포함함을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 제조방법.
- 제 9 항에 있어서, 제 (3) 단계에서 상기 제 1 영역과 제 2 영역은 상기 제 1 전극을 게이트로 하여 소오스 영역과 드레인 영역을 이루도록 제 2 도전형 우물에 이온 주입으로 형성함을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 제조방법.
- 제 9 항에 있어서, 제 (4) 단계에서 상기 제 1 절연막은 트랜치 내에 화학 기상 증착법으로 산화막을 증착한 후에 에치백으로 상기 트랜치 내의 소정영역에만 형성되도록 하는 것을 특징으로 하는 플래쉬 이이피롬(EEPROM) 셀의 제조 방법.
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| KR1019960043697A KR100370147B1 (ko) | 1996-10-02 | 1996-10-02 | 플래쉬 이이피롬 셀의 구조 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
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| KR19980025547A KR19980025547A (ko) | 1998-07-15 |
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| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 9 |
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| LAPS | Lapse due to unpaid annual fee |