JP5401016B2 - Norフラッシュメモリ及び製造方法 - Google Patents
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Description
本発明の別の目的は、従来技術の限界及び欠点を克服する上述の特性の半導体メモリ装置及び方法を提供することである。
一部の開示した実施形態では、ビット線拡散部に隣接する導体は、ワード線であり、付加的な導体は、浮遊ゲートのそれぞれのものに結合した1対の結合ゲート、又は浮遊ゲートの両方に結合した単一の結合ゲートのいずれかから成る。
別の実施形態では、ビット線拡散部に隣接する導体は、プログラム線であり、第3の導体は、プログラム線と拡散部とに垂直な方向に延びるワード線である。
浮遊ゲート11は、リン、ヒ素、又はホウ素で1020から1021/cm3程度のレベルにドープされたポリシリコンで製造され、730Åから1900Å程度の厚み又は高さを有し、浮遊ゲートの外縁部分は、ソース線拡散部13の外縁部分に整列している。
浮遊ゲート11は、100Å程度の厚みを有する酸化物層26によって基板の上面から、かつ150Å程度の厚みを有する酸化物層27、28によってワード線14及び消去ゲート17の側壁から絶縁されている。化学気相蒸着(CVD)によって形成されて400Åから800Å程度の厚みを有する酸化物又は窒化物層29が、ワード線及び消去ゲートの上に重なっている。
リン珪酸ガラス(PSG)又は硼リン珪酸ガラス(BPSG)のようなガラス材料32がウェーハ全体に広がり、ガラス材料の上面にビット線12があり、ビット線接点22が、ガラス材料内の開口部33を通過して延びている。
ビット線拡散部21は、列内の隣接セル対におけるセルによって共有され、その隣接対内のセルのためのワード線14’、14”が図2に示されている。
選択されたセルは、浮遊ゲートへのホットキャリア注入によって論理0状態にプログラム又は設定され、浮遊ゲートから消去ゲートへの電子トンネリングによってセルは、消去されるか又は論理1状態に復帰する。
様々なセルアレイ作動のための作動条件は、表1に要約されている。
消去は、2つの方法のうちの1つで行うことができる。第1のものでは、−10Vが結合ゲートに印加され、5Vが消去ゲートに印加され、ソース線は、0V又は5Vのいずれかにあることができる。消去時間は、1−10ms程度であり、電子が浮遊ゲートから消去ゲートにトンネリングする。消去は、結合ゲートにいかなる電圧も印加せずに、消去ゲートに10Vを印加して行うことができる。
選択されたセルは、結合ゲート及びワード線にVCC、及びビット線にVrを印加して読み出される。
100Åから200Å程度の厚みを有する酸化物層41が、基板上に熱的に成長する。フォトリソグラフィ用マスク42が、消去ゲートが形成される領域内の酸化物層上に形成される。次に、非保護酸化物がウェットエッチング又はドライエッチングによって除去され、図4Bでのページに直角な方向に延びる酸化物のストリップが残され、消去ゲート酸化物23が形成される。
マスクが剥ぎ取られた後に、図4Cに示すように、30Åから100Å程度の厚みを有する別の酸化物層43が、基板及び消去ゲート酸化物23の上に熱的に成長又は堆積され、消去ゲート酸化物の厚みは、約150Åから250Åに増大する。
この時点で浮遊ゲートは、行の方向、すなわち、図4Jでのページの平面に直角に延びるストリップの形態にある。浮遊ゲートを個々のセルのための個々のアイランドに形成するために、別のマスク(図示せず)が、浮遊ゲートが配置される領域の上に形成され、ストリップの非遮蔽部分がエッチング除去されて、個々の浮遊ゲートが残される。
図4Lに示すように、100Åから200Å程度の厚みを有する誘電体層52が、浮遊ゲート11の露出表面、消去ゲート17、及び酸化物又は窒化物層46の上に堆積される。この誘電体は、酸化物のみの膜、窒化した酸化物膜、又は2つの酸化物の層の間の窒化物の層のような酸化物、窒化物、及び酸化物の組合せ(ONO)層のいずれかとすることができる。
各浮遊ゲートは、その中に保存される論理状態(「0」又は「1」)に従って負又は正のいずれかに荷電することができるメモリセル又はユニットを表している。
プログラムゲート71、72は、ビット線拡散部の対辺に位置し、ビット線拡散部及びソース線拡散部に平行な方向に延びている。ビット線の左方のプログラムゲート71は、左側プログラムゲートと称してPGLで表し、ビット線の右方のプログラムゲート72は、右側プログラムゲートと称してPGRで表している。
消去ゲート68及びプログラムゲート71、72もまた、リン、ヒ素、又はホウ素で1020から1021/cm3程度のレベルにドープされたポリシリコンで製造され、それらの各々は、300Åから1000Å程度の厚み又は高さを有する。消去ゲートは、ソース線拡散部のすぐ上に位置し、150Åから250Å程度の厚みを有する酸化物層73によってソース線拡散部から絶縁されている。プログラムゲート71、72は、30Åから100Å程度の厚みを有する酸化物層74によって基板の上面から分離されている。
ワード線64は、浮遊ゲート及び擬似浮遊ゲートの上を横断し、これらのゲート及び酸化物又は窒化物層79から誘電体層80によって分離されている。誘電体層は、100Åから200Å程度の厚みを有し、酸化物のみの膜、窒化した酸化物膜、又は2つの酸化物の層の間の窒化物の層のような酸化物、窒化物、及び酸化物の組合せ(ONO)層のいずれかとすることができる。
アレイの隣接行内のワード線と浮遊ゲートは、図9−図12で理解することができるように互いに分離され、ホウ素又はBF2チャンネルブロック拡散部81が浮遊ゲートの間で基板内に注入されて、隣接セル内のメモリの間のチャンネルが絶縁されている。
選択されたセルは、浮遊ゲートへのホットキャリア注入によって論理0状態にプログラム又は設定され、浮遊ゲートから消去ゲートへの電子トンネリングによってセルは、消去されるか又は論理1状態に復帰する。
様々なセルアレイ作動のための作動条件は、表2に要約されている。
負電圧が結合ゲートに印加されると、その電圧は、浮遊ゲートに結合され、浮遊ゲート上の高い負電位は電子の結合を促進し、より低い電圧が消去ゲートに印加されることを可能にする。しかし、消去ゲートとソース線の間の酸化物又は絶縁体が十分に厚い場合、結合ゲートに何の負電位も印加されず、消去ゲートとソース線の間に破壊が発生することもなく、消去ゲートは、浮遊ゲートから消去ゲートへの電子トンネリングを引き起こすのに十分に高い電圧(例えば、10−15V)を維持することができる。
ワード線に付加的な−10Vが印加されると、この−10Vが行毎に印加されるか又は全体のアレイブロックセルに印加されるかにより、アレイは、行毎に消去することができ、又は全体のアレイブロックを一時に消去することができる。
消去が消去ゲート上の10Vのみで行われる時、消去は、行毎の方式で行うことはできず、消去ゲートの全てが1つの端子に接続されているので、セルアレイ全体が一時に消去される。
選択されたセルは、プログラムゲートにVCCを、ワード線に5Vを、かつビット線にVrを印加することによって読み出される。
図14Dに示すように、ポリシリコン(ポリ−1)の導電層87が、隔離領域の間の酸化物の上に300Åから1000Å程度の厚みに堆積される。ポリシリコンは、リン、ヒ素、又はホウ素で1020から1021/cm3程度のレベルにドープされる。600Åから1000Å程度の厚みを有する酸化物又は窒化物層88が、化学気相蒸着(CVD)によってポリ−1層上に形成され、次のドライエッチング段階中にポリ−1材料がエッチング除去されるのを防止するマスクとして機能する。
次に、図14Hで示すように、別の酸化物層92が、基板の露出部分の上に、かつプログラムゲート71、72、消去ゲート68、及びそれらの上のCVD層の側壁に沿って熱成長又は堆積のいずれかで形成される。酸化物層92は、基板上では100Å程度の厚みを有し、プログラムゲート及び消去ゲートの側壁上では、約100から150Å程度の厚みを有する。厚みのこの違いは、ポリシリコンの促進酸化によるか、又は異方性ドライエッチングによってエッチバックされ、層92が形成される前に側壁上に約50Åの厚みを有する初期層を残す犠牲酸化の使用によるかのいずれかで達成される。
この時点で、浮遊ゲート及び擬似浮遊ゲートは、ビット線及びプログラムゲートと同じ方向、すなわち、図14Kのページの平面に直角に延びる長いストリップの形態にある。後の段階で、それらは、個々のセルのための浮遊ゲートを形成するために個々のアイランドの状態にエッチングされることになる。
次に、図14Mに示すように、100Åから200Å程度の厚みを有する誘電体層96が、浮遊ゲート61、擬似浮遊ゲート67、消去ゲート68、及び酸化物又は窒化物層88の露出表面上に堆積される。この誘電体は、酸化物のみの膜、窒化した酸化物膜、又は2つの酸化物の層の間の窒化物の層のような酸化物、窒化物、及び酸化物の組合せ(ONO)層のいずれかとすることができる。
新規で改良された半導体メモリ装置及びその製造方法が提供されたことは、以上から明らかである。ある一定の現在好ましい実施形態のみが詳述されたが、当業者には明白なように、特許請求の範囲によって規定される本発明の範囲を逸脱することなくある一定の変更及び修正を行うことができる。
12 ビット線
13 ソース線
14 ワード線
16 結合ゲート
17 消去ゲート
Claims (5)
- 基板と、
該基板における複数の拡散部と、
該拡散部の間に対として形成されたメモリセルと、
を具備し、
前記メモリセルの対の各々が、前記拡散部に隣接した第1の導体及び第2の導体と、該第1の導体及び該第2の導体の側に配置され該第1の導体及び該第2の導体よりも高い位置にまで延びる浮遊ゲートと、該浮遊ゲートの間における消去ゲートと、該消去ゲートの下にある前記基板における第2の拡散部と、を含むようになっており、
さらに、前記浮遊ゲートに容量結合した少なくとも1つの第3の導体を具備し、
前記基板における前記複数の拡散部がビット線拡散部であり、
該ビット線拡散部に隣接した導体がワード線であり、
前記消去ゲートの下にある前記第2の拡散部がソース線拡散部であり、
前記浮遊ゲートの各々に結合した前記第3の導体が結合ゲートであり、
別々の結合ゲートが前記浮遊ゲートの各々に結合され、
前記結合ゲートは前記浮遊ゲートよりも幅が広く、
該結合ゲートの下方部分は、前記浮遊ゲートの上方部分の側部に重なり該上方部分を囲むことによって、前記結合ゲートと前記浮遊ゲートの上面との間における容量結合だけでなく、前記結合ゲートと前記浮遊ゲートの前記上方部分の側部との間における容量結合をももたらす、
ことを特徴とするメモリセルアレイ。 - 前記メモリセルの各々が、前記消去ゲートに印加された相対的に正の電圧と、前記結合ゲートに又は前記浮遊ゲートに隣接する前記第1及び第2の導体のうちの1つに印加された相対的に負の電圧とを受け取って、前記浮遊ゲートから前記消去ゲートへの電子トンネリングを発生させるように構成されている、請求項1に記載のメモリセルアレイ。
- 前記基板における前記拡散部がビット線拡散部であり、
該ビット線拡散部に隣接した前記導体がプログラムゲートであり、
前記消去ゲートの下にある前記基板における前記第2の拡散部がソース線拡散部であり、
前記浮遊ゲートに結合した前記第3の導体がワード線である、請求項1に記載のメモリセルアレイ。 - メモリセルアレイを製造する方法であって、
基板上に第1の酸化物層を、該第1の酸化物層の中央部分を該中央部分のいずれの側の部分よりも厚くして形成する段階と、
前記第1の酸化物層の上に第1の導電層を堆積させる段階と、
前記第1の導電層の一部分を除去して、前記第1の酸化物層の前記厚い部分上に消去ゲート、及び該厚い部分の両側の該第1の酸化物層の薄い部分上にワード線を形成する段階と、
前記消去ゲート及び前記ワード線の間の前記基板から前記第1の酸化物層を除去する段階と、
前記消去ゲート及び前記ワード線の上に第1の酸化物又は窒化物の層を形成する段階と、
前記消去ゲート及び前記ワード線の間の基板上、及び該消去ゲート及び該ワード線の側壁上に第2の酸化物層を形成する段階と、
前記消去ゲート及び前記ワード線の間に第2の導電層からの浮遊ゲートを、該浮遊ゲートの一部分が該消去ゲート及び該ワード線の上方の前記第1の酸化物又は窒化物の層よりも高い位置にまで延びるように形成する段階と、
前記消去ゲートの下の前記基板内にソース線拡散部を形成する段階と、
前記第1の酸化物又は窒化物の層上、及び該第1の酸化物又は窒化物の層の上方に延びる前記浮遊ゲートの部分上に誘電体層を形成する段階と、
前記誘電体層上に第3の導電層を形成する段階と、
前記第3の導電層の一部分を除去して、前記浮遊ゲートの上に重なるフィンガ部を有する結合ゲートを形成する段階と、
を含むことを特徴とする方法。 - メモリセルアレイを製造する方法であって、
基板上に第1の酸化物層を、該第1の酸化物層の中央部分を該中央部分のいずれの側の部分よりも厚くして形成する段階と、
前記第1の酸化物層の上に第1の導電層を堆積させる段階と、
前記第1の導電層の一部分を除去して、前記第1の酸化物層の前記厚い部分上に消去ゲート、及び該厚い部分の両側の該第1の酸化物層の薄い部分上にプログラムゲートを形成する段階と、
前記消去ゲート及び前記プログラムゲートの間の前記基板から前記第1の酸化物層を除去する段階と、
前記消去ゲート及び前記プログラムゲートの上に第1の酸化物又は窒化物の層を形成する段階と、
前記消去ゲート及び前記プログラムゲートの間の基板上、及び該消去ゲート及び該プログラムゲートの側壁上に第2の酸化物層を形成する段階と、
前記消去ゲート及び前記プログラムゲートの間に第2の導電層からの浮遊ゲートを、該浮遊ゲートの一部分が該消去ゲート及び該プログラムゲートの上方の前記第1の酸化物又は窒化物の層よりも高い位置にまで延びるように形成する段階と、
前記消去ゲートの下の前記基板内にソース線拡散部を形成する段階と、
前記第1の酸化物又は窒化物の層上、及び該第1の酸化物又は窒化物の層の上方に延びる前記浮遊ゲートの部分上に誘電体層を形成する段階と、
前記誘電体層上に第3の導電層を形成する段階と、
前記第3の導電層の一部分を除去して、前記浮遊ゲートの上側部分の上に重なってそれに結合したワード線を形成し、該ワード線の下側部分が、該浮遊ゲートの上側部分に重なってそれを取り囲み、該ワード線と該浮遊ゲートの間の広がった容量結合をもたらす段階と、
を含むことを特徴とする方法。
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WO2009107241A1 (ja) * | 2008-02-29 | 2009-09-03 | 株式会社 東芝 | マルチドットフラッシュメモリ |
US7893519B2 (en) * | 2008-05-28 | 2011-02-22 | Qimonda Ag | Integrated circuit with conductive structures |
JP2010050208A (ja) * | 2008-08-20 | 2010-03-04 | Renesas Technology Corp | 半導体記憶装置 |
US8461640B2 (en) * | 2009-09-08 | 2013-06-11 | Silicon Storage Technology, Inc. | FIN-FET non-volatile memory cell, and an array and method of manufacturing |
US8384147B2 (en) * | 2011-04-29 | 2013-02-26 | Silicon Storage Technology, Inc. | High endurance non-volatile memory cell and array |
US8711636B2 (en) | 2011-05-13 | 2014-04-29 | Silicon Storage Technology, Inc. | Method of operating a split gate flash memory cell with coupling gate |
US8488388B2 (en) * | 2011-11-01 | 2013-07-16 | Silicon Storage Technology, Inc. | Method of programming a split gate non-volatile floating gate memory cell having a separate erase gate |
US9048137B2 (en) * | 2012-02-17 | 2015-06-02 | Flashsilicon Incorporation | Scalable gate logic non-volatile memory cells and arrays |
US8811093B2 (en) * | 2012-03-13 | 2014-08-19 | Silicon Storage Technology, Inc. | Non-volatile memory device and a method of operating same |
US9293204B2 (en) * | 2013-04-16 | 2016-03-22 | Silicon Storage Technology, Inc. | Non-volatile memory cell with self aligned floating and erase gates, and method of making same |
US9184252B2 (en) * | 2013-11-15 | 2015-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Flash memory embedded with HKMG technology |
US20150179749A1 (en) * | 2013-12-19 | 2015-06-25 | Silicon Storage Technology, Inc | Non-volatile Memory Cell With Self Aligned Floating And Erase Gates, And Method Of Making Same |
US20150263012A1 (en) * | 2014-03-11 | 2015-09-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
US9159842B1 (en) * | 2014-03-28 | 2015-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Embedded nonvolatile memory |
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CN105609131A (zh) * | 2014-07-22 | 2016-05-25 | 硅存储技术公司 | 抑制擦除分裂栅闪存存储器单元扇区的部分的系统和方法 |
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CN107305892B (zh) | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
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US9899395B1 (en) * | 2016-07-26 | 2018-02-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for manufacturing the same |
CN107799146B (zh) * | 2016-08-31 | 2020-06-09 | 中芯国际集成电路制造(上海)有限公司 | 存储器阵列及其读、编程、擦除操作方法 |
US10535574B2 (en) * | 2017-09-20 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Cell-like floating-gate test structure |
CN110021602B (zh) * | 2018-01-05 | 2023-04-07 | 硅存储技术公司 | 在专用沟槽中具有浮栅的非易失性存储器单元 |
CN109923666B (zh) * | 2019-01-30 | 2020-05-26 | 长江存储科技有限责任公司 | 具有垂直扩散板的电容器结构 |
TWI740560B (zh) * | 2019-08-30 | 2021-09-21 | 台灣積體電路製造股份有限公司 | 積體電路、記憶體元件及其形成方法 |
US11239245B2 (en) | 2019-08-30 | 2022-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Etch method for opening a source line in flash memory |
US11422968B2 (en) * | 2020-03-09 | 2022-08-23 | Infineon Technologies LLC | Methods, devices and systems for high speed serial bus transactions |
US11309324B2 (en) * | 2020-07-28 | 2022-04-19 | Globalfoundries Singapore Pte. Ltd. | Compact memory cell with a shared conductive word line and methods of making such a memory cell |
CN114335186A (zh) * | 2020-09-30 | 2022-04-12 | 硅存储技术股份有限公司 | 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法 |
CN112349722B (zh) * | 2020-10-15 | 2021-11-09 | 长江存储科技有限责任公司 | 半导体器件结构及其制备方法 |
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US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
US5331188A (en) * | 1992-02-25 | 1994-07-19 | International Business Machines Corporation | Non-volatile DRAM cell |
EP0902438B1 (en) * | 1997-09-09 | 2005-10-26 | Interuniversitair Micro-Elektronica Centrum Vzw | Methods of erasing a memory device and a method of programming a memory device for low-voltage and low-power applications |
JP4245223B2 (ja) * | 1999-03-26 | 2009-03-25 | 三洋電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
JP4012341B2 (ja) * | 1999-07-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
JP2002368144A (ja) * | 2001-06-13 | 2002-12-20 | Hitachi Ltd | 不揮発性半導体記憶装置およびその製造方法 |
JP2004031448A (ja) * | 2002-06-21 | 2004-01-29 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
US6747310B2 (en) * | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
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