KR20240028927A - And형의 플래쉬 메모리, 프로그램 방법 및 소거 방법 - Google Patents

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Abstract

[과제] AND형의 플래쉬 메모리를 제공한다.
[해결 수단] 본 발명의 AND형의 플래쉬 메모리는, 소스선과 비트선과의 사이에 병렬로 접속된 복수의 메모리 셀을 포함한다. 메모리 셀은, 게이트 절연막으로서 SiN층을 포함한 전하 축적층을 포함하여 구성된다. 프로그램 할 때, 메모리 셀의 전하 축적층에 채널로부터 FN터널링 된 전자가 축적된다. 소거할 때, 메모리 셀의 전하 축적층에 축적된 전자가 채널로 방출된다.

Description

AND형의 플래쉬 메모리, 프로그램 방법 및 소거 방법{AND TYPE FLASH MEMORY, PROGRAMMING METHOD AND ERASING METHOD}
본 발명은, AND형의 메모리 셀 어레이 구조를 갖는 플래쉬 메모리에 관한 것이다.
도 1(A)에 종래의 NOR형 플래쉬 메모리의 등가회로를 나타낸다. 각 메모리 셀의 소스/드레인이 비트선 BL과 소스선 SL(가상 접지)과의 사이에 접속되고, 게이트가 워드 라인 WL에 접속되고, 각각의 메모리 셀의 읽기나 프로그램을 실시할 수 있다. NOR형 플래쉬 메모리에서는, 메모리 셀의 게이트 길이를 100 nm 미만으로 스케일링 할 수 없기 때문에, 메모리 셀의 스케일링에 제한이 있다. 또, 게이트 길이를 스케일링 할 수 없는 경우, 읽기 동작시에 읽어낸 전류를 얻을 수 있도록 채널폭도 스케일링 할 수 없다. 그러므로, 메모리 셀 사이즈는, 대체로 한계에 이르고 있다.
도 1(B)는, AND형 플래쉬 메모리의 등가회로를 나타내는 도이다(비특허 문헌 1). AND형 플래쉬 메모리에서는, 로컬 비트선 LBL과 로컬 소스선 LSL과의 사이에 복수의 메모리 셀을 병렬로 접속하고, 메모리 셀의 각 게이트가 워드 라인 WL에 접속된다. 로컬 비트선 LBL은, 비트선측의 선택 트랜지스터를 통해 비트선 BL에 접속되고, 로컬 소스선 LSL은, 소스선측의 선택 트랜지스터를 통해 소스선 SL에 접속된다. 메모리 셀을 선택할 때, 선택 제어선 SG1에 의해 비트선측의 선택 트랜지스터가 온 되고, 선택 제어선 SG2에 의해 소스선측의 선택 트랜지스터가 온 된다.
"A 0.24-um2 Cell Process with 0.18um Width Isolation and 3-D Interpoly Dielectric Films for 1-Gb Flash Memories", Takashi Kobayashi et Al., 1997 IEDM, p275-278 종래의 AND형 플래쉬 메모리에서는, 프로그램 동작시, 로컬 소스선 LSL이 플로팅이기 때문에, 프로그래밍의 펀치드루의 문제는 생기지 않는다. 그러나, 프로그래밍에서는, 소스/드레인 간의 채널 전류에 의해 생기는 핫 일렉트론을 플로팅 게이트에 주입시킬 필요가 있고, 또, 소거를 위해서 플로팅 게이트 FG로부터 로컬 비트선 LBL로의 전자를 배제하려면, 플로팅 게이트 FG로의 드레인의 오버랩 영역을 크게 할 필요가 있다. 그 때문에, 셀 사이즈를 미세화하는 것이 어렵다라고 하는 과제가 있다.
본 발명은, 메모리 셀 사이즈의 미세화를 도모하고, 고집적화가 가능한 AND형의 플래쉬 메모리를 제공하는 것을 목적으로 한다.
본 발명에 따른 AND형의 플래쉬 메모리는, 소스선과 비트선과의 사이에 전기적으로 병렬로 접속된 복수의 메모리 셀을 포함한 메모리 셀 어레이를 구비한 것이며, 상기 메모리 셀 어레이에는, 병행하는 기다란 복수의 확산 영역이 형성되고, 상기 병렬로 접속된 복수의 메모리 셀의 각각은, 대향하는 확산 영역의 사이에 배치된 게이트와, 게이트 절연막으로서 전하를 축적 가능한 전하 축적층을 포함하고, 상기 전하 축적층은, 적어도 3층 이상의 절연층을 포함한다.
본 발명에 따른 프로그램 방법은, 소스선과 비트선과의 사이에 전기적으로 병렬로 접속된 복수의 메모리 셀을 포함한 메모리 셀 어레이를 구비한 AND형의 플래쉬 메모리이며, 상기 메모리 셀 어레이에는, 병행하는 기다란 복수의 확산 영역이 형성되고, 상기 병렬로 접속된 복수의 메모리 셀의 각각은, 대향하는 확산 영역의 사이에 배치된 게이트와, 게이트 절연막으로서 적어도 3층 이상의 절연층을 포함한 전하 축적층을 가지고 있고, 선택 메모리 셀의 게이트에 프로그램 전압을 인가하고, 채널에 기준 전압을 인가하는 것으로, 채널로부터 터널링 된 전하를 상기 전하 축적층에 축적시킨다. 본 발명에 따른 소거 방법은, 소스선과 비트선과의 사이에 전기적으로 병렬로 접속된 복수의 메모리 셀을 포함한 메모리 셀 어레이를 구비한 AND형의 플래쉬 메모리이며, 상기 메모리 셀 어레이에는, 병행하는 기다란 복수의 확산 영역이 형성되고, 상기 병렬로 접속된 복수의 메모리 셀의 각각은, 대향하는 확산 영역의 사이에 배치된 게이트와, 게이트 절연막으로서 적어도 3층 이상의 절연층을 포함한 전하 축적층을 가지고 있고, 선택 메모리 셀의 게이트에 기준 전압을 인가하고, 채널을 포함한 웰에 소거 전압을 인가하는 것으로, 상기 전하 축적층에 축적된 전하를 터널링에 의해 채널로 방출시킨다. 임의 실시예에서는, 병렬 접속된 복수의 메모리 셀을 포함한 블록을 선택하고, 선택한 블록의 복수의 메모리 셀을 일괄 소거한다.
본 발명에 의하면, AND형의 메모리 셀 어레이에서, 메모리 셀이 전하를 축적 가능한 적어도 3층 이상의 절연층을 포함한 전하 축적층을 갖도록 구성했기 때문에, 메모리 셀의 미세화가 가능해지고, 또 제조 공정도 간략화시킬 수 있다.
[도 1]　도 1(A)는, NOR형 플래쉬 메모리의 등가회로, 도 1(B)는, AND형 플래쉬 메모리의 등가회로이다.
[도 2] 본 발명의 실시예에 따른 AND형 메모리 셀 어레이의 구성을 모식적으로 나타내는 평면도이다.
[도 2A] 본 발명의 실시예에 따른 AND형 메모리 셀 어레이의 등가회로이다.
[도 3]　도 2의 B-B선 단면도이다.
[도 4]　도 2의 A-A선 단면도이다.
[도 5]　도 2의 D-D선 단면도이다.
[도 6]　도 2의 E-E선 단면도이다.
[도 7]　도 2에 나타내는 메모리 셀 어레이의 다른 컨택트예를 나타내는 평면도이다.
[도 8A]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 등가회로를 나타내는 도이다.
[도 8B] 본 발명의 실시예에 따른 AND형 플래쉬 메모리의 각부의 동작 전압을 나타내는 테이블이다.
[도 9]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도이다.
[도 10]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 11]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 12]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 13A]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 13B] 본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 14A]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 14B]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 15]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 16]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 17]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도 및 평면도이다.
[도 18]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 제조 공정을 나타내는 단면도이다.
[도 19]　본 발명의 실시예에 따른 AND형 플래쉬 메모리의 전기적인 구성을 나타내는 블록도이다.
본 발명은, MONOS 타입 또는 SONOS 타입의 AND형의 메모리 셀 어레이 구조를 갖는 플래쉬 메모리에 관한 것이고, FN터널링에 의해 채널로부터 실리콘 질화막(SiN)으로 전하를 트랩시키고, 혹은 실리콘 질화막으로부터 전하를 채널로 방출시키는 구성을 이용한다. 이것에 의해, 메모리 셀의 드레인으로부터 소스로의 펀치드루의 문제를 해소하고, 한편 드레인으로부터 게이트로의 오버랩 영역을 최소한으로 억제하고, 메모리 셀의 미세화 및 제조 공정의 간이화를 도모할 수 있다.
도 2, 도 2A에 나타내듯이, 비트선 BL과 소스선 SL이 교대로 열방향으로 연재하고, 그 하층의 워드 라인 WL, 선택 제어선 SG1, SG2가 행방향으로 연재한다. 소스선 SL은, 컨택트 CT를 통해 소스선측의 선택 트랜지스터 SSEL1, SSEL2에 접속되고, 비트선 BL은, 컨택트 CT를 통해 비트선측의 선택 트랜지스터 BSEL1, BSEL2에 접속된다.
소스선측의 선택 트랜지스터 SSEL1 및 비트선측의 선택 트랜지스터 BSEL1과 소스선측의 선택 트랜지스터 SSEL2 및 비트선측의 선택 트랜지스터 BSEL2와의 사이에는, 소스선 SL과 비트선 BL에 전기적으로 병렬 접속된 복수의 메모리 셀 MC가 형성되고, 이러한 병렬 접속된 복수의 메모리 셀은 1개의 블록을 구성한다.
행방향의 소스선측의 선택 트랜지스터 SSEL1 및 비트선측의 선택 트랜지스터 BSEL1의 각 게이트는, 대응하는 선택 제어선 SG1에 공통으로 접속되고, 행방향의 소스선측의 선택 트랜지스터 SSEL2 및 비트선측의 선택 트랜지스터 BSEL2의 각 게이트는, 대응하는 선택 제어선 SG2에 공통으로 접속된다. 또, 행방향의 메모리 셀의 각 게이트는, 대응하는 워드 라인 WL에 접속된다.
도 2의 파선으로 나타내는 직사각형 모양의 에리어는, 1개의 메모리 셀 MC를 나타내고, 다른 직사각형 모양의 에리어는, 소스선측의 선택 트랜지스터 SSEL1, SSEL2, 비트선측의 선택 트랜지스터 BSEL1, BSEL2를 나타내고 있다.
도 3은, 메모리 셀의 단면을 나타내고 있다. P형의 실리콘 기판내에, N웰이 형성되고, N웰내에 P웰(10)이 형성된다. P웰(10)의 표면에는, 소스선 SL 및 비트선 BL과 평행으로 연재하는 N형의 확산 영역(12)이 형성된다. 소스선측의 확산 영역(12)과 비트선측의 확산 영역(12)은, 메모리 셀의 소스/드레인을 제공한다. P웰(10)의 표면에는, 게이트 절연막으로서 적어도 3이상의 절연층을 포함한 전하 축적층(14)이 형성된다. 전하 축적층(14)은, 예를 들면, ONO 구조(SiO2/SiN/SiO2)를 갖고, SiN은, 채널로부터 FN터널링 된 전자를 축적한다. 전하 축적층(14)상에는, 도전성의 폴리 실리콘 등으로 구성된 게이트(16)가 형성되고, 게이트(16)는, 워드 라인 WL에 전기적으로 접속된다.
1개의 메모리 셀 MC는, 확산 영역(12), 전하 축적층(14), 게이트(16) 및 게이트(16)에 전기적으로 접속된 WL 배선을 포함하여 구성된다. 행방향으로 인접하는 메모리 셀을 전기적으로 분리하기 위해, 확산 영역(12)의 사이에 열방향으로 연재하는 샬로우 트렌치 아이솔레이션(Shallow Trench Isolation) STI가 형성된다. 또, 샬로우 트렌치 아이솔레이션 STI는, 행방향에 인접하는 메모리 셀의 전하 축적층(14)도 동시에 분리한다. 단, 도 5에 나타내듯이, 전하 축적층(14)은, 열방향으로 연재하고, 열방향으로 인접하는 메모리 셀에 공통이다. 샬로우 트렌치 아이솔레이션 STI는, 예를 들면, 실리콘 산화 영역이다. 또, 게이트(16)의 사이에 층간 절연막(18)이 형성된다.
도 4는, 소스선측의 선택 트랜지스터 SSEL1과 비트선측의 선택 트랜지스터 BSEL1의 단면을 나타내고 있다. 게이트(16)상에 전기적으로 접속된 선택 제어선인 SG1 배선이 배치되고, 선택 트랜지스터 SSEL1, BSEL1의 게이트(16)의 직하에는, 전하 축적층(14)에 더하여 두꺼운 절연막(22)이 형성된다. 두꺼운 절연막(22)은, 예를 들면, 실리콘 산화막이다. 또, 두꺼운 절연막(22)의 직하에는, P+의 고불순물 확산 영역(20)이 형성된다. 확산 영역(20)은, 선택 트랜지스터의 임계치 Vt를 조정하기 위해서 형성된다. 게다가 소스선 SL과 비트선 BL의 하방이며, 두꺼운 절연막(22)의 직하에는, P+의 고불순물 확산 영역(21)이 형성된다. 확산 영역(21)은, 소스선 SL/비트선 BL의 컨택트 CT가 접속되는 N형의 확산 영역과의 사이의 내압을 증가시켜, 선택 트랜지스터 SSEL1, BSEL1이 온 할 때, 소스선측의 확산 영역(12)과 비트선측의 확산 영역(12)이 도통하는 것을 방지한다.
도 5는, 메모리 셀의 단면을 나타내고 있다. P웰(10)의 실리콘 표면에는, 전하 축적층(14)을 통해 메모리 셀의 게이트(16)가 형성되고, 게이트(16)는, 대응하는 워드 라인 WL에 전기적으로 접속된다.
도 6은, 선택 트랜지스터의 단면을 나타내고 있다. 선택 트랜지스터 SSEL1의 게이트(16)는, 선택 제어선 SG1에 접속된다. 또, 선택 트랜지스터 SSEL1의 일방의 N형의 확산 영역(13)은, 메모리 셀의 확산 영역(12)에 전기적으로 접속되고, 타방의 N형의 확산 영역(13)에는, 컨택트 CT를 통해 소스선 SL이 전기적으로 접속된다. 즉, 메모리 셀의 소스/드레인을 형성하기 위한 열방향으로 연재하는 확산 영역(12)은, 선택 트랜지스터 SSEL1를 형성하는 영역에는 형성되지 않는다. 선택 트랜지스터의 채널에는, 상기한 것처럼 P+의 고불순물 확산 영역(20)으로서, 채널 스톱 보론 도핑(Channel stop boron doping) 영역(P형 실리콘 기판의 경우), 또는 As도핑 영역(N형 실리콘 기판의 경우)이 형성된다. 이것에 의해, 선택 트랜지스터의 임계치 전압(Vt)을 조정할 수 있다.
선택 트랜지스터의 게이트 절연막으로서, 전하 축적층(14)에 두꺼운 절연막(22)을 더하는 것으로, 선택 트랜지스터의 게이트에 고전압이 인가되어도, 선택 트랜지스터의 전하 축적층(14)에 전하가 축적되어 선택 트랜지스터의 임계치 Vt가 변동하는 것을 방지한다. 단, 두꺼운 절연막(22)은, 반드시 필수가 아니고, 전하 축적층(14)에 전하가 축적되는 고전압이 게이트에 인가되지 않는다면, 생략 할 수 있다. 또한, 소스선측의 선택 트랜지스터 SSEL2와 비트선측의 선택 트랜지스터 BSEL2도 이와 같이 구성된다.
선택 트랜지스터 SSEL1의 방향은, 메모리 셀 MC의 방향과 90도 다르고, 즉, 선택 트랜지스터 SSEL1은, 메모리 셀 MC의 소스선측의 확산 영역(12)과 소스선 SL를 선택적으로 접속/비접속한다. 선택 트랜지스터 SSEL1은, 선택 제어선 SG1이 선택 트랜지스터 SSEL1의 임계치 Vt보다 높은 경우에 온 하고, 메모리 셀의 확산 영역(12)를 소스선 SL에 전기적으로 접속한다. 선택 트랜지스터 SSEL2도 선택 트랜지스터 SSEL1과 같게 구성되고, 또, 여기에 도시하지 않는, 비트선측의 선택 트랜지스터 BSEL1, BSEL2도 이와 같이 구성된다.
본 실시예에서는, 상기의 AND형 셀 구조를 채용하는 것으로, 종래의 AND형 플래쉬 메모리와는 다르고, 선택 제어선 SG1, SG2와 워드 라인 WL의 형성을 동시에 실시할 수 있다. 또, 전하 축적층(14)은, 도 3에 나타내듯이 메모리 셀 간에 분리되기 때문에, 1개의 메모리 셀로부터 인접하는 메모리 셀로의 전하의 확산이 회피되고, 데이터 유지가 향상한다.
도 7에, 본 실시예의 AND형 셀 어레이 구조의 변형예를 나타낸다. 소스선 SL과 비트선 BL의 컨택트 영역이 지그재그 모양이며, 이 레이아웃은, 도 1(B)에 나타내는 등가회로에 대응한다. 도 7에 나타내는 레이아웃을 사용하는 것으로, 읽기 동작 중에 비트선 BL로부터 소스선 SL로 흐르는 셀 전류가 워드 라인 WL의 위치에 의존하는 것을 저감 시킬 수 있다.
본 실시예의 AND형 플래쉬 메모리의 동작에 대하여 도 8A 및 도 8B를 참조하여 설명한다. 본 실시예의 동작은, SiN층과 채널과의 사이의 전자 터널링을 이용하는 독자적인 것이다. 도 8A는, 2개의 블록을 포함한 메모리 셀 어레이의 등가회로를 예시하고, 예를 들면, 블록 1에서는, 비트선측의 선택 트랜지스터와 소스선측의 선택 트랜지스터와의 사이에, 병렬로 접속된 n개의 메모리 셀이 병렬로 접속되고, 블록 1의 상단의 선택 트랜지스터의 각 게이트에 선택 제어선 SG11이 공통으로 접속되고, 하단의 선택 트랜지스터의 각 게이트에 선택 제어선 SG12가 공통으로 접속되고, 행방향의 메모리 셀의 각 게이트에 CG10, CG11, …, CG1n-1이 공통으로 접속된다. 「CG」는, 워드 라인 WL과 동의이며, 컨트롤 게이트이다.
블록 1의 CG11에 접속된 메모리 셀이 선택되는 것과 가정한다. 2 차원 NAND형 플래쉬 메모리와 동일하게, 읽기 및 프로그램은 워드 라인 단위(페이지 단위)로 행해지고, 소거는 블록 단위로 행해진다. 도 8B는, 읽기시, 프로그램시, 소거시에, 선택된 블록 1과 비선택 블록 2의 각부에 인가하는 전압을 나타내고 있다.
[읽기 동작]
메모리 셀 당 싱글 비트의 경우, 선택한 메모리 셀의 CG에 약 2 V가 인가되고, 비트선 BL에 약 0.6 V, 소스선 SL이 읽기용으로 접지 된다. 그 외의 선택되어 있지 않은 CG에는, -0.6~0 V부근이 인가된다. 선택 제어선 SG11과 SG12에는, 선택 트랜지스터의 임계치 Vt보다 높은 전압이 인가된다. CG11에 접속된 메모리 셀의 임계치 Vt가 VCG11(「1」셀) 보다 낮은 경우, 셀 전류는 비트선 BL로부터 소스선 SL에 흐른다. 한편, CG11에 접속된 메모리 셀의 임계치 Vt가 VCG11(「0」셀) 보다 높은 경우, 비트선 BL로부터 소스선 SL에 전류는 흐르지 않는다. 메모리 셀의 데이터를 올바르게 읽어내려면, 메모리 셀의 임계치 Vt가, 비선택의 메모리 셀의 CG바이어스보다 높지 않으면 안 된다.
[프로그램 동작]
프로그래밍에서는, 선택된 CG11에 고전압(예를 들면, ~10 V)이 인가되고, 비선택의 CG에 중간 전압(예를 들면, ~5 V)이 인가된다. 「0」 프로그래밍의 경우(전하 축적층에 전자를 주입하는 경우), 비트선 BL에는 0 V가 인가된다. 소스선 SL에도 비트선 BL과 같은 전압이 인가된다. 「1」 프로그래밍의 경우(전하 축적층에 전자를 주입하지 않는, 프로그램 금지의 경우), 비트선 BL에는, 양의 전압(예를 들면, ~1.6 V)이 인가된다. 소스선 SL에도 비트선 BL과 같은 전압이 인가된다.
「0」 프로그램에서는, 선택 제어선 SG11, 12는, 선택 트랜지스터의 임계치 Vt(예를 들면, ~1 V) 보다 높은 전압을 인가하고, 선택 트랜지스터를 온시켜, 비트선 BL를 메모리 셀의 확산 영역에 전기적으로 접속하고, 확산 영역에 0 V를 인가한다. 이것에 의해, 선택 메모리 셀의 전하 축적층(14)에는, 채널로부터 터널링 된 전자가 주입되고, 전자가 전하 축적층(14)에 축적된다. 비선택 메모리 셀의 게이트에는, 채널로부터의 터널링에는 충분하지 않은 중간 전압이 인가되기 때문에, 「0」 프로그램은 되지 않는다.
「1」 프로그램에서는, 비트선에 양의 전압이 인가되고 있기 때문에, 선택 제어선 SG11, 12의 높은 전압에 의해 선택 트랜지스터가 오프 하고, 즉, 메모리 셀의 확산 영역이 플로팅 상태가 된다. CG11에 고전압이 인가되면, 확산 영역 및 채널의 전위가 커플링에 의해 셀프 부스트 되고, 채널과 전하 축적층과의 사이의 전위차는 터널링에 충분한 크기가 되지 않는다. 이 때문에, 선택 메모리 셀이나 비선택 메모리 셀에 프로그램은 행해지지 않는다.
또, 블록 2의 선택 제어선 SG21, SG22에는 0 V가 인가되고, 선택 트랜지스터를 오프시켜, 소스선 SL/비트선 BL로부터 메모리 셀의 확산 영역이 분리된다.
임의 실시형태에서는, 전하 축적층(14)은 적어도 3층의 절연층을 포함한다. 1번째는, 실리콘 표면에 접한 하부 절연층(예를 들면, 산화물층)이며, 2번째는, 데이터 식별을 위해서 전하를 축적하고 있는 SiN층이며, 3번째는, 게이트/워드 라인 WL에 접한 상부 절연층(예를 들면, 산화물층)이다. 하부 절연층의 유효한 산화물의 두께는, 상부 절연층의 유효 산화물의 두께보다 얇다. 반대의 경우도 가능하지만, 이 경우, 프로그래밍시와 소거시의 SiN층으로의 전하의 흐름이 다르다. 하부 절연층의 실효 산화물의 막두께가 얇은 경우, 프로그래밍 및 소거중에 전하가 실리콘 표면과 SiN층 사이를 흐른다. 한편, 양자의 절연층체의 두께가 반대의 경우, 프로그래밍 및 소거중에 전하가 SiN와 게이트/워드 라인 WL 사이를 흐른다.
대표적인 예로서 최초의 케이스(하부 절연층의 두께가 상부 절연층의 두께보다 얇다)를 설명한다. 비트선 BL이 접지 되면, CG11에 접속된 메모리 셀은, 「0」 프로그램 된다(채널로부터 SiN으로의 전자 주입). 비트선 BL에 양의 전압(~1.6 V)를 인가하면, 소스선측과 비트선측의 2개의 확산 영역(12)이 비트선 BL과 소스선 SL로부터 분리된다. 이 때문에, 확산 영역(12)과 채널의 영역의 양쪽 모두가, CG11 및 다른 CG에 고전압과 중간 전압을 인가하는 것에 의해 자기 부스트 되고, 확산 영역(12)과 CG11과의 전압차가 작아지고, CG11에 접속된 메모리 셀에서는, 기판으로부터 SiN으로의 전자 주입이 생기지 않는다.
[소거 동작]
소거의 경우, 선택한 블록(블록 1이 선택)의 메모리 셀이 동시에 소거된다. 기판내에 형성된 N웰과 P웰의 2개의 웰이 전기적으로 접속되고, 소거중, P웰에 고전압(예를 들면, 8~14 V)이 인가되고, 선택한 블록내의 모든 CG가 접지 되고, 비트선 BL과 소스선 SL이 플로팅으로 된다. 그리고, 전자가 SiN층으로부터 P웰에 터널 되거나, 정공이 P웰로부터 메모리 셀의 SiN층에 주입되고, 전자와 재결합된다. 이것에 의해, 메모리 셀의 임계치 Vt가, 읽기 동작시에 선택한 CG에 인가된 읽기 전압보다 저하한다. 한편, 선택되어 있지 않은 블록에서는, 모든 CG가 플로팅이다. P웰에 고전압이 인가되면, 플로팅의 CG가 자기 부스트 되고, 선택되어 있지 않은 블록에서는 소거가 생기지 않는다. 또한, 소거는, 블록 단위로 실시하는 것이 바람직하지만, 워드 라인 단위로 실시하는 것도 가능하다.
이와 같이, 종래의 AND형 플래쉬 메모리에서는, 전하 축적층에 플로팅 게이트(FG)를 사용하는 데에 대하여, 본 실시예에서는, 전하 축적층으로서 유전체(SiN：질화 규소층)를 사용한다. 본 실시예에서는, 플로팅 게이트를 사용하지 않기 때문에, 메모리 셀을 제조하기 위한 공정을 보다 간단하고 쉽게 하는 것이 가능하다.
프로그래밍시 종래의 AND형 플래쉬 메모리는, 플로팅 게이트로의 열전자 주입을 사용하지만, 본 실시예에서는, 게이트에 고전압을 인가하는 것에 의해, 채널과 확산 영역으로부터 전하 축적층에 터널링 하는 전자를 사용한다. 전자를 주입하지 않는 셀(「1」 프로그램 셀)의 프로그래밍 장해를 회피하기 위해서, 확산 영역이 플로팅 상태에서, 선택되어 있지 않은 워드 라인 WL에 중간 전압이 인가되고, 다음으로, 채널과 확산 영역의 양쪽 모두가 자기 부스트 되고, 워드 라인 WL과 실리콘 표면 간의 전압차가 감소하고, 「1」프로그래밍 셀의 전하 축적층으로의 전자 주입을 회피한다.
본 실시예의 SONOS 타입의 AND형 플래쉬 메모리를 작성하기 위한 프로세스 플로우를 도 9내지 도 18을 참조하여 설명한다. 도 2에 나타내듯이 AND형 셀 어레이의 양단에서 비트선 BL과 소스선 SL과 컨택트 하는 프로세스 플로우를 나타낸다. 단, 도 7에 나타내는 컨택트가 스태가드 타입(staggered type) 타입의 프로세스 플로우는, 양단에서 컨택트를 취하는 타입의 프로세스 플로우와 같다.
도 9에 나타내듯이, 최초로 셀 어레이 영역의 P형 실리콘 기판(30)내에 N웰(32)이 형성되고, N웰(32)내에 P웰(34)이 형성된다. P웰(34)은, 메모리 셀을 형성하기 위한 영역을 제공한다. 또한, N형의 실리콘 기판을 이용하는 것도 가능하고, 그 경우, 2개의 웰의 순서가 거꾸로 된다. N웰(32)과 P웰(34)은 전기적으로 접속되고 있고, 2개의 웰(32, 34)에는, 소거중에 고전압이 인가된다. 도 8B의 표에 나타내듯이, 다른 동작에서는 2개의 웰(32, 34)이 접지 되고, P형 실리콘 기판(30)은 항상 접지된 채로 있다.
2개의 웰(32, 34)의 형성 후, 선택 트랜지스터(SSEL1, SSEL2, BSEL1, BSEL2)를 위한 절연체(40)가 P웰(34)상에 형성된다. 다음으로, 도 10에 나타내듯이, 선택 트랜지스터를 형성하는 영역에 절연체가 남도록, 절연체(40)가 패터닝 된다. 또한, 절연체(40)는, 필수는 아닌 것에 유의해야 한다.
P웰(34)상에 예를 들면 SiN층 및 절연막을 포함한 전하 축적층(42)이 디포지트(deposit) 된다. 다음으로, 도 11에 나타내듯이, 보론(boron)의 이온 주입을 행해지고, 이것이 절연체(40)의 직하의 깊은 P형의 확산 영역(44)을 형성한다. 도 11(D)에 나타내듯이, 전하 축적층(42)상에 게이트 재료(46)와 마스크 재료(48)가 디포지트 되고, 그것들이 열방향으로 연재하도록 패터닝 된다. 도 11(E)에 나타내듯이, 패터닝 시에 게이트 재료(46)를 에칭하는 영역에서 전하 축적층(42)도 동시에 에칭하는 것도 가능하다. 그렇게 하는 것에 의해 각 게이트 재료(46)의 직하에만 전하 축적층(42)이 잔존하고, 열방향으로 연재하는 각 게이트 재료(46) 마다 전하 축적층(42)이 분리된다.
다음으로, 다른 마스크 재료(예를 들면, 실리콘 산화막이나 실리콘 질화막 등이고, 여기에는 도시하지 않는다)가 전면에 디포지트 되고, 상기 다른 마스크 재료를 이방성 에칭하고, 도 12에 나타내듯이, 게이트 재료(46) 및 마스크 재료(48)에 측벽(50)을 형성한다.
측벽(50)의 형성 후, 도 13A에 나타내듯이, 측벽(50)과 게이트 재료(46)상의 마스크 재료(48)를 에칭용 마스크로서 사용하고, 노출한 실리콘 표면이 에칭된다. 실리콘 표면의 에칭된 트렌치(52)는, 그 후, 샬로우 트렌치 아이솔레이션 STI를 제공한다.
다음으로, 전체에 절연층(54)(예를 들면, 실리콘 산화막 등)이 디포지트 되고, 계속해서, 도 13B에 나타내듯이, 절연층(54)의 상부가 CMP 등에 의해 평탄화 된다. 다음으로, 도 14A에 나타내듯이, 평탄화 된 절연층(54)이, 전하 축적층(42)의 근처까지 에치백(etchback) 된다. 다음으로, 도 14B에 나타내듯이, 예를 들면, 트렌치(52) 내에 잔존한 절연층(54)에 의해, 트렌치(52) 내에 절연 영역(56)이 형성된다.
다음으로, 도 14B의 (A), (C)에 나타내듯이, 선택 트랜지스터를 형성하는 영역을 제외한 셀 어레이 영역의 측벽(50)을 제거한 후, N형 불순물을 주입하여 메모리 셀의 확산 영역(58)을 형성한다. 선택 트랜지스터의 형성 영역에는, 도 14B의 (B)에 나타내듯이 확산 영역은 형성되지 않는다.
확산 영역(58)의 형성 후, 도 15에 나타내듯이 층간 절연층(60)이 디포지트 되고, 층간 절연층(60)이 CMP 등에 의해 평탄화 되고, 게이트 재료(46)가 노출된다. 다음으로, 도 15의 (A)에 나타내는 것과 같은 패터닝 된 마스크(62)를 사용하여, 선택 트랜지스터용의 절연체(40)의 영역에서 층간 절연층(60) 및 측벽(50)이 에칭에 의해 제거된다.
계속해서, 같은 마스크(62)를 사용하여 선택 트랜지스터용의 절연체(40)의 영역에 P형 불순물이 주입되고, 고농도의 P형 확산 영역(64)이 형성된다. 이 마스크는, 선택 트랜지스터의 임계치 Vt를 조정하기 위해서 사용하는 것도 가능하다.
마스크(62)를 제거한 후, 도 16에 나타내듯이, 제2 게이트 재료(66)가 디포지트 되고, 제2 게이트 재료(66)는, 제1 게이트 재료(46)에 전기적으로 접속된다. 제2 게이트 재료(66)의 디포지트 후, 제1 및 제2 게이트 재료(46, 66)는, 도 17의 (A)에 나타내듯이, 행방향으로 연재하도록 동시에 패터닝 된다. 그 때, 도 17의 (G)에 나타내듯이, 제1 및 제2 게이트 재료(46, 66)의 패터닝과 동시에 전하 축적층(42)도 패터닝 하는 것도 가능하다. 즉, 제1 및 제2 게이트 재료(46, 66)의 직하에만 전하 축적층(42)이 남겨지고, 그 이외의 영역에서 전하 축적층(42)이 에칭에 의해 제거된다. 그렇게 하는 것에 의해 각 WL 및 SG하의 열방향의 전하 축적층(42)은 분리된다. 전하 축적층(42)을 제1 게이트 재료(46)의 아래에만 남기는 경우는, 전하 축적층(42)은 각 셀 마다 분리되게 된다. 그러면 쓰기 및 소거로 각 셀에 축적된 전하는 근처의 셀에 확산 하지 못하고, 보다 데이터 유지 특성은 향상한다.
다음으로, 도 17에 나타내듯이, 워드 라인 WL/선택 제어선 SG와 그 행방향의 공간(68)이 형성된다. 게이트의 패터닝 후, 도 18에 나타내듯이, 선택 트랜지스터의 절연체(40)의 영역(70)에 고농도로 도핑된 N형 불순물이 주입된다. 영역(70)은, 선택 트랜지스터의 소스/드레인을 제공한다.
다음으로, 층간 절연층이 디포지트 되고, 층간 절연층을 통하여 컨택트홀이 형성된다. 마지막으로, 도 5, 도 6, 및 도 7에 나타내듯이, 금속재료가 디포지트 되고, 상기 금속재료가 패터닝 되고, 열방향으로 연재하는 비트선 BL 및 소스선 SL이 형성된다. 비트선 BL 및 소스선 SL은, 고농도로 도핑된 N형 확산 영역(70)에 전기적으로 접속된다.
SONOS 타입의 AND형 플래쉬 메모리를 작성하는 다른 예로서, 메모리 셀의 소스/드레인을 제공하는 확산 영역(58)을 형성하는 시퀀스를 변경할 수 있다. 즉, 이온 주입의 마스크가 될 수 있는 제1 게이트 재료(46)의 패터닝의 직후에, N형 불순물이 주입되도록 해도 무방하다. 또, 도 14A, 도 14B 및 도 15에 나타내듯이, P형의 불순물을 주입하기 전에, 도 14A, 도 14B 및 도 15와 동일하게, 선택 트랜지스터의 영역이 포토레지스트로 마스크 된다.
도 19는, 본 실시예의 AND형 플래쉬 메모리의 주요한 전기적 구성을 나타내는 블록도이다. 플래쉬 메모리(100)는, AND형의 메모리 셀 어레이 구조를 갖는 메모리 셀 어레이(110), 외부로부터 입력된 어드레스 등을 유지하는 어드레스 버퍼(120), 행 어드레스에 근거하여 워드 라인 등을 선택하고, 선택한 워드 라인 등을 구동하는 행 선택 구동 회로(130), 열 어드레스에 근거하여 비트선이나 소스선 등을 선택하는 열선택 회로(140), 외부의 호스트 장치 등과의 사이에 데이터나 커멘드 등의 송수를 실시하는 입출력 회로(150), 읽기 동작시에 선택 메모리 셀로부터 읽기된 데이터를 센스 하거나, 프로그램 동작시에 선택 메모리 셀에 쓰기 위한 바이어스 전압을 비트선 등에 인가하거나, 소거 동작시에 P웰 등에 소거 전압 등을 인가하는 읽기 쓰기 제어부(160)를 포함한다. 각부는, 어드레스, 데이터, 제어 신호 등을 송수 가능한 내부 버스 등에 의해 접속되고, 또, 여기에는 도시하지 않지만, 각종의 바이어스 전압을 생성하기 위한 전압 생성 회로 등이 포함되어 있다.
행 선택 구동 회로(130)는, 행 어드레스에 근거하여 워드 라인 WL를 선택하고, 선택 워드 라인 WL 및 비선택 워드 라인을 동작에 따른 전압으로 구동한다. 행 선택 구동 회로(130)는, 워드 라인 WL(CG), 선택 제어선(SG)에 도 8B에 나타내는 전압을 인가한다.
열선택 회로(140)는, 열 어드레스에 근거하여 비트선 BL 및 소스선 SL를 선택하고, 선택한 비트선 BL 및 소스선 SL에 동작에 따른 전압을 인가하고, 혹은 플로팅 상태로 한다.
읽기 쓰기 제어부(160)는, 외부의 호스트 장치로부터 받은 커멘드에 따라 읽기, 프로그램, 소거 등의 동작을 제어한다. 읽기 쓰기 제어부(160)는, 센스 앰프나 쓰기 앰프 등을 포함하고, 센스 앰프는, 읽기 동작시에 선택 메모리 셀에 접속된 비트선 BL과 소스선 SL에 흐르는 전류나 전압을 센스 하고, 쓰기 앰프는, 읽기 동작시에 선택 비트선에 읽기 전압을 인가하거나, 프로그램 동작시에 선택 비트선이나 비선택 비트선에 전압을 인가하고, 더욱이 소거 동작시에 비트선이나 소스선을 플로팅 상태로 한다.
본 발명의 바람직한 실시의 형태에 대하여 상술했지만, 본 발명은, 특정의 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 본 발명의 요지의 범위내에서, 여러 가지의 변형/변경이 가능하다.
10：P웰 12：N형 확산 영역
13：N형 확산 영역 14：전하 축적층
16：게이트 18：층간 절연막
20：P형 확산 영역 21：P형 확산 영역
22：절연막 30：P형 실리콘 기판
32：N웰 34：P웰
40：절연체 42：전하 축적층
44：P형 확산 영역 46：게이트 재료
48：마스크 재료 50：측벽
52：트렌치 54：절연층
56：절연 영역 58：N형 확산 영역
60：층간 절연층 62：마스크
64：P형 확산 영역 66：게이트 재료
68：게이트가 없는 영역 70：N형 확산 영역

Claims (20)

  1. 소스선과 비트선과의 사이에 전기적으로 병렬로 접속된 복수의 메모리 셀을 포함한 메모리 셀 어레이를 구비한 AND형의 플래쉬 메모리이며,
    상기 메모리 셀 어레이에는, 병행하는 기다란 복수의 확산 영역이 형성되고,
    상기 병렬로 접속된 복수의 메모리 셀의 각각은, 대향하는 확산 영역의 사이에 배치된 게이트와, 게이트 절연막으로서 전하를 축적 가능한 전하 축적층을 포함하고, 상기 전하 축적층은, 적어도 3층 이상의 절연층을 포함하는, 플래쉬 메모리.
  2. 제1항에 있어서,
    상기 전하 축적층은, 전하를 축적하기 위한 질화층을 포함하는, 플래쉬 메모리.
  3. 제2항에 있어서,
    상기 전하 축적층은, 상부 절연층과 하부 절연층과의 사이에 상기 질화층을 포함하는, 플래쉬 메모리.
  4. 제1항에 있어서,
    상기 전하 축적층은, 열방향 또는 행방향의 메모리 셀마다 분리되는, 플래쉬 메모리.
  5. 제1항에 있어서,
    상기 전하 축적층은, 메모리 셀마다 분리되는, 플래쉬 메모리.
  6. 제1항에 있어서,
    선택 메모리 셀의 게이트에 프로그램 전압이 인가되었을 때, 상기 전하 축적층은, 채널로부터 터널링 된 전하를 축적하는, 플래쉬 메모리.
  7. 제1항에 있어서,
    선택 메모리 셀의 게이트에 기준 전압이 인가되고, 웰 영역에 소거 전압이 인가되었을 때, 상기 전하 축적층은, 축적한 전하를 터널링에 의해 채널로 방출하든가, 혹은 축적한 전자를 채널로부터 터널링 된 정공에 재결합시키는, 플래쉬 메모리.
  8. 제1항에 있어서,
    메모리 셀 어레이는 게다가 병렬 접속된 n개의 메모리 셀의 블록에 공통의 일방의 확산 영역을 소스선에 선택적으로 접속하기 위한 소스선측의 선택 트랜지스터와, 상기 블록에 공통의 타방의 확산 영역을 비트선에 선택적으로 접속하기 위한 비트선측의 선택 트랜지스터를 포함하고,
    상기 소스선측의 선택 트랜지스터가 온 했을 때, 상기 블록의 일방의 확산 영역이 소스선에 전기적으로 접속되고, 상기 비트선측의 선택 트랜지스터가 온 했을 때, 상기 블록의 타방의 확산 영역이 비트선에 전기적으로 접속되는, 플래쉬 메모리.
  9. 제8항에 있어서,
    상기 소스선측의 선택 트랜지스터는, 상기 블록의 선두의 메모리 셀의 일방의 확산 영역을 소스선에 접속하기 위한 제1 선택 트랜지스터와 최후의 메모리 셀의 일방의 확산 영역을 소스선에 접속하기 위한 제2 선택 트랜지스터를 포함하고,
    상기 비트선측의 선택 트랜지스터는, 상기 블록의 선두의 메모리 셀의 타방의 확산 영역을 비트선에 접속하기 위한 제1 선택 트랜지스터와 최후의 메모리 셀의 타방의 확산 영역을 비트선에 접속하기 위한 제2 선택 트랜지스터를 포함하고,
    상기 소스선측의 제1 트랜지스터와 상기 비트선측의 제1 트랜지스터와의 각 게이트는, 대응하는 제1 선택 제어선에 공통으로 접속되고,
    상기 소스선측의 제2 트랜지스터와 상기 비트선측의 제2 트랜지스터와의 각 게이트는, 대응하는 제2 선택 제어선에 공통으로 접속되는, 플래쉬 메모리.
  10. 제9항에 있어서,
    상기 블록의 n개의 메모리 셀의 각 게이트는, 메모리 셀 어레이 위를 행방향으로 연재하는 워드 라인에 각각 접속되고, 상기 제1 및 제2 선택 제어선은, 워드 라인과 평행으로 연재하는, 플래쉬 메모리.
  11. 제8항에 있어서,
    상기 소스선측의 선택 트랜지스터의 일방의 확산 영역은, 메모리 셀의 일방의 확산 영역에 전기적으로 접속되고, 타방의 확산 영역은, 도전성 컨택트 부재를 통해 소스선에 전기적으로 접속되고,
    상기 비트선측의 선택 트랜지스터의 일방의 확산 영역은, 메모리 셀의 타방의 확산 영역과 공통이며, 타방의 확산 영역은, 도전성 컨택트 부재를 통해 비트선에 전기적으로 접속되는, 플래쉬 메모리.
  12. 제11항에 있어서,
    상기 소스선측의 선택 트랜지스터는, 게이트 절연막으로서 전하 축적층과 다른 절연막과의 적층을 포함하고, 상기 비트선측의 선택 트랜지스터는, 게이트 절연막으로서 전하 축적층과 다른 절연막과의 적층을 포함하는, 플래쉬 메모리.
  13. 제8항에 있어서,
    플래쉬 메모리는 게다가, 메모리 셀의 프로그램을 제어하는 프로그램 제어 수단을 포함하고,
    상기 프로그램 제어 수단은, 선택 메모리 셀의 프로그램을 금지하는 경우, 제1 및 제2 선택 트랜지스터를 오프하고, 상기 블록의 일방의 확산 영역과 타방의 확산 영역을 플로팅으로 하고, 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인에 중간 전압을 인가하는, 플래쉬 메모리.
  14. 제8항에 있어서,
    상기 프로그램 제어 수단은, 선택 메모리 셀을 프로그램 하는 경우, 제1 및 제2 선택 트랜지스터를 온 하고, 상기 블록의 일방의 확산 영역과 타방의 확산 영역을 소스선 및 비트선에 전기적으로 접속시켜, 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인에 중간 전압을 인가하는, 플래쉬 메모리.
  15. 제8항에 있어서,
    플래쉬 메모리는 게다가, 메모리 셀의 소거를 제어하는 소거 제어 수단을 포함하고,
    상기 소거 제어 수단은, 상기 블록의 메모리 셀을 일괄 소거하는 경우, 상기 블록의 각 메모리 셀의 게이트에 기준 전압을 인가하고, 제1 및 제2 선택 트랜지스터를 플로팅으로 하고, 채널을 포함한 웰 영역에 소거 전압을 인가하는, 플래쉬 메모리.
  16. 소스선과 비트선과의 사이에 전기적으로 병렬로 접속된 복수의 메모리 셀을 포함한 메모리 셀 어레이를 구비한 AND형의 플래쉬 메모리의 프로그램 방법이며,
    상기 메모리 셀 어레이에는, 병행하는 기다란 복수의 확산 영역이 형성되고,
    상기 병렬로 접속된 복수의 메모리 셀의 각각은, 대향하는 확산 영역의 사이에 배치된 게이트와, 게이트 절연막으로서 적어도 3층 이상의 절연층을 포함한 전하 축적층을 가지고 있고,
    선택 메모리 셀의 게이트에 프로그램 전압을 인가하고, 채널에 기준 전압을 인가하는 것으로, 채널로부터 터널링 된 전하를 상기 전하 축적층에 축적시키는, 프로그램 방법.
  17. 제16항에 있어서,
    병렬 접속된 선택 메모리 셀 및 비선택 메모리 셀의 공통의 확산 영역을 플로팅 상태로 하고, 선택 메모리 셀 및 비선택 메모리 셀의 각 게이트에 인가된 전압에 의해 상기 선택 메모리 셀의 확산 영역 및 채널을 셀프 부스트시켜, 선택 메모리 셀의 프로그램을 금지하는, 프로그램 방법.
  18. 제16항에 있어서,
    병렬 접속된 선택 메모리 셀 및 비선택 메모리 셀의 공통의 확산 영역에 기준 전압을 인가하고, 선택 메모리 셀의 게이트에 프로그램 전압을 인가하고, 비선택 메모리 셀에 중간 전압을 인가하는 것으로, 선택 메모리 셀의 프로그램을 실시하는, 프로그램 방법.
  19. 소스선과 비트선과의 사이에 전기적으로 병렬로 접속된 복수의 메모리 셀을 포함한 메모리 셀 어레이를 구비한 AND형의 플래쉬 메모리의 소거 방법이며,
    상기 메모리 셀 어레이에는, 병행하는 기다란 복수의 확산 영역이 형성되고,
    상기 병렬로 접속된 복수의 메모리 셀의 각각은, 대향하는 확산 영역의 사이에 배치된 게이트와, 게이트 절연막으로서 적어도 3층 이상의 절연층을 포함한 전하 축적층을 가지고 있고,
    선택 메모리 셀의 게이트에 기준 전압을 인가하고, 채널을 포함한 웰에 소거 전압을 인가하는 것으로, 상기 전하 축적층에 축적된 전하를 터널링에 의해 채널로 방출시키는, 소거 방법.
  20. 제19항에 있어서,
    병렬 접속된 복수의 메모리 셀을 포함한 블록을 선택하고, 선택한 블록의 복수의 메모리 셀을 일괄 소거하는, 소거 방법.
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* Cited by examiner, † Cited by third party
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"A 0.24-um2 Cell Process with 0.18um Width Isolation and 3-D Interpoly Dielectric Films for 1-Gb Flash Memories", Takashi Kobayashi et Al., 1997 IEDM, p275-278
종래의 AND형 플래쉬 메모리에서는, 프로그램 동작시, 로컬 소스선 LSL이 플로팅이기 때문에, 프로그래밍의 펀치드루의 문제는 생기지 않는다. 그러나, 프로그래밍에서는, 소스/드레인 간의 채널 전류에 의해 생기는 핫 일렉트론을 플로팅 게이트에 주입시킬 필요가 있고, 또, 소거를 위해서 플로팅 게이트 FG로부터 로컬 비트선 LBL로의 전자를 배제하려면, 플로팅 게이트 FG로의 드레인의 오버랩 영역을 크게 할 필요가 있다. 그 때문에, 셀 사이즈를 미세화하는 것이 어렵다라고 하는 과제가 있다.

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