JP2024030722A - フラッシュメモリ - Google Patents

フラッシュメモリ Download PDF

Info

Publication number
JP2024030722A
JP2024030722A JP2022133799A JP2022133799A JP2024030722A JP 2024030722 A JP2024030722 A JP 2024030722A JP 2022133799 A JP2022133799 A JP 2022133799A JP 2022133799 A JP2022133799 A JP 2022133799A JP 2024030722 A JP2024030722 A JP 2024030722A
Authority
JP
Japan
Prior art keywords
memory cell
diffusion region
flash memory
gate
charge storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022133799A
Other languages
English (en)
Inventor
理一郎 白田
Original Assignee
ウィンボンド エレクトロニクス コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ウィンボンド エレクトロニクス コーポレーション filed Critical ウィンボンド エレクトロニクス コーポレーション
Priority to JP2022133799A priority Critical patent/JP2024030722A/ja
Priority to CN202310926113.3A priority patent/CN117636986A/zh
Priority to KR1020230099950A priority patent/KR20240028927A/ko
Priority to US18/454,051 priority patent/US20240071494A1/en
Publication of JP2024030722A publication Critical patent/JP2024030722A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】 メモリセルサイズの微細化を図り、高集積化が可能なＡＮＤ型のフラッシュメモリを提供する。【解決手段】 本発明のＡＮＤ型のフラッシュメモリは、ソース線ＳＬとビット線ＢＬとの間に並列に接続された複数のメモリセルＭＣを含む。メモリセルＭＣは、ゲート絶縁膜として、ＳｉＮ層を含む電荷蓄積層１２を含んで構成される。プログラムするとき、メモリセルＭＣの電荷蓄積層１２にチャンネルからＦＮトンネリングされた電子が蓄積される。消去するとき、メモリセルの電荷蓄積層１２に蓄積された電子がチャンネルに放出される。【選択図】 図２Ａ

Description

本発明は、ＡＮＤ型のメモリセルアレイ構造を有するフラッシュメモリに関する。
図１（Ａ）に従来のＮＯＲ型フラッシュメモリの等価回路を示す。同図に示すように、各メモリセルのソース／ドレインがビット線ＢＬとソース線ＳＬ（仮想接地）との間に接続され、ゲートがワード線ＷＬに接続され、個々のメモリセルの読出しやプログラムを行うことができる。プログラム動作では、例えば、選択メモリセルのビット線ＢＬに５Ｖ、ソース線ＳＬに０Ｖ、ワード線ＷＬに１２Ｖを印加し、非選択メモリセルのビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬに０Ｖを印加する。
ＮＯＲ型フラッシュメモリでは、メモリセルのゲート長を１００ｎｍ未満にスケーリングすることができないため、メモリセルのスケーリングに制限がある。ゲート長をスケーリングできない理由の１つは、プログラミング中のパンチスルーの問題である。ビット線ＢＬに大きな電圧を印加するため、ゲート長をスケーリングに従って１００ｎｍより小さくすると、メモリセルのソース／ドレイン間でパンチスルーが生じ、ビット線ＢＬからソース線ＳＬへの電流の漏れを抑えることが難しくなる。また、ゲート長をスケーリングできない場合、読み出し動作時に読み出し電流を得るべくチャンネル幅もスケーリングすることができない。それ故、ＮＯＲ型フラッシュメモリのメモリセルサイズは、概ね限界にきている。
図１（Ｂ）は、ＡＮＤ型フラッシュメモリの等価回路を示す図である（非特許文献１）。ＡＮＤ型フラッシュメモリでは、ローカルビット線ＬＢＬとローカルソース線ＬＳＬとの間に複数のメモリセルを並列に接続し、メモリセルの各ゲートがワード線ＷＬに接続される。ローカルビット線ＬＢＬは、ビット線側の選択トランジスタを介してビット線ＢＬに接続され、ローカルソース線ＬＳＬは、ソース線側の選択トランジスタを介してソース線ＳＬに接続される。メモリセルを選択するとき、選択制御線ＳＧ１によりビット線側の選択トランジスタがオンされ、選択制御線ＳＧ２によりソース線側の選択トランジスタがオンされる。
プログラム動作では、例えば、選択メモリセルのローカルビット線ＬＳＬに３Ｖ、ローカルソース線ＬＳＬをフローティング、ワード線ＷＬに９Ｖを印加し、非選択メモリセルのローカルビット線ＬＢＬに０Ｖ、ローカルソース線ＬＳＬをフローティング、ワード線に３Ｖを印加する。
"A 0.24-um2 Cell Process with 0.18um Width Isolation and 3-D Interpoly Dielectric Films for 1-Gb Flash Memories", Takashi Kobayashi et al., 1997 IEDM, p275-278
上記した従来のＡＮＤ型フラッシュメモリでは、プログラム動作時、ローカルソース線ＬＳＬがフローティングであるため、プログラミングのパンチスルーの問題は生じない。しかし、プログラミングでは、ソース／ドレイン間のチャンネル電流によって生じるホットエレクトロンをフローティングゲートに注入させる必要があり、また、消去のためにフローティングＦＧからローカルビット線ＬＢＬへの電子を排除するには、フローティングゲートＦＧへのドレインのオーバーラップ領域を大きくする必要がある。そのため、セルサイズを微細化することが難しいという課題がある。
本発明は、従来の課題を解決し、メモリセルサイズの微細化を図り、高集積化が可能なＡＮＤ型のフラッシュメモリを提供することを目的とする。
本発明に係るＡＮＤ型のフラッシュメモリは、ソース線とビット線との間に電気的に並列に接続された複数のメモリセルを含むメモリセルアレイを備えたものであって、前記メモリセルアレイには、並行する細長い複数の拡散領域が形成され、前記並列に接続された複数のメモリセルの各々は、対向する拡散領域の間に配されたゲートと、ゲート絶縁膜として電荷を蓄積可能な電荷蓄積層とを含み、当該電荷蓄積層は、少なくとも３層以上の絶縁層を含む。
ある態様では、前記電荷蓄積層は、電荷を蓄積するための窒化層を含む。ある態様では、前記電荷蓄積層は、上部絶縁層と下部絶縁層との間に前記窒化層を含む。ある態様では、前記電荷蓄積層は、上部シリコン酸化膜、シリコン窒化膜および下部シリコン酸化膜を含むＯＮＯ構造である。ある態様では、選択メモリセルのゲートにプログラム電圧が印加されたとき、前記電荷蓄積層は、チャンネルからトンネリングされた電荷を蓄積する。
ある態様では、前記電荷蓄積層は、列方向のメモリセル毎に分離される。ある態様では、前記電荷蓄積層は、行方向のメモリセル毎に分離される。ある態様では、前記電荷蓄積層は、メモリセル毎に分離される。ある態様では、選択メモリセルのゲートに基準電圧が印加され、ウエル領域に消去電圧が印加されたとき、前記電荷蓄積層は、蓄積した電荷をトンネリングによりチャンネルに放出するか、あるいは蓄積した電子をチャンネルからトンネリングされた正孔に再結合させる。ある態様では、メモリセルアレイはさらに、並列接続されたｎ個のメモリセルのブロックに共通の一方の拡散領域をソース線に選択的に接続するためのソース線側の選択トランジスタと、当該ブロックに共通の他方の拡散領域をビット線に選択的に接続するためのビット線側の選択トランジスタとを含み、前記ソース線側の選択トランジスタがオンしたとき、前記ブロックの一方の拡散領域がソース線に電気的に接続され、前記ビット線側の選択トランジスタがオンしたとき、前記ブロックの他方の拡散領域がビット線に電気的に接続される。ある態様では、前記ソース線側の選択トランジスタは、前記ブロックの先頭のメモリセルの一方の拡散領域をソース線に接続するための第１の選択トランジスタと最後のメモリセルの一方の拡散領域をソース線に接続するための第２の選択トランジスタとを含み、前記ビット線側の選択トランジスタは、前記ブロックの先頭のメモリセルの他方の拡散領域をビット線に接続するための第１の選択トランジスタと最後のメモリセルの他方の拡散領域をビット線に接続するための第２の選択トランジスタとを含み、前記ソース線側の第１のトランジスタと前記ビット線側の第１のトランジスタとの各ゲートは、対応する第１の選択制御線に共通に接続され、前記ソース線側の第２のトランジスタと前記ビット線側の第２のトランジスタとの各ゲートは、対応する第２の選択制御線に共通に接続される。ある態様では、前記ブロックのｎ個のメモリセルの各ゲートは、メモリセルアレイ上を行方向に延在するワード線にそれぞれ接続され、前記第１および第２の選択制御線は、ワード線と平行に延在する。ある態様では、前記ソース線側の選択トランジスタの一方の拡散領域は、メモリセルの一方の拡散領域に電気的に接続され、他方の拡散領域は、導電性コンタクト部材を介してソース線に電気的に接続され、前記ビット線側の選択トランジスタの一方の拡散領域は、メモリセルの他方の拡散領域と共通であり、他方の拡散領域は、導電性コンタクト部材を介してビット線に電気的に接続される。ある態様では、前記ソース線側の選択トランジスタは、ゲート絶縁膜として電荷蓄積層と他の絶縁膜との積層を含み、前記ビット線側の選択トランジスタは、ゲート絶縁膜として電荷蓄積層と他の絶縁膜との積層を含む。ある態様では、フラッシュメモリはさらに、メモリセルのプログラムを制御するプログラム制御手段を含み、前記プログラム制御手段は、選択メモリセルのプログラムを禁止する場合、第１および第２の選択トランジスタをオフし、前記ブロックの一方の拡散領域と他方の拡散領域をフローティングにし、選択ワード線にプログラム電圧を印加し、非選択ワード線に中間電圧を印加する。ある態様では、前記プログラム制御手段は、選択メモリセルをプログラムする場合、第１および第２の選択トランジスタをオンし、前記ブロックの一方の拡散領域と他方の拡散領域をソース線およびビット線に電気的に接続させ、選択ワード線にプログラム電圧を印加し、非選択ワード線に中間電圧を印加する。ある態様では、フラッシュメモリはさらに、メモリセルの消去を制御する消去制御手段を含み、前記消去制御手段は、前記ブロックのメモリセルを一括消去する場合、前記ブロックの各メモリセルのゲートに基準電圧を印加し、第１および第２の選択トランジスタをフローティングにし、チャンネルを含むウエル領域に消去電圧を印加する。
本発明に係るプログラム方法は、ソース線とビット線との間に電気的に並列に接続された複数のメモリセルを含むメモリセルアレイを備えたＡＮＤ型のフラッシュメモリのものであって、前記メモリセルアレイには、並行する細長い複数の拡散領域が形成され、前記並列に接続された複数のメモリセルの各々は、対向する拡散領域の間に配されたゲートと、ゲート絶縁膜として少なくとも３層以上の絶縁層を含む電荷蓄積層とを有しており、選択メモリセルのゲートにプログラム電圧を印加し、チャンネルに基準電圧を印加することで、チャンネルからトンネリングされた電荷を前記電荷蓄積層に蓄積させる。ある態様では、並列接続された選択メモリセルおよび非選択メモリセルの共通の拡散領域をフローティング状態にし、選択メモリセルおよび非選択メモリセルの各ゲートに印加された電圧により前記選択メモリセルの拡散領域およびチャンネルをセルフブーストさせ、選択メモリセルのプログラムを禁止する。ある態様では、並列接続された選択メモリセルおよび非選択メモリセルの共通の拡散領域に基準電圧を印加し、選択メモリセルのゲートにプログラム電圧を印加し、非選択メモリセルに中間電圧を印加することで、選択メモリセルのプログラムを行う。
本発明に係る消去方法は、ソース線とビット線との間に電気的に並列に接続された複数のメモリセルを含むメモリセルアレイを備えたＡＮＤ型のフラッシュメモリのものであって、前記メモリセルアレイには、並行する細長い複数の拡散領域が形成され、前記並列に接続された複数のメモリセルの各々は、対向する拡散領域の間に配されたゲートと、ゲート絶縁膜として少なくとも３層以上の絶縁層を含む電荷蓄積層とを有しており、選択メモリセルのゲートに基準電圧を印加し、チャンネルを含むウエルに消去電圧を印加することで、前記電荷蓄積層に蓄積された電荷をトンネリングによりチャンネルに放出させる。ある態様では、並列接続された複数のメモリセルを含むブロックを選択し、選択したブロックの複数のメモリセルを一括消去する。
本発明によれば、ＡＮＤ型のメモリセルアレイにおいて、メモリセルが電荷を蓄積可能な少なくとも３層以上の絶縁層を含む電荷蓄積層を持つように構成したので、従来のＡＮＤ型フラッシュメモリと比較してメモリセルの微細化が可能となり、かつ製造工程も簡略化させることができる。
図１（Ａ）は、ＮＯＲ型フラッシュメモリの等価回路、図１（Ｂ）は、ＡＮＤ型フラッシュメモリの等価回路である。 本発明の実施例に係るＡＮＤ型メモリセルアレイの構成を模式的に示す平面図である。 本発明の実施例に係るＡＮＤ型メモリセルアレイの等価回路である。 図２のＢ－Ｂ線断面図である。 図２のＡ－Ａ線断面図である。 図２のＤ－Ｄ線断面図である。 図２のＥ－Ｅ線断面図である。 図２に示すメモリセルアレイの別のコンタクト例を示す平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの等価回路を示す図である。 本発明の実施例にＡＮＤ型フラッシュメモリの各部の動作電圧を示すテーブルである。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図および平面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの製造工程を示す断面図である。 本発明の実施例に係るＡＮＤ型フラッシュメモリの電気的な構成を示すブロック図である。
本発明は、ＭＯＮＯＳタイプまたはＳＯＮＯＳタイプのＡＮＤ型のメモリセルアレイ構造を有するフラッシュメモリに関し、ＦＮトンネリングによりチャンネルからシリコン窒化膜（ＳｉＮ）に電荷をトラップさせ、あるいはシリコン窒化膜から電荷をチャンネルに放出させる構成を用いる。これにより、メモリセルのドレインからソースへのパンチスルーの問題を解消し、かつドレインからゲートへのオーバーラップ領域を最小限に抑え、メモリセルの微細化および製造工程の簡易化を図ることができる。
次に、本発明の実施例について図面を参照して詳細に説明する。図２は、本発明の実施例に係るＡＮＤ型フラッシュメモリのメモリセルアレイの一部の平面図、図２Ａは、その等価回路である。図３は、図２のＢ－Ｂ線断面図、図４は、図２のＡ－Ａ線断面図、図５は、図２のＤ－Ｄ線断面図、図６は、図２のＥ－Ｅ線断面図である。なお、図面は、必ずしも実際のデバイスのサイズを正確に示したものではなく、発明の理解を容易にするために誇張した部分を含むことに留意すべきである。
図２、図２Ａに示すように、ビット線ＢＬとソース線ＳＬとが交互に列方向に延在し、その下層に、ワード線ＷＬ、選択制御線ＳＧ１、ＳＧ２が行方向に延在する。ソース線ＳＬは、コンタクトＣＴを介してソース線側の選択トランジスタＳＳＥＬ１、ＳＳＥＬ２に接続され、ビット線ＢＬは、コンタクトＣＴを介してビット線側の選択トランジスタＢＳＥＬ１、ＢＳＥＬ２に接続される。
ソース線側の選択トランジスタＳＳＥＬ１およびビット線側の選択トランジスタＢＳＥＬ１とソース線側の選択トランジスタＳＳＥＬ２およびビット線側の選択トランジスタＢＳＥＬ２との間には、ソース線ＳＬとビット線ＢＬに電気的に並列接続された複数のメモリセルＭＣが形成され、これらの並列接続された複数のメモリセルは１つのブロックを構成する。
行方向のソース線側の選択トランジスタＳＳＥＬ１およびビット線側の選択トランジスタＢＳＥＬ１の各ゲートは、対応する選択制御線ＳＧ１に共通に接続され、行方向のソース線側の選択トランジスタＳＳＥＬ２およびビット線側の選択トランジスタＢＳＥＬ２の各ゲートは、対応する選択制御線ＳＧ２に共通に接続される。また、行方向のメモリセルの各ゲートは、対応するワード線ＷＬに接続される。
図２の破線で示す矩形状のエリアは、１つのメモリセルＭＣを示し、他の矩形状のエリアは、ソース線側の選択トランジスタＳＳＥＬ１、ＳＳＥＬ２、ビット線側の選択トランジスタＢＳＥＬ１、ＢＳＥＬ２を示している。
図３は、メモリセルの断面を示している。Ｐ型のシリコン基板内に、Ｎウエルが形成され、Ｎウエル内にＰウエル１０が形成される。Ｐウエル１０の表面には、ソース線ＳＬおよびビット線ＢＬと平行に延在するＮ型の拡散領域１２が形成される。ソース線側の拡散領域１２とビット線側の拡散領域１２とは、メモリセルのソース／ドレインを提供する。Ｐウエル１０の表面には、ゲート絶縁膜として、少なくとも３つ以上の絶縁層を含む電荷蓄積層１４が形成される。電荷蓄積層１４は、例えば、ＯＮＯ構造（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）を有し、ＳｉＮは、チャンネルからＦＮトンネリングされた電子を蓄積する。電荷蓄積層１４上には、導電性のポリシリコン等から構成されたゲート１６が形成され、ゲート１６は、ワード線ＷＬに電気的に接続される。
１つのメモリセルＭＣは、拡散領域１２、電荷蓄積層１４、ゲート１６およびゲート１６に電気的に接続されたＷＬ配線を含んで構成される。行方向に隣接するメモリセルを電気的に分離するため、拡散領域１２の間に列方向に延在するシャロートレンチアイソレーションＳＴＩが形成される。また、シャロートレンチアイソレーションＳＴＩは、行方向に隣接するメモリセルの電荷蓄積層１４も同時に分離する。但し、図５に示すように、電荷蓄積層１４は、列方向に延在し、列方向に隣接するメモリセルに共通である。シャロートレンチアイソレーションＳＴＩは、例えば、シリコン酸化領域である。また、ゲート１６の間に層間絶縁膜１８が形成される。
図４は、ソース線側の選択トランジスタＳＳＥＬ１とビット線側の選択トランジスタＢＳＥＬ１の断面を示している。ゲート１６上に電気的に接続された選択制御線であるＳＧ１配線が配置され、選択トランジスタＳＳＥＬ１、ＢＳＥＬ１のゲート１６の直下には、電荷蓄積層１４に加えて厚い絶縁膜２２が形成される。厚い絶縁膜２２は、例えば、シリコン酸化膜である。また、厚い絶縁膜２２の直下には、Ｐ＋の高不純物拡散領域２０が形成される。拡散領域２０は、選択トランジスタのしきい値Ｖｔを調整するために形成される。さらに、ソース線ＳＬとビット線ＢＬの下方であって、厚い絶縁膜２２の直下には、Ｐ＋の高不純物拡散領域２１が形成される。拡散領域２１は、ソース線ＳＬ／ビット線ＢＬのコンタクトＣＴが接続されるＮ型の拡散領域との間の耐圧を増加させ、選択トランジスタＳＳＥＬ１、ＢＳＥＬ１がオンするとき、ソース線側の拡散領域１２とビット線側の拡散領域１２とが導通するのを防止する。
図５は、メモリセルの断面を示している。Ｐウエル１０のシリコン表面には、電荷蓄積層１４を介してメモリセルのゲート１６が形成され、ゲート１６は、対応するワード線ＷＬに電気的に接続される。
図６は、選択トランジスタの断面を示している。選択トランジスタＳＳＥＬ１のゲート１６は、選択制御線ＳＧ１に接続される。また、選択トランジスタＳＳＥＬ１の一方のＮ型の拡散領域１３は、メモリセルの拡散領域１２に電気的に接続され、他方のＮ型の拡散領域１３には、コンタクトＣＴを介してソース線ＳＬが電気的に接続される。つまり、メモリセルのソース／ドレインを形成するための列方向に延在する拡散領域１２は、選択トランジスタＳＳＥＬ１を形成する領域には形成されない。選択トランジスタのチャンネルには、上記したようにＰ＋の高不純物拡散領域２０として、チャネルストップボロンドーピング領域（Ｐ型シリコン基板の場合）、またはＡｓドーピング領域（Ｎ型シリコン基板の場合）が形成される。これにより、選択トランジスタのしきい値電圧（Ｖｔ）を調整することができる。
選択トランジスタのゲート絶縁膜として、電荷蓄積層１４に厚い絶縁膜２２を加えることで、選択トランジスタのゲートに高電圧が印加されても、選択トランジスタの電荷蓄積層１４に電荷が蓄積されて選択トランジスタのしきい値Ｖｔが変動するのを防止する。但し、厚い絶縁膜２２は、必ずしも必須ではなく、電荷蓄積層１４に電荷が蓄積されるような高電圧がゲートに印加されないようであれば、省略することができる。なお、ソース線側の選択トランジスタＳＳＥＬ２とビット線側の選択トランジスタＢＳＥＬ２も同様に構成される。
選択トランジスタＳＳＥＬ１の向きは、メモリセルＭＣの向きと９０度異なり、つまり、選択トランジスタＳＳＥＬ１は、メモリセルＭＣのソース線側の拡散領域１２とソース線ＳＬとを選択的に接続／非接続する。選択トランジスタＳＳＥＬ１は、選択制御線ＳＧ１が選択トランジスタＳＳＥＬ１のしきい値Ｖｔよりも高い場合にオンし、メモリセルの拡散領域１２をソース線ＳＬに電気的に接続する。選択トランジスタＳＳＥＬ２も選択トランジスタＳＳＥＬ１と同様に構成され、また、ここに図示しない、ビット線側の選択トランジスタＢＳＥＬ１、ＢＳＥＬ２も同様に構成される。
本実施例では、上記のＡＮＤ型セル構造を採用することで、従来のＡＮＤ型フラッシュメモリとは異なり、選択制御線ＳＧ１、ＳＧ２とワード線ＷＬの形成を同時に行うことができる。また、電荷蓄積層１４は、図３に示すようにメモリセル間で分離されるため、１つのメモリセルから隣接するメモリセルへの電荷の拡散が回避され、データ保持が向上する。
図７に、本実施例のＡＮＤ型セルアレイ構造の変形例を示す。ここでは、ソース線ＳＬとビット線ＢＬのコンタクト領域が千鳥状であり、このレイアウトは、図１（Ｂ）に示す等価回路に対応する。図７に示すレイアウトを使用することで、読出し動作中にビット線ＢＬからソース線ＳＬに流れるセル電流がワード線ＷＬの位置に依存することを低減させることができる。
次に、本実施例のＡＮＤ型フラッシュメモリの動作について図８Ａおよび図８Ｂを参照して説明する。本実施例のＡＮＤ型フラッシュメモリの動作は、ＳｉＮ層とチャンネルとの間の電子トンネリングを利用する独自のものである。図８Ａは、２つのブロックを含むメモリセルアレイの等価回路を例示し、例えば、ブロック１では、ビット線側の選択トランジスタとソース線側の選択トランジスタとの間に、並列に接続されたｎ個のメモリセルが並列に接続され、ブロック１の上端の選択トランジスタの各ゲートに選択制御線ＳＧ１１が共通に接続され、下端の選択トランジスタの各ゲートに選択制御線ＳＧ１２が共通に接続され、行方向のメモリセルの各ゲートにＣＧ１０、ＣＧ１１、・・・、ＣＧ１ｎ－１が共通に接続される。「ＣＧ」は、ワード線ＷＬと同義であり、コントロールゲートである。
ここでは、ブロック１のＣＧ１１に接続されたメモリセルが選択されるものと仮定する。２次元ＮＡＮＤ型フラッシュメモリと同様に、読出しおよびプログラムはワード線単位（ページ単位）で行われ、消去はブロック単位で行われる。図８Ｂは、読出し時、プログラム時、消去時に、選択されたブロック１と非選択ブロック２の各部に印加する電圧を示している。
［読出し動作］
メモリセル当たりシングルビットの場合、選択したメモリセルのＣＧに約２Ｖが印加され、ビット線ＢＬに約０．６Ｖ、ソース線ＳＬが読み出し用に接地される。その他の選択されていないＣＧには、－０．６～０Ｖ付近が印加される。選択制御線ＳＧ１１とＳＧ１２には、選択トランジスタのしきい値Ｖｔよりも高い電圧が印加される。ＣＧ１１に接続されたメモリセルのしきい値ＶｔがＶＣＧ１１（「１」セル）よりも低い場合、セル電流はビット線ＢＬからソース線ＳＬに流れる。他方、ＣＧ１１に接続されたメモリセルのしきい値ＶｔがＶＣＧ１１（「０」セル）よりも高い場合、ビット線ＢＬからソース線ＳＬに電流は流れない。メモリセルのデータを正しく読み取るには、メモリセルのしきい値Ｖｔが、非選択のメモリセルのＣＧバイアスよりも高くなければならない。
［プログラム動作］
プログラミングでは、選択されたＣＧ１１に高電圧（例えば、～１０Ｖ）が印加され、非選択のＣＧに中間電圧（例えば、～５Ｖ）が印加される。「０」プログラミングの場合（電荷蓄積層に電子を注入する場合）、ビットＢＬには０Ｖが印加される。ソース線ＳＬにもビット線ＢＬと同じ電圧が印加される。「１」プログラミングの場合（電荷蓄積層に電子を注入しない、プログラム禁止の場合）、ビット線ＢＬには、正の電圧（例えば、～１．６Ｖ）が印加される。ソース線ＳＬにもビット線ＢＬと同じ電圧が印加される。
「０」プログラムでは、選択制御線ＳＧ１１、１２は、選択トランジスタのしきい値Ｖｔ（例えば、～１Ｖ）よりも高い電圧を印加し、選択トランジスタをオンさせ、ビット線ＢＬをメモリセルの拡散領域に電気的に接続し、拡散領域に０Ｖを印加する。これにより、選択メモリセルの電荷蓄積層１４には、チャンネルからトンネリングされた電子が注入され、電子が電荷蓄積層１４に蓄積される。非選択メモリセルのゲートには、チャンネルからのトンネリングには十分ではない中間電圧が印加されるため、「０」プログラムはされない。
「１」プログラムでは、ビット線に正の電圧が印加されているため、選択制御線ＳＧ１１、１２の高い電圧によって選択トランジスタがオフし、つまり、メモリセルの拡散領域がフローティング状態になる。ＣＧ１１に高電圧が印加されると、拡散領域およびチャンネルの電位がカップリングによりセルフブーストされ、チャンネルと電荷蓄積層との間の電位差はトンネリングに十分な大きさにならない。このため、選択メモリセルや非選択メモリセルにプログラムは行われない。
また、ブロック２の選択制御線ＳＧ２１、ＳＧ２２には０Ｖが印加され、選択トランジスタをオフさせ、ソース線ＳＬ／ビット線ＢＬからメモリセルの拡散領域が分離される。
ある実施態様では、電荷蓄積層１４は少なくとも３層の絶縁層を含む。１つ目は、シリコン表面に面した下部絶縁層（例えば、酸化物層）であり、２つ目は、データ識別のために電荷を蓄えているＳｉＮ層であり、３つ目は、ゲート／ワード線ＷＬに面した上部絶縁層（例えば、酸化物層）である。下部絶縁層の有効な酸化物の厚さは、上部絶縁層の有効酸化物の厚さよりも薄い。逆の場合も可能であるが、この場合、プログラミング時と消去時のＳｉＮ層への電荷の流れが異なる。下部絶縁層の実効酸化物の膜厚が薄い場合、プログラミングおよび消去中に電荷がシリコン表面とＳｉＮ層との間を流れる。他方、両者の絶縁層体の厚さが逆の場合、プログラミングおよび消去中に電荷がＳｉＮとゲート／ワード線ＷＬと間を流れる。
ここでは、代表的な例として最初のケース（下部絶縁層の厚さが上部絶縁層の厚さよりも薄い）を説明する。ビット線ＢＬが接地されると、ＣＧ１１に接続されたメモリセルセルは、「０」プログラムされる（チャンネルからＳｉＮへの電子注入）。ビット線ＢＬに正の電圧（～１．６Ｖ）を印加すると、ソース線側とビット線側の２つの拡散領域１２がビット線ＢＬとソース線ＳＬから分離される。このため、拡散領域１２とチャネルの領域の両方が、ＣＧ１１および他のＣＧに高電圧と中間電圧を印加することによって自己ブーストされ、拡散領域１２とＣＧ１１との電圧差が小さくなり、ＣＧ１１に接続されたメモリセルでは、基板からＳｉＮへの電子注入が生じない。
［消去動作］
消去の場合、選択したブロック（ここでは、ブロック１が選択）のメモリセルが同時に消去される。基板内に形成されたＮウエルとＰウエルの２つのウエルが電気的に接続され、消去中、Ｐウエルに高電圧（例えば、８～１４Ｖ）が印加され、選択したブロック内の全てのＣＧが接地され、ビット線ＢＬとソース線ＳＬがフローティングにされる。そして、電子がＳｉＮ層からＰウエルにトンネルされるか、正孔がＰウエルからメモリセルのＳｉＮ層に注入され、電子と再結合される。これにより、メモリセルのしきい値Ｖｔが、読出し動作時に選択したＣＧに印加された読出し電圧よりも低下する。一方、選択されていないブロックでは、すべてのＣＧがフローティングである。Ｐウエルに高電圧が印加されると、フローティングのＣＧが自己ブーストされ、選択されていないブロックでは消去が生じない。なお、消去は、ブロック単位で行うことが好ましいが、ワード線単位で行うことも可能である。
このように、従来のＡＮＤ型フラッシュメモリでは、電荷蓄積層にフローティングゲート（ＦＧ）を使用するのに対し、本実施例では、電荷蓄積層として誘電体（ＳｉＮ：窒化ケイ素層）を使用する。本実施例では、フローティングゲートを使用しないため、メモリセルを製造するための工程をより簡易にすることが可能である。
また、プログラミング時に従来のＡＮＤ型フラッシュメモリは、フローティングゲートへの熱電子注入を使用するが、本実施例では、ゲートに高電圧を印加することにより、チャネルと拡散領域から電荷蓄積層にトンネリングする電子を使用する。また、電子を注入しないセル（「１」プログラムセル）のプログラミング障害を回避するために、拡散領域がフローティング状態で、選択されていないワード線ＷＬに中間電圧が印加され、次に、チャネルと拡散領域の両方が自己ブーストされ、ワード線ＷＬとシリコン表面間の電圧差が減少し、「１」プログラミングセルの電荷蓄積層への電子注入を回避する。
次に、本実施例のＳＯＮＯＳタイプのＡＮＤ型フラッシュメモリを作成するためのプロセスフローを図９ないし図１８を参照して説明する。ここでは、図２に示すようにＡＮＤ型セルアレイの両端でビット線ＢＬとソース線ＳＬとコンタクトするプロセスフローを示す。但し、図７に示すコンタクトがスタッガードタイプのプロセスフローは、両端でコンタクトを取るタイプのプロセスフローと同じである。
図９に示すように、最初にセルアレイ領域のＰ型シリコン基板３０内にＮウエル３２が形成され、Ｎウエル３２内にＰウエル３４が形成される。Ｐウエル３４は、メモリセルを形成するための領域を提供する。なお、Ｎ型のシリコン基板を用いることも可能であり、その場合、２つのウエルの順序が逆になる。Ｎウエル３２とＰウエル３４は電気的に接続されており、２つのウエル３２、３４には、消去中に高電圧が印加される。但し、図８Ｂの表に示すように、他の動作では２つのウエル３２、３４が接地され、Ｐ型シリコン基板３０は常に接地されたままである。
２つのウエル３２、３４の形成後、選択トランジスタ（ＳＳＥＬ１、ＳＳＥＬ２、ＢＳＥＬ１、ＢＳＥＬ２）のための絶縁体４０がＰウエル３４上に形成される。次に、図１０に示すように、選択トランジスタを形成する領域に絶縁体が残るように、絶縁体４０がパターニングされる。なお、絶縁体４０は、必須ではないことに留意すべきである。
次に、Ｐウエル３４上に例えばＳｉＮ層および絶縁膜を含む電荷蓄積層４２がデポジットされる。次に、図１１に示すように、ボロンのイオン注入が行われ、これが絶縁体４０の直下の深いＰ型の拡散領域４４を形成する。次に、図１１（Ｄ）に示すように、電荷蓄積層４２上にゲート材料４６とマスク材料４８がデポジットされ、それらが列方向に延在するようにパターニングされる。尚、図１１（Ｅ）に示すように、パターンニングの際にゲート材料４６をエッチングする領域で電荷蓄積層４２も同時にエッチングすることも可能である。そうする事により各ゲート材料４６の直下にのみ電荷蓄積層４２が残存し、列方向に延在する各ゲート材料４６毎に電荷蓄積層４２が分離される。
次に、別のマスク材料（例えば、シリコン酸化膜やシリコン窒化膜などであり、ここには図示しない）が全面にデポジットされ、当該別のマスク材料を異方性エッチングすることで、図１２に示すように、ゲート材料４６およびマスク材料４８に側壁５０を形成する。
側壁５０の形成後、図１３Ａに示すように、側壁５０とゲート材料４６上のマスク材料４８とをエッチング用マスクとして使用し、露出したシリコン表面がエッチングされる。シリコン表面のエッチングされたトレンチ５２は、その後、シャロートレンチアイソレーションＳＴＩを提供する。
次に、全体に絶縁層５４（例えば、シリコン酸化膜など）がデポジットされ、続いて、図１３Ｂに示すように、絶縁層５４の上部がＣＭＰ等によって平坦化される。次に、図１４Ａに示すように、平坦化された絶縁層５４が、電荷蓄積層４２の近くまでエッチバックされる。次に、図１４Ｂに示すように、例えば、トレンチ５２内に残存した絶縁層５４により、トレンチ５２内に絶縁領域５６が形成される。
次に、図１４Ｂの（Ａ）、（Ｃ）に示すように、選択トランジスタを形成する領域を除くセルアレイ領域の側壁５０を除去した後、Ｎ型不純物を注入してメモリセルの拡散領域５８を形成する。選択トランジスタの形成領域には、図１４Ｂの（Ｂ）に示すように拡散領域は形成されない。
拡散領域５８の形成後、図１５に示すように層間絶縁層６０がデポジットされ、層間絶縁層６０がＣＭＰ等によって平坦化され、ゲート材料４６が露出される。次に、図１５（Ａ）に示すようなパターニングされたマスク６２を使用して、選択トランジスタ用の絶縁体４０の領域で層間絶縁層６０および側壁５０がエッチングにより除去される。
続いて、同じマスク６２を使用して選択トランジスタ用の絶縁体４０の領域にＰ型不純物が注入され、高濃度のＰ型拡散領域６４が形成される。このマスクは、選択トランジスタのしきい値Ｖｔを調整するために使用することも可能である。
マスク６２を除去した後、図１６に示すように、第２のゲート材料６６がデポジットされ、第２のゲート材料６６は、第１のゲート材料４６に電気的に接続される。第２のゲート材料６６のデポジット後、第１および第２のゲート材料４６、６６は、図１７（Ａ）に示すように、行方向に延在するように同時にパターニングされる。その際、図１７（Ｇ）に示すように、第１および第２ゲート材料４６、６６のパターニングと同時に電荷蓄積層４２もパターニングする事も可能である。つまり、第１および第２ゲート材料４６、６６の直下にのみ電荷蓄積層４２が残され、それ以外の領域で電荷蓄積層４２がエッチングによる除去される。そうすることにより各ＷＬ及びＳＧ下の列方向の電荷蓄積層４２は分離される。電荷蓄積層４２を第１のゲート材４６の下にのみに残す場合は、電荷蓄積層４２は各セル毎に分離されることとなる。すると書き込み及び消去で各セルに蓄積された電荷は隣のセルに拡散出来ず、よりデータ保持特性は向上する。
次に、図１７に示すように、ワード線ＷＬ／選択制御線ＳＧとその行方向の空間６８が形成される。ゲートのパターニング後、図１８に示すように、選択トランジスタの絶縁体４０の領域７０に高濃度にドープされたＮ型不純物が注入される。領域７０は、選択トランジスタのソース／ドレインを提供する。
次に、層間絶縁層がデポジットされ、層間絶縁層を通してコンタクトホールが形成される。最後に、図５、図６、および図７に示すように、金属材料がデポジットされ、当該金属材料がパターニングされ、列方向に延在するビット線ＢＬおよびソース線ＳＬが形成される。ビット線ＢＬおよびソース線ＳＬは、高濃度にドープされたＮ型拡散領域７０に電気的に接続される）。
ＳＯＮＯＳタイプのＡＮＤ型フラッシュメモリを作成する別の例として、メモリセルのソース／ドレインを提供する拡散領域５８を形成するシーケンスを変更することができる。すなわち、イオン注入のマスクとなり得る第１のゲート材料４６のパターニングの直後に、Ｎ型不純物が注入されるようにしてもよい。また、図１４および図１５に示すように、Ｐ型の不純物を注入する前に、図１４および図１５のときと同様に、選択トランジスタの領域がフォトレジストでマスクされる。
図１９は、本実施例のＡＮＤ型フラッシュメモリの主要な電気的構成を示すブロック図である。同図に示すように、フラッシュメモリ１００は、ＡＮＤ型のメモリセルアレイ構造を有するメモリセルアレイ１１０、外部から入力されたアドレス等を保持するアドレスバッファ１２０、行アドレスに基づきワード線等を選択し、選択したワード線等を駆動する行選択・駆動回路１３０、列アドレスに基づきビット線やソース線等を選択する列選択回路１４０、外部のホスト装置等との間でデータやコマンド等の送受を行う入出力回路１５０、読出し動作時に選択メモリセルから読み出されたデータをセンスしたり、プログラム動作時に選択メモリセルに書込むためのバイアス電圧をビット線等に印加したり、消去動作時にＰウエル等に消去電圧等を印加する読み書き制御部１６０などを含んで構成される。各部は、アドレス、データ、制御信号等を送受可能な内部バス等によって接続され、また、ここには図示しないが、各種のバイアス電圧を生成するための電圧生成回路等が含まれている。
行選択・駆動回路１３０は、行アドレスに基づきワード線ＷＬを選択し、選択ワード線ＷＬおよび非選択ワード線を動作に応じた電圧で駆動する。行選択・駆動回路１３０は、ワード線ＷＬ（ＣＧ）、選択制御線（ＳＧ）に図８Ｂに示すような電圧を印加する。
列選択回路１４０は、列アドレスに基づきビット線ＢＬおよびソース線ＳＬを選択し、選択したビット線ＢＬおよびソース線ＳＬに動作に応じた電圧を印加し、あるいはフローティング状態にする。
読み書き制御部１６０は、外部のホスト装置から受け取ったコマンドに応じて読出し、プログラム、消去などの動作を制御する。読み書き制御部１６０は、センスアンプや書込みアンプなどを含み、センスアンプは、読出し動作時に選択メモリセルに接続されたビット線ＢＬとソース線ＳＬに流れる電流や電圧をセンスし、書込みアンプは、読出し動作時に選択ビット線に読出し電圧を印加したり、プログラム動作時に選択ビット線や非選択ビット線に電圧を印加し、さらに消去動作時にビット線やソース線をフローティング状態にする。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０：Ｐウエル １２：Ｎ型拡散領域
１３：Ｎ型拡散領域 １４：電荷蓄積層
１６：ゲート １８：層間絶縁膜
２０：Ｐ型拡散領域 ２１：Ｐ型拡散領域
２２：絶縁膜 ３０：Ｐ型シリコン基板
３２：Ｎウエル ３４：Ｐウエル
４０：絶縁体 ４２：電荷蓄積層
４４：Ｐ型拡散領域 ４６：ゲート材料
４８：マスク材料 ５０：側壁
５２：トレンチ ５４：絶縁層
５６：絶縁領域 ５８：Ｎ型拡散領域
６０：層間絶縁層 ６２：マスク
６４：Ｐ型拡散領域 ６６：ゲート材料
６８：ゲートの無い領域 ７０：Ｎ型拡散領域

Claims (22)

  1. ソース線とビット線との間に電気的に並列に接続された複数のメモリセルを含むメモリセルアレイを備えたＡＮＤ型のフラッシュメモリであって、
    前記メモリセルアレイには、並行する細長い複数の拡散領域が形成され、
    前記並列に接続された複数のメモリセルの各々は、対向する拡散領域の間に配されたゲートと、ゲート絶縁膜として電荷を蓄積可能な電荷蓄積層とを含み、当該電荷蓄積層は、少なくとも３層以上の絶縁層を含む、フラッシュメモリ。
  2. 前記電荷蓄積層は、電荷を蓄積するための窒化層を含む、請求項１に記載のフラッシュメモリ。
  3. 前記電荷蓄積層は、上部絶縁層と下部絶縁層との間に前記窒化層を含む、請求項２に記載のフラッシュメモリ。
  4. 前記電荷蓄積層は、上部シリコン酸化膜、シリコン窒化膜および下部シリコン酸化膜を含むＯＮＯ構造である、請求項１に記載のフラッシュメモリ。
  5. 前記電荷蓄積層は、列方向のメモリセル毎に分離される、請求項１に記載のフラッシュメモリ。
  6. 前記電荷蓄積層は、行方向のメモリセル毎に分離される、請求項１に記載のフラッシュメモリ。
  7. 前記電荷蓄積層は、メモリセル毎に分離される、請求項１に記載のフラッシュメモリ。
  8. 選択メモリセルのゲートにプログラム電圧が印加されたとき、前記電荷蓄積層は、チャンネルからＦＮトンネリングされた電荷を蓄積する、請求項１に記載のフラッシュメモリ。
  9. 選択メモリセルのゲートに基準電圧が印加され、ウエル領域に消去電圧が印加されたとき、前記電荷蓄積層は、蓄積した電荷をトンネリングによりチャンネルに放出するか、あるいは蓄積した電子をチャンネルからトンネリングされた正孔に再結合させる、請求項１に記載のフラッシュメモリ。
  10. メモリセルアレイはさらに、並列接続されたｎ個のメモリセルのブロックに共通の一方の拡散領域をソース線に選択的に接続するためのソース線側の選択トランジスタと、当該ブロックに共通の他方の拡散領域をビット線に選択的に接続するためのビット線側の選択トランジスタとを含み、
    前記ソース線側の選択トランジスタがオンしたとき、前記ブロックの一方の拡散領域がソース線に電気的に接続され、前記ビット線側の選択トランジスタがオンしたとき、前記ブロックの他方の拡散領域がビット線に電気的に接続される、請求項１に記載のフラッシュメモリ。
  11. 前記ソース線側の選択トランジスタは、前記ブロックの先頭のメモリセルの一方の拡散領域をソース線に接続するための第１の選択トランジスタと最後のメモリセルの一方の拡散領域をソース線に接続するための第２の選択トランジスタとを含み、
    前記ビット線側の選択トランジスタは、前記ブロックの先頭のメモリセルの他方の拡散領域をビット線に接続するための第１の選択トランジスタと最後のメモリセルの他方の拡散領域をビット線に接続するための第２の選択トランジスタとを含み、
    前記ソース線側の第１のトランジスタと前記ビット線側の第１のトランジスタとの各ゲートは、対応する第１の選択制御線に共通に接続され、
    前記ソース線側の第２のトランジスタと前記ビット線側の第２のトランジスタとの各ゲートは、対応する第２の選択制御線に共通に接続される、請求項１０に記載のフラッシュメモリ。
  12. 前記ブロックのｎ個のメモリセルの各ゲートは、メモリセルアレイ上を行方向に延在するワード線にそれぞれ接続され、前記第１および第２の選択制御線は、ワード線と平行に延在する、請求項１１に記載のフラッシュメモリ。
  13. 前記ソース線側の選択トランジスタの一方の拡散領域は、メモリセルの一方の拡散領域に電気的に接続され、他方の拡散領域は、導電性コンタクト部材を介してソース線に電気的に接続され、
    前記ビット線側の選択トランジスタの一方の拡散領域は、メモリセルの他方の拡散領域と共通であり、他方の拡散領域は、導電性コンタクト部材を介してビット線に電気的に接続される、請求項１０に記載のフラッシュメモリ。
  14. 前記ソース線側の選択トランジスタは、ゲート絶縁膜として電荷蓄積層と他の絶縁膜との積層を含み、前記ビット線側の選択トランジスタは、ゲート絶縁膜として電荷蓄積層と他の絶縁膜との積層を含む、請求項１３に記載のフラッシュメモリ。
  15. フラッシュメモリはさらに、メモリセルのプログラムを制御するプログラム制御手段を含み、
    前記プログラム制御手段は、選択メモリセルのプログラムを禁止する場合、第１および第２の選択トランジスタをオフし、前記ブロックの一方の拡散領域と他方の拡散領域をフローティングにし、選択ワード線にプログラム電圧を印加し、非選択ワード線に中間電圧を印加する、請求項１０に記載のフラッシュメモリ。
  16. 前記プログラム制御手段は、選択メモリセルをプログラムする場合、第１および第２の選択トランジスタをオンし、前記ブロックの一方の拡散領域と他方の拡散領域をソース線およびビット線に電気的に接続させ、選択ワード線にプログラム電圧を印加し、非選択ワード線に中間電圧を印加する、請求項１５に記載のフラッシュメモリ。
  17. フラッシュメモリはさらに、メモリセルの消去を制御する消去制御手段を含み、
    前記消去制御手段は、前記ブロックのメモリセルを一括消去する場合、前記ブロックの各メモリセルのゲートに基準電圧を印加し、第１および第２の選択トランジスタをフローティングにし、チャンネルを含むウエル領域に消去電圧を印加する、請求項１０に記載のフラッシュメモリ。
  18. ソース線とビット線との間に電気的に並列に接続された複数のメモリセルを含むメモリセルアレイを備えたＡＮＤ型のフラッシュメモリのプログラム方法であって、
    前記メモリセルアレイには、並行する細長い複数の拡散領域が形成され、
    前記並列に接続された複数のメモリセルの各々は、対向する拡散領域の間に配されたゲートと、ゲート絶縁膜として少なくとも３層以上の絶縁層を含む電荷蓄積層とを有しており、
    選択メモリセルのゲートにプログラム電圧を印加し、チャンネルに基準電圧を印加することで、チャンネルからトンネリングされた電荷を前記電荷蓄積層に蓄積させる、プログラム方法。
  19. 並列接続された選択メモリセルおよび非選択メモリセルの共通の拡散領域をフローティング状態にし、選択メモリセルおよび非選択メモリセルの各ゲートに印加された電圧により前記選択メモリセルの拡散領域およびチャンネルをセルフブーストさせ、選択メモリセルのプログラムを禁止する、請求項１８に記載のプログラム方法。
  20. 並列接続された選択メモリセルおよび非選択メモリセルの共通の拡散領域に基準電圧を印加し、選択メモリセルのゲートにプログラム電圧を印加し、非選択メモリセルに中間電圧を印加することで、選択メモリセルのプログラムを行う、請求項１８に記載のプログラム方法。
  21. ソース線とビット線との間に電気的に並列に接続された複数のメモリセルを含むメモリセルアレイを備えたＡＮＤ型のフラッシュメモリの消去方法であって、
    前記メモリセルアレイには、並行する細長い複数の拡散領域が形成され、
    前記並列に接続された複数のメモリセルの各々は、対向する拡散領域の間に配されたゲートと、ゲート絶縁膜として少なくとも３層以上の絶縁層を含む電荷蓄積層とを有しており、
    選択メモリセルのゲートに基準電圧を印加し、チャンネルを含むウエルに消去電圧を印加することで、前記電荷蓄積層に蓄積された電荷をトンネリングによりチャンネルに放出させる、消去方法。
  22. 並列接続された複数のメモリセルを含むブロックを選択し、選択したブロックの複数のメモリセルを一括消去する、請求項２１に記載の消去方法。
JP2022133799A 2022-08-25 2022-08-25 フラッシュメモリ Pending JP2024030722A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2022133799A JP2024030722A (ja) 2022-08-25 2022-08-25 フラッシュメモリ
CN202310926113.3A CN117636986A (zh) 2022-08-25 2023-07-26 与型的快闪存储器、编程方法及抹除方法
KR1020230099950A KR20240028927A (ko) 2022-08-25 2023-07-31 And형의 플래쉬 메모리, 프로그램 방법 및 소거 방법
US18/454,051 US20240071494A1 (en) 2022-08-25 2023-08-22 And type flash memory, programming method and erasing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022133799A JP2024030722A (ja) 2022-08-25 2022-08-25 フラッシュメモリ

Publications (1)

Publication Number Publication Date
JP2024030722A true JP2024030722A (ja) 2024-03-07

Family

ID=89997406

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022133799A Pending JP2024030722A (ja) 2022-08-25 2022-08-25 フラッシュメモリ

Country Status (4)

Country Link
US (1) US20240071494A1 (ja)
JP (1) JP2024030722A (ja)
KR (1) KR20240028927A (ja)
CN (1) CN117636986A (ja)

Also Published As

Publication number Publication date
CN117636986A (zh) 2024-03-01
KR20240028927A (ko) 2024-03-05
US20240071494A1 (en) 2024-02-29

Similar Documents

Publication Publication Date Title
JP3600393B2 (ja) 半導体装置及びその製造方法
US5949101A (en) Semiconductor memory device comprising multi-level logic value of the threshold voltage
JP3679970B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US7829404B2 (en) Method of making a semiconductor memory array of floating gate memory cells with program/erase and select gates
US7247907B2 (en) Bidirectional split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
US6853029B2 (en) Non-volatile semiconductor memory device with multi-layer gate structure
JP4822841B2 (ja) 半導体記憶装置及びその製造方法
US7242613B2 (en) Nonvolatile semiconductor memory device
JP2007299975A (ja) 半導体装置およびその製造方法
JP2005039216A (ja) 不揮発性半導体記憶装置
JP2006093695A (ja) 不揮発性メモリ素子及びその形成方法
WO2008007730A1 (fr) Mémoire à semiconducteur non volatile et procédé d'entraînement associé
US6667510B2 (en) Self-aligned split-gate flash memory cell and its contactless memory array
JP2002368141A (ja) 不揮発性半導体メモリ装置
KR101398666B1 (ko) 플래시 메모리 장치 및 이의 구동 방법
JP2008098313A (ja) 半導体記憶装置
US6774428B1 (en) Flash memory structure and operating method thereof
JP3762385B2 (ja) 不揮発性半導体記憶装置
KR20060048210A (ko) 불휘발성 반도체 기억 장치 및 그 제조 방법
KR20120049379A (ko) 비휘발성 반도체 기억 장치 및 그 소거 방법
JP4810330B2 (ja) 半導体記憶装置
JPH11195718A (ja) 不揮発性半導体記憶装置と、その製造方法及びその駆動方法
JP2024030722A (ja) フラッシュメモリ
JP2000269468A (ja) 不揮発性半導体記憶装置
JP2008166415A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230926

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240424