JP2000269468A

JP2000269468A - 不揮発性半導体記憶装置

Info

Publication number: JP2000269468A
Application number: JP6995799A
Authority: JP
Inventors: Toshio Terano; 登志夫寺野
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-03-16
Filing date: 1999-03-16
Publication date: 2000-09-29

Abstract

(57)【要約】【課題】選択トランジスタのゲート長が短く、高速化
及び高集積化に適した構成の不揮発性半導体記憶装置を
提供する。【解決手段】本不揮発性半導体記憶装置２０は、ＮＡ
ＮＤ型の記憶装置であって、１６個のメモリトランジス
タ２１を直列に接続してなるメモリトランジスタの単位
列と、メモリトランジスタの単位列の列端に接続された
選択トランジスタ２２Ａ、Ｂとを備えている。メモリト
ランジスタと選択トランジスタとは、電荷蓄積電極２及
び制御電極４からなる２層ゲート電極構造を有し、選択
トランジスタを介してメモリトランジスタの単位列をソ
ース線１２及びビット線７に接続している。選択トラン
ジスタの第１の電極２と第２の電極４とが、絶縁膜３の
介在により相互に電気的に絶縁されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、更に詳細には、ゲート長の短い選択トラ
ンジスタを備えて、動作高速性に優れ、高集積化に最適
な不揮発性半導体記憶装置に関するものである。

【０００２】

【従来の技術】電源をオフ状態にしてもデータが失われ
ない不揮発性半導体記憶装置は、マイクロコンピュータ
の発達と共に進展した半導体装置であって、例えば読み
出し専用メモリ（ＲＯＭ）として使用されている。ここ
で、図６を参照して、従来のＮＡＮＤ型不揮発性半導体
記憶装置の構成を説明する。図６は、従来のＮＡＮＤ型
不揮発性半導体記憶装置の構成を示す回路図である。従
来のＮＡＮＤ型不揮発性半導体記憶装置３０（以下、簡
単に記憶装置３０と言う）は、図６に示すように、８個
から１６個の、例えば１６個の直列に接続されたスタッ
クゲート構造の同じ構成のメモリセル（以下、メモリト
ランジスタと言う）３１からなるトランジスタ列と、ト
ランジスタ列の両端に直列に接続された２個の同じ構成
の選択トランジスタ３２Ａ、３２Ｂとから構成されたＮ
ＡＮＤ列を備えている。

【０００３】選択トランジスタでは、選択トランジスタ
における電位低下を防ぐために、フローティングゲート
とコントロールゲートとを電気的に短絡させることが必
要とされている。従来、ＬＯＣＯＳを素子分離として用
いる場合や、先にトレンチ素子分離を形成し、次いでト
レンチ素子分離した活性領域にメモリトランジスタのフ
ローティングゲートをマスク合わせで形成する場合に
は、選択トランジスタのフローティングゲートを形成す
る第１のポリシリコン層をワード線と平行にＮＡＮＤ列
の外部まで引き延ばし、外部でフローティングゲートと
コントロールゲートとの間でコンタクトを取ることによ
り、双方を電気的に短絡させている。

【０００４】ところで、最近、ＮＡＮＤ型不揮発性半導
体記憶装置のセルサイズを小さくするために、フローテ
ィングゲートに対して自己整合的にトレンチ素子分離を
形成するＳＡ−ＳＴＩ（Self Align]Shallow Trench Is
olation ）を用いたメモリトランジスタが開発されてい
る。この方法によれば、素子分離に必要な領域を小さく
できると言われている。

【０００５】ＳＡ−ＳＴＩ型のＮＡＮＤ型不揮発性半導
体記憶装置では、フローティングゲートに対して自己整
合的に形成したトレンチ素子分離領域によってＮＡＮＤ
列とＮＡＮＤ列とを分離する。従って、トレンチ素子分
離領域形成時には、隣り合うＮＡＮＤ列の選択トランジ
スタのフローティングゲート同士は、形成するトレンチ
素子分離領域の幅だけ分離されている必要がある。即
ち、メモリトランジスタのフローティングゲートと同様
に、選択トランジスタのフローティングゲートも、自己
整合的にトレンチ素子分離を形成するように、パターニ
ングされ、隣り合う選択トランジスタのフローティング
ゲートから分離される。その結果、ＳＡ−ＳＴＩ型の場
合、ＬＯＣＯＳ素子分離を用いる場合及びトレンチ素子
分離をフローティングゲートよりも先に形成する場合と
は異なり、選択トランジスタのフローティングゲートを
選択トランジスタのコントロールゲートと平行にＮＡＮ
Ｄ列の外部に引き延ばし、外部で双方のコンタクトを取
ることはできない。そこで、ＳＡ−ＳＴＩ型の場合、そ
れぞれのＮＡＮＤ列内でフローティングゲートとコント
ロールゲートとを絶縁膜を介して短絡させている。

【０００６】ここで、図７を参照して、従来のＳＡ−Ｓ
ＴＩ型のＮＡＮＤ型不揮発性半導体記憶装置（以下、簡
単に記憶装置と言う）のメモリトランジスタ３１の構成
を説明する。図７（ａ）は、従来の記憶装置のメモリト
ランジスタのビット線に平行な方向の断面図、及び、図
７（ｂ）はワード線に平行な方向の断面図である。各メ
モリトランジスタ３１は、図７（ａ）及び（ｂ）に示す
ように、トレンチ型素子分離領域３８によって区画され
た半導体基板４３の活性領域上にゲート絶縁膜３１を、
ゲート絶縁膜３１上にフローティングゲート３２を、フ
ローティングゲート３２上にインターポリシリコン絶縁
膜３３を、更にインターポリシリコン絶縁膜３３上を被
覆したコントロールゲート３４を備えている。コントロ
ールゲート３４上には、層間絶縁膜３６が成膜されてい
る。

【０００７】また、フローティングゲート３２の両側の
半導体基板中には、図７（ａ）に示すように、ソース／
ドレイン拡散層３５が形成されている。また、フローテ
ィングゲート３２の下側の基板領域は、チャネル形成領
域４５として機能する。また、ワード線方向の断面で
は、図７（ｂ）に示すように、メモリトランジスタ３１
の活性領域４５を区画するトレンチ型素子分離領域３８
が形成されている。

【０００８】次いで、図８を参照して、従来の記憶装置
の選択トランジスタ３２の構成を説明する。図８（ａ）
は従来の記憶装置の選択トランジスタのビット線に平行
な方向の断面図、及び、図８（ｂ）はワード線に平行な
方向の断面図である。選択トランジスタ３２は、図８に
示すように、ビット線方向の断面で見て、半導体基板２
３の活性領域上にゲート絶縁膜３１を、ゲート絶縁膜３
１上にフローティングゲート３２を、フローティングゲ
ート３２上にインターポリシリコン絶縁膜３３を、更に
インターポリシリコン絶縁膜３３上を被覆したコントロ
ールゲート３４を備えている。

【０００９】また、選択トランジスタ３２では、図８
（ａ）に示すように、インターポリシリコン絶縁膜３３
を貫通するコンタクトホールをあけて、直接、フローテ
ィングゲート３２とコントロールゲート３４との間でコ
ンタクト４４を介して導通を取っている。選択トランジ
スタ３２のワード線方向の断面は、図８（ｂ）に示すよ
うに、メモリトランジスタ３１と同じ構成を備えてい
る。

【００１０】以上の構成のメモリトランジスタ３１と選
択トランジスタ３２とにより、記憶装置３０は、ビット
線方向の断面で見て、図９に示すように、構成されてい
る。尚、図９は従来の記憶装置のビット線に平行な方向
の断面図である。図９中、３７はビット線、４０はビッ
ト線３７と選択トランジスタ３２脇の拡散層とを接続す
るビットコンタクトである。

【００１１】ここで、図１０を参照して、ＳＡ−ＳＴＩ
による素子分離構造を備えたメモリトランジスタ３１の
製造方法を説明する。図１０（ａ）から（ｄ）は、それ
ぞれ、ＳＡ−ＳＴＩによる素子分離構造を備えたメモリ
トランジスタ及び選択トランジスタを製造する際の工程
毎の断面図である。先ず、図１０（ａ）に示すように、
半導体基板４３上にゲート絶縁膜３１を成膜し、次いで
フローティングゲートを形成する第１のポリシリコン層
３２を成膜する。続いて、ＳｉＯ₂ 膜からなるマスク４
６を第１のポリシリコン層３２上に形成し、フローティ
ングゲート３２の形成領域と自己整合的に第１のポリシ
リコン層３２及び半導体基板４３をエッチングして、ト
レンチ４８を形成すると共にフローティングゲート３２
を形成する。

【００１２】次いで、図１０（ｂ）に示すように、減圧
ＣＶＤ法により、基板全面にＣＶＤ−ＳｉＯ₂ 膜５０を
成膜してトレンチ４８を埋め込み、エッチングして、図
１０（ｃ）に示すように、トレンチ素子分離領域３８を
形成する。続いて、図１０（ｃ）に示すように、第１の
ポリシリコン層３２上を含め、基板全面にわたり、イン
ターポリシリコン絶縁膜３３としてＯＮＯ膜を成膜す
る。次に、図１０（ｄ）に示すように、絶縁膜３３上に
第２のポリシリコン層３４を成膜し、エッチングして、
コントロールゲート３４を形成する。

【００１３】ここで、図６を参照して、記憶装置の動作
について説明する。ＮＡＮＤ列の両端の選択トランジス
タ３２Ａ、３２Ｂは、選択トランジスタ３２Ａ、３２Ｂ
に繋がるＮＡＮＤ列（ＮＡＮＤストリング）を選択する
か否かに応じて、オン／オフされる。例えば、このＮＡ
ＮＤ列中の一つのメモリトランジスタ３１に書き込みを
行うには、半導体基板に例えば０Ｖ、選択トランジスタ
（ＳＧ１）３２Ａおよび（ＳＧ２）３２Ｂに３．３Ｖ、
ビット線およびソース線に例えば０Ｖ、書き込みを行わ
ないメモリトランジスタ３１のコントロールゲートに例
えば１２Ｖを印加した状態で、書き込みを行うメモリト
ランジスタ３１のコントロールゲートに、例えば１８
Ｖ、２００μｓの電圧パルスを印加することにより、書
き込みを行う。

【００１４】このとき、書き込みを行うメモリトランジ
スタ３１と同一ワード線上にある、書き込みを行わない
メモリトランジスタが繋がるビット線には、３．３Ｖを
印加する。書き込みを行うＮＡＮＤ列とワード線を共有
しないＮＡＮＤ列に繋がる全てのワード線、ビット線、
ソース線、選択トランジスタ（ＳＧ１）３２Ａおよび選
択トランジスタ（ＳＧ２）３２Ｂは、０Ｖにしておく。

【００１５】書き込みを行うメモリトランジスタ３１に
書き込み用電圧パルスを印加した後で、書き込みベリフ
ァイを行う。その際には、そのＮＡＮＤ列の選択トラン
ジスタ（ＳＧ１）３２Ａおよび（ＳＧ２）３２Ｂに３．
３Ｖを印加し、ソース線に０Ｖ、読み出すメモリトラン
ジスタのワード線に１Ｖを印加し、それ以外のメモリト
ランジスタのワード線に４．５Ｖを印加した状態で、ビ
ット線に例えば２μＡの電流を供給し、供給し始めてか
ら５μｓ後のビット線の電位をセンスアンプで読み出
す。

【００１６】このベリファイ結果を基に次の書き込みを
行う。次の書き込みの際には、書き込みが終了したメモ
リトランジスタが繋がるビット線には３．３Ｖを印加
し、書き込みが終了していないメモリトランジスタが繋
がるビット線には０Ｖが印加された状態で、選択トラン
ジスタ（ＳＧ１）３２Ａおよび（ＳＧ２）３２Ｂに３．
３Ｖ、ソース線には例えば０Ｖ、書き込みを行わないメ
モリトランジスタのコントロールゲートに例えば１２Ｖ
を印加した状態で、書き込みを行うメモリトランジスタ
のコントロールゲートに、例えば１８Ｖ、２００μｓの
電圧パルスを印加する。このようにして、ベリファイを
繰り返しながら、全てのメモリトランジスタの書き込み
が終了するか、書き込み回数が規定の回数に達するま
で、書き込みを行う。

【００１７】また、データを消去する際には、その消去
は、ＮＡＮＤ列に含まれる全てのメモリトランジスタ、
およびそのＮＡＮＤ列とワード線を共有する全てのＮＡ
ＮＤ列の全てのメモリトランジスタに対して、同時に行
われる。消去では、これらのＮＡＮＤ列に繋がる全ての
ワード線に０Ｖを印加し、ソース線及びビット線、選択
トランジスタ（ＳＧ１）３２Ａおよび（ＳＧ２）３２Ｂ
をフローティングにした状態で、半導体基板に２０Ｖ、
８００μｓの電圧パルスを印加することによって消去を
行う。消去を行うＮＡＮＤ列とワード線を共有しないＮ
ＡＮＤ列については、そのＮＡＮＤ列に繋がる全てのワ
ード線、ビット線、ソース線、選択トランジスタ（ＳＧ
１）３２Ａおよび（ＳＧ２）３２Ｂをフローティングに
しておく。

【００１８】これらの書き込み、及び消去が行われたＮ
ＡＮＤ列中の１つのメモリトランジスタの情報を読み出
すためには、そのＮＡＮＤ列の選択トランジスタ（ＳＧ
１）３２Ａおよび選択トランジスタ（ＳＧ２）３２Ｂに
３．３Ｖを印加し、ソース線に０Ｖ、読み出すメモリト
ランジスタのワード線に０Ｖを印加し、それ以外のメモ
リトランジスタのワード線を４．５Ｖを印加した状態
で、ビット線に例えば２μＡの電流を供給し、供給し始
めてから５μｓ後のビット線の電位をセンスアンプで読
みとってメモリトランジスタの情報を読み出す。

【００１９】

【発明が解決しようとする課題】ところで、従来の記憶
装置では、上述のように、絶縁膜を貫通するコンタクト
ホールを開口して、直接、フローティングゲートとコン
トロールゲートとの間でコンタクトを取っているので、
選択トランジスタのゲートは、そのゲート長方向にコン
タクトを形成するのに十分な長さが必要になり、その結
果、選択トランジスタのゲート長が長くなり、ストリン
グ電流が低下して動作の高速性が悪くなると共に、ＮＡ
ＮＤストリングの大きさに対して選択トランジスタが占
める割合が大きくなり、高集積化に対する障害になると
いう問題があった。この問題は、一つのビット線に複数
のＮＡＮＤ列が付加され、そのために選択トランジスタ
が、一つのＮＡＮＤ列に３つ以上接続する、シェアード
ビットライン構造の様な場合には、さらに大きな問題と
なる。

【００２０】本発明の目的は、選択トランジスタのゲー
ト長を短くして、ＮＡＮＤ列を流れるストリング電流の
低下を抑制し、高速化及び高集積化に適した構成の不揮
発性半導体記憶装置を提供することである。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る不揮発性半導体記憶装置は、電荷蓄積
電極及び制御電極からなる２層ゲート電極構造を有す
る、複数個のメモリトランジスタを直列又は並列に接続
してなるメモリトランジスタの単位列と、メモリトラン
ジスタの単位列の両端に接続され、第１の電極及び第２
の電極を有する選択トランジスタとを備え、選択トラン
ジスタを介してメモリトランジスタの単位列の両端をソ
ース線及びビット線にそれぞれ接続させた、不揮発性半
導体記憶装置において、選択トランジスタの第１の電極
と第２の電極とが、絶縁膜の介在により相互に電気的に
絶縁され、それぞれ、電荷蓄積電極及び制御電極として
機能することを特徴としている。

【００２２】本発明で、選択トランジスタの第１の電極
及び第２の電極は、メモリトランジスタの電荷蓄積電極
（フローティングゲート）及び制御電極（コントロール
ゲート）と同様に機能する。本発明は、選択トランジス
タの第１の電極及び第２の電極が、それぞれ、メモリト
ランジスタの電荷蓄積電極及び制御電極と同じ工程で形
成され、メモリトランジスタ及び選択トランジスタが、
それぞれ、電荷蓄積電極形成の過程で電荷蓄積電極に対
して自己整合的に形成されたトレンチ素子分離領域によ
り区画された半導体基板上に形成されている不揮発性半
導体記憶装置に最適に適用できる。

【００２３】好適には、選択トランジスタとメモリトラ
ンジスタとが、同じ構成の２層ゲート電極構造を備えて
いる。

【００２４】本発明に係る不揮発性半導体記憶装置の選
択トランジスタの閾値を調整する方法は、選択トランジ
スタの第２の電極と半導体基板間、若しくは選択トラン
ジスタの第２の電極とソース・ドレイン拡散層間に、不
揮発性半導体記憶装置内の高電圧発生部で発生させた高
電圧、又は不揮発性半導体記憶装置の外部より入力した
高電圧を印加して、選択トランジスタの第１の電極に電
荷を注入し、若しくは第１の電極から電荷を引き抜くこ
とにより、選択トランジスタの閾値を変化させる。更に
好適には、選択トランジスタの閾値を読み出す機構、例
えばセンスアンプ等を有し、読み出した選択トランジス
タの閾値に応じて、選択トランジスタの電荷蓄積電極に
蓄積されている電荷の量を変化させる。

【００２５】本発明では、上述の選択トランジスタの閾
値調整法により、選択トランジスタに所望の閾値を与え
ることができるので、従来の選択トランジスタのように
第１の電極と第２の電極とをトランジスタ内で導通させ
ることが不要になる。

【００２６】本発明は、メモリトランジスタが直列に接
続されてなる単位列の両端に選択トランジスタが繋がる
ＮＡＮＤ型に限らず適用でき、例えばＮＯＲ型にも適用
できる。また、本発明は、素子分離構造の種類に制約な
く適用でき、例えばＳＡ−ＳＴＩ構造、ＬＯＣＯＳ膜に
よる素子分離構造、ＣＭＰによるトレンチ素子分離構造
の不揮発性半導体記憶装置に適用できる。

【００２７】

【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。実施形態例本実施形態例は、本発明に係る不揮発性半導体記憶装置
をＮＡＮＤ型不揮発性半導体記憶装置に適用した実施形
態の一例であって、図１は本実施形態例の記憶装置のビ
ット線に平行な方向の断面図、図２（ａ）は本実施形態
例のメモリトランジスタ及び選択トランジスタのビット
線に平行な方向の断面図、図２（ｂ）は本実施形態例の
メモリトランジスタ及び選択トランジスタのワード線に
平行な方向の断面図、図３は本実施形態例の記憶装置の
ＮＡＮＤ列の平面図、図４は図３の線Ｉ−ＩのＮＡＮＤ
列の断面図、及び図５は本実施形態例の記憶装置の回路
図である。

【００２８】本実施形態例の半導体装置２０は、ＳＡ−
ＳＴＩにより素子分離された不揮発性半導体記憶装置
（以下、簡単に記憶装置２０と言う）であって、図５に
示すように、それぞれがメモリセルを構成する１６個の
同じ構造のメモリトランジスタ２１を直列に接続したト
ランジスタ列と、トランジスタ列の両端に直列に接続し
た２個の同じ構造の選択トランジスタ２２Ａ、２２Ｂと
からなるＮＡＮＤ列を備えている。選択トランジスタ２
２Ａはビットコンタクト１０に近い位置に、選択トラン
ジスタ２２Ｂはソース線に隣接して、それぞれ、配置さ
れている。

【００２９】各メモリトランジスタ２１は、図２（ａ）
及び（ｂ）に示すように、シリコン半導体基板２３の活
性領域上に、例えば薄膜の酸化シリコンからなるゲート
絶縁膜１を、ゲート絶縁膜１上に例えばポリシリコンか
らなるフローティングゲート２を、フローティングゲー
ト２上にインターポリシリコン絶縁膜３を、更にインタ
ーポリシリコン絶縁膜３上を被覆して、例えばポリシリ
コンからなるコントロールゲート４を備えている。本実
施形態例では、インターポリシリコン絶縁膜３として、
例えばＯＮＯ膜、即ち酸化シリコン、窒化シリコン膜及
び酸化シリコン膜の積層絶縁膜が形成されている。

【００３０】また、フローティングゲート２の両側の半
導体基板中には、図２（ａ）に示すように、ソース／ド
レイン拡散層５が形成されている。また、フローティン
グゲート２の下側の基板領域は、チャネル形成領域１５
として機能する。

【００３１】以上の構成により、本実施形態例の記憶装
置のメモリセル、即ちメモリトランジスタ２１は、コン
トロールゲート４と半導体基板２３中のチャネル形成領
域１５との間に、絶縁膜３によって被覆されたフローテ
ィングゲート２を有する電界効果トランジスタとして構
成されている。

【００３２】本実施形態例の記憶装置の選択トランジス
タ２２Ａ、２２Ｂは、従来のＳＡ−ＳＴＩ型の不揮発性
半導体記憶装置の選択トランジスタとは異なり、メモリ
トランジスタ２１と同じ構成を備えている。即ち、図２
（ａ）及び（ｂ）に示すように、選択トランジスタ２２
Ａ、２２Ｂは、半導体基板２３の活性領域上に成膜され
た薄膜の酸化シリコンからなるゲート絶縁膜１を有し、
その上にポリシリコンからなるフローティングゲート２
を第１の電極として有し、ＯＮＯ膜からなるインターポ
リシリコン絶縁膜３を介してポリシリコンからなるコン
トロールゲート４を第２の電極として備えている。ま
た、選択トランジスタ２２Ａ、２２Ｂは、フローティン
グゲート２の両側の半導体基板２３中にソース／ドレイ
ン拡散層５を有し、フローティングゲート２の下側の基
板領域をチャネル形成領域１５としている。選択トラン
ジスタ２２Ａ、２２Ｂのソース／ドレイン拡散層５の一
方５Ａは、図１及び図４に示すように、選択トランジス
タ２２Ａ、２２Ｂと隣合うメモリトランジスタ２１との
間で共有されている。

【００３３】以上の構成により、選択トランジスタ２２
Ａ、２２Ｂは、コントロールゲート２と半導体基板２３
中のチャネル形成領域１５との間に、絶縁膜３で被覆さ
れたフローティングゲート２を有する電解効果トランジ
スタとして構成されている。

【００３４】また、図１に示すように、メモリトランジ
スタ２１及び選択トランジスタ２２Ａ、２２Ｂのコント
ロールゲート４上には、例えば酸化シリコンからなる層
間絶縁膜６が形成されており、更に、層間絶縁膜６上
に、例えばアルミニウムからなるビット線７が形成され
ている。ビット線７は、層間絶縁膜６を貫通するビット
コンタクト１０を介して選択トランジスタ２２Ａ、２２
Ｂ横の拡散層５Ｂと接続している。

【００３５】本実施形態例の記憶装置２０のメモリトラ
ンジスタ２１及び選択トランジスタ２２Ａ、２２Ｂで
は、フローティングゲート２は、ポリシリコン膜中に電
荷を保持する機能を持ち、ゲート絶縁膜１、インターポ
リシリコン絶縁膜３は電荷をフローティングゲート２中
に閉じ込める役割を持つ。一方、コントロールゲート４
は、フローティングゲート２の電位を制御する機能を有
する。

【００３６】ところで、従来の記憶装置では、選択トラ
ンジスタの第１の電極と第２の電極との間で直接コンタ
クトを取るために、選択トランジスタのゲート長は、コ
ンタクトの寸法に加えて、リソグラフィーの合わせ余裕
を含めた大きさが必要になる。それに対し、本実施形態
例の記憶装置２０に設けた選択トランジスタ２２Ａ、２
２Ｂでは、フローティングゲート２とコントロールゲー
ト４の間で直接コンタクトを取らないため、選択トラン
ジスタのゲート長をリソグラフィーの許容最小線幅にま
で小さくすることが可能である。また、選択トランジス
タのフローティングゲート２とコントロールゲート４間
で、コンタクトを取るための工程を省くことが可能とな
り、プロセスコストを低減することが可能となる。

【００３７】次に、図３及び図４を参照して、本実施形
態例の記憶装置のＮＡＮＤ列の構成を説明する。図３に
示すように、トレンチ型素子分離領域（ＳＴＩ）８で分
離されたシリコン半導体基板２３の活性領域２４と、コ
ントロールゲート（ＣＧ）４からなるワード線４とは、
領域２６で交差する。領域２６では、コントロールゲー
ト（ＣＧ）４とチャネル形成領域１５の間に電荷蓄積層
として、図４に示すように、例えば絶縁膜３に被覆され
たフローティングゲート（ＦＧ）２が、形成されてい
る。

【００３８】また、コントロールゲート（ＣＧ）４の両
側の半導体基板２３中には、ソース／ドレイン拡散層５
が形成されている。このソース／ドレイン拡散層５を隣
り合うメモリトランジスタ２１との間で共有する形で、
１６個のメモリトランジスタ２１が直列に接続されてい
る。１６個のメモリトランジスタ２１を直列に接続した
トランジスタ列の両端には、選択トランジスタ２２Ａ、
２２Ｂが、メモリトランジスタ２１とソース／ドレイン
拡散層を共有するように直列に接続されていて、１つの
ＮＡＮＤ列を形成している。

【００３９】一端の選択トランジスタ（ＳＧ１）２２Ａ
のソース／ドレイン拡散層５のうちメモリトランジスタ
２１と接続しない側のソース／ドレイン拡散層５Ｂは、
図４に示すように、ビットコンタクト１０に接続されて
いる。一方、他端の選択トランジスタ（ＳＧ２）２２Ｂ
のソース／ドレイン拡散層５のうちメモリトランジスタ
２１と接続しない側のソース／ドレイン拡散層５Ｃは、
拡散層からなるソース線１２に接続される。

【００４０】コントロールゲート４の上部には、ビット
線７が、コントロールゲート４と直交する方向に配線さ
れていて、ビットコンタクト１０を介してＮＡＮＤ列の
一端の選択トランジスタ（ＳＧ１）２２Ａに接続され
る。図１に示すように、１つのＮＡＮＤ列は、ビットコ
ンタクト１０を中心にしてワード線と平行な線対称で、
一つの別のＮＡＮＤ列と繋がり、これら２つのＮＡＮＤ
列で一つのビットコンタクト１０を共有している。

【００４１】本実施形態例で、トレンチ素子分離領域８
は、前述した従来の方法と同様にして形成される。ま
た、選択トランジスタ２２のフローティングゲート２、
絶縁膜３、及びコントロールゲート４は、それぞれ、メ
モリトランジスタ２１のそれぞれと同じ工程で形成され
る。

【００４２】次に、選択トランジスタの閾値の調整方法
に関して説明する。本実施形態例の記憶装置２０では、
選択トランジスタ２２の閾値は、メモリトランジスタ２
１と同様に第１の電極（フローティングゲート２）に電
子を注入して、若しくは第１の電極から電子を引き抜く
ことによって、その閾値を調整することができる。選択
トランジスタの閾値の調整は、通常、記憶装置製品の出
荷時に一度行われる。その後も、必要に応じて閾値を調
整することが可能である。

【００４３】閾値の調整では、まず、半導体装置内の全
てのメモリトランジスタ、及び全ての選択トランジスタ
についてデータの消去を行う。消去に際しは、半導体装
置内の全てのワード線、及び全ての選択トランジスタの
ゲート線に０Ｖを印加し、全てのソース線及び全てのビ
ット線をフローティングにした状態で、半導体基板に２
０Ｖ、８００μｓの電圧パルスを印加する。その結果、
全てのメモリトランジスタ及び全ての選択トランジスタ
の閾値は、−３Ｖ程度まで低下する。

【００４４】次に、選択トランジスタの閾値が所定の値
になるように選択トランジスタの書き込みを行う。選択
トランジスタの書き込みは、先ず、各ＮＡＮＤ列の選択
トランジスタ（ＳＧ２）２２Ｂに対して行われ、全ての
選択トランジスタ（ＳＧ２）２２Ｂに対して書き込み
が、終了した時点で、選択トランジスタ（ＳＧ１）２２
Ａの書き込みを行う。選択トランジスタの書き込みで
は、半導体基板に例えば０Ｖ、ビット線およびソース線
に例えば０Ｖ、書き込みを行わない選択トランジスタに
例えば１２Ｖを印加した状態で、書き込みを行う選択ト
ランジスタに、１８Ｖ、２００μｓの電圧パルスを印加
することにより、書き込みを行う。このとき、書き込み
を行う選択トランジスタと同一ゲート線上にあって、書
き込みを行わない選択トランジスタが繋がるＮＡＮＤ列
のビット線には、３．３Ｖを印加する。

【００４５】書き込みパルスを印加した後で、書き込み
ベリファイを行う。書き込みベリファイでは、メモリセ
ルの全てのワード線に４，５Ｖを印加し、ソース線に０
Ｖ、ベリファイを行う選択トランジスタに１Ｖを印加
し、それ以外の選択トランジスタに３．３Ｖを印加した
状態で、ビット線に例えば２μｓＡの電流を供給し、供
給し始めてから５μｓ後のビット線の電位をセンスアッ
プで読み出す。

【００４６】このベリファイ結果に基づいて次の書き込
みを行う。つまり、次の書き込みパルスは、次の状態
で、書き込みを行う選択トランジスタに１８Ｖ、２００
μｓの電圧パルスを印加する。その状態とは、（１）書
き込みが終了した選択トランジスタが繋がるビット線に
は３．３Ｖを印加し、書き込みが終了していない選択ト
ランジスタが繋がるビット線には０Ｖを印加した状態、
（２）メモリセルのコントロールゲートに４．５Ｖ、ビ
ット線およびソース線には０Ｖ、書き込みを行わない選
択トランジスタに例えば１２Ｖを印加した状態を言う。

【００４７】このようにして、ベリファイを繰り返しな
がら、全ての選択トランジスタについて書き込みが終了
するか、書き込み回数が規定の回数に達するまで、書き
込みを行う。このようにして、まず、選択トランジスタ
（ＳＧ２）２２Ｂの書き込みを行い、次いで、選択トラ
ンジスタ（ＳＧ１）２２Ａの書き込みを行うことによ
り、選択トランジスタ（ＳＧ１）２２Ａ、および選択ト
ランジスタ（ＳＧ２）２２Ｂの閾値を１Ｖ程度に調整す
ることができる。

【００４８】電荷の電荷蓄積層への注入は、データの書
き込み、消去のどちらかに相当する場合でも構わない。
その他、本発明の要旨を免脱しない範囲で、種々の変更
が可能である。

【００４９】

【発明の効果】本発明による半導体記憶装置では、選択
トランジスタの第１の電極と第２の電極との間でコンタ
クトが不要になり、ＳＡ−ＳＴＩ構造などにおいても選
択トランジスタのゲート長を短くすることが可能であ
る。それにより、高集積度の半導体装置を実現すること
ができる。また、選択トランジスタの抵抗を小さくする
ことができるので、ＮＡＮＤ型不揮発性半導体記憶装置
であれば、ＮＡＮＤストリングを流れる電流値を大きく
し、動作高速性を向上させることができる。更には、選
択トランジスタの第１の電極と第２の電極の間でコンタ
クトを取る必要が無いため、プロセス工程が簡単にな
り、それだけ、プロセスコストを低減できる。

【図面の簡単な説明】

【図１】実施形態例の記憶装置のビット線に平行な方向
の断面図である。

【図２】図２（ａ）は実施形態例のメモリトランジスタ
及び選択トランジスタのビット線に平行な方向の断面
図、及び、図２（ｂ）はワード線に平行な方向の断面図
である。

【図３】実施形態例の記憶装置のＮＡＮＤ列の平面図で
ある。

【図４】図３の線Ｉ−ＩのＮＡＮＤ列の断面図である。

【図５】実施形態例の記憶装置の回路図である。

【図６】従来のＮＡＮＤ型不揮発性半導体記憶装置の構
成を示す回路図である。

【図７】図７（ａ）は従来の記憶装置のメモリトランジ
スタのビット線に平行な方向の断面図、及び、図７
（ｂ）はワード線に平行な方向の断面図である。

【図８】図８（ａ）は従来の記憶装置の選択トランジス
タのビット線に平行な方向の断面図、及び、図８（ｂ）
はワード線に平行な方向の断面図である。

【図９】従来の記憶装置のビット線に平行な方向の断面
図である。

【図１０】図１０（ａ）から（ｄ）は、それぞれ、ＳＡ
−ＳＴＩによる素子分離構造を備えたメモリトランジス
タを製造する際の工程毎の断面図である。

【符号の説明】

１……ゲート絶縁膜、２……フローティングゲート、３
……インターポリシリコン絶縁膜、４……コントロール
ゲート、５……ソース／ドレイン拡散層、６……層間絶
縁膜、７……ビット線、８……トレンチ素子分離領域、
１０……ビットコンタクト、１２……ソース線、１５…
…チャネル形成領域、２０……実施形態例の不揮発性半
導体記憶装置、２１……メモリトランジスタ、２２……
選択トランジスタ、２３……半導体基板

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5B025 AA03 AB01 AC00 AC01 AD00 AE00 AE05 5F001 AA25 AB08 AD12 AD41 AD51 AD53 AE02 AF10 5F083 EP02 EP23 EP32 EP55 EP76 ER03 ER09 ER14 ER19 ER22 GA01 GA09 GA28 GA30 JA04 JA36 KA01 KA05 LA12 LA16 MA01 MA20 NA01

Claims

【特許請求の範囲】

【請求項１】電荷蓄積電極及び制御電極からなる２層
ゲート電極構造を有する、複数個のメモリトランジスタ
を直列又は並列に接続してなるメモリトランジスタの単
位列と、メモリトランジスタの単位列の両端に接続さ
れ、第１の電極及び第２の電極を有する選択トランジス
タとを備え、選択トランジスタを介してメモリトランジ
スタの単位列の両端をソース線及びビット線にそれぞれ
接続させた、不揮発性半導体記憶装置において、選択トランジスタの第１の電極と第２の電極とが、絶縁
膜の介在により相互に電気的に絶縁され、それぞれ、電
荷蓄積電極及び制御電極として機能することを特徴とす
る不揮発性半導体記憶装置。
【請求項２】選択トランジスタの第１の電極及び第２
の電極が、それぞれ、メモリトランジスタの電荷蓄積電
極及び制御電極と同じ工程で形成され、メモリトランジスタ及び選択トランジスタが、それぞ
れ、電荷蓄積電極形成の過程で電荷蓄積電極に対して自
己整合的に形成されたトレンチ素子分離領域により区画
された半導体基板上に形成されていることを特徴とする
請求項１に記載の不揮発性半導体記憶装置。
【請求項３】選択トランジスタとメモリトランジスタ
とが、同じ構成の２層ゲート電極構造を備えていること
を特徴とする請求項２に記載の不揮発性半導体記憶装
置。
【請求項４】選択トランジスタの第２の電極と半導体
基板間、若しくは選択トランジスタの第２の電極とソー
ス・ドレイン拡散層間に、不揮発性半導体記憶装置内の
高電圧発生部で発生させた高電圧、又は不揮発性半導体
記憶装置の外部より入力した高電圧を印加して、選択ト
ランジスタの第１の電極に電荷を注入し、若しくは第１
の電極から電荷を引き抜くことにより、選択トランジス
タの閾値を変化させるようにしたことを特徴とする請求
項１に記載の不揮発性半導体記憶装置。
【請求項５】選択トランジスタの閾値を読み出す機構
を有し、読み出す機構によって読み出した選択トランジ
スタの閾値に応じて、選択トランジスタの第１の電極に
蓄積されている電荷の量を変化させるようにしたことを
特徴とする請求項１に記載の不揮発性半導体記憶装置。