JP2003068885A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法

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JP2003068885A JP2001190270A JP2001190270A JP2003068885A JP 2003068885 A JP2003068885 A JP 2003068885A JP 2001190270 A JP2001190270 A JP 2001190270A JP 2001190270 A JP2001190270 A JP 2001190270A JP 2003068885 A JP2003068885 A JP 2003068885A
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昌久 和田
Kouta Satou
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Abstract

(57)【要約】 【課題】 電荷蓄積層及び制御ゲートを有する半導体記
憶装置のバックバイアス効果による影響を低減させるこ
とにより集積度を向上させ、占有面積を増加させずに浮
遊ゲートと制御ゲートとの容量の比をより一層増大させ
るとともに、製造プロセスに起因するセル特性のばらつ
きが抑制された半導体記憶装置を提供することを目的と
する。 【解決手段】 半導体基板と、少なくとも一つの島状半
導体層、該島状半導体層の側壁の周囲の全部又は一部に
形成された電荷蓄積層及び制御ゲートから構成されるメ
モリセルとを有する半導体記憶装置であって、該メモリ
セルが直列に配置され、該メモリセルが配置する前記島
状半導体層が、半導体基板に対する水平方向の断面積が
段階的に異なる形状を有する半導体記憶装置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置及びそ
の製造方法に関し、より詳細には、電荷蓄積層と制御ゲー
トとを備えるメモリ・トランジスタを用いた半導体記憶
装置及びその製造方法に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭのメモリセルとして、ゲー
ト部に電荷蓄積層と制御ゲートをもち、トンネル電流を
利用して電荷蓄積層への電荷の注入、電荷蓄積層からの
電荷の放出を行うＭＯＳトランジスタ構造のものが知ら
れている。このメモリセルでは、電荷蓄積層の電荷蓄積
状態の相違によるしきい値電圧の相違をデータ“０”、
“１”として記憶する。
【０００３】例えば、電荷蓄積層として浮遊ゲートを用
いたｎチャネルのメモリセルの場合、浮遊ゲートに電子
の注入するには、ソース、ドレイン拡散層と基板を接地
して制御ゲートに正の高電圧を印加する。このとき基板
側からトンネル電流によって浮遊ゲートに電子が注入さ
れる。この電子注入により、メモリセルのしきい値電圧
は正方向に移動する。浮遊ゲートの電子を放出させるに
は、制御ゲートを接地してソース、ドレイン拡散層又は
基板のいずれかに正の高電圧を印加する。このとき浮遊
ゲートからトンネル電流によって基板側の電子が放出さ
れる。この電子放出により、メモリセルのしきい値電圧
は負方向に移動する。
【０００４】以上の動作において、電子注入と放出、す
なわち書き込みと消去を効率よく行うためには、浮遊ゲ
ートと制御ゲート及び基板との間の容量結合の関係が重
要である。いいかえると、浮遊ゲート−制御ゲート間の
容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲ
ートに伝達することができ、書き込み、消去が容易にな
る。
【０００５】しかし、近年の半導体技術の進歩、特に微
細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの
小型化と大容量化が急速に進んでいる。
【０００６】したがってメモリセル面積が小さくて、し
かも浮遊ゲート−制御ゲート間の容量をいかに大きく確
保するかが重要な問題となっている。
【０００７】浮遊ゲートと制御ゲートとの間の容量を大
きくするためには、これらの間のゲート絶縁膜を薄くす
るか、その誘電率を大きくするか又は浮遊ゲートと制御
ゲートとの対向面積を大きくすることが必要である。
【０００８】しかし、ゲート絶縁膜を薄くすることは、
信頼性上限界がある。
【０００９】ゲート絶縁膜の誘電率を大きくすること
は、例えば、シリコン酸化膜に代えてシリコン窒素膜等
を用いることが考えられるが、これも主として信頼性上
問題があって実用的でない。
【００１０】したがって十分な容量を確保するために
は、浮遊ゲートと制御ゲートとのオーバラップ面積を一
定値以上確保することが必要となるが、これは、メモリ
セルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る
上で障害となる。
【００１１】これに対し、特許第２８７７４６２号公報
に記載されているＥＥＰＲＯＭは、半導体基板に格子縞
状の溝により分離されてマトリクス配列された複数の柱
状半導体層の側壁を利用してメモリ・トランジスタが構
成される。すなわちメモリ・トランジスタは、各柱状半
導体層の上面に形成されたドレイン拡散層、溝底部に形
成された共通ソース拡散層及び各柱状半導体層の側壁部
の周囲全体を取り囲む電荷蓄積層と制御ゲートとをもっ
て構成され、制御ゲートが一方向の複数の柱状半導体層
について連続的に配設されて制御ゲート線となる。ま
た、制御ゲート線と交差する方向の複数のメモリ・トラ
ンジスタのドレイン拡散層に接続されたビット線が設け
られる。上述したメモリ・トランジスタの電荷蓄積層と
制御ゲートが柱状半導体層の下部に形成される。また、
１トランジスタ／１セル構成では、メモリ・トランジス
タが過消去の状態、すなわち、読出し電位が０Ｖであっ
て、しきい値が負の状態になると、非選択でもセル電流
が流れることになり不都合である。これを確実に防止す
るために、メモリ・トランジスタに直列に直列に、柱状
半導体層の上部にその周囲の少くとも一部を取り囲むよ
うにゲート電極が形成された選択ゲート・トランジスタ
が設けられている。
【００１２】これにより、従来例であるＥＥＰＲＯＭの
メモリセルは、柱状半導体層の側壁を利用して、柱状半
導体層を取り囲んで形成された電荷蓄積層及び制御ゲー
トを有するから、小さい占有面積で電荷蓄積層と制御ゲ
ートの間の容量を十分大きく確保することができる。ま
た各メモリセルのビット線に繋がるドレイン拡散層は、
それぞれ柱状半導体層の上面に形成され、溝によって電
気的に完全に分離されている。さらに素子分離領域が小
さくでき、メモリセルサイズが小さくなる。したがっ
て、優れた書き込み、消去効率をもつメモリセルを集積
した大容量化ＥＥＰＲＯＭを得ることができる。
【００１３】円柱状の柱状シリコン層２を有する従来の
ＥＥＰＲＯＭを、図５６２に示す。また、図５６３
（ａ）及び（ｂ）は、それぞれ図５６２のＥＥＰＲＯＭ
のＡ−Ａ′及びＢ−Ｂ′断面図である。なお、図５６２
では、選択ゲート・トランジスタのゲート電極が連続し
て形成される選択ゲート線は、複雑になるので示してい
ない。
【００１４】このＥＥＰＲＯＭでは、ｐ型シリコン基板
１を用い、この上に格子縞状の溝３により分離された複
数の柱状ｐ-型シリコン層２がマトリクス配列され、こ
れら各柱状シリコン層２がそれぞれメモリセル領域とな
っている。各シリコン層２の上面にドレイン拡散層１０
が形成され、溝３の底部に共通ソース拡散層９が形成さ
れ、溝３の底部に所定厚みの酸化膜４が埋込み形成され
ている。また、柱状シリコン層２の周囲を取り囲むよう
に、柱状シリコン層２の下部に、トンネル酸化膜５を介
して浮遊ゲート６が形成され、さらにその外側に層間絶
縁膜７を介して制御ゲート８が形成されて、メモリ・ト
ランジスタが構成される。
【００１５】ここで、制御ゲート８は、図５６２及び図
５６３（ｂ）に示すように、一方向２の複数のメモリセ
ルについて連続的に配設されて、制御ゲート線すなわち
ワード線ＷＬ（WL1,WL2,…）となっている。そして柱状
シリコン層２の上部には、メモリ・トランジスタと同様
にその周囲を取り囲むように、ゲート酸化膜３１を介し
てゲート電極３２が配設されて選択ゲート・トランジス
タが構成されている。このトランジスタのゲート電極３
２は、メモリセルの制御ゲート８と同様に、制御ゲート
線と同じ方向には連続して配設されて選択ゲート線とな
る。
【００１６】このように、メモリ・トランジスタ及び選
択ゲート・トランジスタが、溝の内部に重ねられた状態
で埋込み形成される。制御ゲート線は、その一端部をシ
リコン層表面にコンタクト部１４として残し、選択ゲー
ト線も制御ゲートと逆の端部のシリコン層にコンタクト
部１５を残して、これらにそれぞれワード線ＷＬ及び制
御ゲート線ＣＧとなるＡｌ配線１３、１６をコンタクト
させている。
【００１７】溝３の底部には、メモリセルの共通ソース
拡散層９が形成され、各柱状シリコン層２の上面には各
メモリセル毎のドレイン拡散層１０が形成されている。
このように形成されたメモリセルの基板上はＣＶＤ酸化
膜１１により覆われ、これにコンタクト孔が開けられ
て、ワード線ＷＬと交差する方向のメモリセルのドレイ
ン拡散層１０を共通接続するビット線ＢＬ（BL1,BL2,
…）となるＡｌ配線１２が配設されている。
【００１８】制御ゲート線のパターニングの際に、セル
アレイの端部の柱状シリコン層位置にＰＥＰによるマス
クを形成し、その表面に制御ゲート線と連続する多結晶
シリコン膜からなるコンタクト部１４を残し、ここにビ
ット線ＢＬと同時に形成されるＡｌ膜によってワード線
となるＡｌ配線１３をコンタクトさせている。
【００１９】上記のＥＥＰＲＯＭは、以下のように製造
することができる。
【００２０】まず、高不純物濃度のｐ型シリコン基板１
に低不純物濃度のｐ-型シリコン層２をエピタキシャル
成長させたウェハを用い、その表面にマスク層２１を堆
積し、公知のＰＥＰ工程によりフォトレジスト・パター
ン２２を形成して、これを用いてマスク層２１をエッチ
ングする（図５６４（ａ））。
【００２１】次いで、マスク層２１を用いて、反応性イ
オンエッチング法によりシリコン層２をエッチングし
て、基板１に達する深さの格子縞状の溝３を形成する。
これにより、シリコン層２は、柱状をなして複数の島に
分離される。その後、ＣＶＤ法によりシリコン酸化膜２
３を堆積し、これを異方性エッチングにより各柱状シリ
コン層２の側壁に残す。そしてｎ型不純物をイオン注入
によって、各柱状シリコン層２の上面にそれぞれドレイ
ン拡散層１０を形成し、溝底部には共通ソース拡散層９
を形成する（図５６４（ｂ））。
【００２２】その後、等方性エッチングにより各柱状シ
リコン層２の周囲のに酸化膜２３をエッチング除去した
後、必要に応じて斜めイオン注入を利用して各シリコン
層２の側壁にチャネルイオン注入を行う。チャネルイオ
ン注入に代えて、ＣＶＤ法によりボロンを含む酸化膜を
堆積し、その酸化膜からのボロン拡散を利用してもよ
い。
【００２３】そして、ＣＶＤシリコン酸化膜４を堆積
し、これを等方性エッチングによりエッチングして、溝
３の底部に所定厚み埋め込む。その後、熱酸化によって
各シリコン層２の周囲に例えば１０ｎｍ程度のトンネル
酸化膜５を形成した後、第１層多結晶シリコン膜を堆積
する。この第１層多結晶シリコン膜を異方性エッチング
によりエッチングして、柱状シリコン層２の下部側壁に
残して、シリコン層２を取り囲む形の浮遊ゲート５を形
成する（図５６５（ｃ））。
【００２４】次に、各柱状シリコン層２の周囲に形成さ
れた浮遊ゲート６の表面に層間絶縁膜７を形成する。こ
の層間絶縁膜７は、例えば、ＯＮＯ膜とする。そして、
第２層多結晶シリコン膜を堆積して異方性エッチングに
よりエッチングすることにより、やはり柱状シリコン層
２の下部に制御ゲート８を形成する（図５６５
（ｄ））。このとき、制御ゲート８は、柱状シリコン層
２の間隔を、図５６２の縦方向について予め所定の値以
下に設定しておくことによって、マスク工程を用いるこ
となく、その方向に連続する制御ゲート線として形成さ
れる。そして不要な層間絶縁膜７及びその下のトンネル
酸化膜２をエッチング除去した後、ＣＶＤシリコン酸化
膜１１１を堆積し、これをエッチングして溝３の途中ま
で、すなわちメモリセルの浮遊ゲート７及び制御ゲート
８が隠れるまで埋め込む（図５６６（ｅ））。
【００２５】その後、露出した柱状シリコン層２の上部
に熱酸化により２０ｎｍ程度のゲート酸化膜３１を形成
し、第３層多結晶シリコン膜を堆積し、これを異方性エ
ッチングによりエッチングしてＭＯＳトランジスタのゲ
ート電極３２を形成する（図５６６（ｆ））。このゲー
ト電極３２も制御ゲート線と同じ方向に連続的にパター
ン形成されて選択ゲート線となる。選択ゲート線もセル
フアラインで連続的に形成することができるが、メモリ
セルの制御ゲート８の場合に比べて難しい。なぜなら、
メモリ・トランジスタ部は２層ゲートであるのに対し、
選択ゲート・トランジスタが単層ゲートであるため、隣
接セル間のゲート電極間隔が制御ゲート間隔より広いか
らである。したがって確実にゲート電極３２を連続させ
るためには、これを二層多結晶シリコン構造として、最
初の多結晶シリコン膜についてはマスク工程でゲート電
極を繋げる部分にのみ残し、次の多結晶シリコン膜に対
して側壁残しの技術を利用すればよい。
【００２６】なお、制御ゲート線及び選択ゲート線はそ
れぞれ異なる端部において、柱状シリコン層上面にコン
タクト部１４、１５が形成されるように、多結晶シリコ
ン膜エッチングに際してマスクを形成しておく。
【００２７】最後に、ＣＶＤシリコン酸化膜１１２を堆
積して、必要なら平坦化処理を行った後、コンタクト孔
を開けて、Ａｌの蒸着、パターニングにより、ビット線
ＢＬとなるＡｌ配線１２、制御ゲート線ＣＧとなるＡｌ
配線１３及びワード線ＷＬとなるＡｌ配線１６を同時に
形成する（図５６７（ｇ））。
【００２８】この従来例のＥＥＰＲＯＭの１メモリセル
の要部断面構造を平面構造に置き換えたものを図５６８
（ａ）に示し、図５６８（ｂ）に、等価回路を示す。
【００２９】図５６８（ａ）及び（ｂ）を用いて、この
ＥＥＰＲＯＭの動作を説明すれば、次の通りである。
【００３０】まず、書込みにホットキャリア注入を利用
する場合の書込みは、選択ワード線ＷＬに十分高い正電
位を与え、選択制御ゲート線ＣＧ及び選択ビット線ＢＬ
に所定の正電位を与える。これにより選択ゲート・トラ
ンジスタＱｓを介して正電位をメモリ・トランジスタＱ
ｃのドレインに伝達して、メモリ・トランジスタＱｃで
チャネル電流を流して、ホットキャリア注入が行われ、
そのメモリセルのしきい値が正方向に移動する。
【００３１】消去は、選択制御ゲートＣＧを０Ｖとし、
ワード線ＷＬ及びビット線ＢＬに高い正電位を与えて、
ドレイン側に浮遊ゲートの電子を放出させる。一括消去
の場合には、共通ソースに高い正電位を与えてソース側
に電子を放出させることもできる。これにより、メモリ
セルのしきい値は負方向に移動する。
【００３２】読出し動作は、ワード線ＷＬにより選択ゲ
ート・トランジスタＱｓを開き、制御ゲート線ＣＧの読
出し電位を与えて、電流の有無により“０”、“１”判
別を行う。電子注入にＦＮトンネリングを利用する場合
には、選択制御ゲート線ＣＧ及び選択ワード線ＷＬに高
い正電位を与え、選択ビット線ＢＬを０Ｖとして、基板
から浮遊ゲートに電子を注入する。
【００３３】また、このＥＥＰＲＯＭでは、選択ゲート
・トランジスタがあるため、過消去状態になっても誤動
作しない。
【００３４】ところで、この従来例のＥＥＰＲＯＭで
は、図５６８（ａ）に示したように、選択ゲート・トラ
ンジスタＱｓとメモリ・トランジスタＱｃの間には拡散
層がない。これは、柱状シリコン層の側面に選択的に拡
散層を形成することが困難だからである。したがって、
図５６３（ａ）及び（ｂ）の構造において、メモリ・ト
ランジスタのゲート部と選択ゲート・トランジスタのゲ
ート部の間の分離酸化膜はできるだけ薄いことが望まし
い。特に、ホットエレクトロン注入を利用する場合に
は、メモリ・トランジスタのドレイン部に十分な“Ｈ”
レベル電位を伝達するために、この分離酸化膜厚が３０
〜４０ｎｍ程度であることが必要になる。
【００３５】このような、微小間隔は、先の製造工程で
説明したＣＶＤ法による酸化膜埋込みのみでは実際上は
困難である。したがってＣＶＤ酸化膜埋込みは浮遊ゲー
ト６及び制御ゲート８が露出する状態とし、選択ゲート
・トランジスタ用のゲート酸化の工程で同時に浮遊ゲー
ト６及び制御ゲート８の露出部に薄い酸化膜を形成する
方法が望ましい。
【００３６】また、この従来例によれば、格子縞状の溝
底部を分離領域として、柱状シリコン層が配列され、こ
の柱状シリコン層の周囲を取り囲むように形成された浮
遊ゲートをもつメモリセルが構成されるから、メモリセ
ルの占有面積が小さい、高集積化ＥＥＰＲＯＭが得られ
る。しかも、メモリセル占有面積が小さいにも拘らず、
浮遊ゲート−制御ゲート間の容量は十分大きく確保する
ことができる。
【００３７】なお、従来例では、マスクを用いることな
く各メモリセルの制御ゲートを一方向について連続する
ように形成した。これは、柱状シリコン層の配置が対称
的でない場合に初めて可能である。すなわち、ワード線
方向の柱状シリコン層の隣接間隔を、ビット線方向にそ
れより小さくすることにより、ビット線方向には分離さ
れ、ワード線方向に繋がる制御ゲート線がマスクなしで
自動的に得られる。これに対して例えば、柱状シリコン
層の配置を対称的にした場合には、ＰＥＰ工程を必要と
する。
【００３８】具体的に説明すれば、第２層多結晶シリコ
ン膜を厚く堆積して、ＰＥＰ工程を経て、制御ゲート線
として連続させるべき部分にこれを残すように選択エッ
チングする。ついで第３層多結晶シリコン膜を堆積し
て、上記で説明したと同様に側壁残しのエッチングを行
う。
【００３９】柱状シリコン層の配置が対称的でない場合
にも、その配置の間隔によっては、従来例のように自動
的に連続する制御ゲート線が形成できないこともある。
【００４０】このような場合にも、上述のようなマスク
工程を用いることにより、一方向に連続する制御ゲート
線を形成すればよい。
【００４１】また、従来例では、浮遊ゲート構造のメモ
リセルを用いたが、電荷蓄積層は必ずしも浮遊ゲート構
造である必要はなく、電荷蓄積層を多層絶縁膜へのトラ
ップにより実現している、例えばＭＮＯＳ構造の場合に
も有効である。
【００４２】このようなＭＮＯＳ構造のメモリセルを図
５６９に示す。なお、図５６９のＭＮＯＳ構造のメモリ
セルは、図５６３（ａ）のメモリセルに対応するもので
ある。
【００４３】電荷蓄積層となる積層絶縁膜２４は、トン
ネル酸化膜とシリコン窒化膜の積層構造又はその窒化膜
表面にさらに酸化膜を形成した構造とする。
【００４４】上記ＭＮＯＳにおいて、メモリ・トランジ
スタと選択ゲート・トランジスタを逆にした従来例、す
なわち、柱状シリコン層２の下部に選択ゲート・トラン
ジスタを形成し、上部にメモリ・トランジスタを形成し
たメモリセルを図５７０に示す。
【００４５】共通ソース側に選択ゲート・トランジスタ
を設けるこの構造は、書き込み方式としてホットエレク
トロン注入方式が用いる場合に採用することができる。
【００４６】図５７１は、一つの柱状シリコン層に複数
のメモリセルを構成した従来例である。先の従来例と対
応する部分には先の従来例と同一符号を付して詳細な説
明は省略する。この従来例では、柱状シリコン層２の最
下部に選択ゲート・トランジスタＱｓ１を形成し、その
上に３個のメモリ・トランジスタＱｃ１、Ｑｃ２、Ｑｃ
３を重ね、さらにその上に選択ゲート・トランジスタＱ
ｓ２を形成している。この構造は基本的に先に説明した
製造工程を繰り返すことにより得られる。
【００４７】図５７０及び図５７１に示した従来例にお
いても、メモリ・トランジスタとして浮遊ゲート構造に
代え、ＭＮＯＳ構造を用いることができる。
【００４８】このように、上記従来技術によれば、格子
縞状溝によって分離された柱状半導体層の側壁を利用し
て、電荷蓄積層と制御ゲートとをもつメモリ・トランジ
スタを用いたメモリセルを構成することにより、制御ゲ
ートと電荷蓄積層間の容量を十分大きく確保して、しか
もメモリセル占有面積を小さくして高集積化を図ったＥ
ＥＰＲＯＭを得ることができる。
【００４９】
【発明が解決しようとする課題】ところでこの従来例で
は、図５６８（ａ）に示したように、選択ゲート・トラ
ンジスタQsとメモリ・トランジスタQcの間には拡散層が
ない。これは、柱状シリコン層の側面に選択的に拡散層を
形成することが困難だからである。
【００５０】したがって、図５６３(a)及び(b)の構造に
おいて、メモリ・トランジスタのゲート部と選択ゲート
・トランジスタのゲート部の間の分離酸化膜はできるだ
け薄いことが望ましい。特に、ホットエレクトロン注入を
利用する場合には、メモリ・トランジスタのドレイン部
に十分な“Ｈ”レベル電位を伝達するために、この分離
酸化膜厚が30〜40nm程度であることが必要になる。この
ような微小間隔は、先の製造工程で説明したＣＶＤによ
る酸化膜埋込みのみでは実際上は困難である。
【００５１】また、従来例では、基板に対して垂直方向
にトランジスタを形成していく際、各段毎にトランジス
タを形成していけば工程数が増大し、コスト高、製造期間
の増加、歩留りの低下を招き、さらに製造されたメモリ・
トランジスタにおいては各段毎の熱履歴の違いによるト
ンネル膜質の違いや拡散層のプロファイルの違いによる
セル特性のばらつきをもつようになる。
【００５２】さらに、従来例では、一つの柱状半導体層
に複数のメモリセルを直列に接続して構成し、各メモリ
セルの閾値が同じであると考えた場合、制御ゲート線Ｃ
Ｇに読出し電位を与えて、電流の有無により“０”、
“１”判別を行う読み出し動作の際、直列に接続された
両端に位置するメモリセルにおいては基板からのバック
バイアス効果により閾値の変動が顕著となる。これによ
り直列に接続するメモリセルの個数がデバイス上制約さ
れるため、大容量化を行った際に問題となる。
【００５３】本発明は、上記課題に鑑みなされたもので
あり、メモリ・トランジスタ間及び選択ゲート・トラン
ジスタとメモリ・トランジスタ間に不純物拡散層を制御
よく容易に形成し、複数のメモリセルが半導体基板面に
対し垂直方向に直列に配置されてなる構造を有する半導
体記憶装置を、段数の増加に伴って工程数が増加するこ
となく、より少ない工程で制御よく形成し、安価に、短期
間で製造することができ、さらに、電荷蓄積層及び制御
ゲートを有する半導体記憶装置のバックバイアス効果に
よる影響を少なくすることにより集積度の向上を図るこ
とができる半導体記憶装置及びその製造方法を提供する
ことを目的とする。
【００５４】
【課題を解決するための手段】本発明によれば、半導体
基板と、少なくとも一つの島状半導体層、該島状半導体
層の側壁の周囲の全部又は一部に形成された電荷蓄積層
及び制御ゲートから構成されるメモリセルとを有する半
導体記憶装置であって、該メモリセルが直列に配置さ
れ、該メモリセルが配置する前記島状半導体層が、半導体
基板に対する水平方向の断面積が段階的に異なる形状を
有する半導体記憶装置が提供される。
【００５５】また、本発明によれば、半導体基板上に少
なくとも一つの島状半導体層を形成する工程と、該島状
半導体層の側壁に第一の絶縁膜のサイドウォールを形成
する工程と、該サイドウォールをマスクとして前記半導
体基板をさらに掘り下げ、前記半導体基板に対する水平
方向の断面積が段階的に異なる島状半導体層を形成する
工程と、該島状半導体層上に単層又は積層構造の絶縁膜
及び第一の導電膜を形成する工程と、該第一の導電膜を
前記島状半導体層の側壁に絶縁膜を介してサイドウォー
ル状に形成することで分離する工程とを含むことによ
り、前記島状半導体層と、該島状半導体層の側壁の一部
若しくはその周囲に形成された電荷蓄積層及び制御ゲー
トから構成される少なくとも一つのメモリセルを有する
半導体記憶装置を製造することからなる半導体記憶装置
の製造方法が提供される。
【００５６】
【発明の実施の形態】本発明の半導体記憶装置では、半
導体基板面の垂線方向に電荷蓄積層及び制御ゲートとな
る第三の電極を有する複数のメモリセルが直列に接続さ
れている。このメモリセルは半導体基板と該半導体基板
上に格子縞状に分離されてなるマトリクス状に配列され
た複数の島状半導体層の側壁部に形成され、かつ該電荷
蓄積層は該島状半導体層の側壁部に形成された段の内側
に備えられている。直列に接続する複数のメモリセルの
両端部には、選択ゲートとなる第十三の電極を有する選
択ゲート・トランジスタが接続されており、該選択ゲー
トは該島状半導体層の側壁部に形成された段の内側に備
えられている。島状半導体層に配置された不純物拡散層
は、メモリセルのソース又はドレインとして形成されて
いる。制御ゲートは一方向の複数の島状半導体層につい
て連続的に、かつ、半導体基板面に対し水平方向に配置さ
れてなる第三の配線である制御ゲート線を有している。
また、制御ゲート線と交差する方向に不純物拡散層と電
気的に接続し、かつ、半導体基板面に対して水平方向に、
第四の配線であるビット線を配置している。
【００５７】なお、島状半導体層は、半導体基板に対す
る水平方向の断面積が段階的に異なる形状を有していれ
ば、下、すなわち半導体基板側にいくほど小さい断面積
を有するような形状でもよいし、大きい断面積を有する
ような形状でもよいし、一旦小さくなり又は大きくな
り、半導体基板側と等しい断面積を有するような形状等
でもよい。電荷蓄積層と制御ゲートとは、島状半導体層
の側壁の全周囲にわたって形成されていてもよいし、周
囲の一部の領域を除く領域に形成されていてもよい。電
荷蓄積層と制御ゲートとは、島状半導体層の段の内側、
つまり小さな断面積を有する部分に形成されていてもよ
いし、外側（大きな断面積を有する部分に形成されてい
てもよいし、段をまたがって形成されていてもよいし、
その形成部分は問わない。ただし、製造プロセスの容易
の観点から、小さな断面積を有する部分に形成されるこ
とが好ましい。
【００５８】また、１つの島状半導体層には、メモリセ
ルが１個のみ形成されていてもよいし、２個以上形成さ
れていてもよい。メモリセルが３個以上形成されている
場合には、メモリセルの下部及び／又は上部に選択ゲー
トが形成され、この選択ゲートと島状半導体層とにより
構成される選択トランジスタが形成されていることが好
ましい。
【００５９】本発明の半導体装置において、メモリセル
の少なくとも１つが半導体基板から「電気的に絶縁」さ
れているとは、半導体基板と島状半導体層との間が電気
的に絶縁されているものでもよく、メモリセルが２個以
上形成されている場合には、メモリセル間が電気的に絶
縁されることにより、この絶縁された個所よりも上方に
位置するメモリセルが半導体基板と電気的に絶縁されて
いるものでもよく、また、後述するように、任意に、メ
モリセルの下部に選択ゲート（ゲート電極）が形成され
ている場合には、選択ゲートによって構成される選択ト
ランジスタと半導体基板との間が電気的に絶縁されてい
るものでもよく、選択トランジスタとメモリセルとの間
が電気的に絶縁されることにより、この絶縁された領域
よりも上方に位置するメモリセルが半導体基板と電気的
に絶縁されているものでもよい。なかでも、半導体基板
と島状半導体層との間、あるいはメモリセルの下部に選
択トランジスタが形成されている場合であって、選択ト
ランジスタと半導体基板との間が電気的に絶縁されてい
るものが好ましい。電気的な絶縁は、例えば、半導体基
板と異なる導電型の不純物拡散層を、絶縁しようとする
領域の全部にわたって形成することにより行ってもよい
し、絶縁しようとする領域の一部に不純物拡散層を形成
し、その接合部における空乏層を利用して行ってもよい
し、さらには、電気的に導電しない程度に間隔をあける
ことにより、結果的に電気的に絶縁されるようにしても
よい。また、半導体基板とセル又は選択トランジスタ
は、例えばＳｉＯ2等の絶縁膜で電気的に絶縁されてい
てもよい。なお、メモリセルが複数個形成されている場
合、任意に、メモリセルの上下部に選択トランジスタが
形成されている場合には、任意のメモリセル間及び／又
は選択トランジスタとメモリセルとの間が、電気的に絶
縁されていてもよい。メモリセルアレイの平面図における実施の形態 上記メモリセルアレイの平面図において第二の配線若し
くは第五の配線である選択ゲート線、第三の配線である
制御ゲート線、第四の配線であるビット線及び第一の配
線であるソース線のレイアウトを含めて図１から図８に
まとめて説明する。
【００６０】図１〜図７は、電荷蓄積層として浮遊ゲー
トを有するＥＥＰＲＯＭのメモリセルアレイを示す平面
図の一実施例である。図８は、電荷蓄積層として積層絶
縁膜を有するＭＯＮＯＳ構造であるメモリセルアレイを
示す平面図の一実施例である。図１〜図８における平面
図は、上記メモリセルアレイの下段メモリセルにおける
断面を示している。
【００６１】図１は、メモリセルを形成する円柱状の島
状半導体部が、例えば二種の平行線が直交する交点へそ
れぞれ配置するような配列をなし、各々のメモリセルを
選択、制御するための第一の配線層及び第二の配線層及
び第三の配線層及び第四の配線層は、基板面に対し平行
に配置されている。また、第四の配線層840と交差する方
向であるＡ−Ａ’方向と第四の配線層840方向であるＢ
−Ｂ’方向で、島状半導体部の配置間隔を変えることに
より、各々のメモリセルの制御ゲートである第二の導電
膜が一方向に、図１ではＡ−Ａ’方向に連続して形成さ
れ、第三の配線層となる。同様に選択ゲート・トランジ
スタのゲートである第二の導電膜が一方向に連続して形
成され、第二の配線層となる。
【００６２】さらに、島状半導体部の基板側に配置され
てなる第一の配線層と電気的に接続するための端子を、
例えば図１のＡ−Ａ’方向に接続するメモリセルのＡ側
の端部に設け、第二の配線層及び第三の配線層と電気的
に接続するための端子を、例えば図１のＡ−Ａ’方向に
接続するメモリセルのＡ’側の端部に設け、島状半導体
部の基板とは反対側に配置されてなる第四の配線層840
とは、メモリセルを形成する円柱状の島状半導体部のそ
れぞれに電気的に接続しており、図１では、第二の配線
層及び第三の配線層と交差する方向に第四の配線層840
が形成されている。
【００６３】また、第一の配線層と電気的に接続するた
めの端子は、島状半導体部で形成されており、第二の配
線層及び第三の配線層と電気的に接続するための端子
は、島状半導体部に被覆されてなる第二の導電膜で形成
されている。
【００６４】第一の配線層、第二の配線層及び第三の配
線層と電気的に接続するための端子は、それぞれ第一の
コンタクト部910、第二のコンタクト部921、924、第三のコ
ンタクト部932、933と接続している。図１では、第一の
コンタクト部910を介して第一の配線層810が半導体記憶
装置上面に引き出されている。
【００６５】なお、メモリセルを形成する円柱状の島状
半導体部の配列は、図１のような配列でなくてもよく、
上述のような配線層の位置関係や電気的な接続関係があ
れば、メモリセルを形成する円柱状の島状半導体部の配
列は限定されない。
【００６６】第一のコンタクト部910に接続される島状
半導体部は、図１ではＡ−Ａ’方向に接続するメモリセ
ルのＡ側の全ての端部に配置されているが、Ａ’側の端
部の一部若しくは全てに配置してもよいし、第四の配線
層840と交差する方向であるＡ−Ａ’方向に接続するメ
モリセルを形成している島状半導体部のいずれかに配置
してもよい。また、第二のコンタクト部921や924、第三の
コンタクト部932や933に接続されてなる第二の導電膜で
被覆される島状半導体部は、第一のコンタクト部910が
配置されない側の端部に配置してもよいし、第一のコン
タクト部910が配置される側の端部に連続して配置して
もよいし、第四の配線層840と交差する方向であるＡ−
Ａ’方向に接続するメモリセルを形成している島状半導
体部のいずれかに配置してもよし、第二のコンタクト部9
21や924、第三のコンタクト部932などを分割して配置し
てもよい。
【００６７】第一の配線層810や第四の配線層840は、所
望の配線が得られれば、幅や形状は問わない。また、島状
半導体部の基板側に配置されてなる第一の配線層が第二
の導電膜で形成されてなる第二の配線層及び第三の配線
層と自己整合で形成される場合、第一の配線層と電気的
に接続するための端子となる島状半導体部が第二の導電
膜で形成されてなる第二の配線層及び第三の配線層と電
気的には絶縁されているが、絶縁膜を介して接する状態
であることを有する。
【００６８】例えば、図１では、第一のコンタクト部91
0が接続している島状半導体部側面の一部に絶縁膜を介
して第一の導電膜が形成されており、該第一の導電膜は
メモリセルを形成している島状半導体部との間に配置さ
れており、該第一の導電膜の側面に絶縁膜を介して第二
の導電膜が形成されており、該第二の導電膜が第四の配
線層840と交差する方向であるＡ−Ａ’方向に、連続して
形成されてなる第二の配線層及び第三の配線層と接続さ
れている。このとき該島状半導体部側面に形成される第
一及び第二の導電膜の形状は問わない。
【００６９】また、第一の配線層と電気的に接続するた
めの端子となる島状半導体部とメモリセルが形成されて
いる島状半導体部にある第一の導電膜との距離を、例え
ば第二の導電膜の膜厚の２倍以下とすることにより、第
一の配線層と電気的に接続するための端子となる該島状
半導体部の側面の第一の導電膜を全て取り除いてもよ
い。
【００７０】図１においては、第二及び第三のコンタク
ト部は、島状半導体部頂上部を覆うように形成した第二
の配線層921や924、第三の配線層932などの上に形成して
いるが、各々接続できるならば、第二及び第三の配線層
の形状は問わない。また、図１では、選択ゲート・トラ
ンジスタは複雑になるため省略しているが、製造例に用
いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面、Ｃ−
Ｃ’断面、Ｄ−Ｄ’断面、Ｅ−Ｅ’断面、Ｆ−Ｆ’断面
を併記している。
【００７１】図２は、メモリセルを形成する円柱状の島
状半導体部が、例えば二種の平行線が直交せずに交差し
た点へそれぞれ配置するような配列をなし、各々のメモ
リセルを選択、制御するための第一の配線層及び第二の
配線層及び第三の配線層及び第四の配線層は、基板面に
対し平行に配置されているメモリセルアレイを示す。
【００７２】また、第四の配線層840と交差する方向であ
るＡ−Ａ’方向と図中のＢ−Ｂ’方向で島状半導体部の
配置間隔を変えることにより、各々のメモリセルの制御
ゲートである第二の導電膜が一方向に、図２ではＡ−
Ａ’方向に、連続して形成され、第三の配線層となる。
同様に、選択ゲート・トランジスタのゲートである第二
の導電膜が一方向に連続して形成され第二の配線層とな
る。
【００７３】さらに、島状半導体部の基板側に配置され
てなる第一の配線層と電気的に接続するための端子を、
例えば図２のＡ−Ａ’方向に接続するメモリセルのＡ側
の端部に設け、第二の配線層及び第三の配線層と電気的
に接続するための端子を、例えば図２のＡ−Ａ’方向に
接続するメモリセルのＡ’側の端部に設け、島状半導体
部の基板とは反対側に配置されてなる第四の配線層840
とはメモリセルを形成する円柱状の島状半導体部のそれ
ぞれに電気的に接続しており、例えば図２においては、
第二の配線層及び第三の配線層と交差する方向に第四の
配線層840が形成されている。
【００７４】また、第一の配線層と電気的に接続するた
めの端子は、島状半導体部で形成されており、第二の配
線層及び第三の配線層と電気的に接続するための端子
は、島状半導体部に被覆されてなる第二の導電膜で形成
されている。また、第一の配線層、第二の配線層及び第三
の配線層と電気的に接続するための端子は、それぞれ第
一のコンタクト部910、第二のコンタクト部921、924、第三
のコンタクト部932、933と接続している。図２では、第
一のコンタクト部910を介して第一の配線層810が半導体
記憶装置上面に引き出されている。
【００７５】なお、メモリセルを形成する円柱状の島状
半導体部の配列は、図２のような配列でなくてもよく、
上述のような配線層の位置関係や電気的な接続関係があ
れば、メモリセルを形成する円柱状の島状半導体部の配
列は限定されない。また、第一のコンタクト部910に接続
されてなる島状半導体部は、図２では、Ａ−Ａ’方向に
接続するメモリセルのＡ側の全ての端部に配置されてい
るが、Ａ’側の端部の一部若しくは全てに配置してもよ
いし、第四の配線層840と交差する方向であるＡ−Ａ’方
向に接続するメモリセルを形成している島状半導体部の
いずれかに配置してもよい。
【００７６】また、第二のコンタクト部921や924、第三の
コンタクト部932や933に接続さる第二の導電膜で被覆さ
れる島状半導体部は、第一のコンタクト部910が配置さ
れてない側の端部に配置してもよいし、第一のコンタク
ト部910が配置される側の端部に連続して配置してもよ
いし、第四の配線層840と交差する方向であるＡ−Ａ’方
向に接続するメモリセルを形成している島状半導体部の
いずれかに配置してもよいし、第二のコンタクト部921や
924、第三のコンタクト部932などを分割して配置しても
よい。
【００７７】第一の配線層810や第四の配線層840は、所
望の配線が得られれば幅や形状は問わない。
【００７８】島状半導体部の基板側に配置されてなる第
一の配線層が第二の導電膜で形成されてなる第二の配線
層及び第三の配線層と自己整合で形成される場合、第一
の配線層と電気的に接続するための端子となる島状半導
体部が第二の導電膜で形成されてなる第二の配線層及び
第三の配線層と電気的には絶縁されているが、絶縁膜を
介して接する状態であることを有する。
【００７９】例えば、図２では、第一のコンタクト部91
0が接続している島状半導体部側面の一部に絶縁膜を介
して第一の導電膜が形成されており、第一の導電膜はメ
モリセルを形成している島状半導体部との間に配置され
ており、第一の導電膜の側面に絶縁膜を介して第二の導
電膜が形成されており、第二の導電膜は第四の配線層840
と交差する方向であるＡ−Ａ’方向に、連続して形成さ
れてなる第二の配線層及び第三の配線層と接続されてい
る。このとき島状半導体部側面に形成される第一及び第
二の導電膜の形状は問わない。
【００８０】第一の配線層と電気的に接続するための端
子となる島状半導体部とメモリセルが形成されている島
状半導体部にある第一の導電膜との距離を、例えば第二
の導電膜の膜厚の２倍以下とすることにより第一の配線
層と電気的に接続するための端子となる該島状半導体部
の側面の第一の導電膜を全て取り除いてもよい。
【００８１】図２では、第二及び第三のコンタクト部
は、島状半導体部頂上部を覆うように形成した第二の配
線層921や924、第三の配線層932などの上に形成している
が、各々接続できるのであれば、第二及び第三の配線層
の形状は問わない。また、図２では、選択ゲート・トラン
ジスタは複雑になるため省略しているが、製造例に用い
る断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併記し
ている。
【００８２】図３及び図４は、図１及び図２に対し、メ
モリセルを形成する島状半導体部の断面形状が四角形
で、配置している向きがそれぞれ異なっている場合の例
をそれぞれ示している。なお、島状半導体部の断面形状
は、円形や四角形に限らない。例えば、楕円形や六角形
あるいは八角形などでもよい。但し、島状半導体部の大き
さが加工限界近くである場合には、設計時に四角形や六
角形や八角形など角をもつものであっても、フォト工程
やエッチング工程などにより角が丸みを帯び、該島状半
導体部の断面形状は円形や楕円形に近づく。図３及び図
４では、選択ゲート・トランジスタは複雑になるため省
略している。
【００８３】図６及び図７は、図１に対し、メモリセル
を形成する島状半導体部の断面形状が円形でなく楕円で
あり、楕円の長軸の向きがＢ−Ｂ’方向及びＡ−Ａ’方
向である場合をそれぞれ示している。この楕円の長軸の
向きはＡ−Ａ’方向及びＢ−Ｂ’方向に限らず、どの方
向に向いていてもよい。図６及び図７では、選択ゲート
・トランジスタは複雑になるため省略している。
【００８４】以上、電荷蓄積層として浮遊ゲートを有す
る半導体記憶装置の平面図について説明したが、図１〜
図７の配置及び構造は種々組み合わせて用いてもよい。
【００８５】電荷蓄積層として浮遊ゲート以外を用いる
メモリセルアレイも平面図について説明する。
【００８６】図８は、図１に対し、例えばＭＯＮＯＳ構
造のように電荷蓄積層に積層絶縁膜を用いた場合の一例
を示しており、電荷蓄積層が浮遊ゲートから積層絶縁膜
に変わったこと以外は同様である。図８では、製造例に
用いる断面、すなわちＡ−Ａ’断面、Ｂ−Ｂ’断面を併
記しているが、選択ゲート・トランジスタは複雑になる
ため省略している。メモリセルアレイの断面図における実施の形態 本発明の半導体記憶装置の断面図を、図９〜図５６に示
す。
【００８７】電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の断面図を、図９〜図５０に示す。これらの
図９〜図５０の断面図において、奇数の図面は、図１に
おけるＡ−Ａ′断面図であり、偶数の図面は図１におけ
るＢ−Ｂ′断面図である。
【００８８】この実施の形態では、ｐ型シリコン基板１
００上に複数の、例えば少なくとも一つの段を有する柱
状をなした島状半導体層１１０がマトリクス配列され、
これら各島状半導体層１１０の上部と下部に選択ゲート
となる第二の電極若しくは第五の電極を有するトランジ
スタを配置し、選択ゲート・トランジスタに挟まれてメ
モリ・トランジスタを複数個、図９〜図５０では、例え
ば２個配置し、各々トランジスタを該島状半導体層に沿
って直列に接続した構造となっている。すなわち、島状
半導体層間の溝底部に所定厚みの第七の絶縁膜であるシ
リコン酸化膜４６０が配置され、島状半導体層１１０の
周囲を取り囲むように形成される窪みの内部に、ゲート
絶縁膜４８０を介して選択ゲートとなる第二の電極５０
０が配置されて選択ゲート・トランジスタとし、該選択
ゲート・トランジスタ上方に、島状半導体層１１０の側
壁部に形成される段の内側にトンネル酸化膜４４０を介
して浮遊ゲート５１０が配置され、さらにその浮遊ゲー
ト５１０の側壁の少なくとも一部に複層膜からなる層間
絶縁膜６１０を介して制御ゲート５２０が配置されてメ
モリ・トランジスタとした構造となっている。
【００８９】さらに、このメモリ・トランジスタを同様
に複数個配置した上方に、先ほどと同様に選択ゲートと
なる第五の電極５００を有するトランジスタを島状半導
体層１１０の側壁部に形成される段の内側にゲート絶縁
膜４８０を介して配置する。
【００９０】また、選択ゲート５００及び制御ゲート５
２０は、図１及び図９に示すように、一方向の複数のト
ランジスタについて連続的に配設されて、第二の配線若
しくは第五の配線である選択ゲート線及び第三の配線で
ある制御ゲート線となっている。
【００９１】半導体基板面には、メモリセルのソース拡
散層７１０が配置され、さらに、各々のメモリセル間及び
選択ゲート・トランジスタとメモリセル間に拡散層７２
０が配置され、各島状半導体層１１０の上面には各メモ
リセル毎のドレイン拡散層７２５が配置されている。
【００９２】なお、メモリセルのソース拡散層７１０
は、メモリセルの活性領域が半導体基板に対してフロー
ティング状態となるように配置してもよいし、半導体基
板面の下方に絶縁性の膜を挿入するような構造、例えば
ＳＯＩ基板を用いてもよい。
【００９３】このように配置されたメモリセルの間に
は、ドレイン拡散層７２５の上部が露出されるよう第八
の絶縁膜である酸化膜４６０が配置され、制御ゲート線
と交差する方向のメモリセルのドレイン拡散層７２５を
共通接続するビット線となるアルミニウム配線８４０が
配設されている。なお、拡散層７２０の不純物濃度分布
は均一であるよりも、例えば、不純物を島状半導体層１
１０に導入し、熱拡散処理を行うことにより、島状半導
体層１１０の表面から内側へ進む方向につれて徐々に濃
度が薄くなるような分布であることが好ましい。これに
より拡散層７２０と島状半導体層１１０との接合耐圧が
向上し、かつ寄生容量も減少する。
【００９４】また、同様にソース拡散層７１０の不純物
濃度分布についても半導体基板１００の表面から半導体
基板内部へ進む方向につれて徐々に濃度が薄くなるよう
な分布であることが好ましい。これによりソース拡散層
７１０と半導体基板１００との接合耐圧が向上し、かつ
第一の配線層における寄生容量も減少する。
【００９５】図９及び図１０では、浮遊ゲート５１０の
膜厚が制御ゲート５２０の膜厚と等しい場合の一例を示
している。
【００９６】図１１及び図１２は、各トランジスタの間
には拡散層７２０が配置されない場合の一例を示してい
る。
【００９７】図１３及び図１４では、拡散層７２０が配
置されず、さらにメモリ・トランジスタ及び選択ゲート
・トランジスタのゲート電極である５００、５１０、５２
０の間に配置する第三の電極である多結晶シリコン膜５
５０を形成した場合の一例を示している。
【００９８】なお、図１では、第三の電極である多結晶
シリコン膜５５０は複雑になるため省略している。
【００９９】図１５及び図１６は、層間絶縁膜６１０を
単層膜で形成した場合の一例を示す。
【０１００】図１７及び図１８は、一つのゲートの材料
が他のゲートの材料と異なる場合の一例として、メモリ
セルの制御ゲート５２０及び制御ゲートを接続する第三
の導電膜５３０の材料が、浮遊ゲート５１０の材料と異
なる場合を示している。
【０１０１】図１９及び図２０は、ソース拡散層７１０
によりメモリセルの活性領域が半導体基板に対してフロ
ーティング状態となる場合の一例を示している。
【０１０２】図２１及び図２２は、ソース拡散層７１０
及びメモリセル間拡散層７２０によりメモリセルの活性
領域が半導体基板に対してフローティング状態となる場
合の一例を示している。
【０１０３】図２３及び図２４は、図９及び図１０に対
し、一つの段に浮遊ゲート５１０と制御ゲート５２０の
両方がはみ出ることなく配置された場合の一例を示して
いる。
【０１０４】図２５及び図２６は、図９及び図１０に対
し、制御ゲート５２０が段から完全にはみ出して配置さ
れた場合の一例を示している。
【０１０５】図２７及び図２８は、図９及び図１０に対
し、島状半導体層の各段の形状が鈍角に形成された場合
の一例を示している。
【０１０６】図２９及び図３０は、図９及び図１０に対
し、島状半導体層の各段の形状が鋭角に形成された場合
の一例を示している。
【０１０７】図３１及び図３２は、図９及び図１０に対
し、島状半導体層の各段の横幅が半導体基板上面より順
に小さくなる場合の一例を示している。
【０１０８】図３３及び図３４は、図９及び図１０に対
し、島状半導体層の各段の横幅が半導体基板上面より順
に大きくなる場合の一例を示している。
【０１０９】図３５及び図３６は、図９及び図１０に対
し、島状半導体層の各段の中心軸が一方向に偏った場合
の一例を示している。
【０１１０】図３７及び図３８は、図９及び図１０に対
し、島状半導体層の各段の中心軸がランダムにずれた場
合の一例を示している。
【０１１１】図３９及び図４０は、図９及び図１０に対
し、島状半導体層の各段の角部が丸い形状を有する場合
の一例を示している。
【０１１２】図４１及び図４２は、図９及び図１０に対
し、島状半導体層の各段の高さが偏ってずれた場合の一
例を示している。
【０１１３】図４３及び図４４は、図９及び図１０に対
し、島状半導体層の各段の高さがランダムにずれた場合
の一例を示している。
【０１１４】図４５及び図４６は、図９及び図１０に対
し、ゲート絶縁膜４８０の膜厚がトンネル酸化膜４４０
の膜厚より大きい場合の一例を示している。
【０１１５】図４７及び図４８は、図９及び図１０に対
し、制御ゲート５２０の膜厚が浮遊ゲート５１０の膜厚
より大きい場合の一例を示している。
【０１１６】図４９及び図５０は、図９及び図１０に対
し、制御ゲート５２０の膜厚が浮遊ゲート５１０の膜厚
より小さい場合の一例を示している。
【０１１７】電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の断面図を、図５１〜図５６に示す。これら
の図５１〜図５６の断面図において、奇数の図面は、図
８におけるＡ−Ａ’断面図であり、偶数の図面は図８に
おけるＢ−Ｂ’断面図である。
【０１１８】この実施の形態では、図５１〜図５６の順
に、図９から図１４に対して電荷蓄積層が浮遊ゲートか
ら積層絶縁膜に変わったこと以外は同様である。メモリセルアレイの動作原理における実施の形態 本発明の半導体記憶装置は、電荷蓄積層に蓄積される電
荷の状態によってメモリ機能を有する。
【０１１９】以下に、電荷蓄積層として浮遊ゲートを有
するメモリセルを一例に読み出し、書き込み、消去の動作
原理について説明する。ただし、以下の読み出し、書き
込み及び消去は、本発明のすべての半導体記憶装置に適
応することができる。また、以下においては、ｐ型半導
体で形成されるメモリセルの動作原理の一例を述べる
が、ｎ型半導体で形成される場合のように、全ての電極
の極性が入れ代わってもよい。このときの電位の大小関
係はｐ型半導体の場合の反対になる。まず、本発明の半
導体記憶装置のアレイ構造は、電荷蓄積層を有し、制御
ゲート電極として第３の電極を備えるメモリセルを有す
る島状半導体部において、第４の電極が、該島状半導体
部の各々の一方の端部に接続し、他方の端部には第１の
電極が接続している場合における読み出し手法について
述べる。
【０１２０】図５７は、上記メモリセル構造の等価回路
を示す。
【０１２１】例えば、島状半導体部がｐ型半導体で形成
される場合、図５７に示す選択セルを読み出すには、第１
の電極に第一の電位を与え、選択セルに接続される第３
の電極に第三の電位を与え、選択セルに接続される第４
の電極に第四の電位を与える。電位の大小関係は、第四
の電位＞第一の電位であり、第４の電極を流れる電流若
しくは第１の電極に流れる電流により“０”、“１”を
判定する。このとき第三の電位は電荷蓄積層の蓄積電荷
量を区別できる、つまり、“０”、“１”を判定し得る電
位とする。
【０１２２】読み出し時のタイミングチャートの一例を
図９０に示す。図９０は、第一の電位として接地電位を
与え、メモリセルの書き込み状態の定義をメモリセルの
閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3V
とした場合の読み出しにおける各電位に与える電位のタ
イミングの一例を示す。
【０１２３】最初に、第１の電極、第３の電極、第４の電
極、それぞれに第一の電位である接地電位を与えた状態
から、第４の電極に第四の電位として、例えば1Vを与え、
その後に選択セルと接続されてなる第３の電極に、例え
ば第三の電位として、例えば4Vを与え、第４の電極を流
れる電流若しくは第１の電極に流れる電流をセンスす
る。
【０１２４】その後、第３の電極を第一の電位である接
地電位に戻し、第４の電極を第一の電位である接地電位
に戻す。この際、それぞれの電極に電位を与えるタイミン
グは、前後しても、同時でもよい。さらに、それぞれの
電極を第一の電位である接地電位に戻すタイミングは、
前後しても同時でもよい。ここで最初に第1の電極、第３
の電極、第４の電極、それぞれに同電位である第一の電位
を与えるのが好ましいが、異なる電位を与えてもよい。さ
らに、第３の電極に関しては常に第三の電位を与えつづ
けてもよい。
【０１２５】続いて、読み出し時のタイミングチャート
の別の例を図９１に示す。図９１は、第一の電位として
接地電位を与え、メモリセルの書き込み状態の定義をメ
モリセルの閾値が、例えば1.0V〜3.5V、消去状態の定義
を−1.0V以下とした場合の読み出しにおける各電位に与
える電位のタイミングの一例を示す。
【０１２６】最初に、第１の電極、第３の電極、第４の電
極、それぞれに第一の電位である接地電位を与えた状態
から、第４の電極に第四の電位として、例えば1Vを与え、
その後に選択セルと接続されてなる第３の電極に、例え
ば第三の電位として、例えば0Vを与え、第４の電極を流
れる電流若しくは第１の電極に流れる電流をセンスす
る。
【０１２７】その後、第３の電極を第一の電位である接
地電位に戻し、第４の電極を第一の電位である接地電位
に戻す。この際、それぞれの電極に電位を与えるタイミン
グは、前後しても、同時でもよい。さらに、それぞれの電
極を第一の電位である接地電位に戻すタイミングは、前
後しても、同時でもよい。ここで最初に第１の電極、第３
の電極、第４の電極それぞれに同電位である第一の電位
を与えるのが好ましいが、異なる電位を与えてもよい。
さらに、第３の電極に関しては、常に第三の電位を与え
つづけてもよい。
【０１２８】次に、本発明の半導体記憶装置のアレイ構
造の一例として、ゲート電極として第２の電極を備える
トランジスタとゲート電極として第５の電極を備えるト
ランジスタを選択ゲート・トランジスタとして有し、該
選択ゲート・トランジスタの間に電荷蓄積層を有し、制
御ゲート電極として第３の電極を備えるメモリセルを複
数個、例えばL個(Lは正の整数)直列に接続した島状半導
体部を有している場合の読み出し手法について述べる。
【０１２９】図５８は、上記メモリセル構造の等価回路
を示す。例えば該島状半導体部がｐ型半導体で形成され
る場合、図５８に示す選択セルを読み出すには、選択セル
を含む島状半導体部に接続する第１の電極10に第一の電
位を与え、選択セルと直列に配置される第２の電極２０
に第二の電位を与え、選択セルに接続される第３の電極
(30-h)(hは1≦h≦Lの正の整数)に第三の電位を与え、選
択セルと直列に配置される非選択セルと接続する第３の
電極(30-１〜 30-(h-1))には第七の電位を与え、同じく
第３の電極（30-（h＋１）〜 30-L）には第十一の電位
を与え、第４の電極40に第四の電位を与え、選択セルと直
列に配置される第５の電極50に第五の電位を与え、電位
の大小関係は第四の電位＞第一の電位であり、第４の電
極40を流れる電流若しくは第１の電極10に流れる電流に
より“０”、“１”を判定する。このとき、第三の電位
は電荷蓄積層の蓄積電荷量を区別できる、つまり、
“０”、“１”を判定し得る電位とし、第七の電位および
第十一の電位は電荷蓄積層の蓄積電荷量にかかわらず、
メモリセルに常にセル電流が流れ得る電位、つまりメモ
リセルのチャネル部に反転層が形成され得る電位であれ
ばよい。
【０１３０】例えば、第３の電極をゲート電極とするメ
モリ・トランジスタのとり得る閾値以上の電位であれば
よい。なお、h=1の時には、第３の電極(30-2〜30-L)に
は、2≦h≦L-1のときの第３の電極(30-(h+1)〜30-L)と
同様の電位が与えられる。また、h=Lの時には、第３の
電極(30-1〜30-(L-1))には、2≦h≦L-1のときの第３の
電極(30-1〜30-(h-1))と同様の電位が与えられる。
【０１３１】第二の電位および第五の電位はセル電流が
流れ得る電位、例えば第２の電極および第５の電極をゲ
ート電極とするトランジスタの閾値以上の電位であれば
よい。また、第1の電極10が半導体基板内に不純物拡散層
として形成されており、メモリセルのチャネル部が半導
体基板と電気的に繋がっている場合、選択セルを含む島
状半導体部に接続する第1の電極10に与える第一の電位
は、該電位を加えることで半導体基板側に拡がる空乏層
により該島状半導体層と半導体基板と電気的にフローテ
ィング状態となる電位とする。これにより、該島状半導体
層の電位が第一の電位と等しくなり、島状半導体部上の
選択セルは基板電位による影響を受けずに読み出し動作
が行える。
【０１３２】また、半導体基板と島状半導体層のメモリ
セルのチャネル部が電気的に接続し同電位である場合に
起こり得るバックバイアス効果が防ぐことができる。つ
まり、第一の電極に読み出し電流が流れた時、選択された
メモリセルを含む島状半導体層の第１の電極から電源ま
での間の不純物拡散層の抵抗成分が起因して、第１の電
極の電位が基板電位に対して上昇し、選択セルは見かけ
上、基板にバックバイアスが与えられた状態となる。バッ
クバイアスにより閾値の上昇が生じ読み出し電流の低下
することが防げる。
【０１３３】第１の電極10が半導体基板内に不純物拡散
層として形成され、半導体基板に与えられる第十の電位
が接地電位である場合は、一般的に第一の電位は接地電
位である。さらに、第１の電極10が半導体基板と電気的
に絶縁されて形成されている場合、例えばＳＯＩ基板に
不純物拡散層からなる第1の電極10が形成され半導体基
板とは絶縁膜で絶縁されている時は、第一の電位は第十
の電位と必ずしも等しくする必要はない。
【０１３４】第３の電極(30-L)に接続しているメモリセ
ルから第３の電極(30-1)に接続しているメモリセルまで
連続して読み出してもよいし、順番は逆でもよいし、ラン
ダムでもよい。
【０１３５】読み出し時のタイミングチャートの一例を
図９２に示す。図９２は、第一の電位として接地電位を
与え、第２の電極、第５の電極を有するトランジスタの
閾値が、例えば0.5Vとし、メモリセルの書き込み状態の
定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状
態の定義を0.5V〜3.0Vとした場合の読み出しにおける各
電位に与える電位のタイミングの一例を示す。
【０１３６】最初に、第１の電極10、第２の電極20、第３
の電極30、第４の電極40、第５の電極50それぞれに第一の
電位である接地電位を与えた状態から、第２の電極20
に、例えば第二の電位として、例えば3Vを与え、第５の
電極50に、例えば第五の電位として第二の電位と等しい
3Vを与え、その後に第４の電極40に第四の電位として、
例えば1Vを与え、選択セルと接続されてなる第３の電極
(30-h)に、例えば第三の電位として例えば4.0Vを与え、
選択セルと直列に配置されている非選択セルと接続され
る第３の電極(30-１〜30-(h-1))に、例えば第七の電位
として、例えば8Vを与え、同じく第３の電極(30-(h+１)
〜30-L)に、例えば第十一の電位として、例えば第七の
電位と等しい8Vを与え、第４の電極40を流れる電流若し
くは第１の電極10に流れる電流をセンスする。
【０１３７】その後、第３の電極(30-h)以外である第３
の配線(≠30-h)を第一の電位である接地電位に戻し、第
３の電極(30-h)を第一の電位である接地電位に戻し、第
４の電極40を第一の電位である接地電位に戻し、第２の
電極20および第５の電極50を第一の電位である接地電位
に戻す。この際、それぞれの電極に電位を与えるタイミン
グは前後しても同時でもよい。さらに、それぞれの電極を
第一の電位である接地電位に戻すタイミングは前後して
も同時でもよい。
【０１３８】また、第二の電位と第五の電位は異なる電
位でもよく、第十一の電位と第七の電位は異なる電位で
もよい。ここで、最初に第１の電極10、第２の電極20、第
３の電極(30‐１〜30-L)、第４の電極40、第５の電極50そ
れぞれに同電位である第一の電位を与えるのが好ましい
が、異なる電位を与えてもよい。
【０１３９】さらに、第３の電極(30-h)に関しては、常
に第三の電位を与えつづけてもよい。
【０１４０】上述においては第３の電極(30-h)をゲート
電極とするメモリセルを選択セルとした場合の読み出し
方法について述べたが、第３の電極(30-h)以外の一つの
第３の電極をゲート電極とするメモリセルを選択セルと
した場合の読み出し方法についても同様に行う。また、第
一の電位と第四の電位を入れ代えてもよい。
【０１４１】読み出し時のタイミングチャートの別の例
を図９３に示す。図９３は、第一の電位として接地電位
を与え、第２の電極・第5の電極を有するトランジスタの
閾値が、例えば0.5Vとし、メモリセルの書き込み状態の
定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状
態の定義を−1.0V以下とした場合の読み出しにおける各
電位に与える電位のタイミングの一例を示す。
【０１４２】最初に、第１の電極10、第２の電極20、第３
の電極30、第４の電極40、第５の電極50それぞれに第一の
電位である接地電位を与えた状態から、第２の電極20
に、例えば第二の電位として、例えば3Vを与え、第５の
電極50に、例えば第五の電位として第二の電位と等しい
3Vを与え、その後に第４の電極40に第四の電位として、
例えば1Vを与え、選択セルと接続されてなる第３の電極
(30-h)に、例えば第三の電位として、例えば第一の電位
である接地電位を与え続け、選択セルと直列に配置され
ている非選択セルと接続される第３の電極(30-１〜30-
(h-1))に、例えば第七の電位として、えば5Vを与え、同
じく第３の電極(30-(h+１)〜30-L)に、例えば第十一の
電位として、例えば第七の電位と等しい5Vを与え、第４
の電極40を流れる電流若しくは第1の電極10に流れる電
流をセンスする。
【０１４３】その後、第３の電極(30-h)以外である第３
の電極(≠30-h)を第一の電位である接地電位に戻し、第
４の電極40を第一の電位である接地電位に戻し、第２の
電極20および第５の電極50を第一の電位である接地電位
に戻す。この際、それぞれの配線に電位を与えるタイミン
グは前後しても同時でもよい。さらに、それぞれの電極を
第一の電位である接地電位に戻すタイミングは前後して
も同時でもよい。
【０１４４】また、第二の電位と第五の電位は異なる電
位でもよく、第十一の電位と第七の電位は異なる電位で
もよい。ここで、最初に第１の電極10、第２の電極20、第
３の電極(30‐１〜30-L)、第４の電極40、第５の電極50そ
れぞれに同電位である第一の電位を与えるのが好ましい
が、異なる電位を与えてもよい。さらに、第３の電極(30-
h)に関しては、常に第三の電位を与えつづけてもよい。
第三の電位は接地電位をとり得る。
【０１４５】上述においては、第３の電極(30-h)をゲー
ト電極とするメモリセルを選択セルとした場合の読み出
し方法について述べてきたが、第３の電極(30-h)以外の
一つの第３の電極をゲート電極とするメモリセルを選択
セルとした場合の読み出し方法についても同様に行う。
また、第一の電位と第四の電位を入れ代えてもよい。
【０１４６】さらに、本発明の半導体記憶装置の構造の
一例として、電荷蓄積層を有し、制御ゲート電極として
第３の電極を備えるメモリセルを、例えば２個直列に接
続した島状半導体部を有している場合の読み出し手法に
ついて述べる。
【０１４７】図６０は、上記メモリセル構造の等価回路
を示す。
【０１４８】例えば、この島状半導体部がｐ型半導体で
形成される場合、図６０に示す選択セルを読み出すには、
選択セルを含む島状半導体部に接続する第１の電極10に
第一の電位を与え、選択セルに接続される第３の電極(30
-1)に第三の電位を与え、選択セルと直列に配置されてい
る非選択セルと接続される第３の電極(30-2)には第十一
の電位を与え、選択セルを含む島状半導体部に接続する
第４の電極40に第四の電位を与え、電位の大小関係は第
四の電位>第一の電位であり、第４の電極40を流れる電流
若しくは第１の電極10に流れる電流により“０”、
“１”を判定する。このとき第三の電位は電荷蓄積層の
蓄積電荷量を区別できる、つまり、“０”、“１”を判定
し得る電位とし、第十一の電位は電荷蓄積層の蓄積電荷
量にかかわらず、メモリセルに常にセル電流が流れ得る
電位、つまりメモリセルのチャネル部に反転層が形成さ
れ得る電位であればよい。例えば、第３の電極をゲート
電極とするメモリ・トランジスタのとり得る閾値以上の
電位であればよい。
【０１４９】また、第1の電極10が半導体基板内に不純物
拡散層として形成され、メモリセルのチャネル部が半導
体基板と電気的に繋がっている場合、選択セルを含む島
状半導体部に接続する第1の電極10に与える第一の電位
は、この電位を加えることで半導体基板側に拡がる空乏
層により該島状半導体層と半導体基板と電気的にフロー
ティング状態となる電位とする。これにより、該島状半導
体層の電位が第一の電位と等しくなり、島状半導体部上
の選択セルは基板電位による影響を受けずに読み出し動
作が行える。
【０１５０】また、半導体基板と島状半導体層のメモリ
セルのチャネル部が電気的に接続し同電位である場合に
起こり得るバックバイアス効果が防ぐことができる。つ
まり、第一の電極10に読み出し電流が流れた時、選択され
たメモリセルを含む島状半導体層の第１の電極10から電
源までの間の不純物拡散層の抵抗成分が起因して、第１
の電極10の電位が基板電位に対して上昇し、選択セルは
見かけ上、基板にバックバイアスが与えられた状態とな
る。バックバイアスにより閾値の上昇が生じ、読み出し
電流の低下することが防げる。
【０１５１】第１の電極10が半導体基板内に不純物拡散
層として形成され、半導体基板に与えられる第十の電位
が接地電位である場合は、一般的に第一の電位は接地電
位である。
【０１５２】また、第1の電極10が半導体基板と電気的
に絶縁されて形成されている場合、例えばＳＯＩ基板に
不純物拡散層からなる第1の電極が形成され半導体基板
とは絶縁膜で絶縁されている時は、第一の電位は第十の
電位と必ずしも等しくする必要はない。
【０１５３】読み出し時のタイミングチャートの一例を
図９４に示す。図９４は、第一の電位として接地電位を
与え、第2の電極・第5の電極を有するトランジスタの閾
値が、例えば0.5Vとし、メモリセルの書き込み状態の定
義をメモリセルの閾値が、例えば5.0V〜7.5V、消去状態
の定義を0.5V〜3.0Vとした場合の読み出しにおける各電
位に与える電位のタイミングの一例を示す。
【０１５４】最初に、第１の電極10、第３の電極(30-1〜
30-2)、第４の電極40それぞれに第一の電位である接地電
位を与えた状態から、第４の電極40に第四の電位として
例えば1Vを与え、その後に選択セルと接続されてなる第
３の電極(30-1)に、例えば第三の電位として、例えば4V
を与え、その後に選択セルと直列に配置されている非選
択セルと接続される第３の電極(30-2)に、例えば第十一
の電位として、例えば第七の電位と等しい8Vを与え、第4
の電極(40)を流れる電流若しくは第1の電極(１0)に流れ
る電流をセンスする。
【０１５５】その後、第３の電極(30-2)を第一の電位で
ある接地電位に戻し、第３の電極(30-1)を第一の電位で
ある接地電位に戻し、第４の電極40を第一の電位である
接地電位に戻す。この際、それぞれの電極に電位を与える
タイミングは前後しても同時でもよい。さらに、それぞれ
の電極を第一の電位である接地電位に戻すタイミングは
前後しても同時でもよい。ここで、最初に第１の電極10、
第３の電極(30-1〜30-2)、第４の電極40それぞれに同電
位である第一の電位を与えるのが好ましいが、異なる電
位を与えてもよい。さらに、第３の電極(30-1)に関して
は常に、第三の電位を与えつづけてもよい。また、第三の
電位は接地電位をとり得る。
【０１５６】上述においては、第３の電極(30-1)をゲー
ト電極とするメモリセルを選択セルとした場合の読み出
し方法について述べたが、第３の電極(30-１)以外の一つ
の第３の電極をゲート電極とするメモリセルを選択セル
とした場合の読み出し方法についても同様に行う。また、
第一の電位と第四の電位を入れ代えてもよい。読み出し
時のタイミングチャートの一例を図９５に示す。図９５
は、第一の電位として接地電位を与え、第２の電極、第
５の電極を有するトランジスタの閾値が、例えば0.5Vと
し、メモリセルの書き込み状態の定義をメモリセルの閾
値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下
とした場合の読み出しにおける各電位に与える電位のタ
イミングの一例を示す。
【０１５７】最初に、第１の電極10、第３の電極(30-1〜
30-2)、第４の電極40それぞれに第一の電位である接地電
位を与えた状態から、第４の電極40に第四の電位とし
て、例えば1Vを与え、その後に選択セルと接続されてな
る第３の電極(30-1)に、例えば第三の電位として、例え
ば第一の電位である接地電位を与え、選択セルと直列に
配置されている非選択セルと接続される第３の電極(30-
2)に、例えば第十一の電位として、例えば第七の電位と
等しい5Vを与え、第４の電極40を流れる電流若しくは第
１の電極10に流れる電流をセンスする。
【０１５８】その後、第３の配線(30-2)を第一の電位で
ある接地電位に戻し、第３の電極(30-1)を第一の電位で
ある接地電位に戻し、第４の電極40を第一の電位である
接地電位に戻す。この際、それぞれの電極に電位を与える
タイミングは前後しても同時でもよい。さらに、それぞれ
の電極を第一の電位である接地電位に戻すタイミングは
前後しても同時でもよい。ここで、最初に第１の電極10、
第３の電極(30-1〜30-2)、第４の電極40それぞれに同電
位である第一の電位を与えるのが好ましいが、異なる電
位を与えてもよい。さらに、第３の電極(30-1)に関して
は、常に第三の電位を与えつづけてもよい。第三の電位
は、接地電位をとり得る。
【０１５９】上述においては、第３の電極(30-1)をゲー
ト電極とするメモリセルを選択セルとした場合の読み出
し方法について述べたが、第３の電極(30-１)以外の一つ
の第３の電極をゲート電極とするメモリセルを選択セル
とした場合の読み出し方法についても同様に行う。また、
第一の電位と第四の電位を入れ替えてもよい。
【０１６０】本発明の半導体記憶装置のアレイ構造の一
例として、ゲート電極として第２の電極を備えるトラン
ジスタとゲート電極として第５の電極を備えるトランジ
スタを選択ゲート・トランジスタとして有し、この選択
ゲート・トランジスタの間に電荷蓄積層を有し、制御ゲ
ート電極として第３の電極を備えるメモリセルを複数
個、例えばL個(Lは正の整数)直列に接続した島状半導体
部を有し、該島状半導体部を複数個、例えばM×N個(M,Nは
正の整数)備える場合で、かつ、該メモリセルアレイにお
いて半導体基板に平行に配置される複数、例えばM本の第
４の配線が該島状半導体部の各々一方の端部に接続し、
他方の端部には第１の配線が接続しており、また、半導体
基板に平行で、かつ、第４の配線と交差する方向に配置さ
れる複数個、例えばN×L個の第３の配線は、メモリセル
の第３の電極と接続している場合の読み出し手法につい
て述べる。
【０１６１】図６２は、第１の配線を第３の配線と平行
に配置したときの上記メモリセルアレイ構造の等価回路
を示す。
【０１６２】例えば、島状半導体部がp型半導体で形成
される場合、図６２に示す選択セルを読み出すには、選択
セルを含む島状半導体部に接続する第1の配線(1-j) (j
は1≦j≦Nの正の整数)に第一の電位を与え、選択セルと
直列に配置される第２の電極に接続する第２の配線(2-
j)に第二の電位を与え、選択セルに接続される第３の配
線(3-j-h) (hは1≦h≦Lの正の整数)に第三の電位を与
え、選択セルと直列に配置されている非選択セルと接続
される第３の配線（3-j-１〜 3-j-（h−１））には第七
の電位を与え、同じく第３の配線(3-j-(h+１)〜 3-j-L)
には第十一の電位を与え、選択セルと直列に配置されず
非選択セルと接続される第３の配線(≠3-j-１〜 3-j-L)
には第十二の電位を与え、選択セルを含む島状半導体部
に接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に
第四の電位を与え、前記以外の第４の配線（≠4-i）に
第八の電位を与え、選択セルと直列に配置される第５の
電極に接続する第５の配線（5-j）に第五の電位を与
え、第２の配線（2-j）を除く第２の配線（≠2-j）若し
くは第５の配線（5-j）を除く第５の配線(≠5-j)の少な
くともどちらか一方に第六の電位を与える。但し、h＝１
の時には第３の電極（3-j-2〜3-j-L）には２≦h≦L-1の
ときの第３の電極（3-j-（h＋１）〜3-j-L）と同様の電
位が与えられる。
【０１６３】また、h＝Lの時には第３の電極（3-j-1〜3
-j-（L-1））には２≦h≦L-1のときの第３の電極（3-j-
1〜3-j-（h-1））と同様の電位が与えられる。電位の大
小関係は、第四の電位＞第一の電位であり、第4の配線(4
-i)を流れる電流若しくは第1の配線(1-j)に流れる電流
により“０”、“１”を判定する。このとき第三の電位
は、電荷蓄積層の蓄積電荷量を区別できる、つまり、
“０”、“１”を判定し得る電位とし、第七の電位および
第十一の電位は、電荷蓄積層の蓄積電荷量にかかわらず
メモリセルに、常にセル電流が流れ得る電位、つまりメ
モリセルのチャネル部に反転層が形成され得る電位であ
ればよい。
【０１６４】例えば、第３の配線に接続されてなる第３
の電極をゲート電極とするメモリ・トランジスタのとり
得る閾値以上の電位であればよい。また、第二の電位およ
び第五の電位はセル電流が流れ得る電位、例えば第２の
配線に接続されてなる第２の電極および第５の配線に接
続されてなる第５の電極をゲート電極とするトランジス
タの閾値以上の電位であればよい。
【０１６５】また、第六の電位はセル電流が流れ得ない
電位、例えば第２の配線に接続されてなる第２の電極お
よび第５の配線に接続されてなる第５の電極をゲート電
極とするトランジスタの閾値以下の電位であればよい。
第八の電位は第一の電位と同等が好ましい。
【０１６６】第１の配線(1-1〜1-N)が半導体基板内に不
純物拡散層として形成され、メモリセルのチャネル部が
半導体基板と電気的に繋がっている場合、選択セルを含
む島状半導体部に接続する第1の配線(1-j)に与える第一
の電位は、該電位を加えることで半導体基板側に拡がる
空乏層により該島状半導体層と半導体基板と電気的にフ
ローティング状態となる電位とする。これにより、該島状
半導体層の電位が第一の電位と等しくなり、島状半導体
部上の選択セルは基板電位による影響を受けずに読み出
し動作が行える。
【０１６７】また、半導体基板と島状半導体層のメモリ
セルのチャネル部が電気的に接続し、同電位である場合
に起こり得るバックバイアス効果が防ぐことができる。
つまり、選択セルを含む島状半導体層に接続される第１
の配線(1-j)に読み出し電流が流れた時、選択されたメモ
リセルを含む島状半導体層の第１の電極から電源までの
間の不純物拡散層の抵抗成分が起因して、第１の電極の
電位が基板電位に対して上昇し、選択セルは見かけ上、基
板にバックバイアスが与えられた状態となる。バックバ
イアスにより閾値の上昇が生じ読み出し電流の低下する
ことが防げる。
【０１６８】さらに、第１の配線(1-1〜1-N)が半導体基
板内に不純物拡散層として形成され、半導体基板に与え
られる第十の電位が接地電位である場合は、一般的に第
一の電位は接地電位である。また、第１の配線(1-1〜1-
N)が半導体基板と電気的に絶縁されて形成されている場
合、例えばＳＯＩ基板に不純物拡散層からなる第１の配
線(1-1〜1-N)が形成され半導体基板とは絶縁膜で絶縁さ
れている時は、第一の電位は第十の電位と必ずしも等し
くする必要はない。
【０１６９】第３の配線(3-j-L)に接続しているメモリ
セルから第３の配線(3-j-1)に接続しているメモリセル
まで連続して読み出してもよいし、順番は逆でもよいし、
ランダムでもよい。第３の配線（3-j-h)に接続している
複数若しくは全てのメモリセルの読み出しを同時に行っ
てもよく、その特別な場合として、第３の配線(3-j-h)に
接続しているメモリセルをある一定間隔、例えば８つお
きの第４の配線(即ち、第４の配線(4-(i−16))、第４の
配線(4-(i−8))、第４の配線(4-i)、第４の配線（4-（i
+8））、第４の配線（4-（i+16））…のような）ごとに
読み出しを同時に行ってもよい。また、共通でない第４
の配線をもつ複数の第３の配線の読み出しを同時に行っ
てもよい。上記読み出し方法を組み合わせて用いてもよ
い。
【０１７０】図６７に、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。第１の配線(1-i)に第一の電位を与える以外は図６２
の読み出しの電圧配置と同様である。
【０１７１】図６９に、複数の第１の配線が電気的に繋
がって共通であるメモリセルアレイ構造の等価回路を示
す。第１の配線(1-1)に第一の電位を与える以外は図６
２の読み出しの電圧配置と同様である。
【０１７２】図９６に、第１の配線を第３の配線と平行
に配置したときの読み出し時のタイミングチャートの一
例を示す。図９６は、第一の電位として接地電位を与
え、第２の配線、・第５の配線に接続されるゲート電極
を有するトランジスタの閾値が、例えば0.5Vとし、メモ
リセルの書き込み状態の定義をメモリセルの閾値が、例
えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場
合の読み出しにおける各電位に与える電位のタイミング
の一例を示す。
【０１７３】最初に、第１の配線(1-1〜1-N)、第２の配
線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4
-1〜4-M)、第５の配線(5-1〜5-N)それぞれに第一の電位
である接地電位を与えた状態から、第２の配線(2-j)に、
例えば第二の電位として、例えば3Vを与え、第５の配線
(5-j）に、例えば第五の電位として第二の電位と等しい
３Vを与え、その後に第４の配線（4-i）に第四の電位と
して、例えば1Vを与え、選択セルと接続されてなる第３
の配線（3-j-h)に、例えば第三の電位として、例えば4V
を与え、選択セルと直列に配置されている非選択セルと
接続される第３の配線(3-j-１〜3-j-(h-1))に、例えば
第七の電位として、例えば8Vを与え、同じく第３の配線
(3-j-(h＋１）〜3-j-L）に、例えば第十一の電位とし
て、例えば第七の電位と等しい8Vを与え、第４の配線（4
-i）を流れる電流若しくは第１の配線（1-j）に流れる
電流をセンスする。
【０１７４】その後、第３の配線(3-j-h)以外である第３
の配線(≠3-j-h)を第一の電位である接地電位に戻し、第
３の配線(3-j-h)を第一の電位である接地電位に戻し、第
４の配線(4-i)を第一の電位である接地電位に戻し、第２
の配線(2-j)および第５の配線(5-j)を第一の電位である
接地電位に戻す。この際、それぞれの配線に電位を与える
タイミングは前後しても同時でもよい。さらに、それぞれ
の配線を第一の電位である接地電位に戻すタイミングは
前後しても同時でもよい。
【０１７５】また、第二の電位と第五の電位は異なる電
位でもよく、第十一の電位と第七の電位は異なる電位で
もよい。ここで、最初に第1の配線(1-1〜1-N)、第２の配
線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4
-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同電位であ
る第一の電位を与えるのが好ましいが、異なる電位を与
えてもよい。さらに、第３の配線(3-j-h)に関しては、常
に第三の電位を与えつづけてもよい。
【０１７６】上述においては、第３の配線(3-j-h)をゲ
ート電極とするメモリセルを選択セルとした場合の読み
出し方法について述べてきたが、第３の配線(3-j-h)以外
の一つの第３の配線をゲート電極とするメモリセルを選
択セルとした場合の読み出し方法についても同様に行
う。
【０１７７】第１の配線を第３の配線と平行に配置した
ときの読み出し時のタイミングチャートの一例を図９７
に示す。図９７は、第一の電位として接地電位を与え、
第２の配線、第５の配線に接続されるゲート電極を有す
るトランジスタの閾値が、例えば0.5Vとし、メモリセル
の書き込み状態の定義をメモリセルの閾値が、例えば1.
0V〜3.5V、消去状態の定義を−1.0V以下とした場合の読
み出しにおける各電位に与える電位のタイミングの一例
を示す。
【０１７８】最初に、第１の配線(1-1〜1-N)、第２の配
線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4
-1〜4-M)、第５の配線(5-1〜5-N)それぞれに第一の電位
である接地電位を与えた状態から、第２の配線(≠2-j)
及び第５の配線(≠5-j）に第六の電位として、例えば−
1Vを与え、第２の配線（2-j）に、例えば第二の電位と
して、例えば３Vを与え、第５の配線（5-j）に、例えば
第五の電位として第二の電位と等しい３Vを与え、第４の
配線（4-i）に第四の電位として、例えば1Vを与え、選択
セルと接続されてなる第３の配線(3-j-h)に、例えば第
三の電位として、例えば第一の電位である接地電位を与
え続け、選択セルと直列に配置されている非選択セルと
接続される第３の配線(3-j-１〜3-j-(h-1))に、例えば
第七の電位として、例えば5Vを与え、同じく第３の配線
(3-j-（h＋１）〜3-j-L）に、例えば第十一の電位とし
て、例えば第七の電位と等しい５Vを与え、選択セルと直
列に配置されず非選択セルと接続される第３の配線（≠
3-j-１〜 3-j-L）には第十二の電位を与え、第４の配線
（4-i)を流れる電流若しくは第１の配線(1-j)に流れる
電流をセンスする。
【０１７９】その後、第３の配線(3-j-h)以外である第３
の配線(≠3-j-h)を第一の電位である接地電位に戻し、第
４の配線(4-i)を第一の電位である接地電位に戻し、第２
の配線(2-j)および第５の配線(5-j)、第２の配線(≠2-j)
及び第５の配線(≠5-j)を第一の電位である接地電位に
戻す。この際、それぞれの配線に電位を与えるタイミング
は前後しても同時でもよい。さらに、それぞれの配線を第
一の電位である接地電位に戻すタイミングは前後しても
同時でもよい。
【０１８０】また、第二の電位と第五の電位は異なる電
位でもよく、第十一の電位と第七の電位は異なる電位で
もよい。ここで、最初に第１の配線(1-1〜1-N)、第２の配
線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4
-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同電位であ
る第一の電位を与えるのが好ましいが、異なる電位を与
えてもよい。さらに、第３の配線(3-j-h)に関しては、常
に第三の電位を与えつづけてもよい。また、第六の電位は
接地電位をとり得る。
【０１８１】上述においては、第３の配線(3-j-h)をゲ
ート電極とするメモリセルを選択セルとした場合の読み
出し方法について述べたが、第３の配線(3-j-h)以外の一
つの第３の配線をゲート電極とするメモリセルを選択セ
ルとした場合の読み出し方法についても同様に行う。
【０１８２】第１の配線を第４の配線と平行に配置して
いる場合の読み出し時のタイミングチャートの一例を図
９８に示す。図９８は、第一の電位として接地電位を与
え、第２の配線、第５の配線に接続されるゲート電極を
有するトランジスタの閾値が、例えば0.5Vとし、メモリ
セルの書き込み状態の定義をメモリセルの閾値が、例え
ば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合
の読み出しにおける各電位に与える電位のタイミングの
一例を示す。
【０１８３】図９８は、選択されたセルを含む島状半導
体の端部に接続する第１の配線(1-j)から第１の配線(1-
i)に替わった以外は図９６に準ずる。
【０１８４】続いて、第１の配線を第４の配線と平行に
配置している場合の読み出し時のタイミングチャートの
一例を、図９９に示す。図９９は、第一の電位として接
地電位を与え、第２の配線、第５の配線に接続されるゲ
ート電極を有するトランジスタの閾値が、例えば0.5Vと
し、メモリセルの書き込み状態の定義をメモリセルの閾
値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下
とした場合の読み出しにおける各電位に与える電位のタ
イミングの一例を示す。
【０１８５】図９９は、選択されたセルを含む島状半導
体の端部に接続する第１の配線(1-j)から第１の配線(1-
i)に替え、第六の電位を第一の電位としたこと以外は図
９７に準ずる。また、必ずしも第六の電位を第一の電位と
する必要はない。
【０１８６】次いで、第１の配線がアレイ全体で共通に
接続している場合の読み出し時のタイミングチャートの
一例を、図１００に示す。図１００は、第一の電位とし
て接地電位を与え、第２の配線、第５の配線に接続され
るゲート電極を有するトランジスタの閾値を、例えば0.
5Vとし、メモリセルの書き込み状態の定義をメモリセル
の閾値を、例えば5.0V〜7.5V、消去状態の定義を0.5V〜
3.0Vとした場合の読み出しにおける各電位に与える電位
のタイミングの一例を示す。
【０１８７】図９８は、選択されたセルを含む島状半導
体の端部に接続する第１の配線(1-j)から第1の配線(1-
1)に替わった以外は図９６に準ずる。
【０１８８】続いて、第1の配線がアレイ全体で共通に接
続している場合の読み出し時のタイミングチャートの一
例を図１０１に示す。図１０１は、第一の電位として接
地電位を与え、第２の配線、第５の配線に接続されるゲ
ート電極を有するトランジスタの閾値を、例えば0.5Vと
し、メモリセルの書き込み状態の定義をメモリセルの閾
値を、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下
とした場合の読み出しにおける各電位に与える電位のタ
イミングの一例を示す。
【０１８９】図１０１は、選択されたセルを含む島状半
導体の端部に接続する第１の配線(1-j)から第1の配線(1
-1)に替わった以外は図９７に準ずる。
【０１９０】さらに、本発明の半導体記憶装置のアレイ
構造の一例として、電荷蓄積層を有し、制御ゲート電極
として第３の電極を備えるメモリセルを、例えば２個直
列に接続した島状半導体部を有し、該島状半導体部を複
数個、例えばM×N個(M,Nは正の整数)備える場合で、かつ、
該メモリセルアレイにおいて半導体基板に平行に配置さ
れる複数、例えばM本の第４の配線が該島状半導体部の各
々一方の端部に接続し、他方の端部には第1の配線が接続
しており、また、半導体基板に平行で、かつ、第４の配線
と交差する方向に配置される複数個、例えばN×２個の第
３の配線がメモリセルの第３の電極と接続している場合
の読み出し手法について述べる。
【０１９１】図７２は、第１の配線を第３の配線と平行
に配置したときの上記メモリセルアレイ構造の等価回路
を示す。
【０１９２】例えば、該島状半導体部がｐ型半導体で形
成される場合、図７２に示す選択セルを読み出すには、選
択セルを含む島状半導体部に接続する第１の配線(1-j)
(jは1≦j≦Nの正の整数)に第一の電位を与え、選択セル
に接続される第３の配線(3-j-1)に第三の電位を与え、
選択セルと直列に配置されている非選択セルと接続され
る第３の配線(3-j-2)に第十一の電位を与え、選択セル
と直列に配置されない非選択セルと接続される第３の配
線（3-j-1〜3-j-2）には第十二の電位を与え、選択セル
を含む島状半導体部に接続する第４の配線(4-i) (iは1
≦i≦Mの正の整数)に第四の電位を与え、前記以外の第４
の配線(≠4-i)に第八の電位を与える。電位の大小関係
は、第四の電位＞第一の電位であり、第４の配線(4-i)を
流れる電流若しくは第１の配線(1-j)に流れる電流によ
り“０”、“１”を判定する。このとき、第三の電位は、
電荷蓄積層の蓄積電荷量を区別できる、つまり、“０”、
“１”を判定し得る電位とし、第十一の電位は電荷蓄積
層の蓄積電荷量にかかわらず、メモリセルに常にセル電
流が流れ得る電位、つまりメモリセルのチャネル部に反
転層が形成され得る電位であればよい。
【０１９３】例えば、第３の配線に接続されてなる第３
の電極をゲート電極とするメモリ・トランジスタのとり
得る閾値以上の電位であればよい。
【０１９４】第八の電位は第一の電位と同等が好まし
い。第1の配線(1-1〜1-N)が半導体基板内に不純物拡散層
として形成されている場合においてメモリセルのチャネ
ル部が半導体基板と電気的に繋がっている場合、選択セ
ルを含む島状半導体部に接続する第1の配線(1-j)に与え
る第一の電位は、該電位を加えることで半導体基板側に
拡がる空乏層により該島状半導体層と半導体基板と電気
的にフローティング状態となる電位とする。これにより、
該島状半導体層の電位が第一の電位と等しくなり、島状
半導体部上の選択セルは基板電位による影響を受けずに
読み出し動作が行える。
【０１９５】また、半導体基板と島状半導体層のメモリ
セルのチャネル部が電気的に接続し同電位である場合に
起こり得るバックバイアス効果が防ぐことができる。つ
まり、選択セルを含む島状半導体層に接続される第１の
配線(1-j)に読み出し電流が流れた時、選択されたメモリ
セルを含む島状半導体層の第１の電極から電源までの間
の不純物拡散層の抵抗成分が起因して、第１の電極の電
位が基板電位に対して上昇し、選択セルは見かけ上、基板
にバックバイアスが与えられた状態となる。バックバイ
アスにより閾値の上昇が生じ読み出し電流の低下するこ
とが防げる。また、第１の配線(1-1〜1-N)が半導体基板
内に不純物拡散層として形成され、半導体基板に与えら
れる第十の電位が接地電位である場合は、一般的に第一
の電位は接地電位である。
【０１９６】第１の配線(1-1〜1-N)が半導体基板と電気
的に絶縁されて形成されている場合、例えばＳＯＩ基板
に不純物拡散層からなる第１の配線(1-1〜1-N)が形成さ
れ半導体基板とは絶縁膜で絶縁されている時は、第一の
電位は第十の電位と必ずしも等しくする必要はない。第
３の配線(3-j-2)に接続しているメモリセルから第３の
配線(3-j-1)に接続しているメモリセルまで連続して読
み出してもよいし、順番は逆でもよいし、ランダムでもよ
い。さらに、例えば第３の配線(3-j-1)に接続している複
数若しくは全てのメモリセルの読み出しを同時に行って
もよく、その特別な場合として、例えば第３の配線(3-j-
１)に接続しているメモリセルをある一定間隔、例えば８
つおきの第４の配線(即ち、第４の配線(4-(i−16))、第
４の配線(4-(i−8))、第４の配線(4-i）、第４の配線
（4-（i+8））、第４の配線（4-（i+16））…のよう
な）ごとに読み出しを同時に行ってもよい。また、共通
でない第４の配線をもつ複数の第３の配線の読み出しを
同時に行ってもよい。上記読み出し方法を組み合わせて
用いてもよい。
【０１９７】図７６は、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。
【０１９８】第１の配線(1-i)に第一の電位を与える以
外は、図７２の読み出しの電圧配置と同様である。
【０１９９】図８０は、複数の第１の配線が電気的に繋
がって共通であるメモリセルアレイ構造の等価回路を示
す。
【０２００】第１の配線(1-1)に第一の電位を与える以
外は、図７２の読み出しの電圧配置と同様である。
【０２０１】第１の配線を第３の配線と平行に配置した
ときの読み出し時のタイミングチャートの一例を図１０
２に示す。図１０２は、第一の電位として接地電位を与
え、メモリセルの書き込み状態の定義をメモリセルの閾
値を、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0V
とした場合の読み出しにおける各電位に与える電位のタ
イミングの一例を示す。
【０２０２】最初に、第１の配線(1-1〜1-N)、第３の配
線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに第
一の電位である接地電位を与えた状態から、第４の配線
(4-i)に第四の電位として、例えば1Vを与え、その後に
選択セルと接続されてなる第３の配線(3-j-1)に、例え
ば第三の電位として、例えば4Vを与え、選択セルと直列
に配置されている非選択セルと接続される第３の配線
（3-j-2）に、例えば第十一の電位として、例え8Vを与
え、第４の配線（4-i）を流れる電流若しくは第１の配線
（１-j)に流れる電流をセンスする。
【０２０３】その後、第３の配線(3-j-2)を第一の電位
である接地電位に戻し、その後に第３の配線(3-j-1)を
第一の電位である接地電位に戻し、第４の配線(4-i)を
第一の電位である接地電位に戻す。この際、それぞれの
配線に電位を与えるタイミングは前後しても同時でもよ
い。さらに、それぞれの配線を第一の電位である接地電
位に戻すタイミングは前後しても同時でもよい。ここ
で、最初に第１の配線(1-1〜1-N)、第２の配線(2-1〜2-
N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)
それぞれに同電位である第一の電位を与えるのが好まし
いが、異なる電位を与えてもよい。さらに第３の配線(3-
j-1)関しては、常に第三の電位を与えつづけてもよい。
【０２０４】上述においては、第３の配線(3-j-1)ゲー
ト電極とするメモリセルを選択セルとした場合の読み出
し方法について述べたが、第３の配線(3-j-2)をゲート
電極とするメモリセルを選択セルとした場合の読み出し
方法についても同様に行う。
【０２０５】また、第１の配線を第３の配線と平行に配
置したときの読み出し時のタイミングチャートの一例を
図１０３に示す。図１０３は、第一の電位として接地電
位を与え、メモリセルの書き込み状態の定義をメモリセ
ルの閾値を、例えば1.0V〜3.5V、消去状態の定義を−3.
0V〜−1.0Vとした場合の読み出しにおける各電位に与え
る電位のタイミングの一例を示す。
【０２０６】最初に、第１の配線(1-1〜1-N)、第３の配
線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞれに第
一の電位である接地電位を与えた状態から、選択セルと
直列に配置されない非選択セルと接続される第３の配線
(≠3-j-1〜3-ｊ-2)に、例えば第十二の電位として、例
えば−4Vを与え、その後に第４の配線(4-i)に第四の電
位として、例えば1Vを与え、選択セルと接続されてなる
第３の配線（3-j-1）に、例えば第三の電位として、例
えば第一の電位である接地電位を与え、選択セルと直列
に配置されている非選択セルと接続される第３の配線(3
-j-2)に、例えば第十一の電位として、例えば5Vを与え、
第４の配線(4-i)を流れる電流若しくは第１の配線(1-j)
に流れる電流をセンスする。
【０２０７】その後、第３の配線(3-j-2)を第一の電位
である接地電位に戻し、第３の配線(3-j-1)を第一の電
位である接地電位に戻し、第４の配線(4-i)を第一の電
位である接地電位に戻し、第３の配線(≠3-j-1〜3-ｊ-
2)に第一の電位である接地電位に戻す。この際、それぞ
れの配線に電位を与えるタイミングは前後しても同時で
もよい。さらに、それぞれの配線を第一の電位である接
地電位に戻すタイミングは前後しても同時でもよい。こ
こで、最初に第１の配線(1-1〜1-N)、第３の配線(3-1-1
〜3-N-2)、第４の配線(4-1〜4-M)それぞれに同電位であ
る第一の電位を与えるのが好ましいが、異なる電位を与
えてもよい。さらに、第３の配線(3-j-1)関しては、常に
第三の電位を与えつづけてもよい。
【０２０８】上述においては、第３の配線(3-j-1)ゲー
ト電極とするメモリセルを選択セルとした場合の読み出
し方法について述べたが、第３の配線(3-j-2)をゲート
電極とするメモリセルを選択セルとした場合の読み出し
方法についても同様に行う。
【０２０９】第１の配線を第４の配線と平行に配置して
いる場合の読み出し時のタイミングチャートの一例を図
１０４に示す。図１０４は、第一の電位として接地電位
を与え、メモリセルの書き込み状態の定義をメモリセル
の閾値を、例えば5.0V〜7.5V、消去状態の定義を0.5V〜
3.0Vとした場合の読み出しにおける各電位に与える電位
のタイミングの一例を示す。図１０４は、選択されたセ
ルを含む島状半導体の端部に接続する第１の配線(1-j)
から第１の配線(1-i)に替わった以外は図１０２に準ず
る。
【０２１０】次いで、第１の配線を第４の配線と平行に
配置している場合の読み出し時のタイミングチャートの
一例を図１０５に示す。図１０５は、第一の電位として
接地電位を与え、メモリセルの書き込み状態の定義を、
メモリセルの閾値を、例えば1.0V〜3.5V、消去状態の定
義を−1.0V以下とした場合の読み出しにおける各電位に
与える電位のタイミングの一例を示す。図１０５は、選
択されたセルを含む島状半導体の端部に接続する第１の
配線(1-j)から第１の配線(1-i)に替え、第十二の電位を
第一の電位としたこと以外は、図１０３に準ずる。必ず
しも第十二の電位を第一の電位とする必要はない。
【０２１１】第１の配線がアレイ全体で共通に接続して
いる場合の読み出し時のタイミングチャートの一例を図
８８に示す。図８８は、第一の電位として接地電位を与
え、メモリセルの書き込み状態の定義を、メモリセルの
閾値を例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0V
とした場合の読み出しにおける各電位に与える電位のタ
イミングの一例を示す。図８８は、選択されたセルを含
む島状半導体の端部に接続する第１の配線(1-j)から第
１の配線(1-1)に替わった以外は図１０２に準ずる。
【０２１２】第１の配線がアレイ全体で共通に接続して
いる場合の読み出し時のタイミングチャートの一例を図
８９に示す。図８９は、第一の電位として接地電位を与
え、メモリセルの書き込み状態の定義を、メモリセルの
閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以
下とした場合の読み出しにおける各電位に与える電位の
タイミングの一例を示す。図８９は、選択されたセルを
含む島状半導体の端部に接続する第１の配線(1-j)から
第１の配線(1-1)に替わった以外は図１０３に準ずる。
【０２１３】本発明の半導体記憶装置の構造の一例とし
て、島状半導体部に電荷蓄積層を有し、制御ゲート電極
として第３の電極を備えるメモリセルのFowler-Nordhei
mトンネリング電流(以下F-N電流と称す))を用いた書き
込み手法について述べる。
【０２１４】例えば、島状半導体部がｐ型半導体で形成
される場合、図５７に示す選択セルを書き込むには、選
択セルを含む島状半導体部の第１の電極に第一の電位を
与え、選択セルに接続される第３の電極に第三の電位を
与え、島状半導体部の第４の電極に第四の電位を与え
る。これらの電圧配置により、選択セルのトンネル酸化
膜のみにF-N電流を発生させ電荷蓄積層の電荷の状態を
変化させることができる。
【０２１５】電荷蓄積層に負の電荷を蓄積することを
“１”の書き込みとする場合、電位の大小関係は、第三
の電位＞第四の電位である。電荷蓄積層から負の電荷を
引き抜くこと、即ち正の電荷を蓄積することを“１”の
書き込みとする場合、電位の大小関係は、第三の電位＜
第四の電位である。これにより電荷蓄積層の電荷の状態
の変化を利用し“０”、“１”を設定することができ
る。このとき、第三の電位は該電位と第四の電位との電
位差により“１”が書き込める電位、例えば該電位差に
より、第三の電位が与えられる第３の電極をゲート電極
とする、例えばメモリ・トランジスタのトンネル酸化膜
に流れ、電荷の状態を変化させる手段としてのF-N電流
が十分発生する電位とする。第1の電極は、開放状態でも
よい。
【０２１６】メモリセルのチャネル部が、半導体基板と
電気的に繋がっている場合、例えば不純物拡散層が、島
状半導体部を半導体基板よりフローティング状態にして
いない場合、半導体基板に与える第十の電位が第三の電
位と第十の電位による電位差により、“１”が書き込ま
れる、例えば該電位差により、第三の電位が与えられる
第３の電極をゲート電極とする、例えばメモリ・トラン
ジスタのトンネル酸化膜に流れるF-N電流が十分大きく
なる電位である場合、メモリセルに書き込みを行うこと
もできる。
【０２１７】第１の電極が半導体基板内に不純物拡散層
として形成され、半導体基板に与えられる第十の電位が
接地電位である場合は、一般的に第一の電位は接地電位
である。第1の電極が半導体基板と電気的に絶縁されて形
成されている場合、例えばＳＯＩ基板に不純物拡散層か
らなる第１の電極が形成され、半導体基板とは絶縁膜で
絶縁されている時は、第一の電位は第十の電位と必ずし
も等しくする必要はない。
【０２１８】電荷蓄積層は、フローティングゲート以
外、例えば誘電体や積層絶縁膜などでもよい。また、電
荷蓄積層の電荷の状態を変化させることを“０”を書き
込む、変化させないことを“１”を書き込むとしてもよ
い。さらに、電荷蓄積層の電荷の状態を小さく変化させ
ることを“０”を書き込む、大きく変化させることを
“１”を書き込むとしてもよいし、その逆でもよい。さ
らに、電荷蓄積層の電荷の状態を負に変化させることを
“０”を書き込む、正に変化させることを“１”を書き
込むとしてもよいし、その逆でもよい。また、上記の
“０”、“１”の定義を組み合わせてもよい。なお、電
荷蓄積層の電荷の状態を変化させる手段はF-N電流に限
らない。
【０２１９】ｐ型半導体で形成される島状半導体部に１
個のメモリセルを配置している場合の上述の書き込み動
作の各電圧のタイミングチャートの一例について述べ
る。
【０２２０】図１０６に、第１の電極開放状態にした場
合の書き込みにおける各電位に与える電位のタイミング
の一例を示す。例えば電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、最初に、第１の電
極、第３の電極、第４の電極それぞれに第一の電位であ
る接地電位を与えた状態から、第１の電極を開放状態と
し、第４の電極に第四の電位として、例えば第一の電位
である接地電位を与え続け、その後に第３の電極に第三
の電位として、例えば20Vを与える。この状態を所望の時
間保持することにより“１”の書き込みを行う。この
際、それぞれの電極に電位を与えるタイミングは前後し
ても同時でもよい。
【０２２１】その後に、例えば第３の電極を第一の電位
である接地電位に戻し、第１の電極を第一の電位である
接地電位に戻す。この際、それぞれの電極を接地電位に
戻すタイミングは前後しても同時でもよい。また、与え
る電位は、所望のセルに“１”の書き込むための条件を
満たすならば、いかなる電位の組合せでもよい。
【０２２２】ここで、最初に第１の電極、第３の電極、
第４の電極それぞれに同電位である第一の電位を与える
のが好ましいが、異なる電位を与えてもよい。また、第1
の電極と第４の電極を入れ替えてもよい。
【０２２３】図１０７に、全ての第１の電極に第一の電
位として、例えば接地電位を与えた場合の書き込みにお
ける各電位に与える電位のタイミングの一例を示す。例
えば電荷蓄積層に負の電荷を蓄積することを“１”の書
き込みとする場合、最初に、第１の電極、第３の電極、
第４の電極それぞれに第一の電位である接地電位を与え
た状態から、第４の電極に第四の電位として、例えば第
一の電位である接地電位を与え続け、その後に、第３の
電極に第三の電位として、例えば20Vを与える。この状態
を所望の時間保持することにより“１”の書き込みを行
う。
【０２２４】その後、例えば第３の電極を第一の電位で
ある接地電位に戻す。また、与える電位は所望のセルに
“１”の書き込むための条件を満たすならば、いかなる
電位の組合せでもよい。
【０２２５】ここで、最初に第１の電極、第３の電極、
第４の電極それぞれに同電位である第一の電位を与える
のが好ましいが、異なる電位を与えてもよい。
【０２２６】本発明の半導体記憶装置のアレイ構造の一
例として、選択ゲート・トランジスタの間に電荷蓄積層
を有し、制御ゲート電極として第３の電極を備えるメモ
リセルを２個直列に接続した島状半導体部を有している
場合のチャネルホットエレクトロン電流(以下CHE電流と
称す)を用いた書き込み手法について述べる。
【０２２７】島状半導体部がｐ型半導体で形成される場
合、図５７に示す選択セルを書き込むには、選択セルを
含む島状半導体部の第１の電極に第一の電位を与え、選
択セルに接続される第３の電極に第三の電位を与え、選
択セルを含む島状半導体部の第４の電極に第四の電位を
与え、これらの電圧配置により選択セルのチャネル部に
CHE電流を発生させ、電荷蓄積層の電荷の状態を変化さ
せることができる。
【０２２８】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、電位の大小関係
は、第四の電位＞第一の電位であり、第三の電位＞第一
の電位であり、このとき第一の電位は接地電位が望まし
く、第三の電位若しくは第四の電位は第三の電位と第一
の電位との電位差および第四の電位と第一の電位との電
位差により“１”が書き込める電位、例えばこれら電位
差により、第三の電位が与えられる第３の電極をゲート
電極とする、例えばメモリ・トランジスタのトンネル酸
化膜に流れる、電荷の状態を変化させる手段としてのCH
E電流が十分発生する電位とする。
【０２２９】また、第１の電極が、半導体基板内に不純
物拡散層として形成され、半導体基板に与えられる第十
の電位が接地電位である場合は、一般的に第一の電位は
接地電位である。第１の電極が半導体基板と電気的に絶
縁されて形成されている場合、例えばＳＯＩ基板に不純
物拡散層からなる第１の電極が形成され、半導体基板と
は絶縁膜で絶縁されている時は、第一の電位は第十の電
位と必ずしも等しくする必要はない。
【０２３０】なお、電荷蓄積層はフローティングゲート
以外、例えば誘電体や積層絶縁膜などでもよい。また、
電荷蓄積層の電荷の状態を変化させることを“０”を書
き込む、変化させないことを“１”を書き込むとしても
よい。さらに、電荷蓄積層の電荷の状態を小さく変化さ
せることを“０”を書き込む、大きく変化させることを
“１”を書き込むとしてもよいし、その逆でもよい。
【０２３１】また、電荷蓄積層の電荷の状態を負に変化
させることを“０”を書き込む、正に変化させることを
“１”を書き込むとしてもよいし、その逆でもよい。上
記の“０”、“１”の定義を組み合わせてもよい。電荷
蓄積層の電荷の状態を変化させる手段はＣＨＥに限らな
い。
【０２３２】ｐ型半導体で形成される島状半導体部に１
個のメモリセルを配置している場合の上述の書き込み動
作の各電圧のタイミングチャートの一例について述べ
る。
【０２３３】図１０８に、第１の電極に第一の電位とし
て、例えば接地電位を与えた場合の書き込みにおける各
電位に与える電位のタイミングの一例を示す。例えば電
荷蓄積層に負の電荷を蓄積することを“１”の書き込み
とする場合、最初に、第１の電極、第３の電極、第４の
電極それぞれに第一の電位である接地電位を与えた状態
から、第４の電極に第四の電位として、例えば6Vを与
え、その後選択セルに接続される第３の電極に第三の電
位として、例えば12Vを与える。この状態を所望の時間保
持することにより“１”の書き込みを行う。この際、そ
れぞれの電極に電位を与えるタイミングは前後しても同
時でもよい。
【０２３４】その後、例えば第３の電極を接地電位に戻
してから、第４の電極を接地電位に戻す。この際、それ
ぞれの電極を接地電位に戻すタイミングは前後しても同
時でもよい。また与える電位は、所望のセルに“１”の
書き込むための条件を満たすならば、いかなる電位の組
合せでもよい。
【０２３５】ここで、最初に第１の電極、第３の電極、
第４の電極それぞれに同電位である第一の電位を与える
のが好ましいが、異なる電位を与えてもよい。
【０２３６】図１０９に、図１０８に対して第一の電極
と第四の電極を入れ替えた場合の書き込み時のタイミン
グチャートの一例を示す。第一の電位と第四の電位を入
れ替わった以外は図１０８に準ずる。
【０２３７】本発明の半導体記憶装置のアレイ構造の一
例として、ゲート電極として第２の電極を備えるトラン
ジスタとゲート電極として第５の電極を備えるトランジ
スタを選択ゲート・トランジスタとして有し、該選択ゲ
ート・トランジスタの間に電荷蓄積層を有し、制御ゲー
ト電極として第３の電極を備えるメモリセルを数個、例
えばL個(Lは正の整数)直列に接続した島状半導体部を有
している場合のFowler-Nordheimトンネリング電流(以下
F-N電流と称す))を用いた書き込み手法について述べ
る。
【０２３８】図５８は上記メモリセル構造の等価回路を
示す。
【０２３９】例えば、該島状半導体部がｐ型半導体で形
成される場合、図５８に示す選択セルを書き込むには、
選択セルを含む島状半導体部の第１の電極10に第一の電
位を与え、選択セルと直列に配置される第２の電極20に
第二の電位を与え、選択セルに接続される第３の電極(3
0-h) (hは1≦h≦Lの正の整数)に第三の電位を与え、選
択セルと直列に配置されている非選択セルと接続される
第３の電極(3-j-１〜3-j-(h-1））には第七の電位を与
え、同じく第３の電極（3-j-（h＋１）〜 3-j-L）には
第十一の電位を与え、選択セルを含む島状半導体部の第
４の電極40に第四の電位を与え、選択セルと直列に配置
される第５の電極50に第五の電位を与える。これらの電
圧配置により選択セルのトンネル酸化膜のみにF-N電流
を発生させ電荷蓄積層の電荷の状態を変化させることが
できる。
【０２４０】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、電位の大小関係は
第三の電位＞第四の電位であり、例えば電荷蓄積層から
負の電荷を引き抜くこと、即ち正の電荷を蓄積すること
を“１”の書き込みとする場合、電位の大小関係は第三
の電位＜第四の電位であり、これにより電荷蓄積層の電
荷の状態の変化を利用し“０”、“１”を設定すること
ができる。このとき第三の電位は該電位と第四の電位と
の電位差により“１”が書き込める電位、例えば該電位
差により、第三の電位が与えられる第３の電極をゲート
電極とする、例えばメモリ・トランジスタのトンネル酸
化膜に流れ、電荷の状態を変化させる手段としてのF-N
電流が十分発生する電位とする。
【０２４１】また、第七の電位は電荷蓄積層の電荷の状
態に関わらずメモリセルに常にセル電流が流れ得る電
位、つまりメモリセルのチャネル部に反転層が形成され
得る電位で、かつトンネル酸化膜に流れるF-N電流によ
る電荷の変動が生じない電位とする。例えば電荷蓄積層
に電子を蓄積することを“１”の書き込みとする場合、
第３の電極(3-j-１〜 3-j-(h-1))に接続されてなる第３
の電極をゲート電極とするメモリ・トランジスタのとり
得る閾値以上の電位で、かつ第七の電位が与えられる第
３の電極をゲート電極とするメモリ・トランジスタのト
ンネル酸化膜に流れるF-N電流が十分に小さくなる電位
であればよい。
【０２４２】第十一の電位は第十一の電位が与えられる
第３の電極をゲート電極とするメモリ・トランジスタの
トンネル酸化膜に流れるF-N電流が十分に小さくなる電
位であればよい。第二の電位はセル電流が流れ得ない電
位、例えば第二の電位が第２の電極20に接続されてなる
第２の電極20をゲート電極とするトランジスタの閾値以
下であればよい。第五の電位はセル電流が流れ得る電
位、例えば第５の電極50に接続されてなる第５の電極を
ゲート電極とするトランジスタの閾値以上の電位であれ
ばよい。また、第１の電極10は開放状態でもよい。
【０２４３】また、メモリセルのチャネル部が、半導体
基板と電気的に繋がっている場合、例えば不純物拡散層
が、島状半導体部を半導体基板よりフローティング状態
にしていない場合、半導体基板に与える第十の電位が第
三の電位と第十の電位による電位差により、“１”が書
き込まれる、例えば該電位差により、第三の電位が与え
られる第３の電極をゲート電極とする、例えばメモリ・
トランジスタのトンネル酸化膜に流れるF-N電流が十分
大きくなる電位である場合、第３の電位が与えられてい
る第３の電極を有する全てのメモリセルに同時に書き込
みを行うこともできる。
【０２４４】また、第１の電極が半導体基板内に不純物
拡散層として形成され、半導体基板に与えられる第十の
電位が接地電位である場合は一般的に第一の電位は接地
電位である。第1の電極が半導体基板と電気的に絶縁され
て形成されている場合、例えばＳＯＩ基板に不純物拡散
層からなる第1の電極が形成され半導体基板とは絶縁膜
で絶縁されている時は、第一の電位は第十の電位と必ず
しも等しくする必要はない。
【０２４５】第３の電極(30-L) に接続しているメモリ
セルから第３の電極(30-1) に接続しているメモリセル
まで連続して書き込みしてもよいし、順番は逆でもよい
し、順番はランダムでもよい。さらに、第３の電極(30-
h)に接続している複数若しくは全てのメモリセルの書き
込みを同時に行ってもよいし、第３の電極(30-1〜30-L)
に接続している複数若しくは全てのメモリセルの書き込
みを同時に行ってもよい。
【０２４６】なお、電荷蓄積層はフローティングゲート
以外、例えば誘電体や積層絶縁膜などでもよい。また、
電荷蓄積層の電荷の状態を変化させることを“０”を書
き込む、変化させないことを“１”を書き込むとしても
よい。さらに、電荷蓄積層の電荷の状態を小さく変化さ
せることを“０”を書き込む、大きく変化させることを
“１”を書き込むとしてもよいし、その逆でもよい。電
荷蓄積層の電荷の状態を負に変化させることを“０”を
書き込む、正に変化させることを“１”を書き込むとし
てもよいし、その逆でもよい。上記の“０”、“１”の
定義を組み合わせてもよい。電荷蓄積層の電荷の状態を
変化させる手段はF-N電流に限らない。
【０２４７】ｐ型半導体で形成される複数(例えばL個、
Lは正の整数)の直列に並んだメモリセルの場合の上述の
書き込み動作の各電圧のタイミングチャートの一例につ
いて述べる。
【０２４８】図１１０に、第１の電極が開放状態であ
り、第２の電極、第５の電極に接続されるゲート電極を
有するトランジスタの閾値が、例えば0.5Vとし、メモリ
セルの書き込み状態の定義をメモリセルの閾値が、例え
ば1.0V〜3.5V、消去状態の定義を−1.0V以下とした場合
の書き込みにおける各電位に与える電位のタイミングの
一例を示す。
【０２４９】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、最初に、第１の電
極10、第２の電極20、第３の電極(30-1〜30-L)、第４の
電極40、第５の電極50それぞれに第一の電位である接地
電位を与えた状態から、第１の電極10を開放状態とし、
第２の電極20に第二の電位として、例えば−1Vを与え、
第５の電極50に第五の電位として、例えば1Vを与え、そ
の後に第４の電極40に第四の電位として、例えば第一の
電位である接地電位を与え続け、第３の電極(30-１〜30
-(h-1)) (hは1≦h≦Lの正の整数)に、例えば第七の電
位として、例えば10Vを与え、第３の電極(30-(h+１)〜30
-L) (hは1≦h≦Lの正の整数)に、例えば第十一の電位
として、例えば10Vを与え、第３の電極(30-h)に第三の電
位として、例えば20Vを与える。この状態を所望の時間
保持することにより“１”の書き込みを行う。それぞれ
の電極に電位を与えるタイミングは前後しても同時でも
よい。その後に、例えば第３の電極(30-h)を第一の電位
である接地電位に戻し、第３の電極(≠30-h)を第一の電
位である接地電位に戻し、その後に第２の電極20および
第５の電極50を第一の電位である接地電位に戻し、第１
の電極10を第一の電位である接地電位に戻す。それぞれ
の電極を接地電位に戻すタイミングは前後しても同時で
もよい。また、与える電位は所望のセルに“１”の書き
込むための条件を満たすならば、いかなる電位の組合せ
でもよい。
【０２５０】ここで、最初に第１の電極10、第２の電極
20、第３の電極30‐h、第４の電極40、第５の電極50そ
れぞれに同電位である第一の電位を与えるのが好ましい
が、異なる電位を与えてもよい。
【０２５１】また、上述においては第３の電極(30-h)を
ゲート電極とするメモリセルを選択セルとした場合の書
き込み方法について述べてきたが、第３の電極(30-h)以
外の第３の電極の一つをゲート電極とするメモリセルを
選択セルとした場合の書き込み方法についても同様に行
う。
【０２５２】図１１０に対して第十一の電位が接地電位
である場合の書き込み時のタイミングチャートの一例を
図１１１に示す。
【０２５３】第３の電極(30-(h+１)〜30-L) (hは1≦h
≦Lの正の整数)に、例えば第十一の電位として、例えば
第一の電位である接地電位を与えても選択セルの書き込
み動作には影響を与えず、書き込み動作は図１１０に準
ずる。
【０２５４】図１１０に対して第一の電極が接地電位で
ある場合の書き込み時のタイミングチャートの一例を図
１１２に示す。
【０２５５】第二の電位が、第２の電極20をゲート電極
とするトランジスタの閾値以下であれば第１の電極10
に、例えば第一の電位として接地電位を与えても選択セ
ルの書き込み動作には影響を与えず、書き込み動作は図
１１０に準ずる。
【０２５６】図１１１に対して第一の電極が接地電位で
ある場合の書き込み時のタイミングチャートの一例を図
１１３に示す。
【０２５７】第二の電位が、第２の電極20をゲート電極
とするトランジスタの閾値以下であれば、第１の電極10
に、例えば第一の電位として接地電位を与えても選択セ
ルの書き込み動作には影響を与えず、書き込み動作は図
１１１に準ずる。
【０２５８】本発明の半導体記憶装置のアレイ構造の一
例として、電荷蓄積層を有し、制御ゲート電極として第
３の電極を備えるメモリセルを２個、直列に接続した島
状半導体部を有している場合のFowler-Nordheimトンネ
リング電流(以下F-N電流と称す))を用いた書き込み手法
について述べる。
【０２５９】図６０は、上記メモリセル構造の等価回路
を示す。
【０２６０】例えば、該島状半導体部がｐ型半導体で形
成される場合、図６０に示す選択セルを書き込むには、
選択セルを含む島状半導体部の第１の電極10に第一の電
位を与え、選択セルに接続される第３の電極(30-1)に第
三の電位を与え、選択セルと直列に配置されている非選
択セルと接続される第３の電極(30-2)には第十一の電位
を与え、選択セルを含む島状半導体部の第４の電極40に
第四の電位を与える。これらの電圧配置により選択セル
のトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層
の電荷の状態を変化させることができる。
【０２６１】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、電位の大小関係は
第三の電位＞第四の電位であり、例えば電荷蓄積層から
負の電荷を引き抜くこと、即ち正の電荷を蓄積すること
を“１”の書き込みとする場合、電位の大小関係は第三
の電位＜第四の電位であり、これにより電荷蓄積層の電
荷の状態の変化を利用し“０”、“１”を設定すること
ができる。このとき第三の電位は、該電位と第四の電位
との電位差により“１”が書き込める電位、例えば該電
位差により、第三の電位が与えられる第３の電極をゲー
ト電極とする、例えばメモリ・トランジスタのトンネル
酸化膜に流れ、電荷の状態を変化させる手段としてのF-
N電流が十分発生する電位とする。
【０２６２】また、十一の電位は、トンネル酸化膜に流
れるF-N電流による電荷の変動が生じない電位とする。例
えば電荷蓄積層に電子を蓄積することを“１”の書き込
みとする場合、第３の電極(30-2)に接続されてなる第３
の電極をゲート電極とするメモリ・トランジスタのとり
得る閾値以上の電位で、かつ第十一の電位が与えられる
第３の電極をゲート電極とするメモリ・トランジスタの
トンネル酸化膜に流れるF-N電流が十分に小さくなる電
位であればよい。第１の電極10は開放状態でもよい。
【０２６３】メモリセルのチャネル部が、半導体基板と
電気的に繋がっている場合、例えば不純物拡散層が、島
状半導体部を半導体基板よりフローティング状態にして
いない場合、半導体基板に与える第十の電位が第三の電
位と第十の電位による電位差により、“１”が書き込ま
れる、例えば該電位差により、第三の電位が与えられる
第３の電極をゲート電極とする、例えばメモリ・トラン
ジスタのトンネル酸化膜に流れるF-N電流が十分大きく
なる電位である場合、第３の電位が与えられている第３
の電極を有する全てのメモリセルに同時に書き込みを行
うこともできる。
【０２６４】また、第1の電極が半導体基板内に不純物
拡散層として形成され、半導体基板に与えられる第十の
電位が接地電位である場合は、一般的に第一の電位は接
地電位である。第1の電極が半導体基板と電気的に絶縁さ
れて形成されている場合、例えばＳＯＩ基板に不純物拡
散層からなる第1の電極が形成され半導体基板とは絶縁
膜で絶縁されている時は、第一の電位は第十の電位と必
ずしも等しくする必要はない。
【０２６５】電荷蓄積層はフローティングゲート以外、
例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄
積層の電荷の状態を変化させることを“０”を書き込
む、変化させないことを“１”を書き込むとしてもよ
い。。さらに、電荷蓄積層の電荷の状態を小さく変化さ
せることを“０”を書き込む、大きく変化させることを
“１”を書き込むとしてもよいし、その逆でもよい。電
荷蓄積層の電荷の状態を負に変化させることを“０”を
書き込む、正に変化させることを“１”を書き込むとし
てもよいし、その逆でもよい。また、上記の“０”、
“１”の定義を組み合わせてもよい。電荷蓄積層の電荷
の状態を変化させる手段はF-N電流に限らない。ｐ型半導
体で形成される２個の直列に並んだメモリセルの場合の
上述の書き込み動作の各電圧のタイミングチャートの一
例について述べる。
【０２６６】図１１４に、第1の電極が開放状態であ
り、メモリセルの書き込み状態の定義をメモリセルの閾
値が例えば1.0V〜3.5V、消去状態の定義を−1.0V以下と
した場合の書き込みにおける各電位に与える電位のタイ
ミングの一例を示す。
【０２６７】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、最初に、第１の電
極10、第３の電極(30-1〜30-2)、第４の電極40それぞれ
に第一の電位である接地電位を与えた状態から、第１の
電極10を開放状態とし、その後に第４の電極40に第四の
電位として、例えば第一の電位である接地電位を与え続
け、第３の電極(30-2) に第十一の電位として、例えば
第一の電位である接地電位を与え、第３の電極(30-1)に
第三の電位として、例えば20Vを与える。この状態を所望
の時間保持することにより“１”の書き込みを行う。そ
れぞれの電極に電位を与えるタイミングは前後しても同
時でもよい。
【０２６８】その後に、例えば第３の電極(30-1)を第一
の電位である接地電位に戻し、その後に第１の電極10を
第一の電位である接地電位に戻す。それぞれの電極を接
地電位に戻すタイミングは前後しても同時でもよい。ま
た与える電位は所望のセルに“１”の書き込む為の条件
を満たすならば、いかなる電位の組合せでもよい。
【０２６９】ここで、最初に第１の電極10、第３の電極
30‐1〜2、第４の電極40それぞれに同電位である第一の
電位を与えるのが好ましいが、異なる電位を与えてもよ
い。上述においては、第３の電極(30-1)をゲート電極と
するメモリセルを選択セルとした場合の書き込み方法に
ついて述べたが、第３の電極(30-2)をゲート電極とする
メモリセルを選択セルとした場合の書き込み方法につい
ても同様に行う。
【０２７０】図１１０に対して第３の電極(30-2)をゲー
ト電極とするメモリセルを選択セルとした場合について
述べる。
【０２７１】図１１５に、第1の電極が開放状態であ
り、メモリセルの書き込み状態の定義をメモリセルの閾
値が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下
とした場合の書き込みにおける各電位に与える電位のタ
イミングの一例を示す。
【０２７２】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、最初に、第１の電
極10、第３の電極(30-1〜30-2)、第４の電極40、それぞ
れに第一の電位である接地電位を与えた状態から、第１
の電極10を開放状態とし、その後に第４の電極40に第四
の電位として、例えば第一の電位である接地電位を与え
続け、第３の電極(30-1)に、例えば第七の電位として、
例えば10Vを与え、第３の電極(30-2)に第三の電位とし
て、例えば20Vを与える。この状態を所望の時間保持する
ことにより“１”の書き込みを行う。それぞれの電極に
電位を与えるタイミングは前後しても同時でもよい。
【０２７３】その後、例えば第３の電極(30-2)を第一の
電位である接地電位に戻し、に第３の電極(30-1)を第一
の電位である接地電位に戻し、第１の電極10を第一の電
位である接地電位に戻す。それぞれの電極を接地電位に
戻すタイミングは前後しても同時でもよい。与える電位
は所望のセルに“１”の書き込む為の条件を満たすなら
ば、いかなる電位の組合せでもよい。
【０２７４】ここで、最初に第１の電極10、第３の電極
30‐1〜2、第４の電極40、それぞれに同電位である第一
の電位を与えるのが好ましいが、異なる電位を与えても
よい。
【０２７５】図１１４に対して第一の電極が接地電位で
あるの場合の書き込み時のタイミングチャートの一例を
図１１６に示す。
【０２７６】第１の電極10に、例えば第一の電位として
接地電位を与えても選択セルの書き込み動作には影響を
与えず、書き込み動作は図１１４に準ずる。
【０２７７】図１１５に対して第一の電極が接地電位で
あるの場合の書き込み時のタイミングチャートの一例を
図１１７に示す。
【０２７８】第１の電極10に、例えば第一の電位として
接地電位を与えても選択セルの書き込み動作には影響を
与えず、書き込み動作は図１１５に準ずる。
【０２７９】本発明の半導体記憶装置の構造の一例とし
て、電荷蓄積層を有し制御ゲート電極として第３の電極
を備えるメモリセルを２個直列に接続した島状半導体部
のチャネルホットエレクトロン電流(以下CHE電流と称
す)を用いた書き込み手法について述べる。
【０２８０】図６０は、上記メモリセル構造の等価回路
を示す。
【０２８１】例えば、該島状半導体部がp型半導体で形
成される場合、図６０に示す選択セルを書き込むには、
選択セルを含む島状半導体部の第1の電極10に第一の電
位を与え、選択セルに接続される第３の電極(30-1)に第
三の電位を与え、選択セルと直列に配置されている非選
択セルと接続される第３の電極(30-2)には第十一の電位
を与え、選択セルを含む島状半導体部の第４の電極に接
続する第４の電極40に第四の電位を与え、これらの電圧
配置により選択セルのチャネル部にＣＨＥ電流を発生さ
せ電荷蓄積層の電荷の状態を変化させることができる。
【０２８２】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、電位の大小関係は
第四の電位＞第一の電位であり、第三の電位＞第一の電
位であり、このとき第一の電位は接地電位が望ましく、
第三の電位若しくは第四の電位は第三の電位と第一の電
位との電位差および第四の電位と第一の電位との電位差
により“１”が書き込める電位、例えばこれら電位差に
より、第三の電位が与えられる第３の電極をゲート電極
とする、例えばメモリ・トランジスタのトンネル酸化膜
に流れる、電荷の状態を変化させる手段としてのＣＨＥ
電流が十分発生する電位とする。
【０２８３】また、第十一の電位は電荷蓄積層の電荷の
状態にかかわらず、メモリセルに常にセル電流が流れ得
る電位、つまりメモリセルのチャネル部に反転層が形成
され得る電位で、かつ第十一の電位により電荷蓄積層の
電荷の状態に変動が生じない電位とする。
【０２８４】例えば、電荷蓄積層に電子を蓄積すること
を“１”の書き込みとする場合、第３の電極(30-2)に接
続されてなる第３の電極をゲート電極とするメモリ・ト
ランジスタのとり得る閾値以上の電位で、かつ第十一の
電位が与えられる第３の電極をゲート電極とするメモリ
・トランジスタのトンネル酸化膜に流れるF-N電流若し
くはＣＨＥ電流が十分に小さくなる電位であればよい。
【０２８５】第1の電極10が半導体基板内に不純物拡散
層として形成され、半導体基板に与えられる第十の電位
が接地電位である場合は、一般的に第一の電位は接地電
位である。
【０２８６】また、第１の電極10が半導体基板と電気的
に絶縁されて形成されている場合、例えばＳＯＩ基板に
不純物拡散層からなる第１の電極10が形成され、半導体
基板とは絶縁膜で絶縁されている時は、第一の電位は第
十の電位と必ずしも等しくする必要はない。
【０２８７】電荷蓄積層はフローティングゲート以外、
例えば誘電体や積層絶縁膜などでもよい。電荷蓄積層の
電荷の状態を変化させることを“０”を書き込む、変化
させないことを“１”を書き込むとしてもよい。電荷蓄
積層の電荷の状態を小さく変化させることを“０”を書
き込む、大きく変化させることを“１”を書き込むとし
てもよいし、その逆でもよい。電荷蓄積層の電荷の状態
を負に変化させることを“０”を書き込む、正に変化さ
せることを“１”を書き込むとしてもよいし、その逆で
もよい。上記の“０”、“１”の定義を組み合わせても
よい。電荷蓄積層の電荷の状態を変化させる手段はCHEに
限らない。
【０２８８】ｐ型半導体で形成される２個の直列に並ん
だメモリセルの上述の書き込み動作の各電圧のタイミン
グチャートの一例について述べる。
【０２８９】図１１８に、第1の電極に第一の電位とし
て、例えば接地電位を与え、メモリセルの書き込み状態
の定義をメモリセルの閾値が、例えば5.0V〜7.5V、消去
状態の定義を0.5V〜3.0Vとした場合の書き込みにおける
各電位に与える電位のタイミングの一例を示す。
【０２９０】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、最初に、第１の電
極10、第３の電極(30-1〜30-2)、第４の電極40それぞれ
に第一の電位である接地電位を与えた状態から、第４の
電極40に第四の電位として例えば6Vを与え、その後に選
択セルと直列に配置されている非選択セルと接続される
第３の電極(30-2)に、例えば第十一の電位として、例え
ば8Vを与え、その後、選択セルに接続される第３の電極
(30-1)に第三の電位として、例えば12Vを与える。この状
態を所望の時間保持することにより“１”の書き込みを
行う。この際、それぞれの電極に電位を与えるタイミン
グは前後しても同時でもよい。
【０２９１】その後、例えば第３の電極(30-1)を接地電
位に戻してから第３の電極(30-2)を接地電位に戻し、第
４の電極40を接地電位に戻す。この際、それぞれの電極
を接地電位に戻すタイミングは前後しても同時でもよ
い。与える電位は所望のセルに“１”の書き込むための
条件を満たすならば、いかなる電位の組合せでもよい。
【０２９２】ここで、最初に第１の電極10、第３の電極
(30-1〜30-2)、第４の電極40、それぞれに同電位である
第一の電位を与えるのが好ましいが、異なる電位を与え
てもよい。
【０２９３】また、上述においては第３の電極(30-1)を
ゲート電極とするメモリセルを選択セルとした場合の書
き込み方法について述べてきたが、第３の電極(30-2)を
ゲート電極とするメモリセルを選択セルとした場合の書
き込み方法についても同様に行う。
【０２９４】図１１８に対して選択セルが第3の電極 (3
0-2)に接続されるメモリセルの場合の書き込み時のタイ
ミングチャートの一例を図１１９に示す。
【０２９５】図１１９は選択セルと直列に配置されてい
る非選択セルと接続される第３の電極に与えられる電位
が第十一の電位から第七の電位に替わった以外は図１に
準ずる。この時、第七の電位は第十一の電位と同等であ
る。
【０２９６】本発明の半導体記憶装置のアレイ構造の一
例として、ゲート電極として第２の電極を備えるトラン
ジスタとゲート電極として第５の電極を備えるトランジ
スタを選択ゲート・トランジスタとして有し、該選択ゲ
ート・トランジスタの間に電荷蓄積層を有し、制御ゲー
ト電極として第３の電極を備えるメモリセルを複数個、
例えばL個(Lは正の整数)、直列に接続した島状半導体部
を有し、該島状半導体部を複数個、例えばM×N個(M,Nは
正の整数)備える場合で、かつ、該メモリセルアレイにお
いて半導体基板に平行に配置される複数、例えばM本の
第４の配線が該島状半導体部の各々一方の端部に接続
し、他方の端部には第１の配線が接続しており、また、
半導体基板に平行で、かつ、第４の配線と交差する方向
に配置される複数個、例えばN×L個の第３の配線はメモ
リセルの第３の電極と接続している場合のFowler-Nordh
eimトンネリング電流(以下F-N電流と称す))を用いた書
き込み手法について述べる。
【０２９７】図６２は、第１の配線を第３の配線と平行
に配置したときの上記メモリセルアレイ構造の等価回路
を示す。
【０２９８】例えば、該島状半導体部がｐ型半導体で形
成される場合、図６２に示す選択セルを書き込むには、
選択セルを含む島状半導体部の第１の電極に接続する第
１の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位
を与え、前記以外の第１の配線である第1の配線(≠1-j)
に第九の電位を与え、選択セルと直列に配置される第２
の電極に接続する第２の配線(2-j)に第二の電位を与
え、選択セルに接続される第３の配線(3-j-h) (hは1≦
h≦Lの正の整数)に第三の電位を与え、選択セルと直列
に配置されている非選択セルと接続される第３の配線(3
-j-１〜 3-j-(h-1))には第七の電位を与え、同じく第３
の配線(3-j-(h+１)〜 3-j-L)には第十一の電位を与え、
前記以外の第３の配線(≠3-j-１〜 3-j-L)に第十二の電
位を与え、選択セルを含む島状半導体部の第４の電極に
接続する第４の配線(4-i) (iは1≦i≦Mの正の整数)に第
四の電位を与え、前記以外の第４の配線(≠4-i)に第八
の電位を与え、選択セルと直列に配置される第５の電極
に接続する第５の配線(5-j)に第五の電位を与え、第２
の配線(2-j)を除く第２の配線(≠2-j)若しくは第５の配
線(5-j)を除く第５の配線(≠5-j)に第六の電位を与え
る。これらの電圧配置により選択セルのトンネル酸化膜
のみにF-N電流を発生させ電荷蓄積層の電荷の状態を変
化させることができる。
【０２９９】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、電位の大小関係は
第三の電位＞第四の電位であり、例えば電荷蓄積層から
負の電荷を引き抜くこと、即ち正の電荷を蓄積すること
を“１”の書き込みとする場合、電位の大小関係は第三
の電位＜第四の電位であり、これにより電荷蓄積層の電
荷の状態の変化を利用し“０”、“１”を設定すること
ができる。このとき第三の電位は該電位と第四の電位と
の電位差により“１”が書き込める電位、例えば該電位
差により、第三の電位が与えられる第３の電極をゲート
電極とする、例えばメモリ・トランジスタのトンネル酸
化膜に流れ、電荷の状態を変化させる手段としてのF-N
電流が十分発生する電位とする。また、第七の電位は電
荷蓄積層の電荷の状態にかかわらず、メモリセルに常に
セル電流が流れ得る電位、つまりメモリセルのチャネル
部に反転層が形成され得る電位で、かつトンネル酸化膜
に流れるF-N電流による電荷の変動が生じない電位とす
る。
【０３００】例えば、電荷蓄積層に電子を蓄積すること
を“１”の書き込みとする場合、第３の配線(3-j-１〜
3-j-(h-1))に接続されてなる第３の電極をゲート電極と
するメモリ・トランジスタのとり得る閾値以上の電位
で、かつ第七の電位が与えられる第３の電極をゲート電
極とするメモリ・トランジスタのトンネル酸化膜に流れ
るF-N電流が十分に小さくなる電位であればよい。また、
第十一の電位は第十一の電位が与えられる第３の電極を
ゲート電極とするメモリ・トランジスタのトンネル酸化
膜に流れるF-N電流が十分に小さくなる電位であればよ
い。
【０３０１】第二の電位は、セル電流が流れ得ない電
位、例えば第二の電位が第２の配線(2-j)に接続されて
なる第２の電極をゲート電極とするトランジスタの閾値
以下であればよい。
【０３０２】第五の電位は、セル電流が流れ得る電位、
例えば第５の配線(5-j)に接続されてなる第５の電極を
ゲート電極とするトランジスタの閾値以上の電位であれ
ばよい。
【０３０３】第六の電位は、セル電流が流れ得ない電
位、例えば第２の配線(≠2-j)に接続されてなる第２の
電極および第５の配線(≠5-j)に接続されてなる第５の
電極をゲート電極とするトランジスタの閾値以下の電位
であればよい。第八の電位は第５の配線(5-j)に接続され
てなる第５の電極をゲート電極とし、第４の配線(≠4-
i)に接続されてなる第４の電極をソース若しくはドレイ
ン電極とするトランジスタにおいて第八の電位と第五の
電位による電位差が閾値以上となってカットオフ状態と
なり、前記トランジスタと直列に配置されるメモリセル
のチャネル領域に反転層が形成されないような電位であ
ればよい。
【０３０４】第1の配線(1-1〜1-N)は開放状態でもよい。
第４の配線(≠4-i)が開放状態であるか、第一の電位と
第二の電位が、前述したカットオフ状態となる電位であ
ってもよい。第八の電位は、第八の電位<第五の電位であ
っても、第三の電位と第八の電位による電位差により、
“１”が書き込まれない、例えば該電位差により、第三
の電位が与えられる第３の電極をゲート電極とするメモ
リ・トランジスタのトンネル酸化膜に流れるF-N電流が
十分小さい電位であればよい。
【０３０５】メモリセルのチャネル部が、半導体基板と
電気的に繋がっている場合、例えば不純物拡散層が、島
状半導体部を半導体基板よりフローティング状態にして
いない場合、半導体基板に与える第十の電位が第三の電
位と第十の電位による電位差により、“１”が書き込ま
れる、例えば該電位差により、第三の電位が与えられる
第３の電極をゲート電極とする、例えばメモリ・トラン
ジスタのトンネル酸化膜に流れるF-N電流が十分大きく
なる電位である場合、第３の電位が与えられている第３
の配線に接続する第３の電極を有する全てのメモリセル
に同時に書き込みを行うこともできる。
【０３０６】この時、第1の配線(1-1〜1-N)が半導体基
板内に不純物拡散層として形成されの場合、選択セルを
含まない島状半導体部に接続する第1の配線(≠1-j)に与
える第九の電位は、与えた電位により拡がる空乏層が該
島状半導体層と半導体基板と電気的にフローティング状
態とする電位とするのが好ましい。これにより、該島状
半導体層の電位が第九の電位となり、第九の電位が選択
セルを含まない島状半導体部上のセルにはメモリ・トラ
ンジスタのトンネル酸化膜に流れるF-N電流が十分小さ
くなる電位とした場合、書き込みが行われない。
【０３０７】つまり、第九の電位と第三の電位との電位
差若しくは第九の電位と第七の電位、第九の電位と第十
一の電位との電位差がメモリ・トランジスタのトンネル
酸化膜に流れるF-N電流が十分小さくなる電位差となる。
メモリセルのチャネル部が、半導体基板と電気的に繋が
っていない場合は、第九の電位による空乏層の拡がりは
いずれでもよい。
【０３０８】第１の配線(1-1〜1-N)が半導体基板内に不
純物拡散層として形成され、半導体基板に与えられる第
十の電位が接地電位である場合は、一般的に第一の電位
は接地電位である。
【０３０９】第１の配線(1-1〜1-N)が半導体基板と電気
的に絶縁されて形成されている場合、例えばＳＯＩ基板
に不純物拡散層からなる第１の配線(1-1〜1-N)が形成さ
れ、半導体基板とは絶縁膜で絶縁されている時は、第一
の電位は第十の電位と必ずしも等しくする必要はない。
第３の配線(3-j-L) に接続しているメモリセルから第３
の配線(3-j-1) に接続しているメモリセルまで連続して
書き込みしてもよいし、順番は逆でもよいし、順番はラ
ンダムでもよい。
【０３１０】第３の配線(3-j-h)に接続している複数若
しくは全てのメモリセルの書き込みを同時に行ってもよ
いし、第３の配線(3-j-1〜3-j-L)に接続している複数若
しくは全てのメモリセルの書き込みを同時に行ってもよ
いし、第３の配線(3-1-1〜3-N-L)に接続している複数若
しくは全てのメモリセルの書き込みを同時に行ってもよ
い。第３の配線(3-(j−8)-h)、第３の配線(3-j-h)、第３
の配線(3-(j+8)-h)、第３の配線(3-(j+16)-h) のように
ある規則性をもって第３の配線を選択し、該配線に接続
している複数若しくは全てのメモリセルを同時に書き込
みを行ってもよい。
【０３１１】第４の配線(4-i)に接続される一つの島状
半導体部に含まれる複数若しくは全てのメモリセルの書
き込みを同時に行ってもよいし、第４の配線(4-i)に接
続される複数若しくは全ての島状半導体部に含まれる複
数若しくは全てのメモリセルの書き込みを同時に行って
もよい。
【０３１２】複数の第４の配線それぞれに接続される一
つの島状半導体部にそれぞれ含まれる一つ若しくは複数
若しくは全てのメモリセルの書き込みを同時に行っても
よいし、複数の第４の配線それぞれに接続される複数若
しくは全ての島状半導体部に含まれる複数若しくは全て
のメモリセルの書き込みを同時に行ってもよい。
【０３１３】第３の配線(3-j-h)に接続しているメモリ
セルをある一定間隔、例えば８つおきの第４の配線(即
ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、
第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4
-(i+16))のような)ごとに書き込みを同時に行ってもよ
い。全ての第４の配線に第一の電位を与え、第１の配線
(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の
電位を与え、第２の配線と第５の配線の電位を交換し、
第３の配線(3-j-h)に第三の電位を与えることで第３の
配線(3-j-h)に接続する第３の電極をゲート電極とする
メモリセル全てに同時に書き込みを行うこともできる。
【０３１４】複数の第1の配線に第四の電位を与え、該
第１の配線が接続する第１の電極を有する島状半導体部
に含まれるメモリセルの第３の電極が接続する第３の配
線に第三の電位を与えることによって第三の電位を与え
られた第３の配線に接続する第３の電極をゲート電極と
するメモリセル全てに同時にも書き込みを行うことがで
きる。上記の書き込み方法を組み合わせて用いてもよい。
【０３１５】電荷蓄積層はフローティングゲート以外、
例えば誘電体や積層絶縁膜などでもよい。電荷蓄積層の
電荷の状態を変化させることを“０”を書き込む、変化
させないことを“１”を書き込むとしてもよい。電荷蓄
積層の電荷の状態を小さく変化させることを“０”を書
き込む、大きく変化させることを“１”を書き込むとし
てもよいし、その逆でもよい。電荷蓄積層の電荷の状態
を負に変化させることを“０”を書き込む、正に変化さ
せることを“１”を書き込むとしてもよいし、その逆で
もよい。上記の“０”、“１”の定義を組み合わせても
よい。電荷蓄積層の電荷の状態を変化させる手段はF-N電
流に限らない。
【０３１６】続いて、図６７は、第１の配線を第４の配
線と平行に配置したときのメモリセルアレイ構造の等価
回路を示す。、第１の配線(1-i)に第一の電位を与え、第
１の配線(≠1-i)に第九の電位を与える以外は図６２の
書き込みの電圧配置と同様である。
【０３１７】続いて、図６９は、複数の第１の配線が電
気的に繋がって共通であるメモリセルアレイ構造の等価
回路を示す。
【０３１８】第１の配線(1-1)に第一の電位を与える以
外は図６２の書き込みの電圧配置と同様である。
【０３１９】ｐ型半導体で形成される複数(例えばL個、
Lは正の整数)の直列に並んだメモリセルと、メモリセル
を間にはさむように形成した選択トランジスタをもつ島
状半導体部をM×N ( M,Nは正の整数)個に配列し、第１
の配線と第３の配線が平行に配置している場合の上述の
書き込み動作の各電圧のタイミングチャートの一例につ
いて述べる。
【０３２０】図１２０に、第1の配線を開放状態で、第
２の配線、第５の配線に接続されるゲート電極を有する
トランジスタの閾値が、例えば0.5Vとし、メモリセルの
書き込み状態の定義をメモリセルの閾値が、例えば1.0V
〜3.5V、消去状態の定義を−1.0V以下とした場合の書き
込みにおける各電位に与える電位のタイミングの一例を
示す。
【０３２１】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、最初に、第１の配
線(1-1〜1-N)、第２の配線(2-1〜2-N)、第３の配線(3-1
-1〜3-N-L)、第４の配線(4-1〜4-M)、第５の配線(5-1〜
5-N))それぞれに第一の電位である接地電位を与えた状
態から、第１の配線(1-1〜1-N)を開放状態とし、第２の
配線(≠2-j)及び第５の配線(≠5-j)に第六の電位とし
て、例えば-1Vを与え、第２の配線(2-j)に第二の電位と
して、例えば−1Vを与え、第５の配線(5-j)に第五の電位
として、例えば1Vを与え、その後に第４の配線(4-i)に第
四の電位として、例えば第一の電位である接地電位を与
え続け、第４の配線(4-i)以外である第４の配線(≠4-i)
に第八の電位として、例えば3Vを与え、その後に第３の
配線(3-j-h)以外である第３の配線(3-j-１〜3-j-（h−
１））(hは1≦h≦Lの正の整数)に、例えば第七の電位と
して、例えば10Vを与え、第３の配線（3-j-（h＋１）〜3
-j-L）(hは1≦h≦Lの正の整数)に、例えば第十一の電位
として、例えば10Vを与え、前記以外の第３の配線(≠3-j
-１〜 3-j-L)に第十二の電位として第一の電位である接
地電位を与え、第３の配線(3-j-h)に第三の電位とし
て、例えば20Vを与える。この状態を所望の時間保持する
ことにより“１”の書き込みを行う。
【０３２２】この際、第３の配線(3-j-h)に第三の電位
として、例えば20Vが与えられている間に少なくとも第
４の配線(≠4-i)に第八の電位として、例えば3Vが与え
られているか、第５の配線(≠5-j)が接地電位であれ
ば、それぞれの配線に電位を与えるタイミングは前後し
ても同時でもよい。
【０３２３】その後に、例えば第３の配線(3-j-h)を第
一の電位である接地電位に戻し、第３の配線(3-j-h)以
外である第３の配線(≠3-j-h)を第一の電位である接地
電位に戻し、第４の配線(≠4-i)を第一の電位である接
地電位に戻し、第２の配線(2-j)および第５の配線(5-j)
を第一の電位である接地電位に戻し、第２の配線(≠2-
j)及び第５の配線(≠5-j)を第一の電位である接地電位
に戻し、第１の配線(1-1〜1-N) を第一の電位である接
地電位に戻す。
【０３２４】この際、第３の配線(3-j-h)に第三の電位
として、例えば20Vが与えられている間に少なくとも第
４の配線(≠4-i)に第八の電位として、例えば3Vが与え
られているか、第５の配線(≠5-j)が第一の電位である
接地電位であれば、それぞれの配線を接地電位に戻すタ
イミングは前後しても同時でもよい。与える電位は所望
のセルに“１”の書き込む為の条件を満たすならば、い
かなる電位の組合せでもよい。
【０３２５】ここで、最初に第１の配線(1-1〜1-N)、第
２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４
の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同
電位である第一の電位を与えるのが好ましいが、異なる
電位を与えてもよい。
【０３２６】上述においては、第３の配線(3-j-h)をゲ
ート電極とするメモリセルを選択セルとした場合の書き
込み方法について述べたが、第３の配線(3-j-h)以外の
第３の配線の一つをゲート電極とするメモリセルを選択
セルとした場合の書き込み方法についても同様に行う。
【０３２７】図１２０に対して第十一の電位が接地電位
である場合の書き込み時のタイミングチャートの一例を
図１２１に示す。
【０３２８】第３の配線(30-(h+１)〜30-L) (hは1≦h
≦Lの正の整数)に、例えば第十一の電位として、例えば
第一の電位である接地電位を与えても選択セルの書き込
み動作には影響を与えず、書き込み動作は図１２０に準
ずる。
【０３２９】図１２０に対して第１の配線が接地電位で
あるの場合の書き込み時のタイミングチャートの一例を
図１２２に示す。
【０３３０】第二の電位が、第２の配線(2-j)をゲート
電極とするトランジスタの閾値以下であれば、第１の配
線(1-j)に、例えば第一の電位として接地電位を与えて
も選択セルの書き込み動作には影響を与えず、書き込み
動作は図１２０に準ずる。
【０３３１】図１２１に対して第１の配線が接地電位で
あるの場合の書き込み時のタイミングチャートの一例を
図１２３に示す。第二の電位が第２の電極20をゲート電
極とするトランジスタの閾値以下であれば、第１の配線
(1-j)に、例えば第一の電位として、例えば接地電位を
与えても選択セルの書き込み動作には影響を与えず、書
き込み動作は図１２１に準ずる。
【０３３２】第１の配線を第４の配線と平行に配置して
いる場合の書き込み時のタイミングチャートの一例を図
１２４〜図１２７に示す。
【０３３３】図１２４〜図１２７は、選択されたセルを
含む島状半導体の端部に接続する第１の配線(1-j)から
第１の配線(1-i)に替わった以外はそれぞれ図１２４〜
図１２７に準ずる。
【０３３４】第１の配線がアレイ全体で共通に接続して
いる場合の書き込み時のタイミングチャートの一例を図
１２８〜図１３１に示す。
【０３３５】図１２８〜図１３１は，選択されたセルを
含む島状半導体の端部に接続する第1の配線(1-j)から第
1の配線(1-1)に替わった以外は図１２０〜図１２３に準
ずる。
【０３３６】本発明の半導体記憶装置のアレイ構造の一
例として、電荷蓄積層を有し、制御ゲート電極として第
３の電極を備えるメモリセルを２個直列に接続した島状
半導体部を有し、該島状半導体部を複数個、例えばM×N
個(M,Nは正の整数)備える場合で、かつ、該メモリセルア
レイにおいて半導体基板に平行に配置される複数、例え
ばM本の第４の配線が該島状半導体部の各々一方の端部
に接続し、他方の端部には第1の配線が接続しており、
また、半導体基板に平行で、かつ、第４の配線と交差す
る方向に配置される複数個、例えばN×２個の第３の配
線はメモリセルの第３の電極と接続している場合のFowl
er-Nordheimトンネリング電流(以下F-N電流と称す))を
用いた書き込み手法について述べる。
【０３３７】図７２は、第１の配線を第３の配線と平行
に配置したときの上記メモリセルアレイ構造の等価回路
を示す。
【０３３８】例えば、該島状半導体部がｐ型半導体で形
成される場合、図７２に示す選択セルを書き込むには、
選択セルを含む島状半導体部の第１の電極に接続する第
１の配線(1-j)(jは1≦j≦Nの正の整数)に第一の電位を
与え、前記以外の第１の配線である第１の配線(≠1-j)
に第九の電位を与え、選択セルに接続される第３の配線
(3-j-1)に第三の電位を与え、選択セルと直列に配置さ
れている非選択セルと接続される第３の配線(3-j-2）に
は第十一の電位を与え、前記以外の第３の配線(≠3-j-
１〜 3-j-2)に第十二の電位を与え、選択セルを含む島
状半導体部の第４の電極に接続する第４の配線(4-i) (i
は1≦i≦Mの正の整数)に第四の電位を与え、前記以外の
第４の配線(≠4-i)に第八の電位を与える。
【０３３９】これらの電圧配置により選択セルのトンネ
ル酸化膜のみにF-N電流を発生させ、電荷蓄積層の電荷
の状態を変化させることができる。例えば、電荷蓄積層
に負の電荷を蓄積することを“１”の書き込みとする場
合、電位の大小関係は第三の電位＞第四の電位であり、
例えば電荷蓄積層から負の電荷を引き抜くこと、即ち正
の電荷を蓄積することを“１”の書き込みとする場合、
電位の大小関係は第三の電位＜第四の電位であり、これ
により電荷蓄積層の電荷の状態の変化を利用し“０”、
“１”を設定することができる。
【０３４０】このとき、第三の電位は該電位と第四の電
位との電位差により“１”が書き込める電位、例えば該
電位差により、第三の電位が与えられる第３の電極をゲ
ート電極とする、例えばメモリ・トランジスタのトンネ
ル酸化膜に流れ、電荷の状態を変化させる手段としての
F-N電流が十分発生する電位とする。
【０３４１】第十一の電位は、第十一の電位が与えられ
る第３の電極をゲート電極とするメモリ・トランジスタ
のトンネル酸化膜に流れるF-N電流が十分に小さくなる
電位であればよい。
【０３４２】第１の配線(1-1〜1-N)は開放状態でもよ
い。第八の電位は、第三の電位と第八の電位による電位
差により、“１”が書き込まれない、例えば該電位差に
より、第三の電位が与えられる第３の電極をゲート電極
とするメモリ・トランジスタのトンネル酸化膜に流れる
F-N電流が十分小さい電位であればよい。
【０３４３】メモリセルのチャネル部が、半導体基板と
電気的に繋がっている場合、例えば不純物拡散層が、島
状半導体部を半導体基板よりフローティング状態にして
いない場合、半導体基板に与える第十の電位が第三の電
位と第十の電位による電位差により、“１”が書き込ま
れる、例えば該電位差により、第三の電位が与えられる
第３の電極をゲート電極とする、例えばメモリ・トラン
ジスタのトンネル酸化膜に流れるF-N電流が十分大きく
なる電位である場合、第３の電位が与えられている第３
の配線に接続する第３の電極を有する全てのメモリセル
に同時に書き込みを行うこともできる。
【０３４４】この時、第１の配線(1-1〜1-N)が半導体基
板内に不純物拡散層として形成されの場合、選択セルを
含まない島状半導体部に接続する第１の配線(≠1-j)に
与える第九の電位は、与えた電位により拡がる空乏層が
該島状半導体層と半導体基板と電気的にフローティング
状態とする電位とするのが好ましい。これにより、該島
状半導体層の電位が第九の電位となり、第九の電位が選
択セルを含まない島状半導体部上のセルにはメモリ・ト
ランジスタのトンネル酸化膜に流れるF-N電流が十分小
さくなる電位とした場合、書き込みが行われない。
【０３４５】つまり、第九の電位と第三の電位との電位
差若しくは第九の電位と第七の電位、第九の電位と第十
一の電位との電位差がメモリ・トランジスタのトンネル
酸化膜に流れるF-N電流が十分小さくなる電位差となる。
メモリセルのチャネル部が、半導体基板と電気的に繋が
っていない場合は、第九の電位による空乏層の拡がりは
いずれでもよい。
【０３４６】また、第１の配線(1-1〜1-N)が半導体基板
内に不純物拡散層として形成され、半導体基板に与えら
れる第十の電位が接地電位である場合は、一般的に第一
の電位は接地電位である。
【０３４７】第１の配線(1-1〜1-N)が、半導体基板と電
気的に絶縁されて形成されている場合、例えばＳＯＩ基
板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成
され半導体基板とは絶縁膜で絶縁されている時は、第一
の電位は第十の電位と必ずしも等しくする必要はない。
【０３４８】第３の配線(3-j-２) に接続しているメモ
リセルから第３の配線(3-j-1) に接続しているメモリセ
ルまで連続して書き込みしてもよいし、順番は逆でもよ
いし、順番はランダムでもよい。第３の配線(3-j-1)に接
続している複数若しくは全てのメモリセルの書き込みを
同時に行ってもよいし、第３の配線(3-j-1〜3-j-2)に接
続している複数若しくは全てのメモリセルの書き込みを
同時に行ってもよいし、第３の配線(3-1-1〜3-N-2)に接
続している複数若しくは全てのメモリセルの書き込みを
同時に行ってもよい。
【０３４９】第３の配線(3-(j−8)-h)、第３の配線(3-j
-h)、第３の配線(3-(j+8)-h)、第３の配線(3-(j+16)-h)
…、(h＝1または2) のようにある規則性をもって第３の
配線を選択し、該配線に接続している複数若しくは全て
のメモリセルを同時に書き込みを行ってもよい。
【０３５０】第４の配線(4-i)に接続される一つの島状
半導体部に含まれる複数若しくは全てのメモリセルの書
き込みを同時に行ってもよいし、第４の配線(4-i)に接
続される複数若しくは全ての島状半導体部に含まれる複
数若しくは全てのメモリセルの書き込みを同時に行って
もよい。複数の第４の配線それぞれに接続される一つの
島状半導体部にそれぞれ含まれる一つ若しくは複数若し
くは全てのメモリセルの書き込みを同時に行ってもよい
し、複数の第４の配線それぞれに接続される複数若しく
は全ての島状半導体部に含まれる複数若しくは全てのメ
モリセルの書き込みを同時に行ってもよい。
【０３５１】第３の配線(3-j-h)に接続しているメモリ
セルをある一定間隔、例えば８つおきの第４の配線(即
ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、
第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4
-(i+16))のような)ごとに書き込みを同時に行ってもよ
い。また、全ての第４の配線に第一の電位を与え、第１
の配線(1-j)に第四の電位を与え、第１の配線(≠1-j)に
第八の電位を与え、第２の配線と第５の配線の電位を交
換し、第３の配線(3-j-h)に第三の電位を与えることで
第３の配線(3-j-h)に接続する第３の電極をゲート電極
とするメモリセル全てに同時に書き込みを行うこともで
きる。
【０３５２】複数の第１の配線に第四の電位を与え、該
第１の配線が接続する第１の電極を有する島状半導体部
に含まれるメモリセルの第３の電極が接続する第３の配
線に第三の電位を与えることによって第三の電位を与え
られた第３の配線に接続する第３の電極をゲート電極と
するメモリセル全てに同時にも書き込みを行うことがで
きる。上記の書き込み方法を組み合わせて用いてもよい。
【０３５３】電荷蓄積層はフローティングゲート以外、
例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄
積層の電荷の状態を変化させることを“０”を書き込
む、変化させないことを“１”を書き込むとしてもよ
い。電荷蓄積層の電荷の状態を小さく変化させることを
“０”を書き込む、大きく変化させることを“１”を書
き込むとしてもよいし、その逆でもよい。電荷蓄積層の
電荷の状態を負に変化させることを“０”を書き込む、
正に変化させることを“１”を書き込むとしてもよい
し、その逆でもよい。上記の“０”、“１”の定義を組
み合わせてもよい。また、電荷蓄積層の電荷の状態を変
化させる手段はF-N電流に限らない。
【０３５４】図７６は、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。
【０３５５】第１の配線(1-i)に第一の電位を与え、第
１の配線(≠1-i)に第九の電位を与える以外は図７２の
書き込みの電圧配置と同様である。図８０は、複数の第1
の配線が電気的に繋がって共通であるメモリセルアレイ
構造の等価回路を示す。
【０３５６】第１の配線(1-1)に第一の電位を与える以
外は図７２の書き込みの電圧配置と同様である。
【０３５７】ｐ型半導体で形成される２個の直列に並ん
だメモリセルをもつ島状半導体部をM×N ( M,Nは正の整
数)個に配列し、第１の配線と第３の配線が平行に配置
している場合の上述の書き込み動作の各電圧のタイミン
グチャートの一例について述べる。
【０３５８】図１３２に、第１の配線に開放状態とし、
メモリセルの書き込み状態の定義をメモリセルの閾値
が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下と
した場合の書き込みにおける各電位に与える電位のタイ
ミングの一例を示す。
【０３５９】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、最初に、第１の配
線(1-1〜1-N)、第３の配線(3-1-1〜3-N-L)、第４の配線
(4-1〜4-M)それぞれに第一の電位である接地電位を与え
た状態から、第１の配線(1-1〜1-N)を開放状態とし、そ
の後に第４の配線(4-i)に第四の電位として、例えば第
一の電位である接地電位を与え続け、第４の配線(4-i)
以外である第４の配線(≠4-i)に第八の電位として、例
えば10Vを与え、第３の配線（3-j-１)に、例えば第十一
の電位として、例えば第一の電位である接地電位を与
え、前記以外の第３の配線(≠3-j-１〜 3-j-2)に第十二
の電位として第一の電位である接地電位を与え、第３の
配線(3-j-1)に第三の電位として、例えば20Vを与える。
この状態を所望の時間保持することにより“１”の書き
込みを行う。
【０３６０】この際、第３の配線(3-j-1)に第三の電位
として、例えば20Vが与えられている間に少なくとも第
４の配線(≠4-i)に第八の電位として、例えば10Vが与え
られていれば、それぞれの配線に電位を与えるタイミン
グは前後しても同時でもよい。
【０３６１】その後に、例えば第３の配線(3-j-1)を第
一の電位である接地電位に戻し、第３の配線(3-j-1)以
外である第３の配線(≠3-j-1)を第一の電位である接地
電位に戻し、第４の配線(≠4-i)を第一の電位である接
地電位に戻す。この際、第３の配線(3-j-1)に第三の電位
として、例えば20Vが与えられている間に少なくとも第
４の配線(≠4-i)に第八の電位として、例えば10Vが与え
られてれば、それぞれの配線を接地電位に戻すタイミン
グは前後しても同時でもよい。
【０３６２】また、与える電位は所望のセルに“１”の
書き込むための条件を満たすならば、いかなる電位の組
合せでもよい。
【０３６３】ここで、最初に第１の配線(1-1〜1-N)、第
３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞ
れに同電位である第一の電位を与えるのが好ましいが、
異なる電位を与えてもよい。
【０３６４】上述においては、第３の配線(3-j-1)をゲ
ート電極とするメモリセルを選択セルとした場合の書き
込み方法について述べたが、第３の配線(3-j-2)をゲー
ト電極とするメモリセルを選択セルとした場合の書き込
み方法についても同様に行う。
【０３６５】続いて、図１３２に対して選択セルが第３
の電極 (3-j-2)に接続されるメモリセルの場合の書き込
み時のタイミングチャートの一例を図１３３に示す。ま
た、図７３は選択セルが第３の電極 (3-j-2)に接続され
るメモリセルとした時の等価回路を示す。
【０３６６】図１３３は選択セルと直列に配置されてい
る非選択セルと接続される第３の電極に与えられる電位
が第十一の電位から第七の電位に替わった以外は図１３
２に準ずる。
【０３６７】この時、第七の電位は電荷蓄積層の電荷の
状態にかかわらずメモリセルに常にセル電流が流れ得る
電位、つまりメモリセルのチャネル部に反転層が形成さ
れ得る電位で、かつトンネル酸化膜に流れるF-N電流に
よる電荷の変動が生じない電位とする。例えば、電荷蓄
積層に電子を蓄積することを“１”の書き込みとする場
合、第３の配線(3-j-１)に接続されてなる第３の電極を
ゲート電極とするメモリ・トランジスタのとり得る閾値
以上の電位で、かつ第七の電位が与えられる第３の電極
をゲート電極とするメモリ・トランジスタのトンネル酸
化膜に流れるF-N電流が十分に小さくなる電位であれば
よい。
【０３６８】第１の配線を第４の配線と平行に配置して
いる場合の書き込み時のタイミングチャートの一例を図
１３４〜図１３７に示す。図１３４〜図１３７は、選択
されたセルを含む島状半導体の端部に接続する第１の配
線(1-j)から第１の配線(1-i)に替わった以外はそれぞれ
図１３２〜図１３３に準ずる。
【０３６９】また、図１３４〜図１３７は、選択された
セルを含む島状半導体の端部に接続する第１の配線(1-
i)に第一の電位である接地電位を与えつづけても選択セ
ルの書き込み動作には影響を与えず、書き込み動作は図
１３２〜図１３３に準ずる。図７７は、選択セルが第３
の電極 (3-j-2)に接続されるメモリセルとした時の等価
回路を示す。この時、非選択である第1の配線(≠1-i)は
第八の電位を与えるのが好ましい。
【０３７０】第１の配線がアレイ全体で共通に接続して
いる場合の書き込み時のタイミングチャートの一例を図
１３８〜図１３９に示す。図１３８〜図１３９は、選択
されたセルを含む島状半導体の端部に接続する第１の配
線(1-j)から第１の配線(1-1)に替わった以外は図１３２
〜図１３３に準ずる。
【０３７１】図８１は、選択セルが第３の電極 (3-j-2)
に接続されるメモリセルとした時の等価回路を示す。
【０３７２】本発明の半導体記憶装置のアレイ構造の一
例として、電荷蓄積層を有し制御ゲート電極として第３
の電極を備えるメモリセルを２個直列に接続した島状半
導体部を有し、該島状半導体部を複数個、例えばM×N個
(M,Nは正の整数)備える場合で、かつ、該メモリセルアレ
イにおいて半導体基板に平行に配置される複数、例えば
M本の第４の配線が該島状半導体部の各々一方の端部に
接続し、他方の端部には第１の配線が接続しており、ま
た、半導体基板に平行で、かつ、第４の配線と交差する
方向に配置される複数個、例えばN×2個の第３の配線は
メモリセルの第３の電極と接続している場合のチャネル
ホットエレクトロン電流(以下CHE電流と称す)を用いた
書き込み手法について述べる。
【０３７３】図７２は、第１の配線を第３の配線と平行
に配置したときの上記メモリセルアレイ構造の等価回路
を示す。
【０３７４】例えば、該島状半導体部がｐ型半導体で形
成される場合、図７２に示す選択セルを書き込むには、
選択セルを含む島状半導体部の第１の電極に接続する第
１の配線(1-j) (jは1≦j≦Nの正の整数)に第一の電位
を与え、前記以外の第１の配線である第１の配線(≠1-
j)に第九の電位を与え、選択セルに接続される第３の配
線(3-j-1) に第三の電位を与え、選択セルと直列に配
置されている非選択セルと接続される第３の配線(3-j-
2）には第十一の電位を与え、前記以外の第３の配線(≠
3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含
む島状半導体部の第４の電極に接続する第４の配線(4-
i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記
以外の第４の配線(≠4-i)に第八の電位を与え、これら
の電圧配置により選択セルのチャネル部にＣＨＥ電流を
発生させ電荷蓄積層の電荷の状態を変化させることがで
きる。例えば、電荷蓄積層に負の電荷を蓄積することを
“１”の書き込みとする場合、電位の大小関係は第四の
電位＞第一の電位であり、第三の電位>第一の電位であ
り、このとき第一の電位は接地電位が望ましく、第三の
電位若しくは第四の電位は第三の電位と第一の電位との
電位差および第四の電位と第一の電位との電位差により
“１”が書き込める電位、例えばこれら電位差により、
第三の電位が与えられる第３の電極をゲート電極とす
る、例えばメモリ・トランジスタのトンネル酸化膜に流
れる、電荷の状態を変化させる手段としてのＣＨＥ電流
が十分発生する電位とする。
【０３７５】また、第十一の電位は電荷蓄積層の電荷の
状態に関わらずメモリセルに常にセル電流が流れ得る電
位、つまりメモリセルのチャネル部に反転層が形成され
得る電位で、かつ第十一の電位により電荷蓄積層の電荷
の状態に変動が生じない電位とする。例えば電荷蓄積層
に電子を蓄積することを“１”の書き込みとする場合、
第３の配線(3-j-2)に接続されてなる第３の電極をゲー
ト電極とするメモリ・トランジスタのとり得る閾値以上
の電位で、かつ第十一の電位が与えられる第３の電極を
ゲート電極とするメモリ・トランジスタのトンネル酸化
膜に流れるF-N電流若しくはＣＨＥ電流が十分に小さく
なる電位であればよい。
【０３７６】第八の電位は、該電位と第一の電位及び第
三の電位及び第十一の電位との電位差により、“１”が
書き込まれない電位、例えば該電位差により、第３の電
極をゲート電極とする、例えばメモリ・トランジスタの
トンネル酸化膜に流れる、CHE及びF-N電流が十分小さい
電位であればよい。この時、第八の電位は接地電位が望
ましく開放状態であってもよい。第九の電位は第八の電
位若及び第四の電位及び第十二の電位との電位差で
“１”の書き込みが起こらない任意の電位でよいが、第
八の電位と同等の電位が望ましい。第九の電位は開放状
態でもよい。第十二の電位は接地電位が望ましい。
【０３７７】第1の配線(1-1〜1-N)が半導体基板内に不
純物拡散層として形成され、半導体基板に与えられる第
十の電位が接地電位である場合は、一般的に第一の電位
は接地電位である。また、第1の配線(1-1〜1-N)が半導体
基板と電気的に絶縁されて形成されている場合、例えば
ＳＯＩ基板に不純物拡散層からなる第１の配線(1-1〜1-
N)が形成され半導体基板とは絶縁膜で絶縁されている時
は、第一の電位は第十の電位と必ずしも等しくする必要
はない。
【０３７８】第３の配線(3-j-2)、第３の配線(3-j-1)の
順序で書き込みしてもよいし、順番は逆でもよい。さらに
第３の配線(3-j-1)に接続している複数若しくは全ての
メモリセルの書き込みを同時に行ってもよいし、第３の
配線(3-1-1〜3-N-2)に接続している複数若しくは全ての
メモリセルの書き込みを同時に行ってもよい。
【０３７９】第３の配線(3-(j−8)-1)、第３の配線(3-j
-1)、第３の配線(3-(j+8)-1)、第３の配線(3-(j+16)-1)
のようにある規則性をもって第３の配線を選択し、該配
線に接続している複数若しくは全てのメモリセルを同時
に書き込みを行ってもよい。
【０３８０】第４の配線(4-i)に接続される複数若しく
は全ての島状半導体部に含まれるメモリセルの書き込み
を同時に行ってもよい。複数の第４の配線それぞれに接
続される一つの島状半導体部にそれぞれ含まれるメモリ
セルの書き込みを同時に行ってもよいし、複数の第４の
配線それぞれに接続される複数若しくは全ての島状半導
体部に含まれるメモリセルの書き込みを同時に行っても
よい。
【０３８１】第３の配線(3-j-1)に接続しているメモリ
セルをある一定間隔、例えば８つおきの第４の配線(即
ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、
第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4
-(i+16))のような)ごとに書き込みを同時に行ってもよ
い。全ての第４の配線に第一の電位を与え、第１の配線
(1-j)に第四の電位を与え、第１の配線(≠1-j)に第八の
電位を与え、第３の配線(3-j-1)に第三の電位を与える
ことで第３の配線(3-j-1)に接続する第３の電極をゲー
ト電極とするメモリセル全てに同時に書き込みを行うこ
ともできる。
【０３８２】選択セルを含まない第４の配線(≠4-i)に
第九の電位として、例えば第一の電位＜第九の電位＜第
四の電位となる電位を与え、 第４の配線(1-i)に第一の
電位を与え、第１の配線(1-j)に第四の電位を与え、第
１の配線(≠1-j)に第八の電位を与え、第３の配線(3-j-
1)に第三の電位を与えることで選択セルに書き込みを行
うこともできる。さらに複数の第１の配線に第四の電位
を与え、該第１の配線が接続する第１の電極を有する島
状半導体部に含まれるメモリセルの第３の電極が接続す
る第３の配線(3-j-1)に第三の電位を与え、第３の配線
(≠3-j-1)に第十一の電位を与えることによって第三の
電位を与えられた第３の配線に接続する第３の電極をゲ
ート電極とするメモリセル全てに同時にも書き込みを行
うことができる。上記の書き込み方法を組み合わせて用
いてもよい。
【０３８３】電荷蓄積層はフローティングゲート以外、
例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄
積層の電荷の状態を変化させることを“０”を書き込
む、変化させないことを“１”を書き込むとしてもよ
い。電荷蓄積層の電荷の状態を小さく変化させることを
“０”を書き込む、大きく変化させることを“１”を書
き込むとしてもよいし、その逆でもよい。電荷蓄積層の
電荷の状態を負に変化させることを“０”を書き込む、
正に変化させることを“１”を書き込むとしてもよい
し、その逆でもよい。上記の“０”、“１”の定義を組
み合わせてもよい。また、電荷蓄積層の電荷の状態を変
化させる手段はCHEに限らない。
【０３８４】図７６は、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。
【０３８５】第１の配線(1-i)に第一の電位を与え、第
１の配線(≠1-i)に第九の電位を与える以外は図７２の
書き込みの電圧配置と同様である。
【０３８６】図８０は、複数の第1の配線が電気的に繋
がって共通であるメモリセルアレイ構造の等価回路を示
す。
【０３８７】第１の配線(1-1)に第一の電位を与える以
外は図７２の書き込みの電圧配置と同様である。
【０３８８】ｐ型半導体で形成される、例えば２個の直
列に並んだメモリセルと、島状半導体部をM×N ( M,Nは
正の整数)個に配列し、第１の配線と第３の配線が平行
に配置している場合の上述の書き込み動作の各電圧のタ
イミングチャートの一例について述べる。
【０３８９】図１４０に、第１の配線に第一の電位及び
第九の電位として、例えば接地電位を与え、メモリセル
の書き込み状態の定義をメモリセルの閾値が、例えば5.
0V〜7.5V、消去状態の定義を0.5V〜3.0Vとした場合の書
き込みにおける各電位に与える電位のタイミングの一例
を示す。
【０３９０】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の書き込みとする場合、最初に、第１の配
線(1-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線
(4-1〜4-M)それぞれに第一の電位である接地電位を与え
た状態から、第４の配線(4-i)に第四の電位として、例
えば6Vを与え、第４の配線(4-i)以外である第４の配線
(≠4-i)に第八の電位として、例えば第一の電位である
接地電位を与え、選択セルと直列に配置されない非選択
セルと接続される第３の配線(≠3-j-１〜 3-j-2)に第十
二の電位を与え、その後に選択セルと直列に配置されて
いる非選択セルと接続される第３の配線(3-j-2)に、例
えば第十一の電位として、例えば8Vを与え、選択セルに
接続される第３の配線(3-j-1)に第三の電位として、例
えば12Vを与える。この状態を所望の時間保持することに
より“１”の書き込みを行う。この際、それぞれの配線
に電位を与えるタイミングは前後しても同時でもよい。
その後、例えば第３の配線(3-j-1)を接地電位に戻して
から第３の配線(3-j-2)を接地電位に戻し、第４の配線
(4-i)を接地電位に戻す。この際、それぞれの配線を接地
電位に戻すタイミングは前後しても同時でもよい。与え
る電位は所望のセルに“１”の書き込むための条件を満
たすならば、いかなる電位の組合せでもよい。
【０３９１】ここで、最初に第１の配線(1-1〜1-N)、第
３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞ
れに同電位である第一の電位を与えるのが好ましいが、
異なる電位を与えてもよい。
【０３９２】上述においては、第３の配線(3-j-1)をゲ
ート電極とするメモリセルを選択セルとした場合の書き
込み方法について述べてきたが、第３の配線(3-j-1)以
外の第３の配線の一つをゲート電極とするメモリセルを
選択セルとした場合の書き込み方法についても同様に行
う。
【０３９３】図１４０に対して選択セルが第３の配線(3
-j-2)に接続されるメモリセルの場合の書き込み時のタ
イミングチャートの一例を図１４１に示す。
【０３９４】図１４１は、選択セルと直列に配置されて
いる非選択セルと接続される第３の配線に与えられる電
位が第十一の電位から第七の電位に替わった以外は図１
４０に準ずる。この時、第七の電位は第十一の電位と同
じである。
【０３９５】図７２は、選択セルが第３の配線 (3-j-2)
に接続されるメモリセルとした時の等価回路を示す。
【０３９６】第１の配線を第４の配線と平行に配置して
いる場合の書き込み時のタイミングチャートの一例を図
１４２に示す。
【０３９７】図１４２は、第一の電位として接地電位を
与え、メモリセルの書き込み状態の定義をメモリセルの
閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.
0Vとした場合の書き込みにおける各電位に与える電位の
タイミングの一例を示す。図１４２は、選択されたセル
を含む島状半導体の端部に接続する第１の配線(1-j)か
ら第1の配線(1-i)に替わった以外は図１４２に準ずる。
【０３９８】続いて、図１４２に対して選択セルが第３
の配線(3-j-２)に接続されるメモリセルの場合の書き込
み時のタイミングチャートの一例を図１４３に示す。
【０３９９】図１４３は、選択セルと直列に配置されて
いる非選択セルと接続される第３の配線に与えられる電
位が第十一の電位から第七の電位に替わった以外は図１
４２に準ずる。この時、第七の電位は第十一の電位と同
じである。
【０４００】図７７は選択セルが第３の配線 (3-j-2)に
接続されるメモリセルとした時の等価回路を示す。
【０４０１】第１の配線がアレイ全体で共通に接続して
いる場合の書き込み時のタイミングチャートの一例を図
１４４に示す。図１４４は、第一の電位として接地電位
を与え、メモリセルの書き込み状態の定義をメモリセル
の閾値が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜
3.0Vとした場合の書き込みにおける各電位に与える電位
のタイミングの一例を示す。
【０４０２】図１４４は、選択されたセルを含む島状半
導体の端部に接続する第１の配線(1-j)から第1の配線(1
-1)に替わった以外は図１４０に準ずる。
【０４０３】続いて、図１４４に対して選択セルが第３
の配線(3-j-2)に接続されるメモリセルの場合の書き込
み時のタイミングチャートの一例を図１４５に示す。
【０４０４】図１４５は、選択セルと直列に配置されて
いる非選択セルと接続される第３の配線に与えられる電
位が第十一の電位から第七の電位に替わった以外は図１
４４に準ずる。この時、第七の電位は第十一の電位と同
じである。
【０４０５】図８１は選択セルが第３の電配線(3-j-2)
に接続されるメモリセルとした時の等価回路を示す。
【０４０６】本発明の半導体記憶装置の構造の一例とし
て、電荷蓄積層を有し制御ゲート電極として第３の電極
を備えるメモリセルを接続した島状半導体部を有してい
る場合のF-Nトンネリング電流を用いた消去手法につい
て述べる。
【０４０７】図５７は、上記メモリセル構造の等価回路
を示す。
【０４０８】例えば、該島状半導体部がｐ型半導体で形
成される場合、図５７に示す選択セルを消去するには、
島状半導体部に接続する第１の電極に第一の電位を与
え、選択セルに接続される第３の電極に第三の電位を与
え、選択セルを含む島状半導体部に接続する第４の電極
に第四の電位を与える。これらの電圧配置により選択セ
ルのトンネル酸化膜のみにF-N電流を発生させ電荷蓄積
層の電荷の状態を変化させることができる。
【０４０９】例えば、電荷蓄積層から負の電荷を引き抜
くことを消去とする場合、電位の大小関係は第三の電位
＜第四の電位であり、電荷蓄積層に負の電荷を蓄積した
状態を“１”とすると電荷蓄積層の電荷の状態が変化
し、“０”にすることができる。このとき第三の電位
は、該電位と第四の電位との電位差により“０”にでき
る電位、第三の電位が与えられる第３の電極をゲート電
極とするメモリ・トランジスタのトンネル酸化膜に流
れ、電荷の状態を変化させる手段としてのF-N電流が十
分発生する電位とする。
【０４１０】また、第１の配線(1-1〜1-N)が半導体基板
内に不純物拡散層として形成され、第１の電極が浮遊の
場合においてメモリセルのチャネル部が半導体基板と電
気的に繋がっている場合、選択セルを含む島状半導体部
に接続する第１の電極に与える第四の電位は、該電位加
えることで半導体基板側に拡がる空乏層により該島状半
導体層と半導体基板と電気的にフローティング状態とな
る電位とする。これにより、該島状半導体層の電位が第
四の電位と等しくなり、島状半導体部上の選択セルには
メモリ・トランジスタのトンネル酸化膜に流れるF-N電
流が十分大きくなる電位となり、消去が行われる。
【０４１１】つまり、第四の電位と第三の電位との電位
差がメモリ・トランジスタのトンネル酸化膜に流れるF-
N電流が十分流れる電位差となる。メモリセルのチャネル
部が、半導体基板と電気的に繋がっていない場合は、第
四の電位による空乏層の拡がりはいずれでもよい。
【０４１２】第1の電極が半導体基板と電気的に絶縁さ
れて形成されている場合、例えばＯＩ基板に不純物拡散
層からなる第1の電極が形成され半導体基板とは絶縁膜
で絶縁されている時は、第一の電位は第十の電位と必ず
しも等しくする必要はない。電荷蓄積層の電荷の状態を
変化させ、選択したメモリ・トランジスタの閾値を上げ
ることを消去としてもよい。この場合には第三の電位>第
四の電位とし、第三の電位は第三の電位と第四の電位と
の電位差による電荷蓄積層の電荷の状態が十分に変化す
る電位、例えばF-N電流が十分に大きい電位であればよ
い。また、電荷蓄積層の電荷の状態を変化させる手段はF
-N電流に限らない。ｐ型半導体で形成されるメモリセル
をもつ島状半導体部の場合で選択された第３の電極をゲ
ート電極とするメモリセルを選択セルとした場合の消去
動作の各電圧のタイミングチャートの一例について述べ
る。
【０４１３】図１４６に、図５７に示すような選択され
た第３の電極に負バイアスを与え、メモリセルの書き込
み状態の定義をメモリセルの閾値が例えば1.0V〜3.5V、
消去状態の定義を−1.0V以下とした場合の消去における
各電位に与える電位のタイミングの一例を示す。
【０４１４】例えば、電荷蓄積層より負の電荷を引きぬ
く場合、最初に第１の電極、第３の電極、第４の電極に
それぞれに第一の電位である接地電位を与えた状態か
ら、第１の電極に第四の電位として、例えば6Vを与え、
第４の電極に第四の電位として、例えば6Vを与え、その
後に第３の電極に第三の電位として、例えば−12を与え
る。この状態を所望の時間保持することにより“０”の
消去状態を行う。また、それぞれの電極に電位を与える
タイミングは前後しても同時でもよい。
【０４１５】その後に、例えば第３の電極を第一の電位
である接地電位に戻し、第1の電極を第一の電位である
接地電位に戻し、第４の電極を第一の電位である接地電
位に戻す。それぞれの電極を接地電位に戻すタイミング
は前後しても同時でもよい。与える電位は、所望のセル
を消去するための条件を満たすならば、いかなる電位の
組合せでもよい。
【０４１６】ここで、最初に第１の電極、第３の電極、
第４の電極それぞれに同電位である第一の電位を与える
のが好ましいが、異なる電位を与えてもよい。
【０４１７】これにより、図５７に示すような選択され
たセルの消去動作が行われる。図１４６に対して第１の
電極が開放状態である場合の消去動作時のタイミングチ
ャートの一例を図１４７に示す。
【０４１８】第１の電極が開放状態とする以外は図１４
６に準じ、第３の電極と第４の電極との間に生じる電位
差により消去動作が行われる。この際、図５７に示すよ
うな選択されたセルの消去動作には影響を与えない。
【０４１９】図１４８に、第1の電極に第四の電位とし
て、例えば18Vを与え、メモリセルの書き込み状態の定
義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態
の定義を−1.0V以下とした場合の消去における各電位に
与える電位のタイミングの一例を示す。
【０４２０】例えば、電荷蓄積層に負の電荷を引きぬく
場合、最初に、第１の電極、第３の電極、第４の電極そ
れぞれに第一の電位である接地電位を与えた状態から、
第１の電極に第四の電位として、例えば18Vを与え、第
４の電極に第四の電位として、例えば18Vを与え、その
後に第３の電極に第三の電位として、例えば第一の電位
である接地電位を与え続ける。この状態を所望の時間保
持することにより“０”の消去状態を行う。それぞれの
電極に電位を与えるタイミングは、前後しても同時でも
よい。
【０４２１】その後に、第４の電極を第一の電位である
接地電位に戻す。それぞれの配線を接地電位に戻すタイ
ミングは前後しても同時でもよい。与える電位は所望の
セルを消去するための条件を満たすならば、いかなる電
位の組合せでもよい。
【０４２２】ここで、最初に第１の電極、第３の電極、
第４の電極それぞれに同電位である第一の電位を与える
のが好ましいが、異なる電位を与えてもよい。これによ
り、図５７に示すような選択されたセルの消去動作が行
われる。
【０４２３】本発明の半導体記憶装置の構造の一例とし
て、ゲート電極として第２の電極を備えるトランジスタ
とゲート電極として第５の電極を備えるトランジスタを
選択ゲート・トランジスタとして有し、該選択ゲート・
トランジスタの間に電荷蓄積層を有し、制御ゲート電極
として第３の電極を備えるメモリセルを複数個、例えば
L個(Lは正の整数)、直列に接続した島状半導体部を有し
ている場合のF-Nトンネリング電流を用いた消去手法に
ついて述べる。
【０４２４】図５８は、上記メモリセル構造の等価回路
を示す。
【０４２５】例えば、該島状半導体部がｐ型半導体で形
成される場合、図５８に示す選択セルを消去するには、
選択セルを含む島状半導体部に接続する第１の電極10に
第一の電位を与え、選択セルと直列に配置される第２の
電極20に第二の電位を与え、選択セルに接続される第３
の電極(30-h)(hは1≦h≦Lの正の整数)に第三の電位を与
え、選択セルと直列に配置されている非選択セルと接続
される第３の電極(30-１〜 30-(h-1))には第七の電位を
与え、同じく第３の電極（30-（h+１）〜 30-L）には第
十一の電位を与え、選択セルを含む島状半導体部に接続
する第4の電極40に第四の電位を与え、選択セルと直列
に配置される第５の電極50に第五の電位を与える。これ
らの電圧配置により選択セルのトンネル酸化膜のみにF-
N電流を発生させ電荷蓄積層の電荷の状態を変化させる
ことができる。
【０４２６】例えば、電荷蓄積層から負の電荷を引き抜
くことを消去とする場合、電位の大小関係は、第三の電
位＜第四の電位であり、電荷蓄積層に負の電荷を蓄積し
た状態を“１”とすると電荷蓄積層の電荷の状態が変化
し、“０”にすることができる。このとき第三の電位は
該電位と第四の電位との電位差により“０”にできる電
位、第三の電位が与えられる第３の電極をゲート電極と
するメモリ・トランジスタのトンネル酸化膜に流れ、電
荷の状態を変化させる手段としてのF-N電流が十分発生
する電位とする。第１の電極10は開放状態でもよい。
【０４２７】第１の電極10が半導体基板内に不純物拡散
層として形成され、第１の電極10の電位が浮遊であり、
メモリセルのチャネル部が半導体基板と電気的に繋がっ
ている場合、選択セルを含む島状半導体部に接続する第
1の電極10に与える第四の電位は、該電位加えること
で、半導体基板側に拡がる空乏層により該島状半導体層
と半導体基板と電気的にフローティング状態となる電位
とする。これにより、該島状半導体層の電位が第四の電
位と等しくなり、島状半導体部上の選択セルにはメモリ
・トランジスタのトンネル酸化膜に流れるF-N電流が十
分大きくなる電位となり、消去が行われる。
【０４２８】つまり、第四の電位と第三の電位との電位
差がメモリ・トランジスタのトンネル酸化膜に流れるF-
N電流が十分流れる電位差となる。
【０４２９】メモリセルのチャネル部が、半導体基板と
電気的に繋がっていない場合は、第四の電位による空乏
層の拡がりはいずれでもよい。第七の電位は電荷蓄積層
の電荷の状態の変化が選択セルに比べ十分小さいような
電位、例えば第七の電位と第四の電位との電位差によ
り、第七の電位が与えられる第３の電極(30-１〜 30-(h
-1))をゲート電極とするメモリ・トランジスタのトンネ
ル酸化膜のF-N電流が十分に小さい電位であればよい。
【０４３０】第十一の電位は、電荷蓄積層の電荷の状態
の変化が選択セルに比べ、十分小さいような電位、例え
ば第十一の電位と第四の電位との電位差により、第十一
の電位が与えられる第３の電極(30-(h+１)〜 30-L)をゲ
ート電極とするメモリ・トランジスタのトンネル酸化膜
のF-N電流が十分に小さい電位であればよい。
【０４３１】第二の電位は、第２の電極20をゲート電極
とするトランジスタのゲート酸化膜にF-N電流が流れな
い電位であればよい。
【０４３２】第五の電位は、第５の電極50をゲート電極
とするトランジスタのゲート酸化膜にF-N電流が流れな
い電位であればよい。第１の電極10が半導体基板と電気
的に絶縁されて形成されている場合、例えばＳＯＩ基板
に不純物拡散層からなる第１の電極10が形成され半導体
基板とは絶縁膜で絶縁されている時は、第一の電位は第
十の電位と必ずしも等しくする必要はない。
【０４３３】メモリセルのチャネル部が、半導体基板と
電気的に繋がっている場合、例えば不純物拡散層が、島
状半導体部を基板よりフローティング状態にしていない
場合、半導体基板に与える第十の電位は第十の電位と第
三の電位との電位差による電荷蓄積層の電荷の状態が十
分に変化する電位であるなら、第三の電位が与えられて
いる第三の電極をゲート電極とする全てのメモリセルに
対し、同時に消去を行うこともできる。
【０４３４】第３の電極(30-L)から第３の電極(30-1)ま
で連続して消去してもよいし、順番は逆でもよいし、順
番はランダムでもよい。電荷蓄積層の電荷の状態を変化
させ、選択したメモリ・トランジスタの閾値を上げるこ
とを消去としてもよい。この場合には第三の電位＞第四
の電位とし、第三の電位は第三の電位と第四の電位との
電位差による電荷蓄積層の電荷の状態が十分に変化する
電位、例えばF-N電流が十分に大きい電位であればよい。
電荷蓄積層の電荷の状態を変化させる手段はF-N電流に
限らない。
【０４３５】ｐ型半導体で形成される複数(例えばL個、
Lは正の整数)の直列に並んだメモリセルをもつ島状半導
体部をM×N ( M,Nは正の整数)個に配列している場合で
選択された第３の電極をゲート電極とするメモリセルを
選択セルとした場合の消去動作の各電圧のタイミングチ
ャートの一例について述べる。
【０４３６】図１４９に、図５８に示すような選択され
た第３の電極に負バイアスを与え、第２の電極、第５の
電極をゲート電極とするトランジスタの閾値が、例えば
0.5Vとし、メモリセルの書き込み状態の定義をメモリセ
ルの閾値が、例えば1.0V〜3.5V、消去状態の定義を−1.
0V以下とした場合の消去における各電位に与える電位の
タイミングの一例を示す。
【０４３７】例えば、電荷蓄積層より負の電荷を引きぬ
く場合、最初に、第１の電極10、第２の電極20、第３の
電極(30-1〜30-L)、第４の電極40、第５の電極50それぞ
れに第一の電位である接地電位を与えた状態から、第２
の電極20に第二の電位として、例えば6Vを与え、第５の
電極50に第五の電位として、例えば6Vを与え、第１の電
極10に第四の電位として、例えば6Vを与え、第４の電極
40に第四の電位として、例えば6Vを与え、第３の電極(3
0-h)以外である第３の電極(30-１〜30-(h-1))(hは1≦h
≦Lの正の整数)に、例えば第七の電位として、例えば6V
を与え、第３の電極(30-(h+１)〜30-L)(hは1≦h≦Lの正
の整数)に、例えば第十一の電位として、例えば6Vを与
え、第３の電極(30-h)に第三の電位として、例えば−12
を与える。この状態を所望の時間保持することにより
“０”の消去状態を行う。それぞれの電極に電位を与え
るタイミングは前後しても同時でもよい。例えば、第３
の電極(30-h)を第一の電位である接地電位に戻し、第３
の電極(30-h)以外である第３の電極(≠30-h)を第一の電
位である接地電位に戻し、第４の電極40を第一の電位で
ある接地電位に戻し、第１の電極10を第一の電位である
接地電位に戻し、第２の電極20を第一の電位である接地
電位に戻し、第５の電極50を第一の電位である接地電位
に戻す。それぞれの電極を接地電位に戻すタイミングは
前後しても同時でもよい。与える電位は所望のセルを消
去するための条件を満たすならば、いかなる電位の組合
せでもよい。
【０４３８】第二の電位として、例えば接地電位を与
え、第５の電極50に第五の電位として、例えば接地電位
を与えてもよい。
【０４３９】ここで、最初に第１の電極20、第２の電極
20、第３の電極(30-１〜30-L) 、第４の電極40、第５
の電極50それぞれに同電位である第一の電位を与えるの
が好ましいが、異なる電位を与えてもよい。
【０４４０】これにより、図５８に示すような選択され
たセルの消去動作が行われる。
【０４４１】上述においては、第３の電極(30-h)をゲー
ト電極とするメモリセルを選択セルとした場合の消去方
法について述べてきたが、第３の電極(30-h)以外の第３
の電極に接続されるゲート電極とするメモリセルを選択
セルとした場合の消去方法についても同様に行う。
【０４４２】図１４９に対して第一の電極が開放状態で
ある場合の消去時のタイミングチャートの一例を図１５
０に示す。
【０４４３】非選択の第３の電極(≠30-h)(hは1≦h≦L
の正の整数)及び第４の電極40を第一の電位として、例
えば接地電位を与え、第一の電極が開放状態とする以外
は図１４９に準じ、図５８に示すような選択されたセル
の消去動作には影響を与えない。
【０４４４】第３の電極(30-1〜30-(h-1))及び第３の電
極(30-(h-1)〜30-L)に第三の電位として−12V与えた場
合、図５９に示すような第３の電極(30-1〜30-L)に接続
される複数のセルの消去動作が行われる。
【０４４５】図１５１に、第1の電極に第四の電位とし
て、例えば18Vを与え、第２の電極、第５の電極をゲー
ト電極とするトランジスタの閾値が、例えば0.5Vとし、
メモリセルの書き込み状態の定義をメモリセルの閾値
が、例えば1.0V〜3.5V、消去状態の定義を−1.0V以下と
した場合の消去における各電位に与える電位のタイミン
グの一例を示す。
【０４４６】例えば、電荷蓄積層に負の電荷を引きぬく
場合、最初に第１の電極10、第２の電極20、第３の電極
(30-1〜30-L)、第４の電極40、第５の電極50それぞれに
第一の電位である接地電位を与えた状態から、第２の電
極20に第二の電位として、例えば18Vを与え、第５の電極
50に第五の電位として、例えば18Vを与え、第４の電極40
に第四の電位として、例えば18Vを与え、第１の電極10
に、第四の電位として、例えば18Vを与え、第３の電極
(30-h)以外である第３の電極(30-１〜30-(h-1))(hは1≦
h≦Lの正の整数)に、例えば第七の電位として、例えば1
0Vを与え、第３の配線(30-(h+１)〜30-L)(hは1≦h≦Lの
正の整数)に、例えば第十一の電位として、例えば10Vを
与え、第３の配線(30-h)に第三の電位として、例えば第
一の電位である接地電位を与え続ける。この状態を所望
の時間保持することにより“０”の消去状態を行う。そ
れぞれの電極に電位を与えるタイミングは前後しても同
時でもよい。
【０４４７】その後に、第３の電極(30-h)以外である第
３の電極(≠30-h)を第一の電位である接地電位に戻し、
第４の電極40を第一の電位である接地電位に戻し、第１
の電極10を第一の電位である接地電位に戻し、第２の電
極20及び第５の電極50 を第一の電位である接地電位に
戻す。それぞれの電極を接地電位に戻すタイミングは前
後しても同時でもよい。与える電位は、所望のセルを消
去するための条件を満たすならば、いかなる電位の組合
せでもよい。
【０４４８】ここで、最初に第１の電極10、第２の電極
20、第３の電極 (30-1〜30-L)、第４の電極40、第５の
電極50それぞれに同電位である第一の電位を与えるのが
好ましいが、異なる電位を与えてもよい。これにより、
図５８に示すような選択されたセルの消去動作が行われ
る。
【０４４９】上述においては、第３の電極(30-h)をゲー
ト電極とするメモリセルを選択セルとした場合の消去方
法について述べてきたが、第３の電極(30-h)以外の第３
の電極の一つをゲート電極とするメモリセルを選択セル
とした場合の消去方法についても同様に行う。図１５２
に示す各電位に与える電位のタイミングのように、第３
の電極(30-1〜30-(h-1))及び第３の電極(30-(h-1)〜30-
L)に第三の電位として18V与えた場合、図５９に示すよ
うな第３の電極(30-1〜30-L)に接続される複数のセルの
消去動作が行われる。
【０４５０】本発明の半導体記憶装置の構造の一例とし
て、電荷蓄積層を有し制御ゲート電極として第３の電極
を備えるメモリセルを、例えば２個、直列に接続した島
状半導体部を有している場合のF-Nトンネリング電流を
用いた消去手法について述べる。
【０４５１】図６０は、上記メモリセル構造の等価回路
を示す。
【０４５２】例えば、該島状半導体部がｐ型半導体で形
成される場合、図６０に示す選択セルを消去するには、
選択セルを含む島状半導体部に接続する第１の電極10に
第一の電位を与え、選択セルに接続される第３の電極(3
0-1)に第三の電位を与え、選択セルと直列に配置されて
いる非選択セルと接続される第３の電極(30-2)には第十
一の電位を与え、選択セルを含む島状半導体部に接続す
る第４の電極40に第四の電位を与える。これらの電圧配
置により選択セルのトンネル酸化膜のみにF-N電流を発
生させ電荷蓄積層の電荷の状態を変化させることができ
る。
【０４５３】例えば、電荷蓄積層から負の電荷を引き抜
くことを消去とする場合、電位の大小関係は第三の電位
＜第四の電位であり、電荷蓄積層に負の電荷を蓄積した
状態を“１”とすると電荷蓄積層の電荷の状態が変化
し、“０”にすることができる。このとき第三の電位
は、該電位と第四の電位との電位差により“０”にでき
る電位、第三の電位が与えられる第３電極をゲート電極
とするメモリ・トランジスタのトンネル酸化膜に流れ、
電荷の状態を変化させる手段としてのF-N電流が十分発
生する電位とする。第１電極10は開放状態でもよ。
【０４５４】第１電極10が半導体基板内に不純物拡散層
として形成され、第１電極10の電位が浮遊であり、メモ
リセルのチャネル部が半導体基板と電気的に繋がってい
る場合、選択セルを含む島状半導体部に接続する第１の
電極10に与える第四の電位は、該電位を加えることで半
導体基板側に拡がる空乏層により該島状半導体層と半導
体基板と電気的にフローティング状態となる電位とす
る。これにより、該島状半導体層の電位が第四の電位と
等しくなり、島状半導体部上の選択セルにはメモリ・ト
ランジスタのトンネル酸化膜に流れるF-N電流が十分大
きくなる電位となり、消去が行われる。
【０４５５】つまり、第四の電位と第三の電位との電位
差がメモリ・トランジスタのトンネル酸化膜に流れるF-
N電流が十分流れる電位差となる。
【０４５６】メモリセルのチャネル部が、半導体基板と
電気的に繋がっていない場合は、第四の電位による空乏
層の拡がりはいずれでもよい。
【０４５７】第十一の電位は、電荷蓄積層の電荷の状態
の変化が選択セルに比べ十分小さいような電位、例えば
第十一の電位と第四の電位との電位差により、第十一の
電位が与えられる第３の電極(30-2)をゲート電極とする
メモリ・トランジスタのトンネル酸化膜のF-N電流が十
分に小さい電位であればよい。
【０４５８】第１の電極10が、半導体基板と電気的に絶
縁されて形成されている場合、例えばＳＯＩ基板に不純
物拡散層からなる第１の電極10が形成され半導体基板と
は絶縁膜で絶縁されている時は、第一の電位は第十の電
位と必ずしも等しくする必要はない。
【０４５９】また、メモリセルのチャネル部が、半導体
基板と電気的に繋がっている場合、例えば不純物拡散層
が、島状半導体部を基板よりフローティング状態にして
いない場合、半導体基板に与える第十の電位は第十の電
位と第三の電位との電位差による電荷蓄積層の電荷の状
態が十分に変化する電位であるなら、第三の電位が与え
られている第三の電極をゲート電極とする全てのメモリ
セルに対し同時に消去を行うこともできる。
【０４６０】第３の電極(30-2)から第３の電極(30-1)ま
で連続して消去してもよいし、順番は逆でもよいし、順
番はランダムでもよい。
【０４６１】電荷蓄積層の電荷の状態を変化させ、選択
したメモリ・トランジスタの閾値を上げることを消去と
してもよい。この場合には第三の電位＞第四の電位と
し、第三の電位は第三の電位と第四の電位との電位差に
よる電荷蓄積層の電荷の状態が十分に変化する電位、例
えばF-N電流が十分に大きい電位であればよい。電荷蓄積
層の電荷の状態を変化させる手段はF-N電流に限らない。
【０４６２】ｐ型半導体で形成される２個の直列に並ん
だメモリセルをもつ島状半導体部の場合で、選択された
第３の電極に接続されるゲート電極とするメモリセルを
選択セルとした場合の消去動作の各電圧のタイミングチ
ャートの一例について述べる。
【０４６３】図１５３に、図６０に示すような選択され
た第３の電極に負バイアスを与え、メモリセルの書き込
み状態の定義をメモリセルの閾値が、例えば1.0V〜3.5
V、消去状態の定義を−1.0V以下とした場合の消去にお
ける各電位に与える電位のタイミングの一例を示す。
【０４６４】例えば、電荷蓄積層より負の電荷を引きぬ
く場合、最初に、第１の電極10、第３の電極(30-1〜30-
2)、第４の電極40それぞれに第一の電位である接地電位
を与えた状態から、第１の電極10に第四の電位として、
例えば6Vを与え、第４の電極40に第四の電位として、例
えば6Vを与え、第３の電極(30-2)に、例えば第十一の電
位として、例えば6Vを与え、第３の電極(30-1)に第三の
電位として、例えば−12を与える。この状態を所望の時
間保持することにより“０”の消去状態を行う。それぞ
れの電極に電位を与えるタイミングは前後しても同時で
もよい。
【０４６５】その後に、例えば第３の電極(30-1)を第一
の電位である接地電位に戻し、第３の電極(30-2)を第一
の電位である接地電位に戻し、第４の電極40を第一の電
位である接地電位に戻し、第１の電極10を第一の電位で
ある接地電位に戻す。それぞれの電極を接地電位に戻す
タイミングは前後しても同時でもよい。与える電位は所
望のセルを消去するための条件を満たすならば、いかな
る電位の組合せでもよい。
【０４６６】第十一の電位は、電荷蓄積層の電荷の状態
の変化が選択セルに比べ十分小さいような電位、例えば
第十一の電位と第四の電位との電位差により、第十一の
電位が与えられる第３の電極(30-2)をゲート電極とする
メモリ・トランジスタのトンネル酸化膜のF-N電流が十
分に小さい電位であればよい。第十一の電位は、接地電
位でもよい。
【０４６７】ここで、最初に第１の電極10、第３の電極
(30-１〜30-2)、第４の電極40それぞれに同電位である
第一の電位を与えるのが好ましいが、異なる電位を与え
てもよい。
【０４６８】これにより、図６０に示すような選択され
たセルの消去動作が行われる。
【０４６９】上述においては、第３の電極(30-1)をゲー
ト電極とするメモリセルを選択セルとした場合の消去方
法について述べたが、第３の電極(30-2)に接続されるゲ
ート電極とするメモリセルを選択セルとした場合の消去
方法についても同様に行う。図１５３に対して第１の電
極が開放状態である場合の消去時のタイミングチャート
の一例を図１５４に示す。
【０４７０】非選択の第３の電極(30-2)及び第４の電極
40に第一の電位として、例えば接地電位を与え、第１の
電極10が開放状態とする以外は図１５３に準じ、図６０
に示すような選択されたセルの消去動作には影響を与え
ない。
【０４７１】第３の電極(30-1〜30-2)に第三の電位とし
て−12V与えた場合、図６１に示すような第３の電極(30
-1〜30-2)に接続される複数のセルの消去動作が行われ
る。図１５５に、第１の電極に第四の電位として、例え
ば18Vを与え、メモリセルの書き込み状態の定義をメモ
リセルの閾値が、例えば1.0V〜3.5V、消去状態の定義を
−1.0V以下とした場合の消去における各電位に与える電
位のタイミングの一例を示す。
【０４７２】例えば、電荷蓄積層に負の電荷を引きぬく
場合、最初に、第１の電極10、第３の電極(30-1〜30-
2)、第４の電極40それぞれに第一の電位である接地電位
を与えた状態から、第４の電極40に第四の電位として、
例えば18Vを与え、第１の電極10に第四の電位として、
例えば18Vを与え、第３の配線(30-2)に、例えば第十一
の電位として、例えば10Vを与え、第３の配線(30-1)に第
三の電位として、例えば第一の電位である接地電位を与
え続ける。この状態を所望の時間保持することにより
“０”の消去状態を行う。それぞれの電極に電位を与え
るタイミングは前後しても同時でもよい。
【０４７３】その後に、第３の電極(30-２)を第一の電
位である接地電位に戻し、第４の電極40を第一の電位で
ある接地電位に戻し、第１の電極10を第一の電位である
接地電位に戻す。それぞれの電極を接地電位に戻すタイ
ミングは前後しても同時でもよい。与える電位は所望の
セルを消去するための条件を満たすならば、いかなる電
位の組合せでもよい。
【０４７４】ここで、最初に第１の電極10、第３の電極
(30-1〜30-2)、第４の電極40それぞれに同電位である
第一の電位を与えるのが好ましいが、異なる電位を与え
てもよい。これにより、図６０に示すような選択された
セルの消去動作が行われる。上述においては、第３の電
極(30-1)をゲート電極とするメモリセルを選択セルとし
た場合の消去方法について述べたが、第３の電極(30-2)
をゲート電極とするメモリセルを選択セルとした場合の
消去方法についても同様に行う。
【０４７５】図１５６に示す各電位に与える電位のタイ
ミングのように、第３の電極(30-1〜30-2)に第三の電位
として18V与えた場合、図６１に示すような第３の電極
(30-1〜30-2)に接続される複数のセルの消去動作が行わ
れる。
【０４７６】本発明の半導体記憶装置のアレイ構造の一
例として、ゲート電極として第２の電極を備えるトラン
ジスタとゲート電極として第５の電極を備えるトランジ
スタを選択ゲート・トランジスタとして有し、該選択ゲ
ート・トランジスタの間に電荷蓄積層を有し、制御ゲー
ト電極として第３の電極を備えるメモリセルを複数個、
例えばL個(Lは正の整数)直列に接続した島状半導体部を
有し、該島状半導体部を複数個、例えばM×N個(M,Nは正
の整数)備える場合で、かつ、該メモリセルアレイにおい
て半導体基板に平行に配置される複数、例えばM本の第
４の配線が該島状半導体部の各々一方の端部に接続し、
他方の端部には第１の配線が接続しており、また、半導
体基板に平行で、かつ、第４の配線と交差する方向に配
置される複数個、例えばN×L個の第３の配線はメモリセ
ルの第３の電極と接続している場合のF-Nトンネリング
電流を用いた消去手法について述べる。
【０４７７】図６２は、第１の配線を第３の配線と平行
に配置したときの上記メモリセルアレイ構造の等価回路
を示す。
【０４７８】例えば、該島状半導体部がp型半導体で形
成される場合、図504−１に示す選択セルを消去するに
は、選択セルを含む島状半導体部に接続する第１の電極
に接続する第１の配線(1-j)(jは1≦j≦Nの正の整数)に
第一の電位を与え、前記以外の第１の配線である第１の
配線(≠1-j)に第九の電位を与え、選択セルと直列に配
置される第２の電極に接続する第２の配線(2-j)に第二
の電位を与え、選択セルに接続される第３の配線(3-j-
h)(hは1≦h≦Lの正の整数)に第三の電位を与え、選択セ
ルと直列に配置されている非選択セルと接続される第３
の配線(3-j-１〜3-j-(h-1))には第七の電位を与え、同
じく第３の配線(3-j-(h+１)〜 3-j-L)には第十一の電位
を与え、前記以外の第３の配線(≠3-j-１〜 3-j-L)に第
十二の電位を与え、選択セルを含む島状半導体部に接続
する第４の電極に接続する第４の配線(4-i) (iは1≦i≦
Mの正の整数)に第四の電位を与え、前記以外の第４の配
線(≠4-i)に第八の電位を与え、選択セルと直列に配置
される第５の電極に接続する第５の配線(5-j)に第五の
電位を与え、第２の配線(2-j)を除く第２の配線(≠2-j)
若しくは第５の配線(5-j)を除く第５の配線(≠5-j)に第
六の電位を与える。これらの電圧配置により選択セルの
トンネル酸化膜のみにF-N電流を発生させ電荷蓄積層の
電荷の状態を変化させることができる。
【０４７９】例えば、電荷蓄積層から負の電荷を引き抜
くことを消去とする場合、電位の大小関係は第三の電位
＜第四の電位であり、電荷蓄積層に負の電荷を蓄積した
状態を“１”とすると電荷蓄積層の電荷の状態が変化
し、“０”にすることができる。このとき第三の電位
は、該電位と第四の電位との電位差により“０”にでき
る電位、第三の電位が与えられる第３の電極をゲート電
極とするメモリ・トランジスタのトンネル酸化膜に流
れ、電荷の状態を変化させる手段としてのF-N電流が十
分発生する電位とする。
【０４８０】第七の電位は、電荷蓄積層の電荷の状態の
変化が選択セルに比べ十分小さいような電位、例えば第
七の電位と第四の電位との電位差により、第七の電位が
与えられる第３の配線(3-j-１〜3-j-(h-1))に接続する
第３の電極をゲート電極とするメモリ・トランジスタの
トンネル酸化膜のF-N電流が十分に小さい電位であれば
よい。
【０４８１】第十一の電位は、電荷蓄積層の電荷の状態
の変化が選択セルに比べ十分小さような電位、例えば第
十一の電位と第四の電位との電位差により、第十一の電
位が与えられる第３の配線(3-j-(h+１)〜3-j-L)に接続
する第３の電極をゲート電極とするメモリ・トランジス
タのトンネル酸化膜のF-N電流が十分に小さい電位であ
ればよい。
【０４８２】第二の電位は、第２の配線に接続されてな
る第２の電極をゲート電極とするトランジスタのゲート
酸化膜にF-N電流が流れない電位であればよい。
【０４８３】第五の電位は、第５の配線に接続されてな
る第５の電極をゲート電極とするトランジスタのゲート
酸化膜にF-N電流が流れない電位であればよい。
【０４８４】第六の電位は、第二の電位若しくは第五の
電位と同様に第２の電極若しくは第５の電極をゲート電
極とするトランジスタのゲート酸化膜にF-N電流が流れ
ない電位であればよい。
【０４８５】第八の電位は、島状半導体層を介して接続
される端子に与えられる第四の電位若しくは第九の電位
と等しい電位が好ましい。
【０４８６】第十二の電位は、電荷蓄積層の電荷の状態
の変化が選択セルに比べ、十分小さような電位、例えば
第十二の電位と第八の電位との電位差および第十二の電
位と第四の電位により、第十二の電位が与えられる第３
の配線(≠3-j-1〜 3-j-L)に接続する第３の電極をゲー
ト電極とするメモリ・トランジスタのトンネル酸化膜の
F-N電流が十分に小さい電位であればよい。
【０４８７】また、第１の配線(1-1〜1-M)は開放状態で
もよいし、第九の電位は開放状態でもよい。第１の配線
(1-1〜1-N)が半導体基板内に不純物拡散層として形成さ
れ、第１の配線(1-1〜1-N)の電位が浮遊の場合において
メモリセルのチャネル部が半導体基板と電気的に繋がっ
ている場合、選択セルを含む島状半導体部に接続する第
１の配線(1-j)に与える第四の電位は、該電位加えるこ
とで半導体基板側に拡がる空乏層により該島状半導体層
と半導体基板と電気的にフローティング状態となる電位
とする。これにより、該島状半導体層の電位が第四の電
位と等しくなり、島状半導体部上の選択セルにはメモリ
・トランジスタのトンネル酸化膜に流れるF-N電流が十
分大きくなる電位となり、消去が行われる。
【０４８８】つまり、第四の電位と第三の電位との電位
差がメモリ・トランジスタのトンネル酸化膜に流れるF-
N電流が十分流れる電位差となる。メモリセルのチャネル
部が半導体基板と電気的に繋がっていない場合は、第四
の電位による空乏層の拡がりはいずれでもよい。
【０４８９】第１の配線(1-1〜1-N)が、半導体基板と電
気的に絶縁されて形成されている場合、例えばＳＯＩ基
板に不純物拡散層からなる第１の配線(1-1〜1-N)が形成
され半導体基板とは絶縁膜で絶縁されている時は、第一
の電位は第十の電位と必ずしも等しくする必要はない。
【０４９０】メモリセルのチャネル部が、半導体基板と
電気的に繋がっている場合、例えば不純物拡散層が、島
状半導体部を基板よりフローティング状態にしていない
場合、半導体基板に与える第十の電位は第十の電位と第
三の電位との電位差による電荷蓄積層の電荷の状態が十
分に変化する電位であるなら、第三の電位が与えられて
いる第三の配線に接続される第三の電極をゲート電極と
する全てのメモリセルに対し同時に消去を行うこともで
きる。
【０４９１】第３の配線(3-j-L)から第３の配線(3-j-1)
まで連続して消去してもよいし、順番は逆でもよいし、
順番はランダムでもよい。第３の配線(3-j-h)に接続して
いる複数若しくは全てのメモリセルの消去を同時に行っ
てもよいし、第３の配線(3-j-1〜3-j-L)に接続している
複数若しくは全てのメモリセルの消去を同時に行っても
よいし、第３の配線(3-1-1〜3-N-L)に接続している複数
若しくは全てのメモリセルの消去を同時に行ってもよ
い。また、第３の配線(3-(j−8)-h)、第３の配線(3-j-
h)、第３の配線(3-(j+8)-h)、第３の配線(3-(j+16)-h)
のようにある規則性をもって第３の配線を選択し、該配
線に接続している複数若しくは全てのメモリセルを同時
に消去を行ってもよい。
【０４９２】第４の配線(4-i)に接続される一つの島状
半導体部に含まれる複数若しくは全てのメモリセルの消
去を同時に行ってもよいし、第４の配線(4-i)に接続さ
れる複数若しくは全ての島状半導体部に含まれる複数若
しくは全てのメモリセルの消去を同時に行ってもよい。
複数の第４の配線それぞれに接続される一つの島状半導
体部にそれぞれ含まれる一つ若しくは複数若しくは全て
のメモリセルの消去を同時に行ってもよいし、複数の第
４の配線それぞれに接続される複数若しくは全ての島状
半導体部に含まれる複数若しくは全てのメモリセルの消
去を同時に行ってもよい。
【０４９３】第３の配線(3-j-h)に接続しているメモリ
セルをある一定間隔、例えば８つおきの第４の配線(即
ち、第４の配線(4-(i−16))、第４の配線(4-(i−8))、
第４の配線(4-i)、第４の配線(4-(i+8))、第４の配線(4
-(i+16))のような)ごとに消去を同時に行ってもよい。全
ての第４の配線に第一の電位を与え、第１の配線(1-j)
に第四の電位を与え、第１の配線(≠1-j)に第八の電位
を与え、第２の配線と第５の配線の電位を交換し、第３
の配線(3-j-h)に第三の電位を与えることで第３の配線
(3-j-h)に接続する第３の電極をゲート電極とするメモ
リセル全てに同時に消去を行ってもよいし、任意の第４
の配線に第四の電位を与えてもよい。複数の第１の配線
に第四の電位を与え、該第１の配線が接続する第１の電
極を有する島状半導体部に含まれるメモリセルの第３の
電極が接続する第３の配線に第三の電位を与えることに
よって第三の電位を与えられた第３の配線に接続する第
三の電極をゲート電極とするメモリセル全てに同時にも
消去を行うことができる。上記の消去方法を組み合わせ
て用いてもよい。
【０４９４】電荷蓄積層の電荷の状態を変化させ、選択
したメモリ・トランジスタの閾値を上げることを消去と
してもよい。この場合には第三の電位＞第四の電位と
し、第三の電位は第三の電位と第四の電位との電位差に
よる電荷蓄積層の電荷の状態が十分に変化する電位、例
えばF-N電流が十分に大きい電位であればよい。電荷蓄積
層の電荷の状態を変化させる手段はF-N電流に限らない。
【０４９５】図６３は、第１の配線を第３の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
し、第１の配線(1-j)と第４の配線(4-i)で決まる島状半
導体層上の全てのメモリセルを選択して、消去すること
ができる。
【０４９６】第３の配線(3-j-1〜3-j-L)に第三の電位を
与える以外は図６２の消去の電圧配置と同様である。
【０４９７】図６４は、第1の配線を第3の配線と平行に
配置したときのメモリセルアレイ構造の等価回路を示
す。
【０４９８】第１の配線(1-j)に接続する全ての島状半
導体層上の全てのメモリセルを選択して、消去すること
ができる。第３の配線(3-j-1〜3-j-L)に第三の電位を与
え、第４の配線(4-1〜4-M)に第四の電位を与える以外は
図６２の消去の電圧配置と同様である。
【０４９９】図６５は、第１の配線を第３の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。第１の配線(1-1〜1‐N)に接続する全ての島状半導
体層上の全てのメモリセルを選択して、消去することが
できる。第１の配線(1-1〜1‐N)に第四の電位を与え、第
３の配線(3-j-1〜3-N-L)に第三の電位を与え、第４の配
線(4-1〜4-M)に第四の電位を与える以外は図６２の消去
の電圧配置と同様である。
【０５００】図６７は、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。第１の配線(1-i)に第四の電位を与え、第１の配線
(≠1-i)に第九の電位を与える以外は図６２の消去の電
圧配置と同様である。
【０５０１】図６８は、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。第１の配線(1-i)と第４の配線(4-i)で決まる島状半
導体層上の全てのメモリセルを選択して、消去すること
ができる。第３の配線(3-j-1〜3-N-L)に第三の電位を与
える以外は図６２の消去の電圧配置と同様である。図６
９は、複数の第１の配線が電気的に繋がって共通である
メモリセルアレイ構造の等価回路を示す。第１の配線(1-
1)に第四の電位を与える以外は図６２の消去の電圧配置
と同様である。
【０５０２】図７０は、複数の第１の配線が電気的に繋
がって共通であるメモリセルアレイ構造の等価回路を示
す。第１の配線(1-1)に接続する全ての島状半導体層上
の全てのメモリセルを選択して、消去することができ
る。第１の配線(1-1)に第四の電位を与え、第３の配線(3
-j-1〜3-(j+1)-L)に第三の電位を与え、第４の配線(4-1
〜4-M)に第四の電位を与える以外は図６２の消去の電圧
配置と同様である。図７１は、複数の第１の配線が電気
的に繋がって共通であるメモリセルアレイ構造の等価回
路を示す。第３の配線(3-j-h)に接続する全てのメモリ
セルを選択して、消去することができる。第１の配線(1-
1)に第四の電位を与え、第３の配線(3-j-h)に第三の電
位を与え、第４の配線(4-1〜4-M)に第四の電位を与える
以外は図６２の消去の電圧配置と同様である。
【０５０３】ｐ型半導体で形成される複数(例えばL個、
Lは正の整数)の直列に並んだメモリセルと、メモリセル
を間にはさむように形成した選択トランジスタをもつ島
状半導体部をM×N ( M,Nは正の整数)個に配列し、第１
の配線と第３の配線が平行に配置している場合で選択さ
れた第３の配線に接続されるゲート電極とするメモリセ
ルを選択セルとした場合の消去動作の各電圧のタイミン
グチャートの一例について述べる。
【０５０４】図１５７に、図６６に示すような選択され
た第３の配線に負バイアスを与え、第２の配線、第５の
配線に接続されるゲート電極を有するトランジスタの閾
値が、例えば0.5Vとし、メモリセルの書き込み状態の定
義をメモリセルの閾値が、例えば1.0V〜3.5V、消去状態
の定義を−1.0V以下とした場合の消去における各電位に
与える電位のタイミングの一例を示す。
【０５０５】例えば、電荷蓄積層より負の電荷を引きぬ
く場合、最初に、第１の配線(1-1〜1-N)、第２の配線(2
-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1
〜4-M)、第５の配線(5-1〜5-N))それぞれに第一の電位
である接地電位を与えた状態から、第１の配線(1-j)以
外である第１の配線(≠1-j)に第八の電位として、例え
ば第四の電位と等しい6Vを与え、第４の配線(4-i)以外
である第４の配線(≠4-i)に第八の電位として、例えば
第四の電位と等しい6Vを与え、第１の配線(1-j)に第四
の電位として、例えば6Vを与え、第４の配線(4-i)に第
四の電位として、例えば6Vを与え、第３の配線(3-j-h)
以外である第３の配線(3-j-１〜3-j-(h-1))(hは1≦h≦L
の正の整数)に、例えば第七の電位として、例えば6Vを
与え、第３の配線（3-j-（h+１）〜3-j-L）(hは1≦h≦L
の正の整数)に、例えば第十一の電位として、例えば6V
を与え、前記以外の第３の配線(≠3-j-１〜 3-j-L)に第
十二の電位として、例えば6Vを与え、その後に第３の配
線(3-j-h)に第三の電位として、例えば−12Vを与える。
この状態を所望の時間保持することにより“０”の消去
状態を行う。それぞれの配線に電位を与えるタイミング
は前後しても同時でもよい。
【０５０６】その後に、例えば第３の配線(3-j-h)を第
一の電位である接地電位に戻し、第３の配線(3-j-h)以
外である第３の配線(≠3-j-h)を第一の電位である接地
電位に戻し、第４の配線(4-1〜4-M)を第一の電位である
接地電位に戻し、第１の配線(1-1〜1-N)を第一の電位で
ある接地電位に戻す。それぞれの配線を接地電位に戻す
タイミングは前後しても同時でもよい。与える電位は、
所望のセルを消去するための条件を満たすならば、いか
なる電位の組合せでもよい。
【０５０７】ここで、最初に第１の配線(1-1〜1-N)、第
２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４
の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同
電位である第一の電位を与えるのが好ましいが、異なる
電位を与えてもよい。
【０５０８】これにより、図６６に示すような選択され
た第３の配線に接続される複数のセルの消去動作が行わ
れる。
【０５０９】上述においては第３の配線(3-j-h)をゲー
ト電極とするメモリセルを選択セルとした場合の消去方
法について述べたが、第３の配線(3-j-h)以外の第３の
配線に接続されるゲート電極とするメモリセルを選択セ
ルとした場合の消去方法についても同様に行う。
【０５１０】図１５７に対して第一の配線が開放状態で
ある場合の書き込み時のタイミングチャートの一例を図
１５８に示す。
【０５１１】非選択の第３の配線(≠3-i-h) (hは1≦h
≦Lの正の整数)及び及び第４の配線(≠4-i)に第一の電
位として、例えば接地電位を与え、第一の配線が開放状
態とする以外は図１５７に準じ、図６２に示すような選
択されたセルの消去動作には影響を与えない。
【０５１２】第４の配線(≠4-i)に第八の電位として6V
を与えた場合、図６６に示すような選択された第３の配
線に接続される複数のセルの消去動作が行われる。
【０５１３】第４の配線(≠4-i)に第八の電位として6V
を与え、かつ第３の配線(3-i-1〜3-i-(h-1))及び第３の
配線(3-i-(h-1)〜3-i-L)に第三の電位として−12V与え
た場合、図６４に示すような第１の配線(1-j)に接続さ
れる複数のセルの消去動作が行われる。
【０５１４】全ての第４の配線(4-1〜4-M)に第四の電位
として6Vを与え、全ての第３の配線(3-1-1〜3-Ｎ-Ｌ)に
第三の電位として−12Vを与えた場合、図６５に示すよ
うな全てのセルの消去動作が行われる。
【０５１５】図１５９に、第１の配線に第四の電位及び
第九の電位として、例えば18Vを与え、第２の配線、第
５の配線に接続されるゲート電極を有するトランジスタ
の閾値が、例えば0.5Vとし、メモリセルの書き込み状態
の定義をメモリセルの閾値が、例えば1.0V〜3.5V、消去
状態の定義を−1.0V以下とした場合の消去における各電
位に与える電位のタイミングの一例を示す。
【０５１６】例えば、電荷蓄積層に負の電荷を引きぬく
場合、最初に、第１1の配線(1-1〜1-N)、第２の配線(2-
1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４の配線(4-1
〜4-M)、第５の配線(5-1〜5-N))それぞれに第一の電位
である接地電位を与えた状態から、第２の配線(≠2-j)
及び第５の配線(≠5-j)に第六の電位として、例えば18V
を与え、第２の配線(2-j)に第二の電位として、例えば1
8Vを与え、第５の配線(5-j)に第五の電位として、例えば
18Vを与え、第４の配線(4-i)以外である第４の配線(≠4-
i)に第八の電位として、例えば第四の電位と等しい18V
を与え、第１の配線(1-j)以外である第１の配線(≠1-j)
に第八の電位として、例えば第四の電位と等しい18Vを
与え、第4の配線(4-i)に第四の電位として、例えば18V
を与え、第１の配線(1-j)に第四の電位として、例えば1
8Vを与え、第３の配線(3-j-h)以外である第３の配線（3
-j-１〜3-j-（h-1））(hは1≦h≦Lの正の整数)に例えば
第七の電位として、例えば10Vを与え、第３の配線（3-j-
（h+１)〜3-j-L)(hは1≦h≦Lの正の整数)に、例えば第
十一の電位として、例えば10Vを与え、前記以外の第３の
配線(≠3-j-１〜 3-j-L)に第十二の電位として、例えば
10Vを与え、その後に第３の配線(3-j-h)に第三の電位と
して例えば第一の電位である接地電位を与え続ける。こ
の状態を所望の時間保持することにより “０”の消去
状態を行う。それぞれの配線に電位を与えるタイミング
は前後しても同時でもよい。その後に、第３の配線(3-j
-h)以外である第３の配線(≠3-j-h)を第一の電位である
接地電位に戻し、第４の配線(4-1〜4-M)を第一の電位で
ある接地電位に戻し、第１の配線(1-1〜1-N)を第一の電
位である接地電位に戻し、第２の配線(2-1〜2-N)及び第
５の配線(5-1〜5-N) を第一の電位である接地電位に戻
す。それぞれの配線を接地電位に戻すタイミングは前後
しても同時でもよい。与える電位は所望のセルを消去す
るための条件を満たすならば、いかなる電位の組合せで
もよい。
【０５１７】ここで、最初に第１の配線(1-1〜1-N)、第
２の配線(2-1〜2-N)、第３の配線(3-1-1〜3-N-L)、第４
の配線(4-1〜4-M)、第５の配線(5-1〜5-N)それぞれに同
電位である第一の電位を与えるのが好ましいが、異なる
電位を与えてもよい。
【０５１８】これにより、図６６に示すような選択され
た第３の配線に接続される複数のセルの消去動作が行わ
れる。
【０５１９】上述においては、第３の配線(3-j-h)をゲ
ート電極とするメモリセルを選択セルとした場合の消去
方法について述べたが、第３の配線(3-j-h)以外の第３
の配線の一つをゲート電極とするメモリセルを選択セル
とした場合の消去方法についても同様に行う。
【０５２０】第３の配線(3-i-1〜3-i-(h-1))及び第３の
配線(3-i-(h-1)〜3-i-L)に第三の電位として接地電位を
与えた場合、図６４に示すような第１の配線(1-j)に接
続される複数のセルの消去動作が行われる。全ての第３
の配線(3-1-1〜3-Ｎ-Ｌ)に第三の電位として接地電位を
与え、例えば、図１６０に示す各電位に与える電位のタ
イミングとした場合、図６５に示すような全てのセルの
消去動作が行われる。
【０５２１】第１の配線を第４の配線と平行に配置して
いる場合の消去時のタイミングチャートの一例を図１６
１〜図１６４に示す。
【０５２２】図１６１〜図１６４は、選択されたセルを
含む島状半導体の端部に接続する第１の配線(1-j)から
第１の配線(1-i)に替わった以外はそれぞれ図１５７〜
図１６０に準ずる。この時、図１６１〜図１６４のよう
に第５の配線(≠5-j)、第４の配線(≠4-i)、第３の配線
(≠3-j-1〜3-ｊ-Ｌ) 、第２の配線(≠2-j)、第１の配線
(≠1-i)を第一の電位として接地電位としてもよい。第
３の配線(3-j-1〜3-ｊ-Ｌ)に第三の電位として接地電位
を与え、例えば、図１６４に示す各電位に与える電位の
タイミングとした場合、図６４に示すような第１の配線
(1-i)に接続されるセルの消去動作が行われる。
【０５２３】また、図１６５に示すように、第５の配線
(≠5-j)に第五の電位として、例えば18Vを与え、第2の
配線(≠2-j) に第二の電位として、例えば18Vを与え、
第４の配線(≠4-i)及び第１の配線(≠1-i)に第四の電位
として、例えば18Vを与えることにより、図６５に示す
ような全てのセルの消去動作が行われる。
【０５２４】第１の配線がアレイ全体で共通に接続して
いる場合の消去時のタイミングチャートの一例を図１６
６〜図１６９に示す。
【０５２５】図１６６〜図１６９は、選択されたセルを
含む島状半導体の端部に接続する第１の配線(1-j)から
第１の配線(1-1)に替わった以外は図１５７〜図１６０
に準ずる。全ての第３の配線(3-1-1〜3-Ｎ-Ｌ)に第三の
電位として接地電位を与えた場合、例えば、図１６９に
示す各電位に与える電位のタイミングとした場合、図６
５に示すような全てのセルの消去動作が行われる。
【０５２６】本発明の半導体記憶装置のアレイ構造の一
例として、電荷蓄積層を有し制御ゲート電極として第３
の電極を備えるメモリセルを、例えば２個、直列に接続
した島状半導体部を有し、該島状半導体部を複数個、例
えばM×N個(M,Nは正の整数)備える場合で、かつ、該メモ
リセルアレイにおいて半導体基板に平行に配置される複
数、例えばM本の第４の配線が該島状半導体部の各々一
方の端部に接続し、他方の端部には第１の配線が接続し
ており、また、半導体基板に平行で、かつ、第４の配線
と交差する方向に配置される複数個、例えばN×L個の第
３の配線はメモリセルの第３の電極と接続している場合
のF-Nトンネリング電流を用いた消去手法について述べ
る。
【０５２７】図７２は、第1の配線を第３の配線と平行
に配置したときの上記メモリセルアレイ構造の等価回路
を示す。
【０５２８】例えば、該島状半導体部がｐ型半導体で形
成される場合、図７２に示す選択セルを消去するには、
選択セルを含む島状半導体部に接続する第１の電極に接
続する第１の配線(1-j)(jは1≦j≦Nの正の整数)に第一
の電位を与え、前記以外の第１の配線である第１の配線
(≠1-j)に第九の電位を与え、選択セルと直列に配置さ
れる非選択のセルに接続される第３の配線(3-j-2)に
は、第十一の電位を与え、前記以外の非選択のセルに接
続される第３の配線(≠3-j-１〜 3-j-2)に第十二の電位
を与え、選択セルを含む島状半導体部に接続する第４の
電極に接続する第４の配線(4-i) (iは1≦i≦Mの正の整
数)に第四の電位を与え、前記以外の第４の配線(≠4-i)
に第八の電位を与え、これらの電圧配置により選択セル
のトンネル酸化膜のみにF-N電流を発生させ電荷蓄積層
の電荷の状態を変化させることができる。
【０５２９】例えば、電荷蓄積層から負の電荷を引き抜
くことを消去とする場合、電位の大小関係は第三の電位
＜第四の電位であり、電荷蓄積層に負の電荷を蓄積した
状態を“１”とすると電荷蓄積層の電荷の状態が変化
し、“０”にすることができる。このとき第三の電位
は、該電位と第四の電位との電位差により“０”にでき
る電位、第三の電位が与えられる第３の電極をゲート電
極とするメモリ・トランジスタのトンネル酸化膜に流
れ、電荷の状態を変化させる手段としてのF-N電流が十
分発生する電位とする。第十一の電位は電荷蓄積層の電
荷の状態の変化が選択セルに比べ、十分小さような電
位、例えば第十一の電位と第四の電位との電位差によ
り、第十一の電位が与えられる第３の配線(3-j-２)に接
続する第３の電極をゲート電極とするメモリ・トランジ
スタのトンネル酸化膜のF-N電流が十分に小さい電位で
あればよい。
【０５３０】第八の電位は、島状半導体層を介して接続
される端子に与えられる第四の電位若しくは第九の電位
と等しい電位が好ましい。
【０５３１】第十二の電位は、電荷蓄積層の電荷の状態
の変化が選択セルに比べ十分小さような電位、例えば第
十二の電位と第八の電位との電位差および第十二の電位
と第四の電位により、第十二の電位が与えられる第３の
配線(≠3-j-1〜 3-j-2)に接続する第３の電極をゲート
電極とするメモリ・トランジスタのトンネル酸化膜のF-
N電流が十分に小さい電位であればよい。
【０５３２】第1の配線(1-1〜1-M)は開放状態でもよい
し、第九の電位は開放状態でもよい。
【０５３３】第１の配線(1-1〜1-N)が半導体基板内に不
純物拡散層として形成され、第１の配線(1-1〜1-N)の電
位が浮遊であって、メモリセルのチャネル部が半導体基
板と電気的に繋がっている場合、選択セルを含む島状半
導体部に接続する第１の配線(1-j)に与える第四の電位
は、該電位を加えることで半導体基板側に拡がる空乏層
により該島状半導体層と半導体基板と電気的にフローテ
ィング状態となる電位とする。これにより、該島状半導
体層の電位が第四の電位と等しくなり、島状半導体部上
の選択セルにはメモリ・トランジスタのトンネル酸化膜
に流れるF-N電流が十分大きくなる電位となり、消去が
行われる。
【０５３４】つまり、第四の電位と第三の電位との電位
差がメモリ・トランジスタのトンネル酸化膜に流れるF-
N電流が十分流れる電位差となる。メモリセルのチャネ
ル部が、半導体基板と電気的に繋がっていない場合は、
第四の電位による空乏層の拡がりはいずれでもよい。
【０５３５】第１の配線(1-1〜1-N)が半導体基板と電気
的に絶縁されて形成されている場合、例えばＳＯＩ基板
に不純物拡散層からなる第１の配線(1-1〜1-N)が形成さ
れ半導体基板とは絶縁膜で絶縁されている時は、第一の
電位は第十の電位と必ずしも等しくする必要はない。
【０５３６】メモリセルのチャネル部が、半導体基板と
電気的に繋がっている場合、例えば不純物拡散層が、島
状半導体部を基板よりフローティング状態にしていない
場合、半導体基板に与える第十の電位は第十の電位と第
三の電位との電位差による電荷蓄積層の電荷の状態が十
分に変化する電位であるなら、第三の電位が与えられて
いる第三の配線に接続される第三の電極をゲート電極と
する全てのメモリセルに対し同時に消去を行うこともで
きる。
【０５３７】第３の配線(3-j-2)から第3の配線(3-j-1)
まで連続して消去してもよいし、順番は逆でもよいし、
順番はランダムでもよい。さらに第３の配線(3-j-1)に
接続している複数若しくは全てのメモリセルの消去を同
時に行ってもよいし、第３の配線(3-j-1〜3-j-2)に接続
している複数若しくは全てのメモリセルの消去を同時に
行ってもよいし、第３の配線(3-1-1〜3-N-2)に接続して
いる複数若しくは全てのメモリセルの消去を同時に行っ
てもよい。また、第３の配線(3-(j−8)-h)、第３の配線
(3-j-h)、第３の配線(3-(j+8)-h)、第３の配線(3-(j+1
6)-h)、 …(h＝1または2)のようにある規則性をもって
第３の配線を選択し,該配線に接続している複数若しく
は全てのメモリセルを同時に消去を行ってもよい。
【０５３８】さらに、第４の配線(4-i)に接続される一
つの島状半導体部に含まれる複数若しくは全てのメモリ
セルの消去を同時に行ってもよいし、第４の配線(4-i)
に接続される複数若しくは全ての島状半導体部に含まれ
る複数若しくは全てのメモリセルの消去を同時に行って
もよい。複数の第４の配線それぞれに接続される一つの
島状半導体部にそれぞれ含まれる一つ若しくは複数若し
くは全てのメモリセルの消去を同時に行ってもよいし、
複数の第４の配線それぞれに接続される複数若しくは全
ての島状半導体部に含まれる複数若しくは全てのメモリ
セルの消去を同時に行ってもよい。
【０５３９】また、第３の配線(3-j-h)に接続している
メモリセルをある一定間隔、例えば８つおきの第４の配
線(即ち、第４の配線(4-(i−16))、第４の配線(4-(i−
8))、第４の配線(4-i)、第４の配線(4-(i+8))、第の配
線(4-(i+16))…のような)ごとに消去を同時に行っても
よい。
【０５４０】複数の第１の配線に第四の電位を与え、該
第１の配線が接続する第１の電極を有する島状半導体部
に含まれるメモリセルの第３の電極が接続する第３の配
線に第三の電位を与えることによって、第三の電位を与
えられた第３の配線に接続する第三の電極をゲート電極
とするメモリセル全てに同時にも消去を行うことができ
る。上記の消去方法を組み合わせて用いてもよい。
【０５４１】また、電荷蓄積層の電荷の状態を変化さ
せ、選択したメモリ・トランジスタの閾値を上げること
を消去としてもよい。この場合には第三の電位＞第四の
電位とし、第三の電位は第三の電位と第四の電位との電
位差による電荷蓄積層の電荷の状態が十分に変化する電
位、例えばF-N電流が十分に大きい電位であればよい。
電荷蓄積層の電荷の状態を変化させる手段はF-N電流に
限らない。
【０５４２】図７３は、第１の配線を第３の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
し、選択セルに接続される第３の配線 (3-j-2)に第三の
電位を与え、非選択セルに接続される第３の配線 (3-j-
1)には第七の電位を与える以外は図６２の消去の電圧配
置と同様である。ここで、第七の電位は電荷蓄積層の電
荷の状態の変化が選択セルに比べ十分小さいような電
位、例えば第七の電位と第四の電位との電位差により、
第七の電位が与えられる第３の配線(3-j-1)に接続する
第３の電極をゲート電極とするメモリ・トランジスタの
トンネル酸化膜のF-N電流が十分に小さい電位であれば
よい。
【０５４３】図７４は、第１の配線を第3の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。第１の配線(1-j)に接続し、かつ第３の配線 (3-j-
1)に接続するメモリセルを選択して、消去することがで
きる。第４の配線(4-1〜4-M)に第四の電位を与える以外
は図６２の消去の電圧配置と同様である。図７５は、第
１の配線を第３の配線と平行に配置したときのメモリセ
ルアレイ構造の等価回路を示す。選択セルに接続される
第３の配線 (3-j-2)に第三の電位を与え、非選択セルに
接続される第３の配線 (3-j-1)には第七の電位を与える
以外は図７３の消去の電圧配置と同様である。ここで、
第七の電位は電荷蓄積層の電荷の状態の変化が選択セル
に比べ十分小さいような電位、例えば第七の電位と第四
の電位との電位差により、第七の電位が与えられる第３
の配線(3-j-1)に接続する第３の電極をゲート電極とす
るメモリ・トランジスタのトンネル酸化膜のF-N電流が
十分に小さい電位であればよい。
【０５４４】図７６は、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。第１の配線(1-i)に第四の電位を与え、第１の配線
(≠1-i)に第九の電位を与える以外は図７２の消去の電
圧配置と同様である。
【０５４５】図７７は、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。選択セルに接続される第３の配線 (3-j-2)に第三の
電位を与え、非選択セルに接続される第３の配線 (3-i-
1)には第七の電位を与える以外は図７６の消去の電圧配
置と同様である。ここで、第七の電位は電荷蓄積層の電
荷の状態の変化が選択セルに比べ十分小さいような電
位、例えば第七の電位と第四の電位との電位差により、
第七の電位が与えられる第３の配線(3-j-1)に接続する
第３の電極をゲート電極とするメモリ・トランジスタの
トンネル酸化膜のF-N電流が十分に小さい電位であれば
よい。
【０５４６】図７８は、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。第１の配線(1-i)に接続し、かつ第３の配線 (3-j-
1)に接続するメモリセルを選択して、消去することがで
きる。第４の配線(4-1〜4-M)に第四の電位を与える以外
は図７６の消去の電圧配置と同様である。
【０５４７】図７９は、第１の配線を第３の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。選択セルに接続される第３の配線 (3-j-2)に第三の
電位を与え、非選択セルに接続される第３の配線 (3-j-
1)には第七の電位を与える以外は図７８の消去の電圧配
置と同様である。ここで、第七の電位は電荷蓄積層の電
荷の状態の変化が選択セルに比べ十分小さいような電
位、例えば第七の電位と第四の電位との電位差により、
第七の電位が与えられる第３の配線(3-j-1)に接続する
第３の電極をゲート電極とするメモリ・トランジスタの
トンネル酸化膜のF-N電流が十分に小さい電位であれば
よい。
【０５４８】図８０は、複数の第１の配線が電気的に繋
がって共通であるメモリセルアレイ構造の等価回路を示
す。第１の配線(1-1)に第四の電位を与える以外は図７
２の消去の電圧配置と同様である。
【０５４９】図８１は、複数の第１の配線が電気的に繋
がって共通であるメモリセルアレイ構造の等価回路を示
す。選択セルに接続される第３の配線 (3-j-2)に第三の
電位を与え、非選択セルに接続される第３の配線 (3-i-
1)には第七の電位を与える以外は図８０の消去の電圧配
置と同様である。ここで、第七の電位は電荷蓄積層の電
荷の状態の変化が選択セルに比べ十分小さいような電
位、例えば第七の電位と第四の電位との電位差により、
第七の電位が与えられる第３の配線(3-j-1)に接続する
第３の電極をゲート電極とするメモリ・トランジスタの
トンネル酸化膜のF-N電流が十分に小さい電位であれば
よい。
【０５５０】図８２は、複数の第１の配線が電気的に繋
がって共通であるメモリセルアレイ構造の等価回路を示
す。第１の配線(1-1)に接続し、かつ第３の配線 (3-j-
1)に接続するメモリセルを選択して、消去することがで
きる。第４の配線(4-1〜4-M)に第四の電位を与える以外
は図８１の消去の電圧配置と同様である。図８３は、複
数の第１の配線が電気的に繋がって共通であるメモリセ
ルアレイ構造の等価回路を示す。選択セルに接続される
第３の配線 (3-j-2)に第三の電位を与え、非選択セルに
接続される第３の配線 (3-j-1)には第七の電位を与える
以外は図８２の消去の電圧配置と同様である。ここで、
第七の電位は電荷蓄積層の電荷の状態の変化が選択セル
に比べ十分小さいような電位、例えば第七の電位と第四
の電位との電位差により、第七の電位が与えられる第３
の配線(3-j-1)に接続する第３の電極をゲート電極とす
るメモリ・トランジスタのトンネル酸化膜のF-N電流が
十分に小さい電位であればよい。
【０５５１】ｐ型半導体で形成される２個の直列に並ん
だメモリセルとを持つ島状半導体部をM×N ( M,Nは正の
整数)個に配列し、第１の配線と第３の配線が平行に配
置している場合で選択された第３の配線に接続されるゲ
ート電極とするメモリセルを選択セルとした場合の消去
動作の各電圧のタイミングチャートの一例について述べ
る。
【０５５２】図１７０に、図７４に示すような選択され
た第３の配線に負バイアスを与え、メモリセルの書き込
み状態の定義をメモリセルの閾値が例えば1.0V〜3.5V、
消去状態の定義を−1.0V以下とした場合の消去における
各電位に与える電位のタイミングの一例を示す。
【０５５３】例えば、電荷蓄積層より負の電荷を引きぬ
く場合、最初に、第１の配線(1-1〜1-N)、第３の配線(3
-1-1〜3-N-L)、第４の配線(4-1〜4-M)それぞれに第一の
電位である接地電位を与えた状態から、第１の配線(1-
j)以外である第１の配線(≠1-j)に第八の電位として、
例えば第四の電位と等しい6Vを与え、第４の配線(4-i)
以外である第４の配線(≠4-i)に第八の電位として、例
えば第四の電位と等しい6Vを与え、第１の配線(1-j)に
第四の電位として、例えば6Vを与え、第４の配線(4-i)
に第四の電位として、例えば6Vを与え、第３の配線(3-j
-1)以外である第３の配線(3-j-2)に、例えば第十一の電
位として、例えば6Vを与え、前記以外の第３の配線(≠3-
j-１〜 3-j-2)に第十二の電位として、例えば6Vを与
え、第３の配線(3-j-1)に第三の電位として、例えば−1
2を与える。この状態を所望の時間保持することにより
“０”の消去状態を行う。それぞれの配線に電位を与え
るタイミングは前後しても同時でもよい。
【０５５４】その後に、例えば第３の配線(3-j-1)を第
一の電位である接地電位に戻し、第３の配線(3-j-1)以
外である第３の配線(≠3-j-1)を第一の電位である接地
電位に戻し、第４の配線(4-1〜4-M)を第一の電位である
接地電位に戻し、第１の配線(1-1〜1-N)を第一の電位で
ある接地電位に戻す。それぞれの配線を接地電位に戻す
タイミングは前後しても同時でもよい。与える電位は所
望のセルを消去するための条件を満たすならば、いかな
る電位の組合せでもよい。
【０５５５】ここで、最初に第１の配線(1-1〜1-N)、第
３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)それぞ
れに同電位である第一の電位を与えるのが好ましいが、
異なる電位を与えてもよい。
【０５５６】これにより、図７４に示すような選択され
た第３の配線に接続される複数のセルの消去動作が行わ
れる。
【０５５７】上述においては、第３の配線(3-j-1)をゲ
ート電極とするメモリセルを選択セルとした場合の消去
方法について述べたが、第３の配線(3-j-2)に接続され
るゲート電極とするメモリセルを選択セルとした場合の
消去方法についても同様に行う。
【０５５８】図１７０に対して第一の配線が開放状態で
ある場合の書き込み時のタイミングチャートの一例を図
１７１に示す。
【０５５９】非選択の第３の配線（3-i-2）及び第４の
配線(≠4-i)に第一の電位として、例えば接地電位を与
え、第一の配線が開放状態とする以外は図１７０に準
じ、図７２に示すような選択されたセルの消去動作には
影響を与えない。
【０５６０】第４の配線(≠4-i)に第八の電位として6V
を与えた場合、図７４に示すような選択された第３の配
線に接続される複数のセルの消去動作が行われる。第４
の配線(≠4-i)に第八の電位として6Vを与え、かつ第３
の配線（3-i-1〜3-i-L）に第三の電位として−12V与え
た場合、第１の配線（1-j）に接続される複数のセルの
消去動作が行われる。全ての第４の配線(4-1〜4-M)に第
四の電位として6Vを与え、全ての第３の配線(3-1-1〜3-
Ｎ-2)に第三の電位として−12Vを与えた場合、全てのセ
ルの消去動作が行われる。
【０５６１】図１７２に、第１の配線に第四の電位及び
第九の電位として、例えば18Vを与え、メモリセルの書
き込み状態の定義をメモリセルの閾値が、例えば1.0V〜
3.5V、消去状態の定義を−1.0V以下とした場合の消去に
おける各電位に与える電位のタイミングの一例を示す。
【０５６２】例えば、電荷蓄積層に負の電荷を引きぬく
場合、最初に、第１の配線(1-1〜1-N)、第３の配線(3-1
-1〜3-N-L)、第４の配線(4-1〜4-M)それぞれに第一の電
位である接地電位を与えた状態から、第４の配線(4-i)
以外である第４の配線(≠4-i)に第八の電位として、例
えば第四の電位と等しい18Vを与え、第１の配線(1-j)以
外である第１の配線(≠1-j)に第八の電位として、例え
ば第四の電位と等しい18Vを与え、第４配線(4-i)に第四
の電位として、例えば18Vを与え、第１の配線(1-j)に第
四の電位として、例えば18Vを与え、第３配線（3-j-2）
に、例えば第十一の電位として、例えば10Vを与え、前記
以外の第３配線(≠3-j-１〜 3-j-2)に第十二の電位とし
て、例えば10Vを与え、その後に第３の配線(3-j-1)に第
三の電位として、例えば第一の電位である接地電位を与
え続ける。この状態を所望の時間保持することにより
“０”の消去状態を行う。それぞれの配線に電位を与え
るタイミングは前後しても同時でもよい。
【０５６３】その後に、第３の配線(3-j-1)以外である
第３の配線(≠3-j-1)を第一の電位である接地電位に戻
し、第４の配線(4-1〜4-M)を第一の電位である接地電位
に戻し、第１の配線(1-1〜1-N)を第一の電位である接地
電位に戻す。それぞれの配線を接地電位に戻すタイミン
グは前後しても同時でもよい。与える電位は所望のセル
を消去するための条件を満たすならば、いかなる電位の
組合せでもよい。
【０５６４】ここで、最初に第１の配線(1-1〜1-N)、第
３の配線(3-1-1〜3-N-L)、第４の配線(4-1〜4-M)それぞ
れに同電位である第一の電位を与えるのが好ましいが、
異なる電位を与えてもよい。これにより、図８２に示す
ような選択された第３の配線に接続される複数のセルの
消去動作が行われる。また、上述においては第３の配線
(3-j-1)をゲート電極とするメモリセルを選択セルとし
た場合の消去方法について述べたが、第３の配線(3-j-
2)をゲート電極とするメモリセルを選択セルとした場合
の消去方法についても同様に行う。
【０５６５】図１７３に示す消去動作の各電圧のタイミ
ングチャートの一例のように第３の配線（3-i-1〜3-i-
2）に第三の電位として第一の電位である接地電位与え
た場合、第１の配線（1-j）に接続される複数のセルの
消去動作が行われる。全ての第３の配線(3-1-1〜3-Ｎ-
2)に第三の電位として接地電位与えた場合、全てのセル
の消去動作が行われる。
【０５６６】第１の配線を第４の配線と平行に配置して
いる場合の消去時のタイミングチャートの一例を図１７
４〜図１７７に示す。
【０５６７】図１７４〜図１７７は、選択されたセルを
含む島状半導体の端部に接続する第1の配線(1-j)から第
１の配線(1-i)に替わった以外はそれぞれ図１７０〜図
１７３に準ずる。この時、図１７４〜図１７７のように
第４の配線(≠4-i)、第３の配線(≠3-j-1〜3-ｊ-Ｌ) 、
第１の配線(≠1-i)を第一の電位として接地電位として
もよい。
【０５６８】第１の配線がアレイ全体で共通に接続して
いる場合の消去時のタイミングチャートの一例を図１７
８〜図１８１に示す。図１７８〜図１８１は選択された
セルを含む島状半導体の端部に接続する第１の配線(1-
j)から第１の配線(1-1)に替わった以外は図１７０〜図
１７３に準ずる。
【０５６９】本発明の半導体記憶装置のアレイ構造の一
例として、電荷蓄積層を有し、制御ゲート電極として第
３の電極を備えるメモリセルを２個直列に接続した島状
半導体部を有し、該島状半導体部を複数個、例えばM×N
個(M,Nは正の整数)備える場合で、かつ、該メモリセルア
レイにおいて半導体基板に平行に配置される複数、例え
ばM本の第４の配線が該島状半導体部の各々一方の端部
に接続し、他方の端部には第１の配線が接続しており、
また、半導体基板に平行で、かつ、第４の配線と交差す
る方向に配置される複数個、例えばN×2個の第３の配線
はメモリセルの第３の電極と接続している場合のチャネ
ルホットエレクトロン電流(以下CHE電流と称す)を用い
た消去手法について述べる。
【０５７０】図７４は、第１の配線を第３の配線と平行
に配置したときの上記メモリセルアレイ構造の等価回路
を示す。
【０５７１】例えば、該島状半導体部がｐ型半導体で形
成される場合、図７４に示す選択セルを消去するには、
選択セルを含む島状半導体部の第１の電極に接続する第
１の配線（1-j）(jは1≦j≦Nの正の整数)に第一の電位
を与え、前記以外の第１の配線である第１の配線(≠1-
j)に第九の電位を与え、選択セルに接続される第３の配
線（3-j-1）に第三の電位を与え、選択セルと直列に配
置されている非選択セルと接続される第３の配線（3-j-
2）には第十一の電位を与え、前記以外の第３の配線(≠
3-j-１〜 3-j-2)に第十二の電位を与え、選択セルを含
む島状半導体部の第４の電極に接続する第４の配線(4-
i) (iは1≦i≦Mの正の整数)に第四の電位を与え、前記
以外の第４の配線(≠4-i)に第八の電位として第四の電
位を与え、これらの電圧配置により選択セルのチャネル
部にCHE電流を発生させ電荷蓄積層の電荷の状態を変化
させることができる。
【０５７２】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の消去とする場合、電位の大小関係は第四
の電位＞第一の電位であり、第三の電位＞第一の電位で
あり、このとき第一の電位は接地電位が望ましく、第三
の電位若しくは第四の電位は第三の電位と第一の電位と
の電位差および第四の電位と第一の電位との電位差によ
り“１”が書き込める電位、例えばこれら電位差によ
り、第三の電位が与えられる第３の電極をゲート電極と
する、例えばメモリ・トランジスタのトンネル酸化膜に
流れる、電荷の状態を変化させる手段としてのCHE電流
が十分発生する電位とする。
【０５７３】第十一の電位は、電荷蓄積層の電荷の状態
にかかわらず、メモリセルに常にセル電流が流れ得る電
位、つまりメモリセルのチャネル部に反転層が形成され
得る電位で、かつ第十一の電位により電荷蓄積層の電荷
の状態に変動が生じない電位とする。例えば電荷蓄積層
に電子を蓄積することを“１”の消去とする場合、第３
の配線（3-j-2）に接続されてなる第３の電極をゲート
電極とするメモリ・トランジスタのとり得る閾値以上の
電位で、かつ第十一の電位が与えられる第３の電極をゲ
ート電極とするメモリ・トランジスタのトンネル酸化膜
に流れるF-N電流若しくはCHE電流が十分に小さくなる電
位であればよい。第九の電位は第八の電位若及び第四の
電位及び第十二の電位との電位差で“１”の消去が起こ
らない任意の電位でよいが、第八の電位と同等の電位が
望ましい。第九の電位は開放状態でもよい。十二の電位
は接地電位が望ましい。
【０５７４】第１の配線(1-1〜1-N)が半導体基板内に不
純物拡散層として形成され、半導体基板に与えられる第
十の電位が接地電位である場合は、一般的に第一の電位
は接地電位である。第１の配線(1-1〜1-N)が半導体基板
と電気的に絶縁されて形成されている場合、例えばＳＯ
Ｉ基板に不純物拡散層からなる第１の配線(1-1〜1-N)が
形成され半導体基板とは絶縁膜で絶縁されている時は、
第一の電位は第十の電位と必ずしも等しくする必要はな
い。
【０５７５】第３の配線(3-j-2)、第３の配線(3-j-1)の
順序で消去してもよいし、順番は逆でもよい。第３の配
線(3-j-1)に接続している複数若しくは全てのメモリセ
ルの消去を同時に行ってもよいし、第３の配線(3-1-1〜
3-N-2)に接続している複数若しくは全てのメモリセルの
消去を同時に行ってもよい。第３の配線(3-（j−8)-
1)、第３の配線(3-j-1)、第３の配線(3-(j+8)-1)、第３
の配線(3-(j+16)-1)のようにある規則性をもって第３の
配線を選択し、該配線に接続している複数若しくは全て
のメモリセルを同時に消去を行ってもよい。
【０５７６】第４の配線(4-i)に接続される複数若しく
は全ての島状半導体部に含まれるメモリセルの消去を同
時に行ってもよい。複数の第４の配線それぞれに接続さ
れる一つの島状半導体部にそれぞれ含まれるメモリセル
の消去を同時に行ってもよいし、複数の第４の配線それ
ぞれに接続される複数若しくは全ての島状半導体部に含
まれるメモリセルの消去を同時に行ってもよい。
【０５７７】第３の配線（3-j-1）に接続しているメモ
リセルをある一定間隔、例えば８つおきの第４の配線
（即ち、第４の配線（4-（i−16））、第４の配線（4-
（i−8））、第４の配線（4-i）、第４の配線（4-（i+
8））、第４の配線（4-（i+16））のような）ごとに消
去を同時に行ってもよい。全ての第４の配線に第一の電
位を与え、第１の配線(1-j)に第四の電位を与え、第１
の配線(≠1-j)に第八の電位を与え、第３の配線(3-j-1)
に第三の電位を与えることで、第３の配線(3-j-1)に接
続する第３の電極をゲート電極とするメモリセル全てに
同時に消去を行うこともできる。選択セルを含まない第
４の配線(≠4-i)に第九の電位として、例えば第一の電
位＜第九の電位<第四の電位となる電位を与え、第４の
配線(1-i)に第一の電位を与え、第１の配線(1-j)に第四
の電位を与え、第１の配線(≠1-j)に第八の電位を与
え、第３の配線(3-j-1)に第三の電位を与えることで選
択セルに消去を行うこともできる。
【０５７８】複数の第１の配線に第四の電位を与え、該
第１の配線が接続する第１の電極を有する島状半導体部
に含まれるメモリセルの第３の電極が接続する第３の配
線(3-j-1)に第三の電位を与え、第３の配線(≠3-j-1)に
第十一の電位を与えることによって第三の電位を与えら
れた第３の配線に接続する第３の電極をゲート電極とす
るメモリセル全てに同時にも消去を行うことができる。
上記の消去方法を組み合わせて用いてもよい。
【０５７９】電荷蓄積層はフローティングゲート以外、
例えば誘電体や積層絶縁膜などでもよい。また、電荷蓄
積層の電荷の状態を変化させることを“０”への消去、
変化させないことを“１”への消去としてもよい。電荷
蓄積層の電荷の状態を小さく変化させることを“０”
への消去、大きく変化させることを“１”への消去とし
てもよいし、その逆でもよい。電荷蓄積層の電荷の状態
を負に変化させることを“０”への消去、正に変化させ
ることを“１”への消去としてもよいし、その逆でもよ
い。上記の“０”、“１”の定義を組み合わせてもよ
い。また、電荷蓄積層の電荷の状態を変化させる手段は
CHEに限らない。
【０５８０】図７６は、第１の配線を第４の配線と平行
に配置したときのメモリセルアレイ構造の等価回路を示
す。第１の配線(1-i)に第一の電位を与え、第１の配線
(≠1-i)に第九の電位を与える以外は図７２の消去の電
圧配置と同様である。
【０５８１】図８０は、複数の第1の配線が電気的に繋
がって共通であるメモリセルアレイ構造の等価回路を示
す。第１の配線(1-1)に第一の電位を与える以外は図７
２1の消去の電圧配置と同様である。
【０５８２】ｐ型半導体で形成される２個の直列に並ん
だメモリセルと、島状半導体部をM×N ( M,Nは正の整
数)個に配列し、第１の配線と第３の配線が平行に配置
している場合の上述の消去動作の各電圧のタイミングチ
ャートの一例について述べる。
【０５８３】図１８２に、第１の配線に第一の電位及び
第九の電位として、例えば接地電位を与え、メモリセル
の消去状態の定義をメモリセルの閾値が、例えば5.0V〜
7.5V、書き込み状態の定義を0.5V〜3.0Vとした場合の消
去における各電位に与える電位のタイミングの一例を示
す。
【０５８４】例えば、電荷蓄積層に負の電荷を蓄積する
ことを“１”の消去とする場合、最初に、第１の配線(1
-1〜1-N)、第３の配線(3-1-1〜3-N-2)、第４の配線(4-1
〜4-M)それぞれに第一の電位である接地電位を与えた状
態から、第４の配線(4-i)に第四の電位として、例えば6
Vを与え、第４の配線(4-i)以外である第４の配線(≠4-
i)に第八の電位として、例えば第四の電位として、例え
ば6Vを与え、選択セルと直列に配置されない非選択セル
と接続される第３の配線(≠3-j-１〜 3-j-2)に第十二の
電位として、例えば接地電位を与え、選択セルと直列に
配置されている非選択セルと接続される第３の配線（3-
j-2）に、例えば第十一の電位として、例えば8Vを与え、
選択セルに接続される第３の配線（3-j-1）に第三の電
位として、例えば12Vを与える。この状態を所望の時間
保持することにより“１”の消去を行う。この際、それ
ぞれの配線に電位を与えるタイミングは前後しても同時
でもよい。
【０５８５】その後、例えば第３の配線(3-j-1)を接地
電位に戻してから第３の配線(3-j-2)を接地電位に戻
し、第４の配線(4-1〜4-M)を接地電位に戻す。この際、
それぞれの配線を接地電位に戻すタイミングは前後して
も同時でもよい。また与える電位は、所望のセルに
“１”の書き込むための条件を満たすならば、いかなる
電位の組合せでもよい。
【０５８６】ここで、最初に第１の配線(1-1〜1-N)、第
３の配線(3-1-1〜3-N-2)、第４の配線(4-1〜4-M)それぞ
れに同電位である第一の電位を与えるのが好ましいが、
異なる電位を与えてもよい。
【０５８７】上述においては、第３の配線(3-j-1)をゲ
ート電極とするメモリセルを選択セルとした場合の消去
方法について述べたが、第３の配線(3-j-1)以外の第３
の配線の一つをゲート電極とするメモリセルを選択セル
とした場合の消去方法についても同様に行う。
【０５８８】図１８２に対して選択セルが第３の配線(3
-j-2)に接続される全てのメモリセルの場合の消去時の
タイミングチャートの一例を図１８３に示す。
【０５８９】図１８３は、選択セルと直列に配置されて
いる非選択セルと接続される第３の配線に与えられる電
位が第十一の電位から第七の電位に替わった以外は図１
８２に準ずる。この時、第七の電位は、第十一の電位と
同じである。
【０５９０】図７５は選択セルが第３の電極 (3-j-2)に
接続される全てのメモリセルとした時の等価回路を示
す。
【０５９１】第１の配線を第４の配線と平行に配置して
いる場合の消去時のタイミングチャートの一例を図１８
４に示す。図１８４は、第一の電位として接地電位を与
え、メモリセルの消去状態の定義をメモリセルの閾値
が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vと
した場合の消去における各電位に与える電位のタイミン
グの一例を示す。
【０５９２】図１８４は選択されたセルを含む島状半導
体の端部に接続する第１の配線(1-j)から第1の配線(1-
i)に替わった以外は図１８２に準ずる。
【０５９３】図１８４に対して選択セルが第３の配線(3
-j-２)に接続される全てのメモリセルの場合の消去時の
タイミングチャートの一例を図１８５に示す。
【０５９４】図１８５は選択セルと直列に配置されてい
る非選択セルと接続される第３の配線に与えられる電位
が第十一の電位から第七の電位に替わった以外は図１８
４に準ずる。この時、第七の電位は第十一の電位と同じ
である。
【０５９５】図７９は選択セルが第３の電極 (3-j-2)に
接続される全てメモリセルとした時の等価回路を示す。
【０５９６】第１の配線がアレイ全体で共通に接続して
いる場合の消去時のタイミングチャートの一例を図１８
６に示す。
【０５９７】図１８６は第一の電位として接地電位を与
え、メモリセルの消去状態の定義をメモリセルの閾値
が、例えば5.0V〜7.5V、消去状態の定義を0.5V〜3.0Vと
した場合の消去における各電位に与える電位のタイミン
グの一例を示す。
【０５９８】図１８６は選択されたセルを含む島状半導
体の端部に接続する第１の配線(1-j)から第１の配線(1-
1)に替わった以外は図１８２に準ずる。図１８６に対し
て選択セルが第３の配線(3-j-2)に接続されるメモリセ
ルの場合の消去時のタイミングチャートの一例を図１８
７に示す。
【０５９９】図１８７は選択セルと直列に配置されてい
る非選択セルと接続される第３の配線に与えられる電位
が第十一の電位から第七の電位に替わった以外は図１８
６に準ずる。この時、第七の電位は第十一の電位と同じ
である。
【０６００】図８３は選択セルが第３の電極 (3-j-2)に
接続されるメモリセルとした時の等価回路を示す。
【０６０１】電荷蓄積層はフローティングゲート以外、
例えば誘電体やＭＯＮＯＳ構造の窒化膜などでもよい。
また、電荷蓄積層の電荷の状態を変化させ、選択したメ
モリ・トランジスタの閾値を上げることを消去としても
よい。電荷蓄積層の電荷の状態を変化させる手段はCHE
に限らなく、例えばホットホールを利用してもよい。
【０６０２】以下に、電荷蓄積層として浮遊ゲートを有
するメモリセル以外のものについて説明する。
【０６０３】図８４及び図８５は、図８及び図５１〜図
５６で示されるＭＯＮＯＳ構造をとるメモリセルアレイ
の一部分を示す等価回路図である。
【０６０４】図８４は、一つの島状半導体層１１０に配
置されるＭＯＮＯＳ構造のメモリセルアレイの等価回路
図を示す。
【０６０５】図８５は、島状半導体層１１０が複数配置
される場合の等価回路を示す。
【０６０６】以下、図８４に示す等価回路について説明
する。ゲート電極として第12の電極12を備えるトランジ
スタとゲート電極として第15の電極15を備えるトランジ
スタを選択ゲート・トランジスタとして有し、該選択ゲ
ート・トランジスタの間に電荷蓄積層として積層絶縁膜
を有し、制御ゲート電極として第13の電極(13-h)(hは1
≦h≦Lの正の整数、Lは正の整数)を備えるメモリセルを
複数個、例えばL個、直列に接続した島状半導体層１１
０において、第14の電極14が該島状半導体層１１０の各
々の一方の端部に接続し、他方の端部には第11の電極11
が接続する。
【０６０７】図８５に示す等価回路について説明する。
【０６０８】以下、複数の島状半導体層１１０が配置さ
れるメモリセルアレイにおいて、図８４で示される各島
状半導体層１１０に配置される各回路素子の電極と各配
線の接続関係を示す。該島状半導体層１１０を複数個、
例えばM×N個(M,Nは正の整数、またiは1≦i≦Mの正の整
数、jは1≦j≦Nの正の整数)備える場合で、かつ、該メモ
リセルアレイにおいて、半導体基板に平行に配置される
複数本、例えばM本の第14の配線が各々の島状半導体層
１１０に備える上述の第14の電極14とそれぞれ接続す
る。また、半導体基板に平行で、かつ第14の配線14と交
差する方向に配置される複数本、例えばN×L本の第13の
配線は各々のメモリセルの上述の第13の電極(13-h)(hは
1≦h≦Lの正の整数)と接続する。第14の配線と交差する
方向に配置される複数本、例えばN本の第11の配線が各
々の島状半導体層１１０に備える上述の第11の電極11と
接続し、かつ、第11の配線を第13の配線と平行に配置す
る。半導体基板に平行で、かつ第14の配線14と交差する
方向に配置される複数本、例えばN本の第12の配線は各
々のメモリセルの上述の第12の電極12と接続し、同様に
半導体基板に平行で、かつ第14の配線14と交差する方向
に配置される複数本、例えばN本の第15の配線は各々の
メモリセルの上述の第15の電極15と接続する。
【０６０９】図８６及び図８７は、図１３及び図１４、
図５５及び図５６で示される一実施例で、各トランジス
タ間に拡散層720が配置されず、さらにメモリ・トラン
ジスタ及び選択ゲート・トランジスタのゲート電極であ
る500、510、520の間に配置する第五の導電膜である多
結晶シリコン膜５５０を形成した場合のメモリセルアレ
イの一部分を示す等価回路図である。
【０６１０】図８６は、一つの島状半導体層１１０に配
置される構造として、各メモリ・トランジスタ及び選択
ゲート・トランジスタのゲート電極の間に配置する第五
の導電膜である多結晶シリコン膜５５０が形成される場
合のメモリセルアレイの等価回路図を示す。
【０６１１】図８７は、島状半導体層１１０が複数配置
される場合の等価回路を示す。
【０６１２】図８６に示す等価回路について説明する。
ゲート電極として第32の電極32を備えるトランジスタと
ゲート電極として第35の電極35を備えるトランジスタを
選択ゲート・トランジスタとして有し、該選択ゲート・
トランジスタの間に電荷蓄積層を有し、制御ゲート電極
として第33の電極（33-h）(hは1≦h≦Lの正の整数、Lは
正の整数)を備えるメモリセルを複数個、例えばL個、直
列に配置し、かつ、各トランジスタの間にゲート電極と
して第36の電極を備えるトランジスタを配置した島状半
導体層１１０において、第34の電極34が該島状半導体層
１１０の各々の一方の端部に接続し、他方の端部には第
31の電極31が接続し、かつ複数の36の電極が全て一つに
接続し第36の電極36として島状半導体層１１０に備えら
れる。
【０６１３】図８７に示す等価回路について説明する。
【０６１４】以下、複数の島状半導体層１１０が配置さ
れるメモリセルアレイにおいて、図８６で示される各島
状半導体層１１０に配置される各回路素子の電極と各配
線の接続関係を示す。
【０６１５】該島状半導体層１１０を複数個、例えばM
×N個(M,Nは正の整数、またiは1≦i≦Mの正の整数、jは
1≦j≦Nの正の整数)備える場合で、かつ、該メモリセルア
レイにおいて、半導体基板に平行に配置される複数本、
例えばM本の第34の配線が各々の島状半導体層１１０に
備える上述の第34の電極34とそれぞれ接続する。また、
半導体基板に平行で、かつ第34の配線34と交差する方向
に配置される複数本、例えばN×L本の第33の配線は各々
のメモリセルの上述の第33の電極(33-h)と接続する。第
34の配線と交差する方向に配置される複数本、例えばN
本の第31の配線が各々の島状半導体層１１０に備える上
述の第31の電極31と接続し、かつ、第31の配線を第33の
配線と平行に配置する。半導体基板に平行で、かつ第34
の配線34と交差する方向に配置される複数本、例えばN
本の第32の配線は各々のメモリセルの上述の第32の電極
32と接続し、かつ、同様に半導体基板に平行で、第34の
配線34と交差する方向に配置される複数本、例えばN本
の第35の配線は各々のメモリセルの上述の第35の電極35
と接続する。各々の島状半導体層１１０に備える上述の
第36の電極36は第36の配線によって全て一つに接続す
る。
【０６１６】なお、各々の島状半導体層１１０に備える
上述の第36の電極36は第36の配線によって全て一つに接
続しなくてもよく、第36の配線によってメモリセルアレ
イを２つ以上に分割して接続してもよい。つまり各々の
第36の電極を、例えばブロック毎に接続するような構造
をとってもよい。
【０６１７】また、選択ゲート・トランジスタと選択ゲ
ート・トランジスタに隣接するメモリセルおよび隣接す
るメモリセル同士が不純物拡散層を介して繋がっておら
ず、代わりに選択トランジスタとメモリセルおよびメモ
リセル同士の間隔が約30nm以下と、選択トランジスタと
メモリセルおよびメモリセル同士が不純物拡散層を介し
て接続されている場合に比べて非常に接近した構造をも
つ場合の動作原理について述べる。
【０６１８】隣接する素子が十分接近していると、選択
ゲート・トランジスタのゲートやメモリセルの制御ゲー
トに印加される閾値以上の電位により形成するチャネル
は隣接する素子のチャネルと接続し、全ての素子のゲー
トに閾値以上の電位が与えられる場合、全ての素子をチ
ャネルは繋がることになる。この状態は選択トランジス
タとメモリセルやメモリセルが不純物拡散層を介して接
続されている場合とほぼ等価なため、動作原理も選択ト
ランジスタとメモリセルやメモリセルが不純物拡散層を
介して接続されている場合と同様である。
【０６１９】選択ゲート・トランジスタやメモリセルが
不純物拡散層を介して繋がっておらず、代わりに選択ト
ランジスタとメモリセルやメモリセルのゲート電極の間
に第五の導電膜が配置された構造をもつ場合の動作原理
について述べる。
【０６２０】第五の導電膜は、各素子の間に位置し、絶
縁膜、例えばシリコン酸化膜を介して島状半導体層と接
続している。即ち、第五の導電膜と該絶縁膜と島状半導
体層はＭＩＳキャパシタを形成している。第五の導電膜
に島状半導体層と該絶縁膜との界面に反転層が形成する
ような電位を与えるとチャネルが形成する。形成したチ
ャネルは隣接する素子にとっては各素子を接続する不純
物拡散層と同じ働きをする。そのため、第五の導電膜に
チャネルを形成し得る電位が与えられている場合、選択
ゲート・トランジスタやメモリセルが不純物拡散層を介
して接続している場合と同様な動作となる。また、第五
の導電膜にチャネルを形成し得る電位が与えられていな
くても、例えば島状半導体層がp型半導体の場合,電荷蓄
積層から電子を引き抜く場合には、選択ゲート・トラン
ジスタやメモリセルが不純物拡散層を介して接続してい
る場合と同様な動作となる。
【０６２１】メモリセルアレイの製造方法における実施
の形態 本発明の半導体記憶装置の製造方法及びこの方法により
形成された半導体記憶装置の実施の形態を図面に基づい
て説明する。従来例に対し少なくとも一つの段を有する
柱状に加工された半導体基板若しくは半導体層を形成
し、各々の段の側部の少なくとも一部にトンネル酸化膜
及び電荷蓄積層として浮遊ゲートを一括で形成し、段の
角部に不純物拡散層をゲートに対して自己整合で形成す
る半導体記憶装置の実施の形態について説明する。な
お、以下の製造例で行われる各工程又は態様は、別の製
造例で行われる各工程又は態様と種々組み合わせて適用
することができる。また、以下に説明する半導体の導電
型は一例であり、不純物拡散層等の導電型は逆導電型で
もよい。
【０６２２】製造例１ この実施の形態で形成する半導体記憶装置は、半導体基
板を、例えば少なくとも一つの段を有する柱状の島状半
導体層に加工し、該島状半導体層の側面を活性領域面と
し、各段の側部にトンネル酸化膜及び電荷蓄積層として
浮遊ゲートが複数形成され、浮遊ゲートの側部の少なく
とも一部に層間絶縁膜を介して制御ゲートが形成され、
各段の角部に不純物拡散層を浮遊ゲートに対して自己整
合で形成する半導体記憶装置において、島状半導体層の
上部と下部にさらに段を設け、その段の側部にゲート酸
化膜と選択ゲートを形成した選択ゲート・トランジスタ
を配置し、選択ゲート・トランジスタに挟まれてメモリ
・トランジスタを複数個、例えば２個配置し、各々トラ
ンジスタを該島状半導体層に沿って直列に接続し、選択
ゲート・トランジスタのチャネル層とメモリ・トランジ
スタのチャネル層とが電気的に接続するよう不純物拡散
層を浮遊ゲート及び選択ゲートに対して自己整合で形成
した構造であり、選択ゲート・トランジスタのゲート絶
縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と等し
く、各々のトランジスタの選択ゲート及び浮遊ゲートを
一括で形成する製造方法である。
【０６２３】なお、図１８８〜図２１７及び図２１８〜
図２４７は、それぞれ、ＥＥＰＲＯＭのメモリセルアレ
イを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線
断面図である。
【０６２４】まず、半導体基板として例えばp型シリコ
ン基板１００の表面にマスク層となる第一の絶縁膜とし
て、例えばシリコン酸化膜４１０を200〜2000nm堆積し、
公知のフォトリソグラフィ技術によりパターンニングさ
れたレジストＲ１をマスクとして用いて、反応性イオン
エッチングにより第一の絶縁膜であるシリコン酸化膜４
１０をエッチングする(図１８８及び図２１８)。
【０６２５】なお、第一の絶縁膜であるシリコン酸化膜
４１０は、例えばシリコン窒化膜でもよく、また導電膜
でもよく、また二種以上の材料からなる積層膜でもよ
く、ｐ型シリコン基板１００に対する反応性エッチング
時においてエッチングされない、若しくはエッチング速
度がシリコンのものより遅くなる材料であれば限定され
ない。
【０６２６】第一の絶縁膜であるシリコン酸化膜４１０
をマスクに用いて、反応性イオンエッチングにより半導
体基板であるp型シリコン基板１００を50〜5000nmエッ
チングし、その後p型シリコン基板１００の露出部に対
し熱酸化することで第二の絶縁膜となる、例えばシリコ
ン酸化膜４２１を5nm〜100nm形成する(図１８９及び図
２１９)。
【０６２７】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１１を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１１
を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状
に加工されたp型シリコン基板１００の側壁に、第二の
絶縁膜であるシリコン酸化膜４２１を介してサイドウォ
ール状に配置する(図１９０及び図２２０)。
【０６２８】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１１をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２１をエッチング除去し、続いて露出
したp型シリコン基板１００を50〜5000nmエッチングす
る。これにより、p型シリコン基板１００を一つの段を
有する柱状に加工する。
【０６２９】その後、ｐ型シリコン基板１００の露出部
に対し、熱酸化することで第二の絶縁膜となる、例えば
シリコン酸化膜４２２を5nm〜100nm形成する(図１９１
及び図２２１)。
【０６３０】第三の絶縁膜として、例えばシリコン窒化
膜３１２を10〜1000nm堆積し、その後異方性エッチング
により第三の絶縁膜であるシリコン窒化膜３１２を、第
一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁
膜であるシリコン窒化膜３１１及び一つの段を有する柱
状に加工されたp型シリコン基板１００の側壁に、第二
の絶縁膜であるシリコン酸化膜４２２を介してサイドウ
ォール状に配置する。
【０６３１】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１２をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２２をエッチング除去し、露出したp
型シリコン基板１００を50〜5000nmエッチングする。こ
れにより、p型シリコン基板１００を二つの段を有する
柱状に加工する。
【０６３２】その後、p型シリコン基板１００の露出部
に対し熱酸化することで第二の絶縁膜となる、例えばシ
リコン酸化膜４２３を5nm〜100nm形成する(図１９２及
び図２２２)。
【０６３３】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１３を10〜1000nm堆積し、異方性エッチング
により第三の絶縁膜であるシリコン窒化膜３１３を、第
一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁
膜であるシリコン窒化膜３１２及び二つの段を有する柱
状に加工されたp型シリコン基板１００の側壁に、第二
の絶縁膜であるシリコン酸化膜４２３を介してサイドウ
ォール状に配置する。
【０６３４】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１３をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２３をエッチング除去し、露出したp
型シリコン基板１００を50〜5000nmエッチングすること
で、p型シリコン基板１００を三つの段を有する柱状に
加工する。以上の工程により半導体基板であるp型シリ
コン基板１００は、段を有する柱状をなして複数の島状
半導体層１１０に分離される。
【０６３５】その後、ｐ型シリコン基板１００の露出部
に対し、例えば熱酸化により、第二の絶縁膜として、例
えばシリコン酸化膜４２４を5nm〜100nm形成する(図１
９３及び図２２３)。なお、第二の絶縁膜であるシリコン
酸化膜４２４は堆積によって形成してもよいし、シリコ
ン酸化膜に限らず、例えばシリコン窒化膜でもよく、そ
の材料は、限定されない。
【０６３６】段を有する島状半導体層１１０の底部に対
し不純物導入を行い、ｎ型不純物拡散層７１０を形成す
る。例えばイオン注入法により、0〜7°程度傾斜した方
向から5〜100 keVの注入エネルギー、砒素あるいは燐を
１×１０13〜１×１０17/cm2程度のドーズが条件として
挙げられる。
【０６３７】続いて、例えば等方性エッチングによりシ
リコン窒化膜、シリコン酸化膜を選択除去する(図１９
４及び図２２４)。
【０６３８】島状半導体層１１０の表面を酸化すること
により、第四の絶縁膜となる、例えばシリコン酸化膜４
３０を10nm〜100nm形成する(図１９５及び図２２５)。こ
の時、島状半導体層１１０の最上段の径が最小加工寸法
で形成されていた場合、第四の絶縁膜であるシリコン酸
化膜４３０の形成により島状半導体層１１０の最上段の
径の大きさが小さくなる。つまり、最小加工寸法以下に
形成される。
【０６３９】その後、必要に応じてシリコン酸化膜など
の絶縁膜の堆積を行い、例えば等方性エッチングにより
所望の高さまでエッチバックすることにより第五の絶縁
膜であるシリコン酸化膜４４１を島状半導体層１１０の
底部に埋め込む(図１９６及び図２２６)。
【０６４０】次に、必要に応じて斜めイオン注入を利用
して各島状半導体層１１０の側壁にチャネルイオン注入
を行う。例えば、5〜45°程度傾斜した方向から5〜100 k
eVの注入エネルギー、硼素１×１０11〜１×１０13/cm2
程度のドーズが挙げられる。チャネルイオン注入の際に
は、島状半導体層１１０の多方向から注入される方が表
面不純物濃度を均一とできるため、好ましい。あるいは
チャネルイオン注入に代わって、ＣＶＤ法により硼素を
含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用
してもよい。なお、島状半導体層１１０の表面からの不
純物導入に関しては、島状半導体層１１０の表面を第四
の絶縁膜であるシリコン酸化膜４３０で被覆する前に行
ってもよいし、島状半導体層１１０を形成する前に導入
を完了しておいてもよいし、島状半導体層１１０の不純
物濃度分布が同等であれば手段を限定されない。
【０６４１】続いて、例えば熱酸化法を用いて各島状半
導体層１１０の周囲に、例えば10nm程度のトンネル酸化
膜となる第五の絶縁膜として、例えばシリコン酸化膜４
４０を形成する(図１９７及び図２２７)。この際、トン
ネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜若しくは
オキシナイトライド膜でもよい。
【０６４２】第一の導電膜となる、例えば多結晶シリコ
ン膜５１０を20nm〜200nm程度堆積し(図１９８及び図２
２８)、第六の絶縁膜として、例えばシリコン酸化膜４
５１を20nm〜200nm程度堆積し、所望の深さまでエッチ
バックを行う(図１９９及び図２２９)。例えば異方性エ
ッチングを行うことにより、島状半導体層１１０の各段
の側壁にそれぞれ第一の導電膜である多結晶シリコン膜
５１０をサイドウォール状に形成することで第一の導電
膜である多結晶シリコン膜５１１、５１２、５１３、５
１４を一括分離形成する。なお、最下段の選択ゲート、
すなわち第一の導電膜である多結晶シリコン膜５１１は
第六の絶縁膜であるシリコン酸化膜４５１の保護により
全て接続された状態を保つ。
【０６４３】次に、段を有する島状半導体層１１０の角
部に対して不純物導入を行い、ｎ型不純物拡散層７２
１、７２２、７２３、７２４を形成する(図２００及び
図２３０)。例えば、0〜45°程度傾斜した方向から5〜10
0 keVの注入エネルギー、砒素あるいは燐を１×１０12
〜１×１０15/cm2程度のドーズが挙げられる。ここで、
ｎ型不純物拡散層７２１、７２２、７２３、７２４を形
成するためのイオン注入は島状半導体層１１０の全周囲
に対して行ってもよく、一方向あるいは数方向からの注
入だけでもよい。すなわちｎ型不純物拡散層７２１、７
２２、７２３、７２４は島状半導体層１１０の周囲を取
り囲むように形成しなくてもよい。
【０６４４】その後、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ２をマスクとして
用いて、反応性イオンエッチングにより第六の絶縁膜で
あるシリコン酸化膜４５１をエッチングし、第一の導電
膜である多結晶シリコン膜５１１、第四の絶縁膜である
シリコン酸化膜４３０、不純物拡散層７１０をエッチン
グし第一の溝部２１１を形成する(図２０１及び図２３
１)。これにより図１のＡ−Ａ’方向について連続する第
一の配線層及び選択ゲート線となる第二の配線層を分離
形成する。
【０６４５】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６１を20nm〜200nm程度堆積し、等方性エッ
チングにより第一の溝部２１１及び第一の導電膜である
多結晶シリコン膜５１１の上部を埋設するように第七の
絶縁膜であるシリコン酸化膜４６１を埋め込む(図２０
２及び図２３２)。
【０６４６】続いて、露出した第一の導電膜である多結
晶シリコン膜５１２、５１３、５１４の表面に対し、層
間絶縁膜６１０を形成する。この層間絶縁膜６１０は、
例えばＯＮＯ膜とする。具体的には熱酸化法により多結
晶シリコン膜表面に5〜10nmのシリコン酸化膜とＣＶＤ
法により5〜10nmのシリコン窒化膜とさらに5〜10nmのシ
リコン酸化膜を順次堆積する。
【０６４７】次に、第二の導電膜として例えば多結晶シ
リコン膜５２０を15nm〜150nm堆積する(図２０３及び図
２３３)。
【０６４８】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４５２を20nm〜200nm程度堆積し、所望の深
さまでエッチバックを行う(図２０４及び図２３４)。例
えば異方性エッチングを行うことにより、島状半導体層
１１０の各段において第一の導電膜である多結晶シリコ
ン膜５１２、５１３、５１４の側壁に、層間絶縁膜６１
０を介して第二の導電膜である多結晶シリコン膜５２０
をサイドウォール状にそれぞれ形成することで第二の導
電膜である多結晶シリコン膜５２２、５２３、５２４を
一括分離形成する(図２０５及び図２３５)。なお、下段
の制御ゲート、すなわち第二の導電膜である多結晶シリ
コン膜５２２は第六の絶縁膜であるシリコン酸化膜４５
２の保護により全て接続された状態を保つ。
【０６４９】続いて、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ３をマスクとして
用いて、反応性イオンエッチングにより第六の絶縁膜で
あるシリコン酸化膜４５２をエッチングし、続けて第二
の導電膜である多結晶シリコン膜５２２をエッチングし
第一の溝部２１２を形成する(図２０６及び図２３６)。
これにより図１のＡ−Ａ’方向について連続する制御ゲ
ート線となる第三の配線層を分離形成する。
【０６５０】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６２を20nm〜200nm程度堆積し、等方性エッ
チングにより第一の溝部２１２及び第二の導電膜である
多結晶シリコン膜５２２の上部を埋設するように第七の
絶縁膜であるシリコン酸化膜４６２を埋め込む(図２０
７及び図２３７)。
【０６５１】続いて、第三の導電膜として、例えば多結
晶シリコン膜５３３を15nm〜150nm堆積する(図２０８及
び図２３８)。その後、第六の絶縁膜として、例えばシ
リコン酸化膜４５３を20nm〜200nm程度堆積し、所望の
深さまでエッチバックを行う(図２０９及び図２３９)。
【０６５２】等方性エッチングにより第六の絶縁膜であ
るシリコン酸化膜４５３をマスクにして第三の導電膜で
ある多結晶シリコン膜５３３の露出部及び第二の導電膜
である多結晶シリコン膜５２４を選択除去する(図２１
０及び図２４０)。上段の制御ゲート、すなわち第二の
導電膜である多結晶シリコン膜５２３は第三の導電膜で
ある多結晶シリコン膜５３３により接続され、第六の絶
縁膜であるシリコン酸化膜４５３の保護により等方性エ
ッチ後も全て接続された状態を保つ。
【０６５３】その後、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ４をマスクとして
用いて、反応性イオンエッチングにより第六の絶縁膜で
あるシリコン酸化膜４５３をエッチングし、続けて第三
の導電膜である多結晶シリコン膜５３３をエッチング
し、第一の溝部２１３を形成する(図２１１及び図２４
１)。これにより図１のＡ−Ａ’方向について連続する制
御ゲート線となる第三の配線層を分離形成する。
【０６５４】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６３を20nm〜400nm程度堆積し、等方性エッ
チングにより第一の溝部２１３、及び第二の導電膜であ
る多結晶シリコン膜５２３、第三の導電膜である多結晶
シリコン膜５３３の上部を埋設するように第七の絶縁膜
であるシリコン酸化膜４６３を埋め込む(図２１２及び
図２４２)。
【０６５５】その後、第七の絶縁膜であるシリコン酸化
膜４６３に対して露出した層間絶縁膜６１０を除去し、
島状半導体層１１０の頂上部及び島状半導体層１１０の
最上段に形成された選択ゲート、すなわち第一の導電膜
である多結晶シリコン膜５１４の少なくとも一部を露出
させる(図２１３及び図２４３)。
【０６５６】続いて、第三の導電膜として例えば多結晶
シリコン膜５３４を15nm〜150nm堆積する(図２１４及び
図２４４)。
【０６５７】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４５４を20nm〜200nm程度堆積し、所望の深
さまでエッチバックを行う(図２１５及び図２４５)。最
上段の選択ゲート、すなわち第一の導電膜である多結晶
シリコン膜５１４は第三の導電膜である多結晶シリコン
膜５３４により全て接続された状態を保つ。
【０６５８】続いて、第六の絶縁膜であるシリコン酸化
膜４５４に対して露出した第三の導電膜である多結晶シ
リコン膜５３４を等方性エッチングにより選択的に除去
する(図２１６及び図２４６)。この際、島状半導体層１
１０の頂上部及び島状半導体層１１０の最上段に形成さ
れた選択ゲート、すなわち第一の導電膜である多結晶シ
リコン膜５１４の一部がエッチングされるが、エッチン
グされた島状半導体層１１０の頂上部の高さが、エッチ
ング後の第三の導電膜である多結晶シリコン膜５３４の
最上端の高さより上であることが保たれていればよい。
【０６５９】公知のフォトリソグラフィ技術によりパタ
ーンニングされたレジストＲ５をマスクとして用いて、
反応性イオンエッチングにより第六の絶縁膜であるシリ
コン酸化膜４５４をエッチングし、続けて第三の導電膜
である多結晶シリコン膜５３４をエッチングし、第一の
溝部２１４を形成する。これにより図１のＡ−Ａ’方向
について連続する選択ゲート線となる第二の配線層を分
離形成する。
【０６６０】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６４を20nm〜400nm程度堆積し、エッチバッ
ク若しくは公知の化学機械的研磨(ＣＭＰ)技術などによ
り不純物拡散層７２４を備える島状半導体層１１０の上
部を露出させ、必要に応じて島状半導体層１１０の頂上
部に対して、例えばイオン注入法により不純物濃度調整
を行い、第四の配線層８４０を第二若しくは第三の配線
層と方向が交差するよう島状半導体層１１０の上部と接
続する。
【０６６１】その後、公知の技術により層間絶縁膜を形
成しコンタクトホール及びメタル配線を形成する。これ
により、第一の導電膜となる多結晶シリコン膜を浮遊ゲ
ートとする電荷蓄積層に蓄積される電荷状態によってメ
モリ機能を有する半導体記憶装置が実現する(図２１７
及び図２４７)。
【０６６２】なお、この製造例では、ｐ型半導体基板に
対し、島状半導体層１１０を形成しているが、ｎ型半導
体基板内に形成されたｐ型不純物拡散層若しくはｐ型シ
リコン基板内に形成されたｎ型不純物拡散層内にさらに
形成されたｐ型不純物拡散層に対し、島状半導体層１１
０を形成してもよいし、各不純物拡散層の導電型は逆導
電型でもよい。
【０６６３】また、この製造例では、島状半導体層１１
０を階段状に形成するために、第三の絶縁膜であるシリ
コン窒化膜３１１、３１２及び３１３をサイドウォール
状に形成し、該サイドウォールをｐ型シリコン基板１０
０の反応性イオンエッチング時におけるマスクとして用
いることで段の加工を実現したが、例えば絶縁膜若しく
は導電膜の埋め込みにより島状半導体層１１０の先端部
のみを露出させ、該露出部に対し、例えば熱酸化若しく
は等方性エッチングを行うことで島状半導体層１１０の
先端部を細らせ、上述の工程を繰り返すことにより島状
半導体層１１０を少なくとも一つの段を有する形状に形
成してもよい。
【０６６４】さらに、埋め込みにおいては、所望の溝部
に対し、例えばシリコン酸化膜や多結晶シリコン膜若し
くはシリコン酸化膜やシリコン窒化膜の積層膜を堆積
し、半導体基板上面より、例えば等方性エッチングを行
うことにより直接埋め込みを行ってもよいし、例えばレ
ジストエッチバック法により間接的に埋め込みを行って
もよい。
【０６６５】レジストエッチバック法による埋め込み高
さの制御は、露光時間によって行ってもよいし、露光量
によって行ってもよいしあるいは露光時間と露光量を併
用して制御を行ってもよいし、露光後の現像工程を含め
て制御方法は限定されない。また、露光ではなく、例え
ばアッシングによりレジストエッチバックを行ってもよ
いし、エッチバックを行わず、レジスト塗布の時点で所
望の深さになるような埋込みを行ってもよい。後者の手
法においてはレジストは粘性の低いものを用いることが
望ましい。これらの手法は、種々組み合わせて用いても
よい。さらに、レジストの塗布表面は親水性にすること
が望ましく、例えばシリコン酸化膜上に塗布することが
望ましい。
【０６６６】埋め込みに用いる際のシリコン酸化膜の形
成手段はＣＶＤ法に限らず、例えばシリコン酸化膜を回
転塗布により形成してもよい。
【０６６７】このように複数のメモリセル部の上部と下
部に選択ゲートを配置することで、メモリセルトランジ
スタが過剰消去の状態、すなわち読み出し電圧が0Vであ
ってしきい値が負の状態になり、非選択セルでもセル電
流が流れる現象を防止することができる。
【０６６８】製造例２ 第一、第二及び第三の配線層の分離を一括で行う具体的
な製造例を次に示す。このような半導体記憶装置は以下
の製造方法により形成することができる。なお、図２４
８及び図２４９は、ＥＥＰＲＯＭのメモリセルアレイを
示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面
図である。
【０６６９】この製造例では、製造例で説明される半導
体記憶装置において、公知のフォトリソグラフィ技術に
よりパターンニングされたレジスト Ｒ２、Ｒ３及びＲ
４をマスクとして用いた第一、第二及び第三の配線層の
分離工程を省略し、公知のフォトリソグラフィ技術によ
りパターンニングされたレジストＲ５による配線層の分
離工程において、最上段の第三の配線層のみならず、第
一、第二及び第三の配線層の全ての分離を一括で行う。
【０６７０】なお、配線層の一括分離を行う段階は実施
の形態１における公知のフォトリソグラフィ技術により
パターンニングされたレジストＲ５の形成直後に限ら
ず、例えば第七の絶縁膜であるシリコン酸化膜４６４を
堆積した後でもよく、第三の導電膜である多結晶シリコ
ン膜５３４の堆積後であれば限定されない。
【０６７１】これによりＡ−Ａ’線方向に連続する第
一、第二及び第三の配線層が一括で分離形成された、第
一の導電膜となる多結晶シリコン膜を浮遊ゲートとする
電荷蓄積層に蓄積される電荷状態によってメモリ機能を
有する半導体記憶装置が実現する。
【０６７２】製造例３ 最上段の選択ゲートと接続する第三の配線層を形成する
際に、第三の配線層のみをエッチングし、島状半導体層
１１０の頂上部をエッチングしない具体的な製造例を次
に示す。このような半導体記憶装置は以下の製造方法に
より形成することができる。なお、図１５０〜図１５６
及び図１５７〜図１６３は、それぞれ、ＥＥＰＲＯＭの
メモリセルアレイを示す平面図である図１のＡ−Ａ′線
及びＢ−Ｂ′線断面図である。
【０６７３】この製造例では、製造例１で説明される半
導体記憶装置において、第七の絶縁膜であるシリコン酸
化膜４６３に対して露出した層間絶縁膜６１０を除去
し、島状半導体層１１０の頂上部及び島状半導体層１１
０の最上段に形成された選択ゲート、すなわち第一の導
電膜である多結晶シリコン膜５１４の少なくとも一部を
露出させる(図２１３及び図２４３)。
【０６７４】その後、第八の絶縁膜として、例えばシリ
コン窒化膜３２０を10nm〜200nm程度堆積し、シリコン
酸化膜若しくはレジスト若しくはその双方の埋め込みを
行い、第八の絶縁膜であるシリコン窒化膜３２０の露出
部に対し、等方性エッチングを行うことによって、島状
半導体層１１０の上端部及び第一の導電膜である多結晶
シリコン膜５１４の少なくとも一部を露出させる。
【０６７５】続いて、埋め込みに用いたシリコン酸化膜
若しくはレジスト若しくはその双方を選択除去する(図
２５０及び図２５７)。
【０６７６】さらに、島状半導体層１１０の上端部及び
第一の導電膜である多結晶シリコン膜５１４の露出部に
対し、熱酸化することで第九の絶縁膜として、例えばシ
リコン酸化膜４７１を15nm〜200nm程度形成する(図２５
１及び図２５８)。
【０６７７】その後、等方性エッチングにより第八の絶
縁膜であるシリコン窒化膜３２０を選択除去し、第一の
導電膜である多結晶シリコン膜５１４の一部を露出させ
る(図２５２及び図２５９)。
【０６７８】続いて、第三の導電膜として、例えば多結
晶シリコン膜５３４を15nm〜150nm堆積する(図２５３及
び図２６０)。
【０６７９】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４５４を20nm〜200nm程度堆積し、所望の深
さまでエッチバックを行う(図２５４及び図２６１)。最
上段の選択ゲート、すなわち第一の導電膜である多結晶
シリコン膜５１４は第三の導電膜である多結晶シリコン
膜５３４により全て接続された状態を保つ。
【０６８０】続いて、第七の絶縁膜であるシリコン酸化
膜４６４に対して露出した第三の導電膜である多結晶シ
リコン膜５３４を等方性エッチングにより、選択的に除
去する(図２５５及び図２６２)。
【０６８１】第九の絶縁膜であるシリコン酸化膜４７１
の保護により、島状半導体層１１０の頂上部及び島状半
導体層１１０の最上段に形成された選択ゲート、すなわ
ち第一の導電膜である多結晶シリコン膜５１４はエッチ
ングされない。
【０６８２】その後、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ５をマスクとして
用いて、反応性イオンエッチングにより第六の絶縁膜で
あるシリコン酸化膜４５４及び第三の導電膜である多結
晶シリコン膜５３４をエッチングする。
【０６８３】以降の工程は、製造例に準じることによ
り、第一の導電膜となる多結晶シリコン膜を浮遊ゲート
とする電荷蓄積層に蓄積される電荷状態によってメモリ
機能を有する半導体記憶装置が実現する(図２５６及び
図２６３)。
【０６８４】これにより、製造例１と同様の効果が得ら
れ、さらに第三の導電膜である多結晶シリコン膜５３４
に対する等方性エッチング時において島状半導体層１１
０の頂上部や第一の導電膜である多結晶シリコン膜５１
４がエッチングを受けることが無くなるため、エッチン
グ制御の困難さが解消する利点を有する。
【０６８５】製造例４ 第一、第二及び第三の配線層の分離をマスクを用いるこ
となく行う具体的な製造例を次に示す。このような半導
体記憶装置は以下の製造方法により形成することができ
る。なお、図２６４〜図２９１及び図２９２〜図３１９
は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す
平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図で
ある。
【０６８６】まず、半導体基板として、例えばp型シリ
コン基板１００の表面にマスク層となる第一の絶縁膜と
して、例えばシリコン酸化膜４１０を200〜2000nm堆積
し、公知のフォトリソグラフィ技術によりパターンニン
グされたレジストＲ１1をマスクとして用いて、反応性イ
オンエッチングにより第一の絶縁膜であるシリコン酸化
膜４１０をエッチングする(図２６４及び図２９２)。
【０６８７】なお、第一の絶縁膜であるシリコン酸化膜
４１０は、例えばシリコン窒化膜でもよく、また導電膜
でもよく、また二種以上の材料からなる積層膜でもよ
く、ｐ型シリコン基板１００に対する反応性エッチング
時においてエッチングされない若しくはエッチング速度
がシリコンのものより遅くなる材料であれば限定されな
い。
【０６８８】第一の絶縁膜であるシリコン酸化膜４１０
をマスクに用いて、反応性イオンエッチングにより半導
体基板であるp型シリコン基板１００を50〜5000nmエッ
チングし、その後ｐ型シリコン基板１００の露出部に対
し、熱酸化することで第二の絶縁膜となる、例えばシリ
コン酸化膜４２１を5nm〜100nm形成する(図２６５及び
図２９３)。
【０６８９】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１１を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１１
を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状
に加工されたp型シリコン基板１００の側壁に、第二の
絶縁膜であるシリコン酸化膜４２１を介してサイドウォ
ール状に配置する(図２６６及び図２９４)。
【０６９０】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１１をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２１をエッチング除去し、続いて露出
したp型シリコン基板１００を50〜5000nmエッチングす
ることで、p型シリコン基板１００を一つの段を有する
柱状に加工する。その後、ｐ型シリコン基板１００の露
出部に対し、熱酸化することで第二の絶縁膜となる、例
えばシリコン酸化膜４２２を5nm〜100nm形成する(図２
６７及び図２９５)。
【０６９１】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１２を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１２
を、第一の絶縁膜であるシリコン酸化膜４１０、及び第
三の絶縁膜であるシリコン窒化膜３１１及び一つの段を
有する柱状に加工されたp型シリコン基板１００の側壁
に、第二の絶縁膜であるシリコン酸化膜４２２を介して
サイドウォール状に配置する。
【０６９２】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１２をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２２をエッチング除去し、続いて露出
したp型シリコン基板１００を50〜5000nmエッチングす
ることで、p型シリコン基板１００を二つの段を有する
柱状に加工する。その後p型シリコン基板１００の露出
部に対し、熱酸化することで第二の絶縁膜となる、例え
ばシリコン酸化膜４２３を5nm〜100nm形成する(図２６
８及び図２９６)。
【０６９３】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１３を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１３
を、第一の絶縁膜であるシリコン酸化膜４１０及び第三
の絶縁膜であるシリコン窒化膜３１２及び二つの段を有
する柱状に加工されたｐ型シリコン基板１００の側壁
に、第二の絶縁膜であるシリコン酸化膜４２３を介して
サイドウォール状に配置する。
【０６９４】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１３をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２３をエッチング除去する。露出した
p型シリコン基板１００を50〜5000nmエッチングするこ
とで、p型シリコン基板１００を三つの段を有する柱状
に加工する。以上の工程により半導体基板であるp型シ
リコン基板１００は、段を有する柱状をなして複数の島
状半導体層１１０に分離される。
【０６９５】その後、p型シリコン基板１００の露出部
に対し、例えば熱酸化することで第二の絶縁膜として、
例えばシリコン酸化膜４２４を5nm〜100nm形成する(図
２６９及び図２９７)。なお第二の絶縁膜であるシリコン
酸化膜４２４は堆積によって形成してもよいし、シリコ
ン酸化膜に限らず、例えばシリコン窒化膜でもよく、そ
の材料は限定されない。
【０６９６】段を有する島状半導体層１１０の底部に対
し不純物導入を行い、ｎ型不純物拡散層７１０を形成す
る。例えばイオン注入法により、0〜7°程度傾斜した方
向から5〜100 keVの注入エネルギー、砒素あるいは燐を
１×１０13〜１×１０17/cm2程度のドーズが条件として
挙げられる。
【０６９７】続いて、例えば等方性エッチングによりシ
リコン窒化膜、シリコン酸化膜を選択除去する(図２７
０及び図２９８)。島状半導体層１１０の表面を酸化す
ることで第四の絶縁膜となる、例えばシリコン酸化膜４
３０を10nm〜100nm形成する(図２７１及び図２９９)。こ
の時、島状半導体層１１０の最上段の径が最小加工寸法
で形成されていた場合、第四の絶縁膜であるシリコン酸
化膜４３０の形成により島状半導体層１１０の最上段の
径の大きさが小さくなる。つまり、最小加工寸法以下に
形成される。
【０６９８】公知のフォトリソグラフィ技術によりパタ
ーンニングされたレジストＲ２をマスクとして用いて、
反応性イオンエッチングにより第四の絶縁膜であるシリ
コン酸化膜４３０をエッチングし、露出したシリコン基
板に対してさらに反応性イオンエッチングを行うことで
不純物拡散層７１０をＢ−Ｂ’方向に分離させ、第一の
溝部２１０を形成する(図２７２及び図３００)。これに
より図１のＡ−Ａ’方向について連続する第一の配線層
を分離形成する。シリコン基板に対する異方性エッチン
グは、第四の絶縁膜であるシリコン酸化膜４３０の側壁
に沿って自己整合的に行われるため、レジストＲ２に十
分な合わせ余裕を持たせることが実現し、加工が容易と
なる利点を有する。
【０６９９】その後、第七の絶縁膜として、例えばシリ
コン酸化膜４６０を20nm〜200nm程度堆積し、例えば等
方性エッチングにより所望の高さまでエッチバックする
ことにより第七の絶縁膜であるシリコン酸化膜４６０を
第一の溝部２１０若しくは第一の溝部２１０及び島状半
導体層１１０の底部に埋め込む(図２７３及び図３０
１)。
【０７００】次に、必要に応じて斜めイオン注入を利用
して各島状半導体層１１０の側壁にチャネルイオン注入
を行う。例えば、5〜45°程度傾斜した方向から5〜100 k
eVの注入エネルギー、硼素１×１０11〜１×１０13/cm2
程度のドーズが挙げられる。チャネルイオン注入の際に
は、島状半導体層１１０の多方向から注入される方が表
面不純物濃度を均一とできるため好ましい。あるいはチ
ャネルイオン注入に代わって、ＣＶＤ法により硼素を含
む酸化膜を堆積し、その酸化膜からの硼素拡散を利用し
てもよい。なお、島状半導体層１１０の表面からの不純
物導入に関しては島状半導体層１１０の表面を第四の絶
縁膜であるシリコン酸化膜４３０で被覆する前に行って
もよいし、島状半導体層１１０を形成する前に導入を完
了しておいてもよいし、島状半導体層１１０の不純物濃
度分布が同等であれば手段を限定されない。
【０７０１】続いて、例えば熱酸化法を用いて各島状半
導体層１１０の周囲に、例えば10nm程度のトンネル酸化
膜となる第五の絶縁膜として、例えばシリコン酸化膜４
４０を形成する(図２７４及び図３０２)。この際、トン
ネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜若しくは
オキシナイトライド膜でもよい。
【０７０２】第一の導電膜となる、例えば多結晶シリコ
ン膜５１０を20nm〜200nm程度堆積する(図２７５及び図
３０３)。
【０７０３】その後、例えば異方性エッチングを行うこ
とにより、島状半導体層１１０の各段の側壁にそれぞれ
第一の導電膜である多結晶シリコン膜５１０をサイドウ
ォール状に形成することで第一の導電膜である多結晶シ
リコン膜５１１、５１２、５１３、５１４を一括分離形
成する(図２７６及び図３０４)。その際、島状半導体層１
１０の間隔を、図１のＡ−Ａ’方向について予め所定の
値以下に設定しておくことによって、マスク工程を用い
ることなく、その方向に連続する選択ゲート線となる第
二の配線層として形成される。
【０７０４】なお、第一の配線層の分離形成を、先に説
明したように公知のフォトリソグラフィ技術によりパタ
ーンニングされたレジストＲ２をマスクとして用いても
よいし、このサイドウォール状に形成した第一の導電膜
である多結晶シリコン膜５１１の側壁に沿って自己整合
でシリコン基板に対し第一の溝部２１１を形成し、不純
物拡散層７１０を分離することで行ってもよい。
【０７０５】次に、段を有する島状半導体層１１０の角
部に対して不純物導入を行い、ｎ型不純物拡散層７２
１、７２２、７２３、７２４を形成する(図２７７及び
図３０５)。例えば、0〜45°程度傾斜した方向から5〜10
0 keVの注入エネルギー、砒素あるいは燐を１×１０12
〜１×１０15/cm2程度のドーズが挙げられる。ここで、
ｎ型不純物拡散層７２１、７２２、７２３、７２４を形
成するためのイオン注入は、島状半導体層１１０の全周
囲に対して行ってもよく、一方向あるいは数方向からの
注入だけでもよい。すなわちｎ型不純物拡散層７２１、
７２２、７２３、７２４は島状半導体層１１０の周囲を
取り囲むように形成しなくてもよい。
【０７０６】次いで、第七の絶縁膜として、例えばシリ
コン酸化膜４６１を20nm〜200nm程度堆積し、等方性エ
ッチングにより第一の導電膜である多結晶シリコン膜５
１１の上部及び側部を埋設するように第七の絶縁膜の絶
縁膜であるシリコン酸化膜４６１を埋め込む(図２７８
及び図３０６)。
【０７０７】続いて、露出した第一の導電膜である多結
晶シリコン膜５１２、５１３、５１４の表面に対し層間
絶縁膜６１０を形成する。この層間絶縁膜６１０は、例
えばＯＮＯ膜とする。
【０７０８】続いて、第二の導電膜として例えば多結晶
シリコン膜５２０を15nm〜150nm堆積する(図２７９及び
図３０７)。
【０７０９】その後、例えば異方性エッチングを行うこ
とにより、島状半導体層１１０の各段において第一の導
電膜である多結晶シリコン膜５１２、５１３、５１４の
側壁に、層間絶縁膜６１０を介して第二の導電膜である
多結晶シリコン膜５２０をサイドウォール状にそれぞれ
形成することで第二の導電膜である多結晶シリコン膜５
２２、５２３、５２４を一括分離形成する(図２８０及
び３０８)。その際、島状半導体層１１０の間隔を、図１の
Ａ−Ａ’方向について予め所定の値以下に設定しておく
ことによって、マスク工程を用いることなく、その方向に
連続する制御ゲート線となる第三の配線層として形成さ
れる。
【０７１０】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６２を20nm〜200nm程度堆積し、等方性エッ
チングに第二の導電膜である多結晶シリコン膜５２２の
上部及び側部を埋設するように第七の絶縁膜の絶縁膜で
あるシリコン酸化膜４６２を埋め込む(図２８１及び図
３０９)。
【０７１１】続いて、第三の導電膜として、例えば多結
晶シリコン膜５３３を15nm〜150nm堆積する(図２８２及
び図３１０)。
【０７１２】その後、例えば異方性エッチングを行うこ
とにより、島状半導体層１１０の各段において第二の導
電膜である多結晶シリコン膜５２３、５２４の側壁に、
第三の導電膜である多結晶シリコン膜５３０をサイドウ
ォール状にそれぞれ形成することで第三の導電膜である
多結晶シリコン膜５３３、５３４を一括分離形成する
(図２８３及び図３１１)。その際、島状半導体層１１０の
間隔を、図１のＡ−Ａ’方向について予め所定の値以下
に設定しておくことによって、マスク工程を用いること
なく、その方向に連続する制御ゲート線となる第三の配
線層として形成される。
【０７１３】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６３-１を20nm〜400nm程度堆積し、等方性エ
ッチングにより第二の導電膜である多結晶シリコン膜５
２３、第三の導電膜である多結晶シリコン膜５３３の上
部及び側部を埋設するように第七の絶縁膜であるシリコ
ン酸化膜４６３-１を埋め込む(図２８４及び図３１
２)。
【０７１４】続いて、第七の絶縁膜であるシリコン酸化
膜４６３-１に対して露出した、第二の導電膜である多
結晶シリコン膜５２４及び第三の導電膜である多結晶シ
リコン膜５３４を、例えば等方性エッチングにより選択
除去する(図２８５及び図３１３)。なお、この等方性エ
ッチング時において同時に第二の導電膜である多結晶シ
リコン膜５２３の一部若しくは第三の導電膜である多結
晶シリコン膜５３３の一部若しくはその双方がエッチン
グを受けてもよいし、また、第二の導電膜である多結晶
シリコン膜５２４及び第三の導電膜である多結晶シリコ
ン膜５３４の一部のみがエッチングを受けてもよいし、
上下に隣接する第二の配線層と第三の配線層とが電気的
に絶縁される状態が保たれるのであれば限定されない。
【０７１５】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６３-２を20nm〜400nm程度堆積し、等方性エ
ッチングにより第二の導電膜である多結晶シリコン膜５
２３の上部を埋設するように第七の絶縁膜の絶縁膜であ
るシリコン酸化膜４６３-２を埋め込む(図２８６及び図
３１４)。
【０７１６】その後、第七の絶縁膜であるシリコン酸化
膜４６３-２に対して露出した層間絶縁膜６１０を除去
し、島状半導体層１１０の頂上部及び島状半導体層１１
０の最上段に形成された選択ゲート、すなわち第一の導
電膜である多結晶シリコン膜５１４の少なくとも一部を
露出させる(図２８７及び図３１５)。
【０７１７】続いて、第三の導電膜として、例えば多結
晶シリコン膜５３４を15nm〜150nm堆積する(図２８８及
び図３１６)。
【０７１８】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４５４を20nm〜200nm程度堆積し、反応性イ
オンエッチングにより凸状に形成される第三の導電膜で
ある多結晶シリコン膜５３４の側壁にサイドウォール状
に配置する(図２８９及び図３１７)。島状半導体層１１
０の間隔を、図１のＡ−Ａ’方向について予め所定の値
以下に設定しておくか若しくは第六の絶縁膜であるシリ
コン酸化膜４５４の堆積膜厚を調整することにより、図
１のＡ−Ａ’方向については第六の絶縁膜であるシリコ
ン酸化膜４５４は連続して接続し、図１のＢ−Ｂ’方向
については個々に分離した状態にする。
【０７１９】続いて、第六の絶縁膜であるシリコン酸化
膜４５４に対して露出した第三の導電膜である多結晶シ
リコン膜５３４を等方性エッチングにより選択的に除去
する(図２９０及び図３１８)。この際、島状半導体層１
１０の頂上部及び島状半導体層１１０の最上段に形成さ
れた選択ゲート、すなわち第一の導電膜である多結晶シ
リコン膜５１４の一部がエッチングを受けるが、エッチ
ングを受けた島状半導体層１１０の頂上部の高さが、エ
ッチング後の第三の導電膜である多結晶シリコン膜５３
４の最上端の高さより上であることが保たれていればよ
い。また、この等方性エッチングによりマスク工程を用
いることなく、その方向に連続する選択ゲート線となる
第二の配線層として形成される。
【０７２０】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６４を20nm〜400nm程度堆積し、エッチバッ
ク若しくはＣＭＰ法などにより不純物拡散層７２４を備
える島状半導体層１１０の上部を露出させ、必要に応じ
て島状半導体層１１０の頂上部に対して、例えばイオン
注入法により不純物濃度調整を行い、第四の配線層８４
０を第二若しくは第三の配線層と方向が交差するよう島
状半導体層１１０の上部と接続する。
【０７２１】その後、公知の技術により層間絶縁膜を形
成し、コンタクトホール及びメタル配線を形成する。こ
れにより、第一の導電膜となる多結晶シリコン膜を浮遊
ゲートとする電荷蓄積層に蓄積される電荷状態によって
メモリ機能を有する半導体記憶装置が実現する(図２９
１及び図３１９)。
【０７２２】これにより、製造例１と同様の効果が得ら
れ、さらに第一、第二、第三の配線層の分離形成がマス
クを用いることなく自己整合的に形成することができ、
工程数削減等の利点を有する。
【０７２３】なお、本製造例は、島状半導体層１１０の
配置が対称的でない場合に初めて可能である。すなわち、
第二若しくは第三の配線層方向の島状半導体層との隣接
間隔を、第四の配線層方向にそれより小さくすることに
より、第四の配線層方向には分離され、第二若しくは第三
の配線層方向に繋がる配線層がマスク無しで自動的に得
られる。これに対して、例えば、島状半導体層の配置を対
称にした場合にはフォトリソグラフィによりレジストの
パターンニング工程により配線層の分離を行ってもよ
い。
【０７２４】製造例５ 第三の配線層を形成する際、最上段の選択ゲートに余分
なゲート等を形成させることなしに第三の配線層を形成
する具体的な製造例を次に示す。このような半導体記憶
装置は以下の製造方法により形成することができる。な
お、図３２０〜図３４４及び図３４５〜図３６９は、そ
れぞれ、ＥＥＰＲＯＭのメモリセルアレイを示す平面図
である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
【０７２５】まず、半導体基板として、例えばp型シリ
コン基板１００の表面にマスク層となる第一の絶縁膜と
して、例えばシリコン酸化膜４１０を200〜2000nm堆積
し、公知のフォトリソグラフィ技術によりパターンニン
グされたレジストＲ１1をマスクとして用いて、反応性イ
オンエッチングにより第一の絶縁膜であるシリコン酸化
膜４１０をエッチングする(図３２０及び図３４５)。
【０７２６】なお、第一の絶縁膜であるシリコン酸化膜
４１０は、例えばシリコン窒化膜でもよく、また導電膜
でもよく、また二種以上の材料からなる積層膜でもよ
く、ｐ型シリコン基板１００に対する反応性エッチング
時においてエッチングされない若しくはエッチング速度
がシリコンのものより遅くなる材料であれば限定されな
い。
【０７２７】第一の絶縁膜であるシリコン酸化膜４１０
をマスクに用いて、反応性イオンエッチングにより半導
体基板であるp型シリコン基板１００を50〜5000nmエッ
チングし、その後p型シリコン基板１００の露出部に対
し熱酸化することで第二の絶縁膜となる、例えばシリコ
ン酸化膜４２１を5nm〜100nm形成する(図３２１及び図
３４６)。
【０７２８】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１１を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１１
を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状
に加工されたp型シリコン基板１００の側壁に、第二の
絶縁膜であるシリコン酸化膜４２１を介してサイドウォ
ール状に配置する(図３２２及び図３４７）。
【０７２９】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１１をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２１をエッチング除去し、続いて露出
したp型シリコン基板１００を50〜5000nmエッチングす
ることで、p型シリコン基板１００を一つの段を有する
柱状に加工する。
【０７３０】その後、ｐ型シリコン基板１００の露出部
に対し熱酸化することで第二の絶縁膜となる、例えばシ
リコン酸化膜４２２を5nm〜100nm形成する(図３２３及
び図３４８)。
【０７３１】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１２を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１２
を、第一の絶縁膜であるシリコン酸化膜４１０及び第三
の絶縁膜であるシリコン窒化膜３１１及び一つの段を有
する柱状に加工されたp型シリコン基板１００の側壁
に、第二の絶縁膜であるシリコン酸化膜４２２を介して
サイドウォール状に配置する。
【０７３２】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１２をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２２をエッチング除去し、続いて露出
したp型シリコン基板１００を50〜5000nmエッチングす
ることで、p型シリコン基板１００を二つの段を有する
柱状に加工する。
【０７３３】その後、p型シリコン基板１００の露出部
に対し熱酸化することで第二の絶縁膜となる、例えばシ
リコン酸化膜４２３を5nm〜100nm形成する(図３２４及
び図３４９)。
【０７３４】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１３を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１３
を、第一の絶縁膜であるシリコン酸化膜４１０及び第三
の絶縁膜であるシリコン窒化膜３１２及び二つの段を有
する柱状に加工されたp型シリコン基板１００の側壁
に、第二の絶縁膜であるシリコン酸化膜４２３を介して
サイドウォール状に配置する。
【０７３５】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１３をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２３をエッチング除去し、続いて露出
したp型シリコン基板１００を50〜5000nmエッチングす
ることで、p型シリコン基板１００を三つの段を有する
柱状に加工する。以上の工程により半導体基板であるp
型シリコン基板１００は、段を有する柱状をなして複数
の島状半導体層１１０に分離される。
【０７３６】その後、ｐ型シリコン基板１００の露出部
に対し、例えば熱酸化することで第二の絶縁膜として、
例えばシリコン酸化膜４２４を5nm〜100nm形成する(図
３２５及び図３５０)。なお、第二の絶縁膜であるシリコ
ン酸化膜４２４は堆積によって形成してもよいし、シリ
コン酸化膜に限らず、例えばシリコン窒化膜でもよく、
その材料は限定されない。
【０７３７】段を有する島状半導体層１１０の底部に対
し、不純物導入を行い、ｎ型不純物拡散層７１０を形成
する。例えばイオン注入法により、0〜7°程度傾斜した
方向から5〜100 keVの注入エネルギー、砒素あるいは燐
を１×１０13〜１×１０17/cm2程度のドーズが条件とし
て挙げられる。
【０７３８】続いて、例えば等方性エッチングによりシ
リコン窒化膜、シリコン酸化膜を選択除去する(図３２
６及び図３５１)。
【０７３９】島状半導体層１１０の表面を酸化すること
で第四の絶縁膜となる、例えばシリコン酸化膜４３０を
10nm〜100nm形成する(図３２７及び図３５２)。この時、
島状半導体層１１０の最上段の径が最小加工寸法で形成
されていた場合、第四の絶縁膜であるシリコン酸化膜４
３０の形成により島状半導体層１１０の最上段の径の大
きさが小さくなる。つまり、最小加工寸法以下に形成さ
れる。
【０７４０】続いて、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ２をマスクとして
用いて、反応性イオンエッチングにより第四の絶縁膜で
あるシリコン酸化膜４３０をエッチングし、露出したシ
リコン基板に対してさらに反応性イオンエッチングを行
うことで不純物拡散層７１０をＢ−Ｂ’方向に分離さ
せ、第一の溝部２１０を形成する(図３２８及び図３５
３)。これにより図１のＡ−Ａ’方向について連続する
第一の配線層を分離形成する。シリコン基板に対する異
方性エッチングは第四の絶縁膜であるシリコン酸化膜４
３０の側壁に沿って自己整合的に行われるため、レジス
トＲ２に十分な合わせ余裕をもたせることが実現し、加
工が容易となる利点を有する。
【０７４１】その後、第七の絶縁膜として、例えばシリ
コン酸化膜４６０を20nm〜200nm程度堆積し、例えば等
方性エッチングにより所望の高さまでエッチバックする
ことにより第七の絶縁膜であるシリコン酸化膜４６０を
第一の溝部２１０、若しくは第一の溝部２１０及び島状
半導体層１１０の底部に埋め込む。
【０７４２】次に、必要に応じて斜めイオン注入を利用
して各島状半導体層１１０の側壁にチャネルイオン注入
を行う。例えば、5〜45°程度傾斜した方向から5〜100 k
eVの注入エネルギー、硼素１×１０11〜１×１０13/cm2
程度のドーズが挙げられる。チャネルイオン注入の際に
は、島状半導体層１１０の多方向から注入される方が表
面不純物濃度を均一とできるため好ましい。あるいはチ
ャネルイオン注入に代えて、ＣＶＤ法により硼素を含む
酸化膜を堆積し、その酸化膜からの硼素拡散を利用して
もよい。なお、島状半導体層１１０の表面からの不純物
導入に関しては島状半導体層１１０の表面を第四の絶縁
膜であるシリコン酸化膜４３０で被覆する前に行っても
よいし、島状半導体層１１０を形成する前に導入を完了
しておいてもよいし、島状半導体層１１０の不純物濃度
分布が同等であれば手段を限定されない。
【０７４３】続いて、例えば熱酸化法を用いて各島状半
導体層１１０の周囲に、例えば10nm程度のトンネル酸化
膜となる第五の絶縁膜として、例えばシリコン酸化膜４
４０を形成する(図３２９及び図３５４)。この際、トン
ネル酸化膜は、熱酸化膜に限らず、ＣＶＤ酸化膜若しく
はオキシナイトライド膜でもよい。
【０７４４】第一の導電膜となる、例えば多結晶シリコ
ン膜５１０を20nm〜200nm程度堆積する(図３３０及び図
３５５)。
【０７４５】その後、例えば異方性エッチングを行うこ
とにより、島状半導体層１１０の各段の側壁にそれぞれ
第一の導電膜である多結晶シリコン膜５１０をサイドウ
ォール状に形成することで第一の導電膜である多結晶シ
リコン膜５１１、５１２、５１３、５１４を一括分離形
成する(図３３１及び図３５６)。その際、島状半導体層１
１０の間隔を、図１のＡ−Ａ’方向について予め所定の
値以下に設定しておくことによって、マスク工程を用い
ることなく、その方向に連続する選択ゲート線となる第
二の配線層として形成される。
【０７４６】次に、段を有する島状半導体層１１０の角
部に対して不純物導入を行い、ｎ型不純物拡散層７２
１、７２２、７２３、７２４を形成する(図３３２及び
図３５７)。例えば、0〜45°程度傾斜した方向から5〜10
0 keVの注入エネルギー、砒素あるいは燐を１×１０12
〜１×１０15/cm2程度のドーズが挙げられる。ここで、
ｎ型不純物拡散層７２１、７２２、７２３、７２４を形
成するためのイオン注入は島状半導体層１１０の全周囲
に対して行ってもよく、一方向あるいは数方向からの注
入だけでもよい。すなわちｎ型不純物拡散層７２１、７
２２、７２３、７２４は島状半導体層１１０の周囲を取
り囲むように形成しなくてもよい。
【０７４７】続いて、第一の導電膜である多結晶シリコ
ン膜５１１に対して、例えば熱酸化法により第九の絶縁
膜として、例えばシリコン酸化膜４７２を10nm〜180nm
程度形成する。その後、第四の導電膜である多結晶シリ
コン膜５４０を20nm〜200nm程度堆積し、等方性エッチ
ングにより第一の導電膜である多結晶シリコン膜５１１
の上部及び側部を、第九の絶縁膜であるシリコン酸化膜
４７２を介して埋設するように第四の導電膜である多結
晶シリコン膜５４０を埋め込む(図３３３及び図３５
８)。
【０７４８】なお、埋め込み材料として第四の導電膜で
ある多結晶シリコン膜５４０を用いたが、シリコン酸化
膜でも、あるいはシリコン窒化膜でもよいが、埋め込み
性の良好な材料であることが望ましい。シリコン酸化膜
やシリコン窒化膜のような絶縁膜を用いた場合は、第九
の絶縁膜であるシリコン酸化膜４７２を形成しなくても
よい。
【０７４９】次いで、露出した第一の導電膜である多結
晶シリコン膜５１２、５１３、５１４の表面に対し層間
絶縁膜６１２を形成する(図３３４及び図３５９)。この
層間絶縁膜６１２は、例えばONO膜とする。続いて、第二
の導電膜として、例えば多結晶シリコン膜５２２を15nm
〜150nm堆積する(図３３５及び図３６０)。
【０７５０】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４５２を20nm〜200nm程度堆積し、所望の深
さまでエッチバックを行った後、例えば等方性エッチン
グを行うことにより第二の導電膜である多結晶シリコン
膜５２２の露出部を選択除去し、第一の導電膜である多
結晶シリコン膜５１２の側壁に、層間絶縁膜６１２を介
して第二の導電膜である多結晶シリコン膜５２２を配置
する(図３３６及び図３６１)。なお、下段の制御ゲー
ト、すなわち第二の導電膜である多結晶シリコン膜５２
２は第六の絶縁膜であるシリコン酸化膜４５２の保護に
より全て接続された状態を保つ。
【０７５１】その後、層間絶縁膜６１２の露出部を除去
した後、公知のフォトリソグラフィ技術によりパターン
ニングされたレジストＲ３をマスクとして用いて、反応
性イオンエッチングにより第六の絶縁膜であるシリコン
酸化膜４５２をエッチングし、続けて第二の導電膜であ
る多結晶シリコン膜５２２をエッチングし、第一の溝部
２１２を形成する(図３３７及び図３６２)。これによ
り、図１のＡ−Ａ’方向について連続する制御ゲート線
となる第三の配線層を分離形成する。
【０７５２】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６２を20nm〜200nm程度堆積し、等方性エッ
チングにより第一の溝部２１２及び第二の導電膜である
多結晶シリコン膜５２２の上部を埋設するように第七の
絶縁膜であるシリコン酸化膜４６２を埋め込む(図３３
８及び図３６３)。なお、第一の導電膜である多結晶シ
リコン膜５１３、５１４上に形成される層間絶縁膜６１
２の除去は、第一の溝部２１２の形成後に行ってもよい
し、第七の絶縁膜であるシリコン酸化膜４６２の埋め込
み後に行ってもよいし、限定されない。あるいは除去し
なくてもよい。
【０７５３】続いて、露出した第一の導電膜である多結
晶シリコン膜５１３、５１４の表面に対し、層間絶縁膜
６１３を形成する。なお、先の工程において第一の導電
膜である多結晶シリコン膜５１３、５１４上に形成され
る層間絶縁膜６１２の除去を行わなかった場合は、ＣＶ
Ｄ法により5〜10nmのシリコン酸化膜を堆積する。
【０７５４】次いで、第二の導電膜として、例えば多結
晶シリコン膜５２３を15nm〜150nm堆積する。
【０７５５】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４５３を20nm〜200nm程度堆積し、所望の深
さまでエッチバックを行い、例えば等方性エッチングを
行うことにより第二の導電膜である多結晶シリコン膜５
２３の露出部を選択除去し、第一の導電膜である多結晶
シリコン膜５１３の側壁に、層間絶縁膜６１３を介して
第二の導電膜である多結晶シリコン膜５２３を配置す
る。なお、上段の制御ゲート、すなわち第二の導電膜で
ある多結晶シリコン膜５２３は第六の絶縁膜であるシリ
コン酸化膜４５３の保護により全て接続された状態を保
つ。
【０７５６】層間絶縁膜６１３の露出部を除去した後、
公知のフォトリソグラフィ技術によりパターンニングさ
れたレジストＲ４をマスクとして用いて、反応性イオン
エッチングにより第六の絶縁膜であるシリコン酸化膜４
５３をエッチングし、続けて第二の導電膜である多結晶
シリコン膜５２３をエッチングし、第一の溝部２１３を
形成する。これにより、図１のＡ−Ａ’方向について連
続する制御ゲート線となる第三の配線層を分離形成す
る。
【０７５７】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６３を20nm〜200nm程度堆積し、等方性エッ
チングにより第一の溝部２１３及び第二の導電膜である
多結晶シリコン膜５２３の上部を埋設するように第七の
絶縁膜であるシリコン酸化膜４６３を埋め込む(図３３
９及び図３６４)。なお、第一の導電膜である多結晶シ
リコン膜５１４上に形成される層間絶縁膜６１３の除去
は、第一の溝部２１３の形成後に行ってもよいし、第七
の絶縁膜であるシリコン酸化膜４６３の埋め込み後に行
ってもよいし、限定されない。
【０７５８】続いて、第八の絶縁膜として、例えばシリ
コン窒化膜３２０を10nm〜200nm程度堆積し、シリコン
酸化膜若しくはレジスト若しくはその双方の埋め込みを
行い、第八の絶縁膜であるシリコン窒化膜３２０の露出
部に対し、等方性エッチングを行うことによって、島状
半導体層１１０の上端部及び第一の導電膜である多結晶
シリコン膜５１４の少なくとも一部を露出させる。その
後、埋め込みに用いたシリコン酸化膜若しくはレジスト
若しくはその双方を選択除去する(図３４０及び図３６
５)。
【０７５９】続いて、島状半導体層１１０の上端部及び
第一の導電膜である多結晶シリコン膜５１４の露出部に
対し、熱酸化することで第九の絶縁膜として、例えばシ
リコン酸化膜４７１を15nm〜200nm程度形成する(図３４
１及び図３６６)。
【０７６０】その後、等方性エッチングにより第八の絶
縁膜であるシリコン窒化膜３２０を選択除去し、第一の
導電膜である多結晶シリコン膜５１４の一部を露出させ
る(図３４２及び図３６７)。
【０７６１】続いて、第三の導電膜として、例えば多結
晶シリコン膜５３４を15nm〜150nm堆積する。その後第
六の絶縁膜として、例えばシリコン酸化膜４５４を20nm
〜200nm程度堆積し、所望の深さまでエッチバックを行
う。最上段の選択ゲート、すなわち第一の導電膜である
多結晶シリコン膜５１４は第三の導電膜である多結晶シ
リコン膜５３４により全て接続された状態を保つ。
【０７６２】その後、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ５をマスクとして
用いて、反応性イオンエッチングにより第六の絶縁膜で
あるシリコン酸化膜４５４をエッチングし、第一の溝部
２１４を形成し、第一の溝部２１４の底部において第三
の導電膜である多結晶シリコン膜５３４を露出させる。
【０７６３】続いて、第七の絶縁膜であるシリコン酸化
膜４６４に対して露出した第三の導電膜である多結晶シ
リコン膜５３４を等方性エッチングにより選択的に除去
する(図３４３及び図３６８)。第九の絶縁膜であるシリ
コン酸化膜４７１の保護により、島状半導体層１１０の
頂上部、及び島状半導体層１１０の最上段に形成された
選択ゲート、すなわち第一の導電膜である多結晶シリコ
ン膜５１４はエッチングされない。
【０７６４】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６４を20nm〜400nm程度堆積し、エッチバッ
ク若しくはＣＭＰ法などにより不純物拡散層７２４を備
える島状半導体層１１０の上部を露出させ、必要に応じ
て島状半導体層１１０の頂上部に対して、例えばイオン
注入法により不純物濃度調整を行い、第四の配線層８４
０を第二若しくは第三の配線層と方向が交差するよう島
状半導体層１１０の上部と接続する。
【０７６５】その後、公知の技術により層間絶縁膜を形
成し、コンタクトホール及びメタル配線を形成する。こ
れにより、第一の導電膜となる多結晶シリコン膜を浮遊
ゲートとする電荷蓄積層に蓄積される電荷状態によって
メモリ機能を有する半導体記憶装置が実現する(図３４
４及び図３６９)。 これにより製造例１と同様の効果が得られる。
【０７６６】製造例６ 第三の配線層を形成する際、最上段の選択ゲートに形成
される余分なゲート等を予め除去しておき、第三の配線
層を形成する際の工程を極力簡素化させる具体的な製造
例を次に示す。
【０７６７】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図３７０〜図４
０３及び図４０４〜図４３７は、それぞれ、ＥＥＰＲＯ
Ｍのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。
【０７６８】まず、半導体基板として、例えばp型シリ
コン基板１００の表面にマスク層となる第一の絶縁膜と
して、例えばシリコン酸化膜４１０を200〜2000nm堆積
し、公知のフォトリソグラフィ技術によりパターンニン
グされたレジストＲ１をマスクとして用いて、反応性イ
オンエッチングにより第一の絶縁膜であるシリコン酸化
膜４１０をエッチングする(図３７０及び図４０４)。
【０７６９】なお、第一の絶縁膜であるシリコン酸化膜
４１０は、例えばシリコン窒化膜でもよく、導電膜でも
よく、二種以上の材料からなる積層膜でもよく、p型シ
リコン基板１００に対する反応性エッチング時において
エッチングされない若しくはエッチング速度がシリコン
のものより遅くなる材料であれば限定されない。
【０７７０】第一の絶縁膜であるシリコン酸化膜４１０
をマスクに用いて、反応性イオンエッチングにより半導
体基板であるp型シリコン基板１００を50〜5000nmエッ
チングし、その後p型シリコン基板１００の露出部に対
し、熱酸化することで第二の絶縁膜となる、例えばシリ
コン酸化膜４２１を5nm〜100nm形成する(図３７１及び
図４０５)。
【０７７１】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１１を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１１
を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状
に加工されたp型シリコン基板１００の側壁に、第二の
絶縁膜であるシリコン酸化膜４２１を介してサイドウォ
ール状に配置する(図３７２及び図４０６）。
【０７７２】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１１をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２１をエッチング除去し、露出したp
型シリコン基板１００を50〜5000nmエッチングすること
で、p型シリコン基板１００を一つの段を有する柱状に
加工する。
【０７７３】その後、p型シリコン基板１００の露出部
に対し熱酸化することで第二の絶縁膜となる、例えばシ
リコン酸化膜４２２を5nm〜100nm形成する(図３７３及
び図４０７)。
【０７７４】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１２を10〜1000nm堆積し、異方性エッチング
により第三の絶縁膜であるシリコン窒化膜３１２を、第
一の絶縁膜であるシリコン酸化膜４１０及び第三の絶縁
膜であるシリコン窒化膜３１１及び一つの段を有する柱
状に加工されたp型シリコン基板１００の側壁に、第二
の絶縁膜であるシリコン酸化膜４２２を介してサイドウ
ォール状に配置する。
【０７７５】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１２をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２２をエッチング除去し、露出したp
型シリコン基板１００を50〜5000nmエッチングすること
で、p型シリコン基板１００を二つの段を有する柱状に
加工する。
【０７７６】その後、p型シリコン基板１００の露出部
に対し熱酸化することで第二の絶縁膜となる、例えばシ
リコン酸化膜４２３を5nm〜100nm形成する(図３７４及
び図４０８)。
【０７７７】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１３を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１３
を、第一の絶縁膜であるシリコン酸化膜４１０及び第三
の絶縁膜であるシリコン窒化膜３１２及び二つの段を有
する柱状に加工されたp型シリコン基板１００の側壁
に、第二の絶縁膜であるシリコン酸化膜４２３を介して
サイドウォール状に配置する。
【０７７８】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１３をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２３をエッチング除去し、露出したp
型シリコン基板１００を50〜5000nmエッチングすること
で、p型シリコン基板１００を三つの段を有する柱状に
加工する。以上の工程により半導体基板であるp型シリ
コン基板１００は、段を有する柱状をなして複数の島状
半導体層１１０に分離される。
【０７７９】その後、p型シリコン基板１００の露出部
に対し、例えば熱酸化することで第二の絶縁膜として、
例えばシリコン酸化膜４２４を5nm〜100nm形成する(図
３７５及び図４０９)。なお、第二の絶縁膜であるシリコ
ン酸化膜４２４は堆積によって形成してもよいし、シリ
コン酸化膜に限らず、例えばシリコン窒化膜でもよく、
その材料は限定されない。
【０７８０】その後、段を有する島状半導体層１１０の
底部に対し不純物導入を行い、ｎ型不純物拡散層７１０
を形成する。例えばイオン注入法により、0〜7°程度傾
斜した方向から5〜100 keVの注入エネルギー、砒素ある
いは燐を１×１０13〜１×１０17/cm2程度のドーズが条
件として挙げられる。
【０７８１】続いて、例えば等方性エッチングによりシ
リコン窒化膜、シリコン酸化膜を選択除去する(図３７
６及び図４１０)。
【０７８２】島状半導体層１１０の表面を酸化すること
で第四の絶縁膜となる、例えばシリコン酸化膜４３０を
10nm〜100nm形成する(図３７７及び図４１１)。この時、
島状半導体層１１０の最上段の径が最小加工寸法で形成
されていた場合、第四の絶縁膜であるシリコン酸化膜４
３０の形成により島状半導体層１１０の最上段の径の大
きさが小さくなる。つまり、最小加工寸法以下に形成さ
れる。
【０７８３】その後、必要に応じてシリコン酸化膜など
の絶縁膜の堆積を行った後、例えば等方性エッチングに
より所望の高さまでエッチバックすることにより第四の
絶縁膜であるシリコン酸化膜４３０を島状半導体層１１
０の底部に埋め込む(図３７８及び図４１２)。
【０７８４】次に、必要に応じて斜めイオン注入を利用
して各島状半導体層１１０の側壁にチャネルイオン注入
を行う。例えば、5〜45°程度傾斜した方向から5〜100 k
eVの注入エネルギー、硼素１×１０11〜１×１０13/cm2
程度のドーズが挙げられる。チャネルイオン注入の際に
は、島状半導体層１１０の多方向から注入される方が表
面不純物濃度を均一とできるため好ましい。あるいはチ
ャネルイオン注入に代えて、ＣＶＤ法により硼素を含む
酸化膜を堆積し、その酸化膜からの硼素拡散を利用して
もよい。なお、島状半導体層１１０の表面からの不純物
導入に関しては島状半導体層１１０の表面を第四の絶縁
膜であるシリコン酸化膜４３０で被覆する前に行っても
よいし、島状半導体層１１０を形成する前に導入を完了
しておいてもよいし、島状半導体層１１０の不純物濃度
分布が同等であれば手段を限定されない。
【０７８５】続いて、例えば熱酸化法を用いて各島状半
導体層１１０の周囲に、例えば10nm程度のトンネル酸化
膜となる第五の絶縁膜として、例えばシリコン酸化膜４
４０を形成する(図３７９及び図４１３)。この際、トン
ネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜若しくは
オキシナイトライド膜でもよい。
【０７８６】続いて、第一の導電膜となる、例えば多結
晶シリコン膜５１０を20nm〜200nm程度堆積した(図３８
０及び図４１４)後、第六の絶縁膜として、例えばシリ
コン酸化膜４５１を20nm〜200nm程度堆積し、所望の深
さまでエッチバックを行う(図３８１及び図４１５)。そ
の後、例えば異方性エッチングを行うことにより、島状
半導体層１１０の各段の側壁にそれぞれ第一の導電膜で
ある多結晶シリコン膜５１０をサイドウォール状に形成
し、第一の導電膜である多結晶シリコン膜５１１、５１
２、５１３、５１４を一括分離形成する。なお、最下段
の選択ゲート、すなわち第一の導電膜である多結晶シリ
コン膜５１１は第六の絶縁膜であるシリコン酸化膜４５
１の保護により全て接続された状態を保つ。
【０７８７】次に、段を有する島状半導体層１１０の角
部に対して不純物導入を行い、ｎ型不純物拡散層７２
１、７２２、７２３、７２４を形成する(図３８２及び
図４１６)。例えば、0〜45°程度傾斜した方向から5〜10
0 keVの注入エネルギー、砒素あるいは燐を１×１０12
〜１×１０15/cm2程度のドーズが挙げられる。ここで、n
型不純物拡散層７２１、７２２、７２３、７２４を形成
するためのイオン注入は、島状半導体層１１０の全周囲
に対して行ってもよく、一方向あるいは数方向からの注
入だけでもよい。すなわちｎ型不純物拡散層７２１、７
２２、７２３、７２４は島状半導体層１１０の周囲を取
り囲むように形成しなくてもよい。
【０７８８】その後、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ２をマスクとして
用いて、反応性イオンエッチングにより第六の絶縁膜で
あるシリコン酸化膜４５１をエッチングし、続けて第一
の導電膜である多結晶シリコン膜５１１、第四の絶縁膜
であるシリコン酸化膜４３０、不純物拡散層７１０をエ
ッチングし、第一の溝部２１１を形成する(図３８３及
び図４１７)。これにより図１のＡ−Ａ’方向について連
続する第一の配線層及び選択ゲート線となる第二の配線
層を分離形成する。
【０７８９】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６１を20nm〜200nm程度堆積し、等方性エッ
チングにより第一の溝部２１１及び第一の導電膜である
多結晶シリコン膜５１１の上部を埋設するように第七の
絶縁膜であるシリコン酸化膜４６１を埋め込む(図３８
４及び図４１８)。
【０７９０】続いて、第十の絶縁膜として、例えばシリ
コン窒化膜３３０を10nm〜200nm程度堆積し、シリコン
酸化膜若しくはレジスト若しくはその双方の埋め込みを
行い、第十の絶縁膜であるシリコン窒化膜３３０の露出
部に対し等方性エッチングを行うことによって、島状半
導体層１１０の上端部及び第一の導電膜である多結晶シ
リコン膜５１４の少なくとも一部を露出させる。その
後、埋め込みに用いたシリコン酸化膜若しくはレジスト
若しくはその双方を選択除去する(図３８５及び図４１
９)。
【０７９１】その後、第十の絶縁膜であるシリコン窒化
膜３３０に対し、露出している第一の導電膜である多結
晶シリコン膜５１４を等方性エッチングにより選択除去
する(図３８６及び図４２０)。なお、この際に島状半導
体層１１０の頂上部もエッチングを受けるため、島状半
導体層１１０の最上段の高さは大きめに形成しておくこ
とが望ましい。また、図３８６及び図４２０では不純物
拡散層７２４が全てエッチング除去された場合を示して
いるが、不純物拡散層７２４の一部が残っていてもよ
い。
【０７９２】次に、等方性エッチングにより第十の絶縁
膜であるシリコン窒化膜３３０を選択除去する(図３８
７及び図４２１)。
【０７９３】続いて、露出した第一の導電膜である多結
晶シリコン膜５１２、５１３の表面に対し層間絶縁膜６
１２を形成する。この層間絶縁膜６１２は、例えばＯＮ
Ｏ膜とする。第二の導電膜として、例えば多結晶シリコ
ン膜５２０を15nm〜150nm堆積する(図３８８及び図４２
２)。
【０７９４】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４５２を20nm〜200nm程度堆積し、所望の深
さまでエッチバックを行う(図３８９及び図４２３)。公
知のフォトリソグラフィ技術によりパターンニングされ
たレジストＲ３をマスクとして用いて、反応性イオンエ
ッチングにより第六の絶縁膜であるシリコン酸化膜４５
２をエッチングし、第一の溝部２１２を形成する。続い
て、例えば異方性エッチングを行うことにより、島状半
導体層１１０の各段において第一の導電膜である多結晶
シリコン膜５１２、５１３、５１４の側壁に、層間絶縁
膜６１２を介して第二の導電膜である多結晶シリコン膜
５２０をサイドウォール状にそれぞれ形成することで第
二の導電膜である多結晶シリコン膜５２２、５２３、５
２４を一括分離形成し、同時に図１のＡ−Ａ’方向につ
いて連続する制御ゲート線となる第三の配線層を分離形
成する(図３９０及び図４２４)。
【０７９５】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６２を20nm〜400nm程度堆積し、等方性エッ
チングにより第一の溝部２１２及び第二の導電膜である
多結晶シリコン膜５２２の上部を埋設するように第七の
絶縁膜であるシリコン酸化膜４６２を埋め込む(図３９
１及び図４２５)。
【０７９６】続いて、第七の絶縁膜であるシリコン酸化
膜４６２に対して露出した第二の導電膜である多結晶シ
リコン膜５２３及び５２４を等方性エッチングにより選
択除去する(図３９２及びず４２６)。その後、層間絶縁
膜６１２の露出部を除去する(図３９３及び図４２７)。
【０７９７】次に、露出した第一の導電膜である多結晶
シリコン膜５１３の表面に対し、層間絶縁膜６１３を形
成し、続いて第二の導電膜として例えば多結晶シリコン
膜５２０を15nm〜150nm堆積する(図３９４及び図４２
８)。
【０７９８】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４５３を20nm〜200nm程度堆積し、所望の深
さまでエッチバックを行う(図３９５及び図４２９)。公
知のフォトリソグラフィ技術によりパターンニングされ
たレジストＲ４をマスクとして用いて、反応性イオンエ
ッチングにより第六の絶縁膜であるシリコン酸化膜４５
３をエッチングし、第一の溝部２１３を形成する。続い
て、例えば異方性エッチングを行うことにより、島状半
導体層１１０の各段の側壁に、層間絶縁膜６１３を介し
て第二の導電膜である多結晶シリコン膜５２０をサイド
ウォール状にそれぞれ形成することで第二の導電膜であ
る多結晶シリコン膜５２３、５２４を一括分離形成し、
同時に図１のＡ−Ａ’方向について連続する制御ゲート
線となる第三の配線層を分離形成する(図３９６及び図
４３０)。
【０７９９】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６３を20nm〜400nm程度堆積し、等方性エッ
チングにより第一の溝部２１３及び第二の導電膜である
多結晶シリコン膜５２３の上部を埋設するように第七の
絶縁膜であるシリコン酸化膜４６３を埋め込む(図３９
７及び図４３１)。
【０８００】続いて、第七の絶縁膜であるシリコン酸化
膜４６３に対して露出した第二の導電膜である多結晶シ
リコン膜５２４を等方性エッチングにより選択除去する
(図３９８及び図４３２)。その後、層間絶縁膜６１３の
露出部を除去する(図３９９及び図４３３)。
【０８０１】次いで、露出した島状半導体層１１０の表
面に対し、必要に応じてチャネルイオン注入を行い、チ
ャネル濃度を再調整し、例えば熱酸化法を用いて島状半
導体層１１０の周囲に、例えば10nm程度のトンネル酸化
膜となる第五の絶縁膜として、例えばシリコン酸化膜４
４４を形成する(図４００及び４３４)。この際、トンネ
ル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜若しくはオ
キシナイトライド膜でもよい。
【０８０２】続いて、第一の導電膜として、例えば多結
晶シリコン膜５１４を15nm〜150nm堆積する(図４０１及
び図４３５)。その後、第六の絶縁膜として、例えばシ
リコン酸化膜４５４を20nm〜200nm程度堆積し、所望の
深さまでエッチバックを行った後、公知のフォトリソグ
ラフィ技術によりパターンニングされたレジストＲ５を
マスクとして用いて、反応性イオンエッチングにより第
六の絶縁膜であるシリコン酸化膜４５４をエッチングし
第一の溝部２１４を形成する。
【０８０３】次いで、反応性イオンエッチングにより第
一の導電膜である多結晶シリコン膜５１４をエッチング
する(図４０２及び図４３６)。これにより、図１のＡ−
Ａ’方向について連続する制御ゲート線となる第二の配
線層を分離形成する。
【０８０４】なお、第一の導電膜である多結晶シリコン
膜５１４へのエッチングは異方性でなくとも、例えば等
方性エッチングでもよい。また、公知のフォトリソグラ
フィ技術によりパターンニングされたレジストＲ５をマ
スクとして用いて、第二の配線層を分離形成してもよい
し、島状半導体層１１０の間隔を、図１のＡ−Ａ’方向
について予め所定の値以下に設定しておき、かつ第一の
導電膜である多結晶シリコン膜５１４の膜厚を調整する
ことによって、マスク工程を用いることなく、その方向
に連続する選択ゲート線となる第二の配線層として形成
してもよい。
【０８０５】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６４を20nm〜400nm程度堆積し、エッチバッ
ク若しくはＣＭＰ法などにより不純物拡散層７２４を備
える島状半導体層１１０の上部を露出させ、必要に応じ
て島状半導体層１１０の頂上部に対して、例えばイオン
注入法により不純物濃度調整を行い、第四の配線層８４
０を第二若しくは第三の配線層と方向が交差するよう島
状半導体層１１０の上部と接続する。
【０８０６】その後、公知の技術により層間絶縁膜を形
成し、コンタクトホール及びメタル配線を形成する。こ
れにより、第一の導電膜となる多結晶シリコン膜を浮遊
ゲートとする電荷蓄積層に蓄積される電荷状態によって
メモリ機能を有する半導体記憶装置が実現する(図４０
３及び図４３７)。 これにより。製造例１と同様の効果が得られる。
【０８０７】製造例７ この製造例で形成する半導体記憶装置は、半導体基板
を、例えば少なくとも一つの段を有する柱状の島状半導
体層に加工し、該島状半導体層の側面を活性領域面と
し、各段の側部にトンネル酸化膜及び電荷蓄積層として
浮遊ゲートを複数形成し、同じ段内において浮遊ゲート
の側部の少なくとも一部に層間絶縁膜を介して制御ゲー
トを形成し、各段の角部に不純物拡散層を浮遊ゲートに
対して自己整合で形成する半導体記憶装置において、島
状半導体層の上部と下部にさらに段を設け、その段の側
部にゲート酸化膜と選択ゲートを形成した選択ゲート・
トランジスタを配置し、選択ゲート・トランジスタに挟
まれてメモリ・トランジスタを複数個、例えば２個配置
し、各々トランジスタを該島状半導体層に沿って直列に
接続し、選択ゲート・トランジスタのチャネル層とメモ
リ・トランジスタのチャネル層とが電気的に接続するよ
う不純物拡散層を浮遊ゲート及び選択ゲートに対して自
己整合で形成した構造であり、選択ゲート・トランジス
タのゲート絶縁膜厚がメモリ・トランジスタのゲート絶
縁膜厚と等しく、各々のトランジスタの選択ゲート及び
浮遊ゲートを一括で形成する。
【０８０８】なお、図４３８及び図４３９は、ＥＥＰＲ
ＯＭのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。この製造例では、
製造例１で説明される半導体記憶装置において、図４３
８及び図４３９に示されるように、メモリセルが形成さ
れる一つの段内においてトンネル酸化膜、浮遊ゲート、
層間絶縁膜及び制御ゲートが全て配置される場合の一例
を示しているが、このような配置関係でもよく、メモリ
セルや選択ゲート・トランジスタが構成され、かつ他の
段のゲートや島状半導体層１１０と直接電気的に短絡す
るようなことがなければ、段における配置関係は限定さ
れない。
【０８０９】製造例８ この実施の形態で形成する半導体記憶装置は、半導体基
板を、例えば少なくとも一つの段を有する柱状の島状半
導体層に加工し、該島状半導体層の側面を活性領域面と
し、各段の側部にトンネル酸化膜及び電荷蓄積層として
浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくと
も一部に層間絶縁膜を介して制御ゲートを形成し、各段
の角部に不純物拡散層を浮遊ゲートに対して自己整合で
形成する半導体記憶装置において、島状半導体層の上部
と下部にさらに段を設け、その段の側部にゲート酸化膜
と選択ゲートを形成した選択ゲート・トランジスタを配
置し、選択ゲート・トランジスタに挟まれてメモリ・ト
ランジスタを複数個、例えば２個配置し、各々トランジ
スタを該島状半導体層に沿って直列に接続し、選択ゲー
ト・トランジスタのチャネル層とメモリ・トランジスタ
のチャネル層とが電気的に接続するよう不純物拡散層を
浮遊ゲート及び選択ゲートに対して自己整合で形成した
構造であり、選択ゲート・トランジスタのゲート絶縁膜
厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、
各々のトランジスタの選択ゲート及び浮遊ゲートを一括
で形成する。
【０８１０】なお、図４４０及び図４４１は、ＥＥＰＲ
ＯＭのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。この製造例では、
製造例１で説明される半導体記憶装置と同様に、図４４
０及び図４４１に示されるように、メモリセルが形成さ
れる一つの段内においてトンネル酸化膜、浮遊ゲート及
び層間絶縁膜が配置され、層間絶縁膜を介して浮遊ゲー
トと対向して配置される制御ゲートの一部は同一の段内
からはみ出すように配置される場合の一例を示している
が、このような配置関係でもよく、メモリセルや選択ゲ
ート・トランジスタが構成され、かつ他の段のゲートや
島状半導体層１１０と直接電気的に短絡するようなこと
がなければ、段における配置関係は限定されない。
【０８１１】製造例９ この実施の形態で形成する半導体記憶装置は、半導体基
板を、例えば少なくとも一つの段を有する柱状の島状半
導体層に加工し、該島状半導体層の側面を活性領域面と
し、各段の側部にトンネル酸化膜及び電荷蓄積層として
浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくと
も一部に層間絶縁膜を介して制御ゲートを形成し、各段
の角部に不純物拡散層を浮遊ゲートに対して自己整合で
形成する半導体記憶装置において、島状半導体層の上部
と下部にさらに段を設け、その段の側部にゲート酸化膜
と選択ゲートを形成した選択ゲート・トランジスタを配
置し、選択ゲート・トランジスタに挟まれてメモリ・ト
ランジスタを複数個、例えば２個配置し、各々トランジ
スタを該島状半導体層に沿って直列に接続し、選択ゲー
ト・トランジスタのチャネル層とメモリ・トランジスタ
のチャネル層とが電気的に接続するよう不純物拡散層を
浮遊ゲート及び選択ゲートに対して自己整合で形成した
構造であり、選択ゲート・トランジスタのゲート絶縁膜
厚がメモリ・トランジスタのゲート絶縁膜厚と等しく、
各々のトランジスタの選択ゲート及び浮遊ゲートを一括
で形成する。
【０８１２】なお、図４４２及び図４４３は、ＥＥＰＲ
ＯＭのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。この製造例では、
製造例１で説明される半導体記憶装置において、図４４
２及び図４４３に示されるように、メモリセルが形成さ
れる一つの段内において少なくともトンネル酸化膜及び
浮遊ゲートが配置され、層間絶縁膜及び層間絶縁膜を介
して浮遊ゲートと対向して配置される制御ゲートは同一
の段内から一部若しくは全部がはみ出すように配置され
る場合の一例を示しているが、このような配置関係でも
よく、メモリセルや選択ゲート・トランジスタが構成さ
れ、かつ他の段のゲートや島状半導体層１１０と直接電
気的に短絡するようなことがなければ、段における配置
関係は限定されない。
【０８１３】製造例１０ この実施の形態で形成する半導体記憶装置は、半導体基
板を、例えば少なくとも一つの段を有する柱状の島状半
導体層に加工し、該島状半導体層の側面を活性領域面と
し、各段の側部にトンネル酸化膜及び電荷蓄積層として
積層絶縁膜を形成し、積層絶縁膜の少なくとも一部に制
御ゲートを形成し、各段の角部に不純物拡散層を浮遊ゲ
ートに対して自己整合で形成する半導体記憶装置におい
て、島状半導体層の上部と下部にさらに段を設け、その
段の側部にゲート酸化膜と選択ゲートを形成した選択ゲ
ート・トランジスタを配置し、選択ゲート・トランジス
タに挟まれてメモリ・トランジスタを複数個、例えば２
個配置し、各々トランジスタを該島状半導体層に沿って
直列に接続し、選択ゲート・トランジスタのチャネル層
とメモリ・トランジスタのチャネル層とが電気的に接続
するよう不純物拡散層を浮遊ゲート及び選択ゲートに対
して自己整合で形成した構造であり、選択ゲート・トラ
ンジスタのゲート絶縁膜厚がメモリ・トランジスタのゲ
ート絶縁膜厚と等しく、各々のトランジスタの選択ゲー
ト及び浮遊ゲートを一括で形成する。
【０８１４】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図４４４及び図
４４５は、ＭＮＯＳ又はＭＯＮＯＳのメモリセルアレイ
を示す平面図である図５のＡ−Ａ′線及びＢ−Ｂ′線断
面図である。また、図８では、島状半導体層１１０が円
柱である場合を示しているが、島状半導体層１１０の外
形は円柱状でなくても四角パターンで形成してもよい。
但し、島状半導体層１１０の大きさが加工限界近くまで
小さい場合には、設計パターンが四角形であっても、コー
ナーに丸みがつく結果、実質的には円柱と同様のものと
なる。
【０８１５】この製造例では、製造例１で説明される半
導体記憶装置において、図４４４及び図４４５に示され
るように、メモリセルにおいて第五の絶縁膜であるシリ
コン酸化膜４４０を形成する替わりに積層絶縁膜６２０
を形成し、かつ層間絶縁膜６１０を形成しないことによ
って実現される。
【０８１６】なお、ここでいう積層絶縁膜は、例えばト
ンネル酸化膜とシリコン窒化膜の積層構造若しくはその
シリコン窒化膜表面にさらにシリコン酸化膜を形成した
構造とし、電荷蓄積層を製造例１のような浮遊ゲートへ
の電子注入ではなく、積層絶縁膜へのトラップにより実
現している。これにより、製造例１と同様の効果が得ら
れる。
【０８１７】製造例１１ この実施の形態で形成する半導体記憶装置は、酸化膜が
挿入された半導体基板、例えばＳＯＩ基板の酸化膜上の
半導体部を、例えば少なくとも一つの段を有する柱状の
島状半導体層に加工し、該島状半導体層の側面を活性領
域面とし、各段の側部にトンネル酸化膜及び電荷蓄積層
として浮遊ゲートを複数形成し、浮遊ゲートの側部の少
なくとも一部に層間絶縁膜を介して制御ゲートを形成
し、各段の角部に不純物拡散層を浮遊ゲートに対して自
己整合で形成する半導体記憶装置において、島状半導体
層の上部と下部にさらに段を設け、その段の側部にゲー
ト酸化膜と選択ゲートを形成した選択ゲート・トランジ
スタを配置し、選択ゲート・トランジスタに挟まれてメ
モリ・トランジスタを複数個、例えば２個配置し、各々
トランジスタを該島状半導体層に沿って直列に接続し、
選択ゲート・トランジスタのチャネル層とメモリ・トラ
ンジスタのチャネル層とが電気的に接続するよう不純物
拡散層を浮遊ゲート及び選択ゲートに対して自己整合で
形成した構造であり、選択ゲート・トランジスタのゲー
ト絶縁膜厚がメモリ・トランジスタのゲート絶縁膜厚と
等しく、各々のトランジスタの選択ゲート及び浮遊ゲー
トを一括で形成する。
【０８１８】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図４４６、図４
４８及び図４４７、図４４９は、ＥＥＰＲＯＭのメモリ
セルアレイを示す平面図である図１のＡ−Ａ′線及びＢ
−Ｂ′線断面図である。
【０８１９】この製造例によっても、製造例１と同様の
効果が得られる。さらに、第一の配線層となる不純物拡
散層７１０の接合容量が抑制若しくは除外される。ま
た、基板としてＳＯＩ基板を用いることは本発明におけ
る全ての製造例において適応できる。
【０８２０】また、ＳＯＩ基板を用いる際、第一の配線
層である不純物拡散層７１０はＳＯＩ基板の酸化膜に達
してもよいし(図４４６及び図４４７)、達しなくてもよ
い(図４４８及び図４４９)。なお、第一の配線層を分離
形成するための溝は、ＳＯＩ基板の酸化膜に達してもよ
いし、達しなくてもよいし、ＳＯＩ基板の酸化膜を突き
抜けるまで深く形成してもよいし、不純物拡散層７１０
が分離されていれば限定されない。また、この製造例で
は、絶縁膜として基板に酸化膜が挿入されたＳＯＩ基板
を用いたが、該絶縁膜はシリコン窒化膜でもよいし、絶
縁膜の種類は問わない。
【０８２１】製造例１２ この製造例で形成する半導体記憶装置は、半導体基板
を、例えば少なくとも一つの段を有する柱状の島状半導
体層に加工し、該島状半導体層の側面を活性領域面と
し、各段の側部にトンネル酸化膜及び電荷蓄積層として
浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくと
も一部に層間絶縁膜を介して制御ゲートを形成し、各段
の角部に不純物拡散層を浮遊ゲートに対して自己整合で
形成する半導体記憶装置において、島状半導体層にメモ
リ・トランジスタを複数個、例えば２個配置し、各々ト
ランジスタを該島状半導体層に沿って直列に接続した構
造であり、各々のトランジスタの浮遊ゲートを一括で形
成する。
【０８２２】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図４５０及び図
４５１は、ＥＥＰＲＯＭのメモリセルアレイを示す平面
図である図５のＡ−Ａ′線及びＢ−Ｂ′線断面図であ
る。
【０８２３】この製造例では、製造例１で説明される半
導体記憶装置において、第一の導電膜である多結晶シリ
コン膜５１０の堆積後、島状半導体層１１０の各段の側
壁にそれぞれ第一の導電膜である多結晶シリコン膜５１
０をサイドウォール状に形成することで第一の導電膜で
ある多結晶シリコン膜５１１、５１２を一括分離形成す
る。
【０８２４】その後、段を有する島状半導体層１１０の
角部に対して不純物導入を行い、続いて層間絶縁膜６１
０を堆積し、第二の導電膜である多結晶シリコン５２０
を堆積し、以下、選択ゲート・トランジスタを形成する
工程を省略すること以外は製造例１と同様に行うことに
より実現される（図４５０及び図４５１）。 この製造例では、電荷蓄積層として浮遊ゲートを用いた
が、電荷蓄積層は別の形態でもよい。
【０８２５】製造例１３ この製造例で形成する半導体記憶装置は、半導体基板
を、例えば少なくとも一つの段を有する柱状の島状半導
体層に加工し、該島状半導体層の側面を活性領域面と
し、各段の側部にトンネル酸化膜及び電荷蓄積層として
浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくと
も一部に層間絶縁膜を介して制御ゲートを形成する半導
体記憶装置において、島状半導体層の上部と下部にさら
に段を設け、その段の側部にゲート酸化膜と選択ゲート
を形成した選択ゲート・トランジスタを配置し、選択ゲ
ート・トランジスタに挟まれてメモリ・トランジスタを
複数個、例えば２個配置し、各々トランジスタを該島状
半導体層に沿って直列に接続した構造であり、選択ゲー
ト・トランジスタのゲート絶縁膜厚がメモリ・トランジ
スタのゲート絶縁膜厚と等しく、各々のトランジスタの
選択ゲート及び浮遊ゲートを一括で形成する。
【０８２６】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図４５２及び図
４５３は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイ
を示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断
面図である。
【０８２７】この製造例では、製造例１で説明される半
導体記憶装置において、島状半導体層１１０に配置され
る各メモリ・トランジスタ及び選択ゲート・トランジス
タの素子間距離を20nm〜40nm程度に保ち、素子間拡散層
７２１〜７２３を導入しないことにより実現される（図
４５２及び図４５３）。
【０８２８】この製造例によって、製造例１と同様の効
果が得られる。
【０８２９】読み出しの際は、図４５２に示すように、
各々のゲート電極５２１、５２２、５２３、５２４にD1
からD4に示す空乏層及び反転層が電気的に接続すること
により、不純物拡散層７１０と７２４の間に電流が流れ
得る経路が設定できる。この状態において、電荷蓄積層
５１２、５１３の状態によりD2、D3に反転層が形成され
るかどうかを選択できるようゲート５２１、５２２、５
２３、５２４の印加電圧を設定しておけばメモリセルの
情報を読み出すことができる。
【０８３０】またD1〜D4の分布は、図４５４に示すよう
に完全空乏型になる方が望ましく、この場合メモリセル
及び選択ゲート・トランジスタにおけるバックバイアス
効果の抑制が期待され、素子性能のばらつき低減等の効
果が得られる。不純物導入量の調整若しくは熱処理の調
整により不純物拡散層７１０〜７２４の拡散が抑制で
き、島状半導体層１１０の高さ方向の距離を短く設定す
ることができ、コストの削減及びプロセスのばらつき抑
制に貢献する。
【０８３１】製造例１４ この製造例で形成する半導体記憶装置は、半導体基板
を、例えば少なくとも一つの段を有する柱状の島状半導
体層に加工し、該島状半導体層の側面を活性領域面と
し、各段の側部にトンネル酸化膜及び電荷蓄積層として
浮遊ゲートを複数形成し、浮遊ゲートの側部の少なくと
も一部に層間絶縁膜を介して制御ゲートを形成する半導
体記憶装置において、島状半導体層の上部と下部にさら
に段を設け、その段の側部にゲート酸化膜と選択ゲート
を形成した選択ゲート・トランジスタを配置し、選択ゲ
ート・トランジスタに挟まれてメモリ・トランジスタを
複数個、例えば２個配置し、各々トランジスタを該島状
半導体層に沿って直列に接続した構造であり、選択ゲー
ト・トランジスタのゲート絶縁膜厚がメモリ・トランジ
スタのゲート絶縁膜厚と等しく、各々のトランジスタの
選択ゲート及び浮遊ゲートを一括で形成し、各々のメモ
リ・トランジスタの活性領域に電位を伝達すべく各々の
トランジスタの間に伝達ゲートを配置する。
【０８３２】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図４５５及び図
４５６は、ＥＥＰＲＯＭのメモリセルアレイを示す平面
図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図であ
る。
【０８３３】この製造例では、不純物拡散層７２１〜７
２３を導入せず、第二の導電膜である多結晶シリコン膜
５２２、５２３、５２４を形成させた後、第五の導電膜と
して、例えば多結晶シリコン膜５５０によるゲート電極
の形成を行う工程が追加されたこと以外は製造例１と同
様に行うことにより実現される（図４５５及び図４５
６）。
【０８３４】読み出しの際は、図４５５に示すように、
各々のゲート電極５２１、５２２、５２３、５２４、５
３０にD1からD7に示す空乏層及び反転層が電気的に接続
することにより、不純物拡散層７１０と７２４の間に電
流が流れ得る経路が設定できる。この状態において、電
荷蓄積層５１２、５１３の状態によりD2、D3に反転層が
形成されるかどうかを選択できるようゲート電極５２
１、５２２、５２３、５２４、５３０の印加電圧を設定
しておけばメモリセルの情報を読み出すことができる。
【０８３５】またD1〜D4の分布は図４５７に示すよう
に、完全空乏型になる方が望ましく、この場合メモリセ
ル及び選択ゲート・トランジスタにおけるバックバイア
ス効果の抑制が期待され素子性能のばらつき低減等の効
果が得られる。
【０８３６】この製造例によっても製造例１と同様の効
果が得られる。また、製造工程が削減され、島状半導体
層１１０の必要な高さを低くすることができプロセスば
らつきが抑制される。
【０８３７】なお、第三の導電膜である多結晶シリコン
膜５３０の上端、下端の位置は図４５６に示されるよう
な位置でもよく、上端は少なくとも第一の導電膜である
多結晶シリコン膜５１４の下端より上に、上端は少なく
とも第一の導電膜である多結晶シリコン膜５１１の上端
より下に位置しておけばよい。
【０８３８】製造例１５ 第一の配線層の方向と第四の配線層の方向が平行である
構造を得るための具体的な製造例を次に示す。このよう
な半導体記憶装置は以下の製造方法により形成すること
ができる。なお、図４５８及び図４５９は、ＥＥＰＲＯ
Ｍのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。
【０８３９】この製造例では、製造例１で説明される半
導体記憶装置において、Ａ−Ａ’線方向に連続する第一
の配線を例えばパターニングされたレジストを用いて異
方性エッチングを行い、第七の絶縁膜として、例えばシ
リコン酸化膜４６０を埋め込むことで分離し、一方、Ｂ
−Ｂ’線方向には第一の配線を分離しないよう、公知の
フォトリソグラフィ技術によりパターンニングされたレ
ジストＲ２2をマスクとして用いた不純物拡散層７１０
の分離工程を省略する。
【０８４０】これにより、第一の配線層と第四の配線層
が平行である第一の導電膜となる多結晶シリコン膜を浮
遊ゲートとする電荷蓄積層に蓄積される電荷状態によっ
てメモリ機能を有する半導体記憶装置が実現する（図４
５８及び図４５９）。
【０８４１】製造例１６ 第一の配線層がメモリアレイに対し電気的に共通である
構造を得るための具体的な製造例を次に示す。このよう
な半導体記憶装置は以下の製造方法により形成すること
ができる。なお、図４６０及び図４６１は、ＥＥＰＲＯ
Ｍのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。
【０８４２】この製造例では、製造例１で説明される半
導体記憶装置において、半導体基板１００に第一の溝部
２１１を形成せず、製造例１からこれにかかわる工程を
省略することにより、少なくともアレイ内の第一の配線
層が分割されずに共通となる、第一の導電膜となる多結
晶シリコン膜を浮遊ゲートとする電荷蓄積層に蓄積され
る電荷状態によってメモリ機能を有する半導体記憶装置
が実現する（図４６０及び図４６１）。
【０８４３】製造例１７ メモリ・トランジスタ及び選択ゲート・トランジスタの
ゲートの垂直な方向の長さが異なる場合の具体的な製造
例を次に示す。なお、図４６２、４６４及び図４６３、
図４６５は、それぞれ、ＥＥＰＲＯＭのメモリセルアレ
イを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線
断面図である。
【０８４４】このようにメモリセルのゲート若しくは選
択ゲートとなる第一の導電膜である多結晶シリコン膜５
１１、５１２、５１３、５１４の半導体基板に対して垂
直な方向の長さは、図４６２及び図４６３に示すように
第一の導電膜である多結晶シリコン膜５１２、５１３の
メモリセルのゲート長が異なっても、図４６４及び図４
６５に示すように第一の導電膜である多結晶シリコン膜
５１１、５１４の選択ゲート長が異なっても、第二の導
電膜である多結晶シリコン膜５２１、５２２、５２３、
５２４の垂直な方向の長さが同じ長さでなくてもよい。
むしろ、島状半導体層１１０において直列に接続されて
なるメモリセルを読み出す際の、基板からのバックバイ
アス効果によるしきい値低下を考慮して、各々のトラン
ジスタのゲート長を変化させることで対応する方が望ま
しい。この際、階層毎にゲート長である第一及び第二の
導電膜の高さが制御できるため、各メモリセルの制御は
容易に行える。
【０８４５】製造例１８ 島状半導体層１１０の各段の形状が単純な垂直ではない
場合の具体的な製造例を次に示す。なお、図４６６及び
図４６７は、ＥＥＰＲＯＭのメモリセルアレイを示す平
面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図であ
る。このように、島状半導体層１１０の各段の形状は図
４６６及び図４６７に示すように、部分的若しくは全体
が鈍角を帯びた傾斜構造を呈してもよい。同様に島状半
導体層１１０の各段の形状は、部分的若しくは全体が鋭
角を帯びた傾斜構造を呈してもよく、また段の角部が丸
みを帯びた構造を呈してもよい。
【０８４６】製造例１９ 島状半導体層１１０が不純物拡散層７１０により電気的
にフローティング状態になる場合の具体的な製造例を次
に示す。なお、図４６８、図４７０及び図４６９、図４
７１は、ＥＥＰＲＯＭのメモリセルアレイを示す平面図
である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図である。
この製造例では、製造例１で説明される半導体記憶装置
において、不純物拡散層７１０、７２１〜７２３の配置
を変更することにより実現される。
【０８４７】図４６８及び図４６９に示されるように、
半導体基板１００と島状半導体層１１０とが電気的に接
続されないように不純物拡散層７１０を配置してもよ
い。
【０８４８】また、図４７０及び図４７１に示されるよ
うに、島状半導体層１１０に配置される各々のメモリセ
ル及び選択ゲート・トランジスタの活性領域も電気的に
絶縁されるよう、不純物拡散層７２１、７２２、７２３
を配置してもよい。
【０８４９】読み出し時若しくは消去時、書き込み時に
与える電位により広がる空乏層で同等の効果が得られる
よう不純物拡散層７１０、７２１、７２２、７２３を配
置してもよい。
【０８５０】この製造例によって製造例１と同様の効果
が得られ、さらに各メモリセルの活性領域を基板に対し
てフローティング状態となるように不純物拡散層を配置
したことで、基板からのバックバイアス効果がなくな
り、読み出し時における各メモリセルのしきい値の低下
によるメモリセルの特性のばらつきが抑制される。な
お、各メモリセル及び選択ゲート・トランジスタは完全
空乏型になることが望ましい。
【０８５１】製造例２０ 島状半導体層１１０の底部の形状が単純な円柱状でない
場合の具体的な製造例を次に示す。なお、図４７２、図
４７４及び図４７３、図４７５は、それぞれ、ＥＥＰＲ
ＯＭのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。図４７２及び図４
７３に示すように、隣接する島状半導体層１１０間の底
部形状は、部分的若しくは全体が丸みを帯びた傾斜構造
を呈してもよい。
【０８５２】また、第一の導電膜となる多結晶シリコン
膜５１１の下端部が底部の傾斜部に差しかかっても、差
しかからなくてもよい。同様に、隣接する島状半導体層
１１０間の底部形状は、図４７４及び図４７５に示すよ
うな傾斜構造を呈してもよく、第一の導電膜となる多結
晶シリコン膜５１１の下端部が底部の傾斜部に差しかか
っても、差しかからなくてもよい。
【０８５３】製造例２１ 段を有する島状半導体層１１０の形状が単純な同心円柱
状でない場合の具体的な製造例を次に示す。なお、図４
７６、図４７８、図４８０及び図４７７、図４７９、図
４８１は、それぞれ、ＥＥＰＲＯＭのメモリセルアレイ
を示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断
面図である。複数回の反応性イオンエッチングにより段
を有する島状半導体層１１０を形成する際、図４７６及
び図４７７に示すように、島状半導体層１１０の上端部
と下端部の水平方向の位置がずれてもよい。
【０８５４】また、図４７８及び図４７９に示すように
島状半導体層１１０の各段内での上端部と下端部の外形
が異なってもよい。
【０８５５】例えば、上面からの図１のように島状半導
体層１１０が円形を呈している場合は、図４７６及び図
４７７では斜め円柱を呈しており、図４７８及び図４７
９では円錐形を呈した構造となる。
【０８５６】また段を有する島状半導体層１１０の各段
内での中心軸の位置がずれていてもよく、例えば図４８
０及び図４８１に示すように、一方向に偏っていてもよ
く、またランダムでもよい。
【０８５７】また、半導体基板１００に対して垂直な方
向に直列にメモリセルを配置できる構造であるならば、
島状半導体層１１０の形状は特に限定されない。
【０８５８】製造例２２ 各制御ゲート及び各選択ゲートをそれぞれ電気的に接続
する配線に多結晶シリコン膜以外の低抵抗配線を用いた
場合の具体的な製造例を次に示す。なお、図４８２及び
図４８３は、ＥＥＰＲＯＭのメモリセルアレイを示す平
面図である図１のＡ−Ａ′線及びＢ−Ｂ′線断面図であ
る。この製造例では、製造例１で説明される半導体記憶
装置において、図４８２及び図４８３に示すように、第
三の導電膜である多結晶シリコン膜５３３、５３４を用
いる代わりにより低抵抗な導電膜、例えばコンタクトで
用いるタングステン等を用いてもよいし、あるいは第三
の導電膜である多結晶シリコン膜５３３、５３４に対し
てチタンやモリブデン、タングステン、コバルト等の金
属とシリサイドを形成させ低抵抗化を図ってもよい。ま
た、選択ゲートである第一の導電膜である多結晶シリコ
ン膜５１１、５１４、及び制御ゲートである第二の導電
膜である多結晶シリコン膜５２２、５２３に対しても同
様の低抵抗化を図ってもよい。
【０８５９】製造例２３ 第四の配線層８４０が島状半導体層１１０に対してアラ
イメントずれを発生させた場合の具体的な製造例を次に
示す。なお、図４８４及び図４８５は、ＥＥＰＲＯＭの
メモリセルアレイを示す平面図である図１のＡ−Ａ′線
及びＢ−Ｂ′線断面図である。第四の配線層８４０を不
純物拡散層７２４に対して電気的に接続するよう形成す
る場合、第四の配線層８４０は島状半導体層１１０の露
出部に対してアライメントずれなく形成してもよいし、
図４８４及び図４８５に示すようにアライメントずれを
発生させた状態で形成してもよいし、第四の配線層８４
０と不純物拡散層７２４とが電気的に接続するのであれ
ば、接続状態は限定されない。また、図４８４及び図４
８５に示すように島状半導体層１１０の上端露出部を第
四の配線層８４０で完全に覆っていてもよいし、完全に
覆わなくてもよい。 製造例２４ 第二及び第三の配線層の絶縁を図る目的で堆積される第
七の絶縁膜４６１〜４６４の埋め込み深さが、第二及び
第三の配線層の接続方向と分離方向とで異なる場合の具
体的な製造例を次に示す。
【０８６０】このような半導体記憶装置は以下の製造方
法により形成することができる。なお、図４８６〜図５
２２及び図５２３〜図５５９は、それぞれ、ＥＥＰＲＯ
Ｍのメモリセルアレイを示す平面図である図１のＡ−
Ａ′線及びＢ−Ｂ′線断面図である。
【０８６１】まず、半導体基板として、例えばｐ型シリ
コン基板１００の表面に、マスク層となる第一の絶縁膜
として、例えばシリコン酸化膜４１０を200〜2000nm堆
積し、公知のフォトリソグラフィ技術によりパターンニ
ングされたレジストＲ１をマスクとして用いて、反応性
イオンエッチングにより第一の絶縁膜であるシリコン酸
化膜４１０をエッチングする(図４８６及び図５２３)。
【０８６２】なお、第一の絶縁膜であるシリコン酸化膜
４１０は、例えばシリコン窒化膜でもよく、また導電膜
でもよく、また二種以上の材料からなる積層膜でもよ
く、ｐ型シリコン基板１００に対する反応性エッチング
時においてエッチングされない又はエッチング速度がシ
リコンのものより遅くなる材料であれば限定されない。
【０８６３】第一の絶縁膜であるシリコン酸化膜４１０
をマスクに用いて、反応性イオンエッチングによりｐ型
シリコン基板１００を50〜5000nmエッチングし、その後
ｐ型シリコン基板１００の露出部に対し熱酸化すること
で第二の絶縁膜となる、例えばシリコン酸化膜４２１を
5nm〜100nm形成する(図４８７及び図５２４)。
【０８６４】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１１を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１１
を、第一の絶縁膜であるシリコン酸化膜４１０及び柱状
に加工されたｐ型シリコン基板１００の側壁に、第二の
絶縁膜であるシリコン酸化膜４２１を介してサイドウォ
ール状に配置する(図４８８及び図５２３)。
【０８６５】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１１をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２１をエッチング除去し、続いて露出
したｐ型シリコン基板１００を50〜5000nmエッチングす
ることで、ｐ型シリコン基板１００を一つの段を有する
柱状に加工する。
【０８６６】その後、ｐ型シリコン基板１００の露出部
に対し熱酸化することで第二の絶縁膜となる、例えばシ
リコン酸化膜４２２を5nm〜100nm形成する(図４８９及
び図５２６)。
【０８６７】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１２を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１２
を、第一の絶縁膜であるシリコン酸化膜４１０、第三の
絶縁膜であるシリコン窒化膜３１１及び一つの段を有す
る柱状に加工されたｐ型シリコン基板１００の側壁に、
第二の絶縁膜であるシリコン酸化膜４２２を介してサイ
ドウォール状に配置する。
【０８６８】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１２をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２２をエッチング除去し、続いて露出
したｐ型シリコン基板１００を50〜5000nmエッチングす
ることで、ｐ型シリコン基板１００を二つの段を有する
柱状に加工する。
【０８６９】その後、ｐ型シリコン基板１００の露出部
に対し熱酸化することで第、二の絶縁膜となる、例えば
シリコン酸化膜４２３を5nm〜100nm形成する(図４９０
及び図５２７)。
【０８７０】次に、第三の絶縁膜として、例えばシリコ
ン窒化膜３１３を10〜1000nm堆積し、その後異方性エッ
チングにより第三の絶縁膜であるシリコン窒化膜３１３
を、第一の絶縁膜であるシリコン酸化膜４１０、第三の
絶縁膜であるシリコン窒化膜３１２及び二つの段を有す
る柱状に加工されたｐ型シリコン基板１００の側壁に、
第二の絶縁膜であるシリコン酸化膜４２３を介してサイ
ドウォール状に配置する。
【０８７１】続いて、サイドウォール状に形成された第
三の絶縁膜であるシリコン窒化膜３１３をマスクにし
て、反応性イオンエッチングにより第二の絶縁膜である
シリコン酸化膜４２３をエッチング除去し、続いて露出
したｐ型シリコン基板１００を50〜5000nmエッチングす
ることで、ｐ型シリコン基板１００を三つの段を有する
柱状に加工する。
【０８７２】以上の工程により、半導体基板であるｐ型
シリコン基板１００は、段を有する柱状をなして複数の
島状半導体層１１０に分離される(図４９１及び図５２
８)。
【０８７３】続いて、例えば等方性エッチングによりシ
リコン窒化膜、シリコン酸化膜を選択除去する(図４９
２及び図５２９)。
【０８７４】島状半導体層１１０の表面を酸化すること
で、第四の絶縁膜となる、例えばシリコン酸化膜４３０
を10nm〜100nm形成する(図４９３及び図５３０)。この
時、島状半導体層１１０の最上段の径が最小加工寸法で
形成されていた場合、第四の絶縁膜であるシリコン酸化
膜４３０の形成により島状半導体層１１０の最上段の径
の大きさが小さくなる。つまり、最小加工寸法以下に形
成される。
【０８７５】なお、図４９３に示すように、図１のＡ−
Ａ’線方向での最下段はこの第四の絶縁膜であるシリコ
ン酸化膜４３０により塞がっていてもよいし、塞がらな
くてもよい。また、図１のＢ−Ｂ’線方向についても同
様である。
【０８７６】その後、等方性エッチング等により第四の
絶縁膜であるシリコン酸化膜４３０を除去する(図４９
４及び図５３１)。
【０８７７】続いて、第十一の絶縁膜として、例えばシ
リコン窒化膜３４０を、少なくとも第三の絶縁膜である
シリコン窒化膜の堆積膜厚よりも厚くなるように、例え
ば15nm〜1500nm堆積する(図４９５及び図５３２)。
【０８７８】なお、島状半導体層１１０に対して行われ
る第四の絶縁膜であるシリコン酸化膜４３０の堆積を、
シリコン酸化膜を介して行ってもよい。
【０８７９】次に、異方性エッチングにより第四の絶縁
膜であるシリコン酸化膜４３０を、島状半導体層１１０
の側壁にサイドウォール状に配置する(図４９６及び図
５３３)。
【０８８０】その後、露出した島状半導体層１１０の頂
上部及び底部に対して不純物導入を行い、ｎ型不純物拡
散層７１０及び７２４を形成する(図４９７及び図５３
４)。例えば、イオン注入法により、0〜7°程度傾斜した
方向から5〜100 keVの注入エネルギー、砒素あるいは燐
を１×１０13〜１×１０17/cm2程度のドーズが条件とし
て挙げられる。
【０８８１】続いて、露出している島状半導体層１１０
の頂上部及び底部に対し熱酸化法により、第十三の絶縁
膜として、例えばシリコン酸化膜４９０及び４９５を50
nm〜500nm形成する(図４９８及び図５３５)。
【０８８２】その後、熱酸化時に第十一の絶縁膜である
シリコン窒化膜３４０の表面に形成されるシリコン酸化
膜を必要に応じて等方性エッチングにより除去し、同じ
く等方性エッチングにより第十一の絶縁膜であるシリコ
ン窒化膜３４０を選択的に除去する。
【０８８３】次に、必要に応じて斜めイオン注入を利用
して各島状半導体層１１０の側壁にチャネルイオン注入
を行う。例えば、5〜45°程度傾斜した方向から5〜100 k
eVの注入エネルギー、硼素１×１０11〜１×１０13/cm2
程度のドーズが挙げられる。チャネルイオン注入の際に
は、島状半導体層１１０の多方向から注入される方が表
面不純物濃度を均一にすることができるため好ましい。
あるいはチャネルイオン注入に代わって、ＣＶＤ法によ
り硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡
散を利用してもよい。なお、島状半導体層１１０の表面
からの不純物導入に関しては、島状半導体層１１０の表
面を第四の絶縁膜であるシリコン酸化膜４３０で被覆す
る前に行ってもよいし、島状半導体層１１０を形成する
前に導入を完了してもよいし、島状半導体層１１０の不
純物濃度分布が同等であれば手段を限定されない。
【０８８４】続いて、例えば熱酸化法を用いて各島状半
導体層１１０の周囲に、例えば10nm程度のトンネル酸化
膜となる第五の絶縁膜として、例えばシリコン酸化膜４
４０を形成する(図４９９及び図５３６)。この際、トン
ネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜又はオキ
シナイトライド膜でもよい。
【０８８５】次に、第一の導電膜となる、例えば多結晶
シリコン膜５１０を20nm〜200nm程度堆積する(図５００
及び図５３７)。その後、第六の絶縁膜として、例えば
シリコン酸化膜４５１を20nm〜200nm程度堆積し、所望
の深さまでエッチバックを行う(図５０１及び図５３
８)。次いで、例えば異方性エッチングを行うことによ
り、島状半導体層１１０の各段の側壁にそれぞれ第一の
導電膜である多結晶シリコン膜５１０をサイドウォール
状に形成して、第一の導電膜である多結晶シリコン膜５
１１、５１２、５１３、５１４を一括分離形成する。な
お、最下段の選択ゲート、すなわち第一の導電膜である
多結晶シリコン膜５１１は、第六の絶縁膜であるシリコ
ン酸化膜４５１の保護により全て接続された状態を保
つ。
【０８８６】次に、段を有する島状半導体層１１０の角
部に対して不純物導入を行い、ｎ型不純物拡散層７２
１、７２２、７２３、７２４を形成する(図５０２及び
図５３９)。例えば、0〜45°程度傾斜した方向から5〜10
0 keVの注入エネルギー、砒素あるいは燐を１×１０12
〜１×１０15/cm2程度のドーズが挙げられる。ここで、
ｎ型不純物拡散層７２１、７２２、７２３、７２４を形
成するためのイオン注入は、島状半導体層１１０の全周
囲に対して行ってもよく、一方向あるいは数方向からの
注入だけでもよい。すなわちｎ型不純物拡散層７２１、
７２２、７２３、７２４は島状半導体層１１０の周囲を
取り囲むように形成しなくてもよい。
【０８８７】その後、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ２をマスクとして
用いて、反応性イオンエッチングにより第六の絶縁膜で
あるシリコン酸化膜４５１をエッチングし、続けて第一
の導電膜である多結晶シリコン膜５１１、第十三の絶縁
膜であるシリコン酸化膜４９０、不純物拡散層７１０を
エッチングし、第一の溝部２１１を形成する(図５０３
及び図５４０)。これにより、図１のＡ−Ａ’方向につい
て連続する第一の配線層及び選択ゲート線となる第二の
配線層を分離形成する。
【０８８８】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６１を20nm〜200nm程度堆積し、等方性エッ
チングにより第一の溝部２１１及び第一の導電膜である
多結晶シリコン膜５１１の上部を埋設するように第七の
絶縁膜であるシリコン酸化膜４６１を埋め込む(図５０
４及び図５４１)。
【０８８９】続いて、露出した第一の導電膜である多結
晶シリコン膜５１２、５１３、５１４の表面に対し、層
間絶縁膜６１０を形成する。この層間絶縁膜６１０は、
例えばＯＮＯ膜とする。
【０８９０】次いで、第二の導電膜として、例えば多結
晶シリコン膜５２０を15nm〜150nm堆積する(図５０５及
び図５４２)。
【０８９１】その後、第十四の絶縁膜として、例えばシ
リコン窒化膜３５２を15nm〜300nm堆積する(図５０６及
び図５４３)。
【０８９２】異方性エッチングにより第二の導電膜であ
る多結晶シリコン膜５２０の側壁にサイドウォール状に
配置する(図５０７及び図５４４)。なおこの際、島状半
導体層１１０の配置間隔や第十四の絶縁膜であるシリコ
ン窒化膜３５２の膜厚等を調整することにより図１のＡ
−Ａ’方向には第十四の絶縁膜であるシリコン窒化膜３
５２が連続して接続するよう、一方、Ｂ−Ｂ’方向では
互いに分離するように配置する。
【０８９３】続いて、第十四の絶縁膜であるシリコン窒
化膜３５２をマスクにして、第二の導電膜である多結晶
シリコン膜５２０を反応性イオンエッチング法などによ
りエッチングし、第二の導電膜である多結晶シリコン膜
５２０を図１のＡ−Ａ’方向のみ連続して接続させ、Ｂ
−Ｂ’方向では互いに分離させるようにする(図５０８
及び図５４５)。
【０８９４】その後、等方性エッチングにより第十四の
絶縁膜であるシリコン窒化膜３５２を選択的に除去す
る。続いて、第六の絶縁膜として、例えばシリコン酸化
膜４５２を20nm〜200nm程度堆積し、所望の深さまでエ
ッチバックを行う(図５０９及び図５４６)。例えば異方
性エッチングを行うことにより、島状半導体層１１０の
各段において第一の導電膜である多結晶シリコン膜５１
２、５１３、５１４の側壁に、層間絶縁膜６１０を介し
て第二の導電膜である多結晶シリコン膜５２０をサイド
ウォール状にそれぞれ形成することで第二の導電膜であ
る多結晶シリコン膜５２２、５２３、５２４を一括分離
形成する(図５１０及び図５４７)。なお、下段の制御ゲ
ート、すなわち第二の導電膜である多結晶シリコン膜５
２２はこれにより、図１のＡ−Ａ’方向について連続す
る制御ゲート線となる第三の配線層として分離形成され
る。
【０８９５】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６２を20nm〜200nm程度堆積し、第二の導電
膜である多結晶シリコン膜５２２を埋没させる。なお、
この埋め込みにおいて、島状半導体層１１０が完全に埋
没するように第七の絶縁膜であるシリコン酸化膜４６２
を堆積し、必要に応じて平坦化を行った後、等方性エッ
チング若しくは異方性エッチングにより半導体基板上面
よりエッチバックを行うことで、図１のＡ−Ａ’方向と
Ｂ−Ｂ’方向とで埋め込み高さが同じになるようにして
もよいし、図５１１及び図５４８に示すように、島状半
導体層１１０を隙間なく埋没させることのないよう、若
干第七の絶縁膜であるシリコン酸化膜４６２を薄く堆積
させ、図１のＡ−Ａ’方向とＢ−Ｂ’方向、即ち島状半
導体層１１０配置間隔の狭部と広部とで堆積深さを変
え、等方性エッチング若しくは異方性エッチングによ
り、図１のＡ−Ａ’方向とＢ−Ｂ’方向とで埋め込み高
さが異なるようにしてもよい。
【０８９６】このように、島状半導体層１１０配置間隔
の狭部と広部とで埋め込み高さが異なるようにすること
で、平坦化工程の削減及びエッチバック量の低減による
プロセスばらつきの抑制を図ることができる。すなわち
第七の絶縁膜の埋め込み深さ、換言すれば第二及び第三
の配線層の配置高さは、図１のＡ−Ａ’方向とＢ−Ｂ’
方向とで同じにする必要はなく、異ならせることで半導
体記憶装置をより少ない工程で制御よく形成することが
できる。
【０８９７】また、以上述べたような埋め込み方法は、
島状半導体層１１０の配置が図１のＡ−Ａ’方向とＢ−
Ｂ’方向とで異なる場合において実現可能であり、Ａ−
Ａ’方向とＢ−Ｂ’方向とで配置間隔が同じであれば、
埋め込み高さは同じとなるが、このような島状半導体層
１１０の配置においても上記埋め込み方法を適用しても
よいし、図２に示されるような最密充填型配置に適用し
てもよいし、島状半導体層１１０のいかなる配置におい
ても適用することができる。
【０８９８】続いて、第三の導電膜として、例えば多結
晶シリコン膜５３３を15nm〜150nm堆積する(図５１２及
び図５４９)。この際、第七の絶縁膜であるシリコン酸化
膜４６２の埋め込み高さの違いによって、第三の導電膜
である多結晶シリコン膜５３３の配置高さは、図１のＡ
−Ａ’方向とＢ−Ｂ’方向とで異なり、Ａ−Ａ’方向で
高く配置されるようになる。
【０８９９】その後、第十四の絶縁膜として、例えばシ
リコン窒化膜３５３を15nm〜300nm堆積する(図５１３及
び図５５０)。異方性エッチングにより第三の導電膜で
ある多結晶シリコン膜５３３の側壁にサイドウォール状
に配置する。なおこの際、島状半導体層１１０の配置間
隔や第十四の絶縁膜であるシリコン窒化膜３５３の膜厚
等を調整することにより、図１のＡ−Ａ’方向には第十
四の絶縁膜であるシリコン窒化膜３５３が連続して接続
するよう、一方、Ｂ−Ｂ’方向では互いに分離するよう
に配置する。
【０９００】続いて、第十四の絶縁膜であるシリコン窒
化膜３５３をマスクにして、第三の導電膜である多結晶
シリコン膜５３３を反応性イオンエッチング法などによ
りエッチングし、第三の導電膜である多結晶シリコン膜
５３３を図１のＡ−Ａ’方向のみ連続して接続させ、Ｂ
−Ｂ’方向では互いに分離させるようにする(図５１４
及び図５５１)。
【０９０１】その後、等方性エッチングにより第十四の
絶縁膜であるシリコン窒化膜３５３を選択的に除去し、
続いて第六の絶縁膜として、例えばシリコン酸化膜４５
３を20nm〜200nm程度堆積し、所望の深さまでエッチバ
ックを行う(図５１５及び図５５２)。等方性エッチング
により第六の絶縁膜であるシリコン酸化膜４５３をマス
クにして第三の導電膜である多結晶シリコン膜５３３の
露出部及び第二の導電膜である多結晶シリコン膜５２４
を選択除去する(図５１６及び図５５３)。なお、上段の
制御ゲート、すなわち第二の導電膜である多結晶シリコ
ン膜５２３及び第三の導電膜である多結晶シリコン膜５
３３は、これにより図１のＡ−Ａ’方向について連続す
る制御ゲート線となる第三の配線層として分離形成され
る。
【０９０２】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６３を20nm〜400nm程度堆積し、等方性エッ
チングにより第二の導電膜である多結晶シリコン膜５２
３、第三の導電膜である多結晶シリコン膜５３３の上部
を埋設するように第七の絶縁膜であるシリコン酸化膜４
６３を埋め込む(図５１７及び図５５４)。
【０９０３】その後、第七の絶縁膜であるシリコン酸化
膜４６３に対して露出した層間絶縁膜６１０を除去し、
島状半導体層１１０の頂上部及び島状半導体層１１０の
最上段に形成された選択ゲート、すなわち第一の導電膜
である多結晶シリコン膜５１４の少なくとも一部を露出
させる(図５１８及び図５５５)。
【０９０４】続いて、第三の導電膜として、例えば多結
晶シリコン膜５３４を15nm〜150nm堆積する(図５１９及
び図５５６)。
【０９０５】その後、第六の絶縁膜として、例えばシリ
コン酸化膜４５４を20nm〜200nm程度堆積し、所望の深
さまでエッチバックを行う(図５２０及び図５５７)。
【０９０６】最上段の選択ゲート、すなわち第一の導電
膜である多結晶シリコン膜５１４は第三の導電膜である
多結晶シリコン膜５３４により全て接続された状態を保
つ。
【０９０７】続いて、第六の絶縁膜であるシリコン酸化
膜４５４に対して露出した第三の導電膜である多結晶シ
リコン膜５３４を等方性エッチングにより選択的に除去
する(図５２１及び図５５８)。この際、島状半導体層１
１０の頂上部及び島状半導体層１１０の最上段に形成さ
れた選択ゲート、すなわち第一の導電膜である多結晶シ
リコン膜５１４の一部がエッチングを受けるが、エッチ
ングを受けた島状半導体層１１０の頂上部の高さが、エ
ッチング後の第三の導電膜である多結晶シリコン膜５３
４の最上端の高さより上であることが保たれていればよ
い。
【０９０８】その後、公知のフォトリソグラフィ技術に
よりパターンニングされたレジストＲ５をマスクとして
用いて、反応性イオンエッチングにより第六の絶縁膜で
あるシリコン酸化膜４５４をエッチングし、続けて第三
の導電膜である多結晶シリコン膜５３４をエッチング
し、第一の溝部２１４を形成する。これにより図１のＡ
−Ａ’方向について連続する選択ゲート線となる第二の
配線層を分離形成する。
【０９０９】次に、第七の絶縁膜として、例えばシリコ
ン酸化膜４６４を20nm〜400nm程度堆積し、エッチバッ
ク又はＣＭＰ技術などにより不純物拡散層７２４を備え
る島状半導体層１１０の上部を露出させ、必要に応じて
島状半導体層１１０の頂上部に対して、例えばイオン注
入法により不純物濃度調整を行い、第四の配線層８４０
を第二若しくは第三の配線層と方向が交差するよう島状
半導体層１１０の上部と接続する。
【０９１０】その後、公知の技術により層間絶縁膜を形
成し、コンタクトホール及びメタル配線を形成する。こ
れにより、第一の導電膜となる多結晶シリコン膜を浮遊
ゲートとする電荷蓄積層に蓄積される電荷状態によって
メモリ機能を有する半導体記憶装置が実現する(図５２
２及び図５５９)。
【０９１１】なお、上記においてはｎ型半導体基板内に
形成されたｐ型不純物拡散層若しくはｐ型シリコン基板
内に形成されたｎ型不純物拡散層内にさらに形成された
ｐ型不純物拡散層に対し島状半導体層１１０を形成して
もよい。
【０９１２】また、この製造例では、島状半導体層１１
０を階段状に形成するために、第三の絶縁膜であるシリ
コン窒化膜３１１、３１２、及び３１３をサイドウォー
ル状に形成し、このサイドウォールをｐ型シリコン基板
１００の反応性イオンエッチング時におけるマスクとし
て用いることで段の加工を実現してきたが、例えば絶縁
膜若しくは導電膜の埋め込みにより島状半導体層１１０
の先端部のみを露出させ、この露出部に対し、例えば熱
酸化若しくは等方性エッチングを行うことで島状半導体
層１１０の先端部を細らせ、上述の工程を繰り返すこと
により島状半導体層１１０を少なくとも一つの段を有す
る形状に形成してもよい。
【０９１３】第七の絶縁膜であるシリコン酸化膜４６２
について、図１のＡ−Ａ’方向とＢ−Ｂ’方向とで埋め
込み高さが異なる場合の一例を示したが、他の埋め込み
材料、例えば第七の絶縁膜であるシリコン酸化膜４６
１、４６３及び４６４、第六の絶縁膜であるシリコン酸
化膜４５１〜４５４に対して適用してもよい。
【０９１４】第一の導電膜である多結晶シリコン膜５１
１及び第三の導電膜である多結晶シリコン膜５３４の分
離を公知のフォトリソグラフィ技術によりパターンニン
グされたレジストＲ２及びＲ５をマスクにして行った場
合の一例を示しているが、これら導電膜の分離に対して
も第十四の絶縁膜であるシリコン窒化膜のサイドウォー
ルにより形成してもよい。
【０９１５】また、この製造例では、第二の導電膜であ
る多結晶シリコン膜５２０の分離を、第十四の絶縁膜で
あるシリコン窒化膜３５２のサイドウォールにより一旦
第三の配線層の接続方向に分離してから、第十四の絶縁
膜であるシリコン窒化膜３５２の除去した後、島状半導
体層１１０の各段で分離する二段階の工程を経て行って
いるが、第十四の絶縁膜であるシリコン窒化膜３５２の
サイドウォールの形成後、例えばレジストエッチバック
法により第十四の絶縁膜であるシリコン窒化膜３５２の
サイドウォールの上部を除去させ、レジスト除去後、反
応性イオンエッチングを施すことにより第三の配線層の
接続方向の分離と、島状半導体層１１０の各段の分離を
一括で行ってもよい。また、この分離形成方法を、第二
の導電膜である多結晶シリコン膜５２０に限らず、例え
ば第三の導電膜である多結晶シリコン膜５３３に対して
適用してもよく、いかなる導電膜、若しくは絶縁膜に対
して適用してもよい。
【０９１６】埋め込みについて、この製造例で述べたよ
うに、所望の溝部に対し、例えばシリコン酸化膜や多結
晶シリコン膜、若しくはシリコン酸化膜やシリコン窒化
膜の積層膜を堆積し、半導体基板上面より、例えば等方
性エッチングを行うことにより直接埋め込みを行っても
よいし、レジストエッチバック法により間接的に埋め込
みを行ってもよい。
【０９１７】なお、レジストエッチバック法による埋め
込み高さの制御は、露光時間によって行ってもよいし、
露光量によって行ってもよいし、あるいは露光時間と露
光量を併用して制御を行ってもよいし、露光後の現像工
程を含めて制御方法は限定されない。
【０９１８】また、例えばアッシングによりレジストエ
ッチバックを行ってもよいし、エッチバックを行わず、
レジスト塗布の時点で所望の深さになるような埋込みを
行ってもよい。後者の手法においてはレジストは粘性の
低いものを用いることが望ましい。またこれらの手法を
種々組み合わせて用いてもよい。さらにレジストの塗布
表面は親水性にすることが望ましく、例えばシリコン酸
化膜上に塗布することが望ましい。
【０９１９】埋め込みに用いる際のシリコン酸化膜の形
成手段はＣＶＤ法に限らず、例えばシリコン酸化膜を回
転塗布により形成してもよい。
【０９２０】このように複数のメモリセル部の上部と下
部に選択ゲートを配置することで、メモリセルトランジ
スタが過剰消去の状態、すなわち読み出し電圧が０Ｖで
あって、しきい値が負の状態になり、非選択セルでもセ
ル電流が流れる現象を防止することができる。
【０９２１】製造例２５ 図５６０及び図５６１は、ＥＥＰＲＯＭのメモリセルア
レイを示す平面図である図１のＡ−Ａ′線及びＢ−Ｂ′
線断面図である。この半導体記憶装置は、１つの段に浮
遊ゲート５１０と制御ゲート５２０の両方がはみ出るこ
となく配置され、島状半導体層の上部と下部の段に選択
ゲートトランジスタが配置され、選択ゲートトランジス
タに挟まれてメモリトランジスタが複数個、例えば２個
配置されている。選択ゲートトランジスタ及びメモリト
ランジスタの浮遊ゲート５１０と制御ゲート５２０は一
括で加工されている。選択ゲートトランジスタの少なく
とも一部分の浮遊ゲート５１０は、制御ゲート５２０と
電気的に接続されていることにより、選択ゲートとな
る。
【０９２２】なお、本発明の半導体記憶装置を製造する
にあたっては、製造例１〜２５に記載のメモリトランジ
スタの構造と、選択トランジスタの構造とを、それぞれ
任意にくみあわせることができる。
【０９２３】
【発明の効果】本発明の半導体記憶装置によれば、メモ
リ・トランジスタを島状半導体層に形成することによ
り、メモリ・トランジスタの大容量化が可能となり、ビ
ット当りのセル面積が縮小し、チップの縮小化及び低コ
スト化が図れる。特に、メモリ・トランジスタを備える
島状半導体層が、最小加工寸法の直径（長さ）となるよ
うに形成され、互いの半導体基板柱とのスペース幅の最
短距離を最小加工寸法で構成した場合には、島状半導体
層当りのメモリ・トランジスタの数が２つであれば、従
来の２倍の容量が得られる。よって、島状半導体層当り
のメモリ・トランジスタ段数倍の大容量化が実現する。
また、デバイス性能を決定する方向である垂直方向は最
小加工寸法に依存せず、デバイスの性能を維持できる。
【０９２４】また、段を有する島状半導体層の表面に対
して、例えば熱酸化法によりトンネル酸化膜を形成し、
続いて多結晶シリコン膜を堆積させた状態において、反
応性イオンエッチングにより多結晶シリコン膜に異方性
エッチングを施ことにより、各段毎に多結晶シリコン膜
がサイドウォール状に一括に分離形成されるため、ゲー
ト形成工程が段数に依存することなく、レジストエッチ
バック法等による困難な高さ位置合わせ工程を要するこ
とが無くなり、特性ばらつきの小さい半導体記憶装置を
得ることが可能となる。
【０９２５】また、各メモリセルの活性領域を基板に対
してフローティング状態となるように不純物拡散層を形
成することで、基板からのバックバイアス効果がなくな
り、読み出し時における各メモリセルの閾値の低下によ
るメモリセルの特性のばらつきが発生しなくなり、ビッ
トラインとソースライン間に直列に接続するセルの数を
多くでき大容量化が可能となる。なお、島状半導体層の
底部をソースとした場合、各メモリセルの活性領域を基
板に対してフローティング状態としない場合において
も、ソースにおいては段を有する島状半導体層内で最大
の径を有しており、島状半導体層を階段状構造にするこ
とによってソース抵抗は低減化し、バックバイアス効果
を抑制する効果が期待され、高性能の半導体記憶装置を
得ることが可能となる。
【０９２６】また、本発明の半導体記憶装置によれば、
半導体基板若しくは半導体層を、少なくとも一つの段を
有する柱状に加工した側面を活性領域面とし、各段の側
部にそれぞれトンネル酸化膜及び電荷蓄積層として浮遊
ゲートを配置し、浮遊ゲートの側部の少なくとも一部に
層間絶縁膜を介して制御ゲートを配置することで、例え
ば制御性の高いイオン注入法を用いることにより、ゲー
トに対して自己整合で素子間拡散層を容易に形成するこ
とが可能となる。浮遊ゲート及び制御ゲートへの不純物
導入時に同時に素子間拡散層を形成することも可能であ
り、実質的に素子間拡散層形成工程を導入することな
く、該拡散層を形成することも可能である。
【０９２７】さらに、高濃度に不純物導入した膜からの
拡散による素子間拡散層形成と比較して、イオン注入法
は、偏析の問題による拡散種の制限が無いため、大変自
由度が高く、拡散では困難である砒素の導入等も比較的
容易に行うことが可能であり、所望の拡散層分布をより
自由に得ることができる。
【０９２８】しかも、以上の理由からｎ型のみならずｐ
型半導体記憶装置の形成も比較的容易に実現され、半導
体基板円柱を用いたトランジスタによるインバータ若し
くは論理回路等の構築の実現も期待される。
【０９２９】また、ゲートの一括分離形成が極めて容易
に実現し、かつ段数に依存しないため、複数のメモリセ
ルが半導体基板面に対し垂直方向に直列に配置されてな
る構造を有する半導体記憶装置を、少ない工程で制御よ
く形成し、安価に、短期間で製造することができるととも
に、トンネル酸化膜及び電荷蓄積層、若しくはゲート酸
化膜及び制御ゲートは各々のメモリセル若しくは選択ゲ
ート・トランジスタに対して同質のものが得られ、同様
に、層間絶縁膜及び制御ゲートも各々のメモリセルに対
して同質のものが得られ、特性ばらつきの小さい半導体
記憶装置を容易に製造することが可能となる。
【図面の簡単な説明】
【図１】 本発明の半導体記憶装置において電荷蓄積層
として浮遊ゲートを有するEEPROMのメモリセルアレイを
示す平面図である。
【図２】 電荷蓄積層として浮遊ゲートを有するEEPROM
の別のメモリセルアレイを示す平面図である。
【図３】 電荷蓄積層として浮遊ゲートを有するEEPROM
の別のメモリセルアレイを示す平面図である。
【図４】 電荷蓄積層として浮遊ゲートを有するEEPROM
の別のメモリセルアレイを示す平面図である。
【図５】 電荷蓄積層として浮遊ゲートを有するEEPROM
の別のメモリセルアレイを示す平面図である。
【図６】 電荷蓄積層として浮遊ゲートを有するEEPROM
の別のメモリセルアレイを示す平面図である。
【図７】 電荷蓄積層として浮遊ゲートを有するEEPROM
の別のメモリセルアレイを示す平面図である。
【図８】 本発明の半導体記憶装置における電荷蓄積層
として積層絶縁膜を有するMONOS構造であるメモリセル
アレイを示す平面図である。
【図９】 本発明の半導体記憶装置において電荷蓄積層
として浮遊ゲートを有する半導体記憶装置の図１におけ
るＡ−Ａ′断面図に対応する断面図である。
【図１０】 電荷蓄積層として浮遊ゲートを有する別の
半導体記憶装置の図１におけるＢ−Ｂ′断面図に対応す
る断面図である。
【図１１】 電荷蓄積層として浮遊ゲートを有する別の
半導体記憶装置の図１におけるＡ−Ａ′断面図に対応す
る断面図である。
【図１２】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図１３】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図１４】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図１５】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図１６】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図１７】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図１８】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図１９】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図２０】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図２１】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図２２】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図２３】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図２４】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図２５】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図２６】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図２７】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図２８】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図２９】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図３０】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図３１】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図３２】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図３３】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図３４】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図３５】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図３６】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図３７】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図３８】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＢ−Ｂ′断面図に対応する断
面図である。
【図３９】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図４０】電荷蓄積層として浮遊ゲートを有する半導体
記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面
図である。
【図４１】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図４２】電荷蓄積層として浮遊ゲートを有する半導体
記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面
図である。
【図４３】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図４４】電荷蓄積層として浮遊ゲートを有する半導体
記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面
図である。
【図４５】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図４６】電荷蓄積層として浮遊ゲートを有する半導体
記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面
図である。
【図４７】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図４８】電荷蓄積層として浮遊ゲートを有する半導体
記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面
図である。
【図４９】 電荷蓄積層として浮遊ゲートを有する半導
体記憶装置の図１におけるＡ−Ａ′断面図に対応する断
面図である。
【図５０】電荷蓄積層として浮遊ゲートを有する半導体
記憶装置の図１におけるＢ−Ｂ′断面図に対応する断面
図である。
【図５１】 本発明の半導体記憶装置において電荷蓄積
層として積層絶縁膜を有する半導体記憶装置の図８にお
けるＡ−Ａ′断面図に対応する断面図である。
【図５２】 本発明の半導体記憶装置において電荷蓄積
層として積層絶縁膜を有する半導体記憶装置の図８にお
けるＢ−Ｂ′断面図に対応する断面図である。
【図５３】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＡ−Ａ′断面図に対応する断
面図である。
【図５４】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＢ−Ｂ′断面図に対応する断
面図である。
【図５５】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＡ−Ａ′断面図に対応する断
面図である。
【図５６】 電荷蓄積層として積層絶縁膜を有する半導
体記憶装置の図８におけるＢ−Ｂ′断面図に対応する断
面図である。
【図５７】 本発明の半導体記憶装置の等価回路図であ
る。
【図５８】 本発明の半導体記憶装置の等価回路図であ
る。
【図５９】 本発明の半導体記憶装置の等価回路図であ
る。
【図６０】 本発明の半導体記憶装置の等価回路図であ
る。
【図６１】 本発明の半導体記憶装置の等価回路図であ
る。
【図６２】 本発明の半導体記憶装置の等価回路図であ
る。
【図６３】 本発明の半導体記憶装置の等価回路図であ
る。
【図６４】 本発明の半導体記憶装置の等価回路図であ
る。
【図６５】 本発明の半導体記憶装置の等価回路図であ
る。
【図６６】 本発明の半導体記憶装置の等価回路図であ
る。
【図６７】 本発明の半導体記憶装置の等価回路図であ
る。
【図６８】 本発明の半導体記憶装置の等価回路図であ
る。
【図６９】 本発明の半導体記憶装置の等価回路図であ
る。
【図７０】 本発明の半導体記憶装置の等価回路図であ
る。
【図７１】 本発明の半導体記憶装置の等価回路図であ
る。
【図７２】 本発明の半導体記憶装置の等価回路図であ
る。
【図７３】 本発明の半導体記憶装置の等価回路図であ
る。
【図７４】 本発明の半導体記憶装置の等価回路図であ
る。
【図７５】 本発明の半導体記憶装置の等価回路図であ
る。
【図７６】 本発明の半導体記憶装置の等価回路図であ
る。
【図７７】 本発明の半導体記憶装置の等価回路図であ
る。
【図７８】 本発明の半導体記憶装置の等価回路図であ
る。
【図７９】 本発明の半導体記憶装置の等価回路図であ
る。
【図８０】 本発明の半導体記憶装置の等価回路図であ
る。
【図８１】 本発明の半導体記憶装置の等価回路図であ
る。
【図８２】 本発明の半導体記憶装置の等価回路図であ
る。
【図８３】 本発明の半導体記憶装置の等価回路図であ
る。
【図８４】 本発明の半導体記憶装置の等価回路図であ
る。
【図８５】 本発明の半導体記憶装置の等価回路図であ
る。
【図８６】 本発明の半導体記憶装置の等価回路図であ
る。
【図８７】 本発明の半導体記憶装置の等価回路図であ
る。
【図８８】 本発明の半導体記憶装置の等価回路図であ
る。
【図８９】 本発明の半導体記憶装置の等価回路図であ
る。
【図９０】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図９１】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図９２】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図９３】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図９４】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図９５】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図９６】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図９７】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図９８】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図９９】 本発明の半導体記憶装置の読み出し時のタ
イミングチャートの一例を示す図である。
【図１００】 本発明の半導体記憶装置の読み出し時の
タイミングチャートの一例を示す図である。
【図１０１】 本発明の半導体記憶装置の読み出し時の
タイミングチャートの一例を示す図である。
【図１０２】 本発明の半導体記憶装置の読み出し時の
タイミングチャートの一例を示す図である。
【図１０３】 本発明の半導体記憶装置の読み出し時の
タイミングチャートの一例を示す図である。
【図１０４】 本発明の半導体記憶装置の読み出し時の
タイミングチャートの一例を示す図である。
【図１０５】 本発明の半導体記憶装置の読み出し時の
タイミングチャートの一例を示す図である。
【図１０６】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１０７】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１０８】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１０９】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１０】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１１】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１２】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１３】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１４】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１５】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１６】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１７】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１８】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１１９】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２０】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２１】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２２】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２３】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２４】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２５】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２６】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２７】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２８】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１２９】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３０】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３１】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３２】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３３】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３４】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３５】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３６】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３７】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３８】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１３９】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１４０】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１４１】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１４２】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１４３】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１４４】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１４５】 本発明の半導体記憶装置の書き込み時の
タイミングチャートの一例を示す図である。
【図１４６】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１４７】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１４８】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１４９】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５０】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５１】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５２】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５３】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５４】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５５】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５６】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５７】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５８】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１５９】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６０】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６１】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６２】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６３】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６４】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６５】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６６】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６７】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６８】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１６９】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７０】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７１】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７２】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７３】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７４】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７５】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７６】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７７】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７８】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１７９】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１８０】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１８１】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１８２】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１８３】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１８４】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１８５】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１８６】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１８７】 本発明の半導体記憶装置の消去時のタイ
ミングチャートの一例を示す図である。
【図１８８】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１８９】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９０】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９１】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９２】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９３】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９４】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９５】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９６】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９７】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９８】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図１９９】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２００】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０１】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０２】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０３】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０４】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０５】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０６】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０７】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０８】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２０９】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１０】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１１】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１２】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１３】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１４】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１５】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１６】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１７】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２１８】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２１９】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２２０】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２２１】 本発明の半導体記憶装置の製造例1を示
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【図２４０】 本発明の半導体記憶装置の製造例1を示
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【図２４１】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４２】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４３】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４４】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４５】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４６】 本発明の半導体記憶装置の製造例1を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２４７】 本発明の半導体記憶装置の製造例1を示
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【図２４８】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２４９】 本発明の半導体記憶装置の製造例２を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２５０】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２５１】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２５２】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２５３】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２５４】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２５５】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２５６】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２５７】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２５８】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２５９】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２６０】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２６１】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２６２】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２６３】 本発明の半導体記憶装置の製造例３を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２６４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２６５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２６６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２６７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２６８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２６９】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２７０】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２７１】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２７２】 本発明の半導体記憶装置の製造例４を示
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【図２７３】 本発明の半導体記憶装置の製造例４を示
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【図２７４】 本発明の半導体記憶装置の製造例４を示
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【図２７５】 本発明の半導体記憶装置の製造例４を示
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【図２７６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２７７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２７８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２７９】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２８０】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２８１】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２８２】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２８３】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２８４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２８５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２８６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２８７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
【図２８８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＡ−Ａ’線）工程図である。
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す断面（図１のＡ−Ａ’線）工程図である。
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す断面（図１のＡ−Ａ’線）工程図である。
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す断面（図１のＡ−Ａ’線）工程図である。
【図２９２】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２９３】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２９４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２９５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２９６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２９７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２９８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図２９９】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３００】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３０１】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３０２】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３０３】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３０４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３０５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３０６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３０７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３０８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３０９】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１０】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１１】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１２】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１３】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１４】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１５】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１６】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１７】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１８】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３１９】 本発明の半導体記憶装置の製造例４を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３２０】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３２１】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３２２】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３２３】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３２４】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３２５】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３２６】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３２７】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３２８】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３２９】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３３０】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３３１】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３３２】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３３３】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３３４】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３３５】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３３６】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３３７】 本発明の半導体記憶装置の製造例５を示
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【図３３８】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３３９】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３４０】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３４１】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３４２】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３４３】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３４４】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３４５】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３４６】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３４７】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３４８】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３４９】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５０】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５１】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５２】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５３】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５４】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５５】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５６】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５７】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５８】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３５９】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３６０】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３６１】 本発明の半導体記憶装置の製造例５を示
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【図３６２】 本発明の半導体記憶装置の製造例５を示
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【図３６３】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３６４】 本発明の半導体記憶装置の製造例５を示
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【図３６５】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３６６】 本発明の半導体記憶装置の製造例５を示
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【図３６７】 本発明の半導体記憶装置の製造例５を示
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【図３６８】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３６９】 本発明の半導体記憶装置の製造例５を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図３７０】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３７１】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３７２】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３７３】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３７４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３７５】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３７６】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３７７】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３７８】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３７９】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３８０】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３８１】 本発明の半導体記憶装置の製造例６を示
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【図３８２】 本発明の半導体記憶装置の製造例６を示
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【図３８３】 本発明の半導体記憶装置の製造例６を示
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【図３８４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３８５】 本発明の半導体記憶装置の製造例６を示
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【図３８６】 本発明の半導体記憶装置の製造例６を示
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【図３８７】 本発明の半導体記憶装置の製造例６を示
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【図３８８】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３８９】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９０】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９１】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９２】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９３】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９５】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９６】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９７】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９８】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図３９９】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図４００】 本発明の半導体記憶装置の製造例６を示
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【図４０１】 本発明の半導体記憶装置の製造例６を示
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【図４０３】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＡ−Ａ’線）工程図である。
【図４０４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４０５】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４０６】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４０７】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４０８】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４０９】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１０】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１１】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１２】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１３】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１５】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１６】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１７】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１８】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４１９】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２０】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２１】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２２】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２３】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２５】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２６】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２７】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２８】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４２９】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４３０】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４３１】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４３２】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４３３】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４３４】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４３５】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４３６】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４３７】 本発明の半導体記憶装置の製造例６を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４３８】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＡ−Ａ’線）工程図である。
【図４３９】 本発明の半導体記憶装置の製造例７を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４４０】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＡ−Ａ’線）工程図である。
【図４４１】 本発明の半導体記憶装置の製造例８を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４４２】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＡ−Ａ’線）工程図である。
【図４４３】 本発明の半導体記憶装置の製造例９を示
す断面（図１のＢ−Ｂ’線）工程図である。
【図４４４】 本発明の半導体記憶装置の製造例１０を
示す断面（図８のＡ−Ａ’線）工程図である。
【図４４５】 本発明の半導体記憶装置の製造例１０を
示す断面（図８のＢ−Ｂ’線）工程図である。
【図４４６】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４４７】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４４８】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４４９】 本発明の半導体記憶装置の製造例１１を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５０】 本発明の半導体記憶装置の製造例１２を
示す断面（図５のＡ−Ａ’線）工程図である。
【図４５１】 本発明の半導体記憶装置の製造例１２を
示す断面（図５のＢ−Ｂ’線）工程図である。
【図４５２】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４５３】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５４】 本発明の半導体記憶装置の製造例１３を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４５５】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４５６】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４５７】 本発明の半導体記憶装置の製造例１４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４５８】 本発明の半導体記憶装置の製造例１５を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４５９】 本発明の半導体記憶装置の製造例１５を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６０】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４６１】 本発明の半導体記憶装置の製造例１６を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６２】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４６３】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４６４】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６５】 本発明の半導体記憶装置の製造例１７を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６６】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４６７】 本発明の半導体記憶装置の製造例１８を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４６８】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４６９】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４７０】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７１】 本発明の半導体記憶装置の製造例１９を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７２】 本発明の半導体記憶装置の製造例２０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４７３】 本発明の半導体記憶装置の製造例２０を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４７４】 本発明の半導体記憶装置の製造例２０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７５】 本発明の半導体記憶装置の製造例２０を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７６】 本発明の半導体記憶装置の製造例２１を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４７７】 本発明の半導体記憶装置の製造例２１を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４７８】 本発明の半導体記憶装置の製造例２１を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４７９】 本発明の半導体記憶装置の製造例２１を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４８０】 本発明の半導体記憶装置の製造例２１を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４８１】 本発明の半導体記憶装置の製造例２１を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４８２】 本発明の半導体記憶装置の製造例２２を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４８３】 本発明の半導体記憶装置の製造例２２を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４８４】 本発明の半導体記憶装置の製造例２３を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４８５】 本発明の半導体記憶装置の製造例２３を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図４８６】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４８７】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４８８】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４８９】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９０】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９１】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９２】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９３】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９４】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９５】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９６】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９７】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９８】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図４９９】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５００】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５０１】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５０２】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５０３】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５０４】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５０５】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５０６】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５０７】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５０８】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５０９】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１０】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１１】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１２】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１３】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１４】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１５】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１６】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１７】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１８】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５１９】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５２０】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５２１】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５２２】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５２３】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２４】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２５】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２６】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２７】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２８】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５２９】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３０】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３１】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３２】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３３】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３４】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３５】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３６】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３７】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３８】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５３９】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）図である。
【図５４０】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４１】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４２】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４３】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４４】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４５】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４６】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４７】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４８】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５４９】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５０】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５１】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５２】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５３】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５４】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５５】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５６】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５７】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５８】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５５９】 本発明の半導体記憶装置の製造例２４を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６０】 本発明の半導体記憶装置の製造例２５を
示す断面（図１のＡ−Ａ’線）工程図である。
【図５６１】 本発明の半導体記憶装置の製造例２５を
示す断面（図１のＢ−Ｂ’線）工程図である。
【図５６２】 従来のEEPROMを示す平面図である。
【図５６３】 図５６２のＡ−Ａ′及びＢ−Ｂ′断面図
である。
【図５６４】 従来のEEPROMの製造方法を示す工程断面
図である。
【図５６５】 従来のEEPROMの製造方法を示す工程断面
図である。
【図５６６】 従来のEEPROMの製造方法を示す工程断面
図である。
【図５６７】 従来のEEPROMの製造方法を示す工程断面
図である。
【図５６８】 従来のEEPROMの平面図及び対応する等価
回路図である。
【図５６９】 従来のMNOS構造のメモリセルの断面図で
ある
【図５７０】 従来の別のMNOS構造のメモリセルの断面
図である
【図５７１】 一つの柱状シリコン層に複数のメモリセ
ルを形成した半導体装置の断面図である。
【符号の説明】
100 ｐ型半導体基板 101 ｐ型SOI半導体基板層 110 島状半導体層 210,211,212,213,214 溝部 410,421,422,423,424,430,440,444,451,452,453,454,46
0,461,462,463,463-1,463-2,463,464,471,472,480,490,
495 シリコン酸化膜 311,312,313,320,330,340,353,354 シリコン窒化膜 500,510,511,512,513,514,520,521,522,523,524,530,53
3,534,540,550,563,564 多結晶シリコン膜 610,611,612,613 層間絶縁膜 620 積層絶縁膜 710,720,721,722,723,724,725 不純物拡散層 810,821,824,832,833,840 配線層 910,921,932,933,924 コンタクト部 R1,R2,R3,R4,R5 レジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷上 拓司 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 横山 敬 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 竹内 昇 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 和田 昌久 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 佐藤 功太 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 木下 和司 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B025 AA01 AA04 AA05 AA06 AA07 AB01 AB03 AC01 AE00 5F083 EP02 EP18 EP22 EP33 EP34 EP42 EP44 EP52 EP55 EP76 ER02 ER03 ER09 ER14 ER21 ER30 GA09 HA02 JA02 JA04 JA05 JA32 PR03 PR05 PR21 PR37 PR39 PR40 5F101 BA13 BA29 BA36 BA44 BA45 BB02 BC02 BC11 BD05 BD16 BD30 BD34 BE05 BH02 BH04 BH05 BH09 BH14 BH15

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】半導体基板と、少なくとも一つの島状半導
    体層、該島状半導体層の側壁の周囲の全部又は一部に形
    成された電荷蓄積層及び制御ゲートから構成されるメモ
    リセルとを有する半導体記憶装置であって、該メモリセ
    ルが直列に配置され、該メモリセルが配置する前記島状
    半導体層が、半導体基板に対する水平方向の断面積が段
    階的に異なる形状を有することを特徴とする半導体記憶
    装置。
  2. 【請求項２】島状半導体層の断面積が、半導体基板側か
    ら順に小さい請求項１に記載の半導体記憶装置。
  3. 【請求項３】島状半導体層の断面積が、半導体基板側か
    ら順に大きい請求項１に記載の半導体記憶装置。
  4. 【請求項４】島状半導体層の断面積が、半導体基板側と
    等しい部分を有してなる請求項１に記載の半導体記憶装
    置。
  5. 【請求項５】メモリセルが、半導体基板又は島状半導体
    層内に形成された前記半導体基板と逆導電型の不純物拡
    散層により、あるいは前記半導体基板又は前記島状半導
    体層内に形成された前記半導体基板と逆導電型の不純物
    拡散層と該不純物拡散層内に形成された前記半導体基板
    と同じ導電型の不純物拡散層とにより、前記半導体基板
    から電気的に絶縁されてなる請求項１〜４に記載の半導
    体記憶装置。
  6. 【請求項６】メモリセルが複数形成され、該複数のメモ
    リセルの少なくとも一つが他のメモリセルから、島状半
    導体層内に形成された半導体基板と逆導電型の不純物拡
    散層により、あるいは前記島状半導体層内に形成された
    前記半導体基板と逆導電型の不純物拡散層と該不純物拡
    散層内に形成された前記半導体基板と同じ導電型の不純
    物拡散層とにより、電気的に絶縁されてなる請求項１〜
    ５に記載の半導体記憶装置。
  7. 【請求項７】不純物拡散層と半導体基板又は島状半導体
    層との接合部に形成される空乏層とにより前記半導体基
    板から電気的に絶縁されてなる請求項１〜６のいずれか
    一つに記載の半導体記憶装置。
  8. 【請求項８】メモリセルが複数形成され、該複数のメモ
    リセルの少なくとも一つが他のメモリセルから、島状半
    導体層内に形成された半導体基板と逆導電型の不純物拡
    散層と、該不純物拡散層と半導体基板又は島状半導体層
    との接合部に形成される空乏層とにより前記半導体基板
    から電気的に絶縁されてなる請求項１〜７のいずれか一
    つに記載の半導体記憶装置。
  9. 【請求項９】半導体基板上に形成された不純物拡散層が
    少なくとも一つのメモリセルに対する共通配線である請
    求項１〜８のいずれか一つに記載の半導体記憶装置。
  10. 【請求項１０】島状半導体層が、マトリクス状に複数個
    配列され、該島状半導体層内に、メモリセルの電荷蓄積状
    態を読み出すための配線が形成され、かつ複数の制御ゲ
    ートが、一方向に連続的に配置されて制御ゲート線を構
    成し、該制御ゲート線と交差する方向の複数の配線が接
    続されてビット線を構成する請求項１〜９のいずれか一
    つに記載の半導体記憶装置。
  11. 【請求項１１】島状半導体層の側壁の一部又はその周囲
    を取り囲むようにメモリセルを選択するためのゲート電
    極が、島状半導体層に形成されたメモリセルの少なくと
    も一方の端部に形成され、該ゲート電極が前記メモリセ
    ルに対して直列に配置されてなる請求項１〜１０のいず
    れか一つに記載の半導体記憶装置。
  12. 【請求項１２】ゲート電極に対向する島状半導体層が、
    半導体基板又はメモリセルから、半導体基板表面又は前
    記島状半導体層に形成された前記半導体基板と逆導電型
    の不純物拡散層により電気的に絶縁されてなる請求項１
    １に記載の半導体記憶装置。
  13. 【請求項１３】メモリセル同士のチャネル層が電気的に
    接続するよう、電荷蓄積層に対し自己整合に段状の構造
    を有する島状半導体層の角部の一部又は全部に半導体基
    板と逆導電型の不純物拡散層が、あるいは前記半導体基
    板と逆導電型の不純物拡散層と該不純物拡散層内に形成
    された前記半導体基板と同じ導電型の不純物拡散層が形
    成されてなる請求項１１又は１２に記載の半導体記憶装
    置。
  14. 【請求項１４】ゲート電極に対向する島状半導体層に配
    置するチャネル層とメモリセルのチャネル層とが電気的
    に接続するよう、電荷蓄積層及びゲート電極に対し自己
    整合に段状の構造を有する島状半導体層の角部の一部又
    は全部に半導体基板と逆導電型の不純物拡散層が、ある
    いは前記半導体基板と逆導電型の不純物拡散層と該不純
    物拡散層内に形成された前記半導体基板と同じ導電型の
    不純物拡散層が形成されてなる請求項１１又は１２に記
    載の半導体記憶装置。
  15. 【請求項１５】メモリセル同士のチャネル層が電気的に
    接続するように、制御ゲート同士が近接して配置されて
    なる請求項１〜１０のいずれか一つに記載の半導体記憶
    装置。
  16. 【請求項１６】ゲート電極に対向する島状半導体層内に
    配置するチャネル層とメモリセルのチャネル層とが電気
    的に接続するように、制御ゲートとゲート電極とが近接
    して配置されてなる請求項１１又は１２に記載の半導体
    記憶装置。
  17. 【請求項１７】制御ゲート間に、さらに、メモリセル同士
    のチャネル層を電気的に接続するための電極を有する請
    求項１〜１０のいずれか一つに記載の半導体記憶装置。
  18. 【請求項１８】制御ゲートとゲート電極との間に、さら
    に、ゲート電極に対向する島状半導体層内に配置するチ
    ャネル層とメモリセルのチャネル層とを電気的に接続す
    るための電極を有する請求項１１又は１２に記載の半導
    体記憶装置。
  19. 【請求項１９】制御ゲートとゲート電極の全部又は一部
    とが同じ材料で形成されてなる請求項１１、１２、１４、
    １６、１８のいずれか一つに記載の半導体記憶装置。
  20. 【請求項２０】電荷蓄積層とゲート電極とが同じ材料で
    形成されてなる請求項１１、１２、１４、１６、１８のいず
    れか一つに記載の半導体記憶装置。
  21. 【請求項２１】島状半導体層がマトリクス状に複数個配
    列され、島状半導体層の一方向の幅が、同方向に隣接する
    島状半導体層間の距離よりも小さい請求項１〜２０のい
    ずれか一つに記載の半導体記憶装置。
  22. 【請求項２２】島状半導体層がマトリクス状に複数個配
    列され、一方向における島状半導体層間の距離が、異なる
    方向における島状半導体層間の距離よりも小さい請求項
    １〜２１のいずれか一つに記載の半導体記憶装置。
  23. 【請求項２３】半導体基板上に少なくとも一つの島状半
    導体層を形成する工程と、該島状半導体層の側壁に第一
    の絶縁膜のサイドウォールを形成する工程と、該サイド
    ウォールをマスクとして前記半導体基板をさらに掘り下
    げ、前記半導体基板に対する水平方向の断面積が段階的
    に異なる島状半導体層を形成する工程と、該島状半導体
    層上に単層又は積層構造の絶縁膜及び第一の導電膜を形
    成する工程と、該第一の導電膜を前記島状半導体層の側
    壁に絶縁膜を介してサイドウォール状に形成することで
    分離する工程とを含むことにより、 前記島状半導体層と、該島状半導体層の側壁の一部若し
    くはその周囲に形成された電荷蓄積層及び制御ゲートか
    ら構成される少なくとも一つのメモリセルを有する半導
    体記憶装置を製造することからなる半導体記憶装置の製
    造方法。
  24. 【請求項２４】さらに、半導体基板に対する水平方向の
    断面積が段階的に異なる島状半導体層の角部の一部又は
    全部に第一の導電膜に対して自己整合的に不純物を導入
    する工程とを含む請求項２３に記載の半導体記憶装置の
    製造方法。
  25. 【請求項２５】さらに、第一の導電膜上に層間容量膜を
    形成する工程と、該層間容量膜上に第二の導電膜を形成
    する工程と、該第二の導電膜を前記第一の導電膜の側壁
    に層間容量膜を介してサイドウォール状に形成すること
    により分離する工程とを含む請求項２４に記載の半導体
    記憶装置の製造方法。
  26. 【請求項２６】導入された不純物が、半導体基板表面に
    対して水平な方向において、島状半導体層内で不純物拡
    散層が繋がるように不純物を拡散する請求項２４又は２
    ５に記載の半導体記憶装置の製造方法。
  27. 【請求項２７】島状半導体層を複数マトリクス状に形成
    し、さらに、該島状半導体層の側壁を酸化して該酸化膜を
    除去することにより、一方向における前記島状半導体層
    の幅を島状半導体層間の距離よりも小さくする請求項２
    ３〜２６のいずれか一つに記載の半導体記憶装置の製造
    方法。
  28. 【請求項２８】分割された第一の導電膜間に、第五の導
    電膜を形成する請求項２３〜２７のいずれか一つに記載
    の半導体記憶装置の製造方法。
  29. 【請求項２９】第一の導電膜を分割する際に、島状半導
    体層に側して第一の導電膜直下に形成されるチャネル層
    が、隣接するチャネル層と互いに電気的に接続される程
    度に第一の導電膜を互いに近接して配置する請求項２３
    〜２８のいずれか一つに記載の半導体記憶装置の製造方
    法。
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