KR100482258B1 - 반도체기억장치 및 그 제조방법 - Google Patents

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샤프 가부시키가이샤
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Abstract

백바이어스 효과에 의한 영향을 줄여 집적도를 향상시키고, 점유면적을 증가시키지 않으면서 부유게이트와 제어게이트의 용량비를 보다 증대시키며, 제조프로세서에 의해 기인하는 특성열화가 없는 반도체기억장치를 제공한다.
반도체기판, 섬모양반도체층, 측벽 전주위 또는 일부에 형성되는 전하축적층, 그 위에 형성되는 제어게이트로 이루어지는 메모리셀 및 상기 메모리셀의 일단부에 형성되고, 상기 셀에 대하여 직렬로 배치되는 게이트전극으로 이루어지며, 상기 전하축적층 및 상기 게이트전극의 적어도 하나는, 상기 섬모양반도체층의 측벽에 형성되는 오목부 내부에 그 일부가 배치되고, 상기 제어게이트의 적어도 하나는, 상기 전하축적층의 측벽에 형성되는 오목부 내부에 그 일부가 배치되는 반도체기억장치이다.

Description

반도체기억장치 및 그 제조방법{A Semiconductor Memory and Its Production Process}
본 발명은 반도체기억장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 전하축적층과 제어게이트를 포함하는 메모리·트랜지스터를 이용한 반도체기억장치에 관한 것이다.
EEPROM의 메모리셀로는, 게이트부에 전하축적층과 제어게이트를 가지며, 터널전류를 이용하여 전하축적층으로의 전하 주입, 전하축적층에서의 전하 방출을 행하는 MOS 트랜지스터 구조가 알려져 있다. 상기 메모리셀은 전하축적층의 전하축적상태의 차이에 의한 문턱전압의 차이를 데이터 "0", "1"로서 기억한다.
예컨대, 전하축적층으로서 부유게이트를 이용한 n채널의 메모리셀의 경우, 부유게이트에 전자를 주입하기 위해서는, 소스, 드레인확산층과 기판을 접지하고 제어게이트에 정의 고전압을 인가한다. 이 때, 터널전류에 의해 기판측에서 부유게이트로 전자가 주입된다. 상기 전자주입에 의해, 메모리셀의 문턱전압은 정(+)방향으로 이동한다. 부유게이트의 전자를 방출시키기 위해서는, 제어게이트를 접지하고 소스, 드레인확산층 또는 기판의 어느 하나에 정의 고전압을 인가한다. 이 때, 부유게이트로부터 터널전류에 의해 기판측의 전자가 방출된다. 상기 전자방출에 의해, 메모리셀의 문턱전압은 부(-)방향으로 이동한다.
이상의 동작에서, 전자주입과 방출, 즉 기입과 소거를 능률적으로 하기 위해서는, 부유게이트와 제어게이트 및 기판 사이의 용량결합의 관계가 중요하다. 바꾸어 말하면, 부유게이트-제어게이트 사이의 용량이 클수록, 제어게이트의 전위를 효과적으로 부유게이트로 전달할 수 있어, 기입 및 소거가 용이하게 된다.
하지만, 최근의 반도체 기술의 진보, 특히 미세가공 기술의 진보에 의해, EEPROM의 메모리셀의 소형화와 대용량화가 급속히 진행되고 있다.
따라서 메모리셀 면적이 작고, 또한 부유게이트-제어게이트 사이의 용량을 얼마나 크게 확보하는가에 대한 문제가 중요하게 되었다.
부유게이트와 제어게이트 사이의 용량을 크게 하기 위해서는, 이들 사이의 게이트절연막을 얇게하거나, 그 유전율을 크게 하거나, 또는 부유게이트와 제어게이트의 대향면적을 크게 하는 것이 필요하다.
하지만, 게이트절연막을 얇게하는 것은 신뢰성에 한계가 있다.
게이트절연막의 유전율을 크게 함에 있어, 예컨대, 실리콘산화막으로 대체하고 실리콘질소막 등을 이용할 수 있지만, 이것도 주로 신뢰성에 문제가 있어 실용적이지 못하다.
따라서 충분한 용량을 확보하기 위해서는, 부유게이트와 제어게이트의 오버랩면적을 일정치 이상으로 확보할 필요가 있지만, 이것은 메모리셀의 면적을 작게 하여 EEPROM의 대용량화를 실현하는데 장해가 된다.
이에 대하여, 일본 특허 공보 제2877462호에 기재되어 있는 EEPROM은, 반도체기판에 격자무늬(check)형의 홈에 의해 분리되고 매트릭스 배열된 복수의 주상반도체층의 측벽을 이용하여 메모리·트랜지스터가 구성된다. 즉, 메모리·트랜지스터는, 각 주상반도체층의 표면에 형성되는 드레인확산층, 홈저부에 형성되는 공통소스 확산층 및 각 주상반도체층의 측벽부 주위 전체를 둘러싸는 전하축적층과 제어게이트를 갖도록 구성되고, 제어게이트는 일방향의 복수의 주상반도체층에 대해서 연속적으로 배치되어 제어게이트선이 된다. 또한, 제어게이트선과 교차하는 방향의 복수의 메모리·트랜지스터의 드레인확산층에 접속되는 비트선이 포함된다. 상술한 메모리·트랜지스터의 전하축적층과 제어게이트가 주상반도체층의 하부에 형성된다. 또한, 1트랜지스터/1셀 구성에서는, 메모리·트랜지스터가 과소거 상태, 즉, 독출전위가 0V이고 문턱치가 부(-)의 상태라면, 비선택이라도 셀전류가 흐르게 되어 결합상태가 된다. 이것의 확실한 방지를 위해서, 메모리·트랜지스터에 직렬로 중첩되며 주상반도체층 상부에 그 주위의 적어도 일부를 둘러싸도록 게이트전극을 형성하는 선택 게이트·트랜지스터가 설계되어져 있다.
이에 따라, 종래예인 EEPROM의 메모리셀은, 주상반도체층의 측벽을 이용하여, 주상반도체층을 둘러싸도록 형성되는 전하축적층 및 제어게이트를 갖고 있으므로, 작은 점유면적으로도 전하축적층과 제어게이트 사이의 용량을 충분히 크게 확보할 수 있다. 또한, 각 메모리셀의 비트선에 연결되는 드레인확산층은, 각각 주상반도체층의 표면에 형성되며, 홈에 의해 전기적으로 완전하게 분리된다. 또한 소자분리영역을 작게 할 수 있어, 메모리셀 사이즈가 작게된다. 따라서, 우수한 기입 및 소거 효율을 갖는 메모리셀을 집적한 대용량화 EEPROM를 얻을 수 있다.
원주형의 주상 실리콘층(2)을 갖는 종래의 EEPROM를, 도486에 나타낸다. 또한, 도487a 및 도487b는, 각각 도486의 EEPROM의 A-A' 및 B-B' 단면도이다. 또한, 도486에서는, 선택 게이트·트랜지스터의 게이트전극이 연속 형성되는 선택 게이트선은, 복잡하기 때문에 나타내지 않는다.
상기의 EEPROM은, P형 실리콘기판(1)을 이용하여, 그 위에 격자무늬형태의 홈(3)에 의해 분리된 복수의 P형 주상 실리콘층(2)이 매트릭스 배열되고, 이들 각 주상 실리콘층(2)이 각각 메모리셀영역이 된다. 각 실리콘층(2)의 표면에 드레인확산층(10)이 형성되고, 홈(3)의 저부에 공통소스확산층(9)이 형성되며, 홈(3)의 저부에 소정 두께의 산화막(4)이 매립 형성된다. 또한, 주상 실리콘층(2)의 주위를 둘러싸도록, 주상 실리콘층(2)의 하부에, 터널산화막(5)을 통해 부유게이트(6)가 형성되며, 또한 그 외측으로 층간절연막(7)을 통해 제어게이트(8)가 형성되어, 메모리·트랜지스터가 구성된다.
여기서, 제어게이트(8)는, 도486 및 도487b에 나타낸 바와 같이, 일방향의 복수의 메모리셀에 대해서 연속적으로 배치되어, 제어게이트선, 즉 워드선 WL(WL1, WL2,…)이 된다. 그리고 주상 실리콘층(2)의 상부에는, 메모리·트랜지스터와 동일하게 그 주위를 둘러싸도록, 게이트산화막(31)을 통해 게이트전극(32)이 배치되어 선택 게이트·트랜지스터가 구성된다. 상기 트랜지스터의 게이트전극(32)은, 메모리셀의 제어게이트(8)와 같이, 제어게이트선과 동일 방향으로 연속 배치되어 선택게이트선이 된다.
이와 같이, 메모리·트랜지스터 및 선택 게이트·트랜지스터가, 홈의 내부에 중첩된 상태로 매립 형성되는 제어게이트선은, 그 일단부를 실리콘층 표면에 콘택트부(14)로서 남기고, 선택게이트선도 제어게이트와 반대측 단부의 실리콘층에 콘택트부(15)를 남기며, 이들에 각각 워드선 WL 및 제어게이트선 CG가 되는 Al배선(13,16)을 콘택트 시키고 있다.
홈(3)의 저부에는, 메모리셀의 공통소스확산층(9)이 형성되고, 각 주상 실리콘층(2)의 표면에는 각 메모리셀마다 드레인확산층(10)이 형성된다. 이와 같이 형성되는 메모리셀의 기판 위는 CVD 산화막(11)에 의해 덮여지고, 이것에 콘택트홀을 개방하며, 워드선 WL과 교차하는 방향의 메모리셀의 드레인확산층(10)을 공통 접속하는 비트선 BL(BL1, BL2,…)으로 되는 Al배선(12)이 배치되어 있다.
제어게이트선의 패터닝시에, 셀어레이의 단부의 주상 실리콘층 위치에 PEP에 의한 마스크를 형성하고, 그 표면에 제어게이트선과 연속하는 다결정실리콘막으로 이루어지는 콘택트부(14)를 남기고, 여기에 비트선 BL과 동시에 형성되는 Al막에 의해 워드선으로 되는 Al배선(13)을 콘택트 시키고 있다.
상기의 EEPROM은, 아래와 같이 제조 가능하다.
우선, 고불순물 농도의 p형 실리콘기판(1)에 저불순물 농도의 p형 실리콘층(2)을 에피택셜성장(epitaxial growth)시킨 웨이퍼를 이용하여, 그 표면에 마스크층(21)을 퇴적하고, 공지의 PEP공정에 의해 포토레지스트 패턴(22)을 형성하며, 이것을 이용하여 마스크층(21)을 에칭한다(도488a).
이어서, 마스크층(21)을 이용하여, 반응성 이온에칭법에 의해 실리콘층(2)을 에칭하여, 기판(1)에 도달하는 깊이의 격자무늬형태의 홈(3)을 형성한다. 이에 의해, 실리콘층(2)은, 주상을 이루고 복수의 섬(부분)으로 분리된다. 그 후, CVD법에 의해 실리콘산화막(23)을 퇴적하고, 이것을 이방성에칭에 의해 각 주상 실리콘층(2)의 측벽에 남긴다. 그리고 n형 불순물을 이온주입에 의해, 각 주상 실리콘층(2)의 표면에 각각 드레인확산층(10)을 형성하고, 홈저부에는 공통소스확산층(9)을 형성한다(도488b).
그 후, 등방성에칭에 의해 각 주상 실리콘층(2)의 주위에 산화막(23)을 에칭 제거한 후, 필요에 따라 경사이온주입을 이용하여 각 실리콘층(2)의 측벽에 채널이온주입을 행한다. 채널이온주입 대신에, CVD법에 의한 보론(boron)을 포함하는 산화막을 퇴적하고, 그 산화막으로부터의 보론 확산을 이용하여도 무방하다.
그리고, CVD 실리콘산화막(4)을 퇴적하고, 이것을 등방성에칭에 의해 에칭하며, 홈(3)의 저부에 소정 두께로 매립한다. 그 후, 열산화에 의해 각 실리콘층(2)의 주위에, 예컨대 10nm정도의 터널산화막(5)을 형성한 후, 제1층 다결정실리콘막을 퇴적한다. 상기 제1층 다결정실리콘막을 이방성에칭에 의해 에칭하고, 주상 실리콘층(2)의 하부 측벽에 남겨두며, 실리콘층(2)을 둘러싸는 형상의 부유게이트(5)를 형성한다(도489c).
다음, 각 주상 실리콘층(2) 주위에 형성되는 부유게이트(6)의 표면에 층간절연막(7)을 형성한다. 상기 층간절연막(7)은, 예컨대, ONO막으로 한다. 그리고, 제2층 다결정실리콘막을 퇴적하고 이방성에칭에 의해 에칭함으로써, 역시 주상 실리콘층(2)의 하부에 제어게이트(8)를 형성한다(도489d). 이 때, 제어게이트(8)는, 주상 실리콘층(2)의 간격을, 도486의 세로방향에 대해서 미리 소정의 값 이하로 설정해 둠으로써, 마스크공정을 이용하지 않고 그 방향에 연속하는 제어게이트선을 형성한다. 그리고 불필요한 층간절연막(7) 및 그 아래의 터널산화막(2)을 에칭 제거한 후, CVD 실리콘산화막(111)을 퇴적하고, 이를 에칭하여 홈(3)의 중간까지, 즉 메모리셀의 부유게이트(7) 및 제어게이트(8)가 안보일 때까지 매립한다(도490e).
그 후, 노출한 주상 실리콘층(2)의 상부에 열산화에 의해 20nm정도의 게이트산화막(31)을 형성하고, 제3층 다결정실리콘막을 퇴적하며, 이를 이방성에칭에 의해 에칭하여 MOS 트랜지스터의 게이트전극(32)을 형성한다(도490f). 상기 게이트전극(32)도 제어게이트선과 동일 방향에 연속적으로 패턴이 형성되어 선택게이트선이 된다. 선택게이트선도 셀어레이로 연속적으로 형성할 수 있지만, 메모리셀의 제어게이트(8)의 경우에 비해서 어렵다. 왜냐하면, 메모리·트랜지스터는 2층 게이트인데 대하여, 선택 게이트·트랜지스터가 단층게이트이기 때문에, 인접 셀 사이의 게이트전극 간격이 제어게이트 간격보다 넓기 때문이다. 따라서 확실하게 게이트전극(32)을 연속시키기 위해서는, 이것을 2층 다결정실리콘구조로 하여, 최초의 다결정실리콘막에 대해서는 마스크공정에서 게이트전극이 연결되는 부분만 남기고, 다음의 다결정실리콘막에 대하여 측벽 잔류 기술을 이용해도 무방하다.
또한, 제어게이트선 및 선택게이트선은 각각 다른 단부에서, 주상 실리콘층 표면에 콘택트부(14,15)가 형성되도록, 다결정실리콘막 에칭시에 마스크를 형성한다.
마지막으로, CVD 실리콘산화막(112)을 퇴적하고, 필요하다면 평탄화처리를 행한 후, 콘택트홀을 개방하여 Al의 증착하고, 패터닝에 의해, 비트선 BL로 되는 Al배선(12), 제어게이트선 CG로 되는 Al배선(13) 및 워드선 WL로 되는 Al배선(16)을 동시에 형성한다(도491g).
상기 종래예의 EEPROM의 1메모리셀의 주요부 단면구조를 평면구조로 치환한 것을 도492a에 나타내고, 도492b에, 등가회로를 나타낸다.
도492a 및 도492b를 참조하여, 상기 EEPROM의 동작을 설명하면, 다음과 같다.
우선, 기입으로서 핫-캐리어(hot-carrier)주입을 이용하는 경우의 기입은, 선택워드선 WL에 충분히 높은 정(+)전위를 인가하고, 선택 제어게이트선 CG 및 선택비트선 BL에 소정의 정(+)전위를 인가한다. 이에 의해 선택 게이트·트랜지스터 Qs를 통해 정(+)전위가 메모리·트랜지스터 Qc의 드레인에 전달되고, 메모리·트랜지스터 Qc에 채널전류가 흐르게되어 핫-캐리어주입이 이루어지며, 그 메모리셀의 문턱치가 정(+)방향으로 이동한다.
소거는, 선택 제어게이트 CG를 0V로 하고, 워드선 WL 및 비트선 BL에 높은 정(+)전위를 인가하고, 드레인 측으로 부유게이트의 전자를 방출시킨다. 일괄 소거의 경우에는, 공통소스에 높은 정(+)전위를 인가하고 소스측으로 전자를 방출시킬 수 있다. 이에 의해, 메모리셀의 문턱치는 부(-)방향으로 이동한다.
독출동작은, 워드선 WL에 의해 선택 게이트·트랜지스터 Qs를 개방하고, 제어게이트선 CG의 독출전위를 인가하고, 전류의 유무에 의해 "0", "1"을 판별한다. 전자주입에 FN 터널링(FN Tunneling)을 이용하는 경우에는, 선택 제어게이트선 CG 및 선택워드선 WL에 높은 정(+)전위를 인가하고, 선택비트선 BL을 0V로 하여, 기판으로부터 부유게이트에 전자를 주입한다.
또한, 상기 EEPROM에는, 선택 게이트·트랜지스터가 있기 때문에, 과소거상태가 되어도 오동작하지 않는다.
하지만, 상기 종래예의 EEPROM은, 도492a에 나타낸 바와 같이, 선택 게이트·트랜지스터 Qs와 메모리·트랜지스터 Qc 사이에는 확산층이 없다. 이것은, 주상 실리콘층의 측면에 선택적으로 확산층을 형성하는 것이 곤란하기 때문이다. 따라서, 도487a 및 도487b의 구조에서, 메모리·트랜지스터의 게이트부와 선택 게이트·트랜지스터의 게이트부 사이의 분리산화막은 될 수 있는 한 얇은 것이 바람직하다. 특히, 핫-일렉트론(hot-electron)주입을 이용하는 경우에는, 메모리·트랜지스터의 드레인부에 충분한 "H"레벨전위를 전달하기 위해서, 상기 분리산화막 두께가 30∼40nm 정도일 필요가 있다.
이와 같이, 미소간격은, 상기 제조공정에서 설명한 CVD법에 의한 산화막 매립만으로는 실제로는 곤란하다. 따라서 CVD 산화막 매립은 부유게이트(6) 및 제어게이트(8)가 노출되는 상태에서, 선택 게이트·트랜지스터용 게이트산화 공정으로 동시에 부유게이트(6) 및 제어게이트(8)의 노출부에 얇은 산화막을 형성하는 방법이 바람직하다.
또한, 이 종래예에 의하면, 격자무늬형태의 홈저부를 분리영역으로 하여, 주상 실리콘층이 배열되고, 상기 주상 실리콘층의 주위를 둘러싸도록 형성되는 부유게이트를 갖는 메모리셀이 구성됨으로, 메모리셀의 점유면적이 작으며, 고집적화 EEPROM를 얻을 수 있다. 또한, 메모리셀 점유면적이 작음에도 불구하고, 부유게이트-제어게이트 사이의 용량은 충분히 크게 확보할 수 있다.
또한, 종래예에서는, 마스크를 사용하지 않고 각 메모리셀의 제어게이트를 일방향에 대해서 연속하도록 형성하였다. 이것은, 주상 실리콘층의 배치가 대칭적이지 않은 경우에 비로소 가능하다. 즉, 워드선방향의 주상 실리콘층의 인접간격을, 비트선방향으로 그보다 작게 함으로써, 비트선방향으로는 분리되고, 워드선방향으로 연결되는 제어게이트선이 마스크 없이 자동적으로 얻어진다. 이에 대하여, 예컨대, 주상 실리콘층의 배치를 대칭적으로 하는 경우에는, PEP공정을 필요로 한다.
구체적으로 설명하면, 제2층 다결정실리콘막을 두껍게 퇴적하고, PEP공정을 통해, 제어게이트선으로서 연속시켜야 할 부분이 남도록 선택 에칭한다. 계속해서 제3층 다결정실리콘막을 퇴적하여, 상기에 설명한 바와 같이 측벽잔류 에칭을 행한다.
주상 실리콘층의 배치가 대칭적이 아닌 경우에도, 그 배치의 간격에 따라서는, 종래예와 같이 자동적으로 연속하는 제어게이트선이 형성될 수 없는 것도 있다.
이러한 경우에도, 상술과 같은 마스크공정을 이용함으로써, 일방향으로 연속하는 제어게이트선을 형성하면 된다.
또한, 종래예에서는, 부유게이트구조의 메모리셀을 이용하였지만, 전하축적층은 반드시 부유게이트구조일 필요는 없고, 전하축적층을 다층절연막으로의 트랩(trap)에 의해 실현하고 있는, 예컨대, MNOS 구조의 경우에도 유효하다.
이와 같은 MNOS 구조의 메모리셀을 도493에 나타낸다. 또한, 도493의 MNOS 구조의 메모리셀은, 도487a의 메모리셀에 해당하는 것이다.
전하축적층이 되는 적층절연막(24)은, 터널산화막과 실리콘질화막의 적층구조 또는 그 질화막 표면에 산화막을 더 형성한 구조가 된다.
상기 MNOS에서, 메모리·트랜지스터와 선택 게이트·트랜지스터를 역으로 한 종래예, 즉, 주상 실리콘층(2)의 하부에 선택 게이트·트랜지스터를 형성하고, 상부에 메모리·트랜지스터를 형성한 메모리셀을 도494에 나타낸다.
공통소스측에 선택 게이트·트랜지스터를 포함하는 상기 구조는, 기입 방식으로써 핫일렉트론 주입방식이 사용되는 경우에 채용할 수 있다.
도495는, 하나의 주상 실리콘층에 복수의 메모리셀을 구성한 종래예이다. 상기의 종래예와 대응하는 부분에는 상기의 종래예와 동일부호를 부여하고 상세한 설명은 생략한다. 상기 종래예에서는, 주상 실리콘층(2)의 최하부에 선택 게이트·트랜지스터 Qs1을 형성하고, 그 위에 3개의 메모리·트랜지스터 Qc1, Qc2, Qc3을 중첩하고, 그 위에 선택 게이트·트랜지스터 Qs2를 더 형성하고 있다. 이 구조는 기본적으로 앞에서 설명한 제조공정을 반복함으로써 얻을 수 있다.
도494 및 도495에 나타낸 종래예에서도, 메모리·트랜지스터로서 부유게이트구조 대신에 MNOS 구조를 이용할 수 있다.
이와 같이, 상기 종래 기술에 의하면, 격자무늬형태 홈에 의해 분리되는 주상반도체층의 측벽을 이용하여, 전하축적층과 제어게이트를 갖는 메모리·트랜지스터를 이용한 메모리셀을 구성함으로써, 제어게이트와 전하축적층 사이의 용량을 충분히 크게 확보하고, 또한 메모리셀 점유면적을 작게 하여 고집적화를 도모하는 EEPROM을 얻을 수 있다.
종래예에서는, 주상반도체층에 대하여 자기정합으로 전하축적층 및 제어게이트가 형성되지만, 셀어레이의 대용량화를 고려하는 경우, 주상반도체층은 최소가공치수로서 형성하는 것이 바람직하다. 여기서 전하축적층으로서 부유게이트를 이용한 경우, 부유게이트와 제어게이트 및 부유게이트와 기판 사이의 용량결합의 관계는, 주상반도체층 외주의 면적과 부유게이트 외주의 면적, 주상반도체층과 부유게이트를 절연하는 터널산화막 두께, 부유게이트와 제어게이트를 절연하는 층간절연막 두께로 결정된다.
종래예는 주상반도체층의 측벽을 이용하여, 주상반도체층을 둘러싸도록 형성되는 전하축적층 및 제어게이트를 가지며, 작은 점유면적으로 전하축적층과 제어게이트 사이의 용량을 충분히 크게 확보하는 것을 목적으로 하고 있지만, 주상반도체층을 최소가공치수로 형성한 경우에, 또는 터널산화막 두께와 층간절연막 두께를 고정한 경우에, 전하축적층과 제어게이트 사이의 용량은 단순하게 부유게이트 외주의 면적, 즉 부유게이트의 막두께로 결정된다.
따라서, 그 이상, 메모리셀의 점유면적을 증가시키지 않고, 전하축적층과 제어게이트 사이의 용량을 증대시키는 것은 곤란하다. 다시 말하면, 메모리셀의 점유면적을 증가시키지 않고 부유게이트와 섬모양반도체층의 용량에 대한 부유게이트와 제어게이트의 용량의 비를 증대시키는 것은 곤란하다.
또한, 종래예에서는 하나의 주상반도체층에 포함되는 메모리셀과 메모리셀 사이에 불순물확산층을 형성하고 있지 않지만, 불순물확산층을 형성하는 것이 바람직하다.
또한, 종래예에서는 하나의 주상반도체층에 복수의 메모리셀을 직렬로 접속하여 구성하고, 각 메모리셀의 문턱치가 동일하다고 고려한 경우, 제어게이트선 CG에 독출전위를 인가하고, 전류의 유무에 따라 "0", "1" 판별을 행하는 독출동작 시에, 직렬로 접속된 양단에 위치하는 메모리셀에서, 기판으로부터의 백바이어스(back-bias)효과에 의해 문턱치의 변동이 현저해진다. 이에 의해 직렬로 접속하는 메모리셀의 개수가 디바이스상 제약되기 때문에, 대용량화를 행하였을 경우에 문제가 된다.
또한, 기판에 대하여 수직방향으로 트랜지스터를 형성할 때, 단수가 증가함에 따라 주상반도체층의 높이는 증가하고, 주상반도체층을 가공 형성하는데 있어서, 보다 고도의 트렌치(trench) 에칭가공 기술이 요구된다.
주상반도체층을 트렌치 에칭가공에 의해 형성하는데 있어, 예컨대 주상반도체층의 형상을 원주로 하며, 그 직경과 각 주상반도체층 사이의 거리가 동등한 경우의 개구율은 약 80.4%나 되고, 반도체기판에 대하여, 보다 수직에 가까운 형상으로 주상반도체층을 가공 형성하는 것이 극히 곤란하게 된다. 트렌치에칭을 행할 때의 개구율은 낮은 편이 바람직하지만, 종래예에서는 제어게이트선이나 선택게이트선을 자동적으로 연속하도록 배치하기 위해서, 또는, 전하축적층과 제어게이트 사이의 용량을 확보하기 위해서, 메모리셀의 점유면적을 증가시키지 않고 주상반도체층의 직경에 대한 각 주상반도체층 사이의 거리를 줄이는 데에는 한계가 있어, 개구율을 낮추는 것이 곤란하다.
또한, 기판에 대하여 수직방향으로 트랜지스터를 형성할 때, 각 단마다 트랜지스터를 형성한다면, 각 단마다의 열이력(熱履歷)의 차이에 의한 터널막질의 차이나 확산층의 프로파일의 차이에 의한 셀 특성의 열화가 발생한다.
본 발명은 이들 과제에 비추어 이루어진 것으로, 전하축적층과 제어게이트 사이의 용량을 증대시키는 대신에, 제어게이트로부터 메모리셀의 활성영역에 전달하는 전계를 증가시키는 구조이며, 고속의 디바이스특성을 획득하고, 전하축적층 및 제어게이트를 갖는 반도체기억장치의 백바이어스 효과에 의한 영향을 적게 함으로써 집적도의 향상을 도모하며, 메모리셀의 점유면적을 증가시키지 않고 전하축적층과 제어게이트 사이의 용량을 증대시켜, 각 메모리셀 트랜지스터의 게이트 길이의 가공열화를 최소한으로 억제함으로써 메모리셀의 특성의 열화를 억제하고, 주상반도체층의 높이를 줄임으로써, 주상반도체층의 트렌치에칭시에 가공을 용이하게 하며, 메모리셀의 점유면적을 증가시키지 않고 주상반도체층의 트렌치에칭시에 개구율을 감소시킴으로써, 반도체기판에 대해 보다 수직에 가까운 형상으로 주상반도체층을 가공 형성하고, 각 메모리셀 트랜지스터의 열이력의 편력(遍歷)을 최소한으로 억제함으로써, 메모리셀의 특성의 열화를 억제할 수 있는 반도체기억장치를 제공하는 것을 목적으로 한다.
본 발명에 의하면, 제1 도전형의 반도체기판, 적어도 하나의 섬모양반도체층, 상기 섬모양반도체층의 측벽 주위의 전부 또는 일부에 형성되는 전하축적층, 및 상기 전하축적층의 위에 형성되는 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치에 있어서,
상기 전하축적층의 적어도 하나는, 상기 섬모양반도체층의 측벽에 형성되는 오목부 내부에 그 일부가 배치되어 이루어지는 반도체기억장치가 제공된다.
본 발명의 반도체기억장치는, 반도체기판면의 수직방향으로 전하축적층 및 제어게이트가 형성되는 제3 전극을 갖는 복수의 메모리셀이 직렬로 접속되고, 상기 메모리셀은 반도체기판과 상기 반도체기판 위에 격자무늬형태로 분리되어 매트릭스형태로 배열된 복수의 섬모양반도체층의 측벽부에 형성되며, 또한 상기 전하축적층의 적어도 일부는 상기 섬모양반도체층의 측벽부에 형성되는 오목부 내부에 배치하며, 또한 상기 제어게이트의 적어도 일부는 상기 전하축적층의 측벽부에 형성되는 오목부 내부에 배치하며, 또한 직렬로 접속하는 복수의 메모리셀의 적어도 일단부, 바람직하게는 양단부에 선택게이트가 되는 제13 전극을 갖는 선택 게이트·트랜지스터를 접속하며, 상기 선택게이트의 적어도 일부는 상기 섬모양반도체층의 측벽부에 형성되는 오목부 내부에 포함되며, 상기 섬모양반도체층에 배치된 불순물확산층이 메모리셀의 소스 또는 드레인이 되며, 상기 제어게이트가 일방향의 복수의 섬모양반도체층에 대해서 연속적으로, 또는, 반도체기판면에 대하여 수평방향으로 배치되는 제3 배선인 제어게이트선을 가지며, 상기 제어게이트선과 교차하는 방향으로 불순물확산층과 전기적으로 접속되는, 또는, 반도체기판면에 대하여 수평방향으로 배치되는 제4 배선인 비트선을 갖는다.
본 발명의 반도체기억장치에 있어서는, 전하축적층과 제어게이트가, 섬모양반도체층의 측벽의 전주위에 걸쳐 형성되어도 좋고, 주위 일부의 영역을 제외하는 영역에 형성되도 좋다.
또한, 하나의 섬모양반도체층에는, 메모리셀이 1개만 형성되어 있어도 무방하고, 2개 이상 형성되어 있어도 무방하다. 메모리셀이 3개 이상 형성되는 경우에는, 메모리셀의 하부 및/또는 상부에 선택게이트가 형성되고, 상기 선택게이트와 섬모양반도체층에 의해 구성되는 선택트랜지스터가 형성되는 것이 바람직하다.
또한, 본 발명의 반도체장치에 있어서, 메모리셀의 적어도 하나가 반도체기판으로부터 「전기적으로 절연」되는 것은, 반도체기판과 섬모양반도체층 사이가 전기적으로 절연되어도 무방하고, 메모리셀이 2개 이상 형성되어 있는 경우에는, 메모리셀 사이가 전기적으로 절연됨으로써, 상기 절연된 개소보다 위쪽에 위치하는 메모리셀이 반도체기판과 전기적으로 절연되어도 좋으며, 또한, 후술하는 바와 같이, 임의로, 메모리셀의 하부에 선택게이트(게이트전극)가 형성되는 경우에는, 선택게이트에 의해 구성되는 선택트랜지스터와 반도체기판 사이가 전기적으로 절연되어 있는 것이라도 무방하고, 선택트랜지스터와 메모리셀 사이가 전기적으로 절연되는 것에 의해, 상기 절연된 영역보다도 위쪽에 위치하는 메모리셀이 반도체기판과 전기적으로 절연되어도 무방하다. 그 중에서도, 반도체기판과 섬모양반도체층 사이, 또는 메모리셀의 하부에 선택트랜지스터가 형성되는 경우에는, 선택트랜지스터와 반도체기판 사이가 전기적으로 절연되는 것이 바람직하다. 전기적인 절연은, 예컨대, 반도체기판과 다른 도전형의 불순물확산층을, 절연하고자 하는 영역의 전부에 걸쳐 형성함으로써 행하여도 무방하고, 절연하고자 하는 영역의 일부에 불순물확산층을 형성하고, 그 접합부에서의 공핍층을 이용하여 행해도 무방하고, 또한, 전기적으로 도전되지 않을 정도로 간격을 둠으로써, 결과적으로 전기적으로 절연되도록 해도 무방하다.
또한, 반도체기판과 셀 또는 선택트랜지스터는, 예컨대 SiO2 등의 절연막으로 전기적으로 절연되어도 무방하다. 또한, 메모리셀이 복수개 형성되는 경우, 임의로, 메모리셀의 상하부에 선택트랜지스터가 형성되는 경우에는, 임의의 메모리셀 사이 및/또는 선택트랜지스터와 메모리셀 사이가, 전기적으로 절연되어도 무방하다.
(메모리셀어레이의 횡단면도에서의 실시예)
이하의 본 발명의 반도체기억장치의 메모리셀어레이에서는, 반도체기판면의 수직방향으로 전하축적층 및 제어게이트가 되는 제3 전극을 갖는 복수의 메모리셀이 직렬로 접속되고, 상기 메모리셀은 반도체기판과 상기 반도체기판 위에 격자무늬형태로 분리되는 매트릭스형태로 배열된 복수의 섬모양반도체층의 측벽부에 복수개, 예컨대 2개 형성되며, 또한 상기 전하축적층 및 제어게이트의 각각의 적어도 일부가 섬모양반도체층의 측벽부에 형성되는 오목부 내부에 포함되고, 섬모양반도체층에 배치된 불순물확산층인 메모리셀의 소스 또는 드레인을 가지며, 일방향의 복수의 섬모양반도체층에 대해서 연속적으로, 또는, 반도체기판면에 대하여 수평방향으로 배치되는 제3 배선인 제어게이트선을 가지며, 제어게이트선과 교차하는 방향으로 불순물확산층과 전기적으로 접속되며, 또한, 반도체기판면에 대하여 수평방향에 배치되는 제4 배선인 비트선을 가지며, 또한, 제2 배선 또는 제5 배선인 선택게이트선 및 제1 배선인 소스선을 갖는다. 또한, 본 발명에서는, 제어게이트선 및 이것에 직교하는 비트선은, 3차원적으로 어떤 방향으로 형성되어도 무방하다.
상기 메모리셀어레이의 횡단면도를 도1∼도9에 정리하여 설명한다.
도1∼도8은, 전하축적층으로서 부유게이트를 갖는 EEPROM의 메모리셀어레이를 나타내며, 기판에 대하여 수평방향의 횡단면도이다. 도9는 전하축적층으로서 적층절연막을 갖는 MONOS 구조인 메모리셀어레이를 도시한 횡단면도이다. 또한, 도1∼도9에서는, 메모리셀을 형성하는 섬모양반도체층(110)의 직경은 작으며, 즉 오목부에서의 단면을 나타내고 있다.
우선, 전하축적층으로서 부유게이트를 갖는 EEPROM의 메모리셀어레이에 대하여 설명한다.
도1은, 메모리셀을 형성하는 원주형의 섬모양반도체층이, 예컨대 이종(異種)의 평행선이 직교하는 교점에 각각 배치되도록 배열하고, 각각의 메모리셀을 선택, 제어하기 위한 제1 배선층 및 제2 배선층 및 제3 배선층 및 제4 배선층은, 기판 면에 대하여 각각 평행하게 배치된다.
또한, 제4 배선층(840)과 교차하는 방향인 A-A'방향과 제4 배선층(840)방향인 B-B'방향에서, 섬모양반도체층의 배치간격을 바꿈으로써, 각각의 메모리셀의 제어게이트인 제2 도전막이 일방향으로, 도1에서는 A-A'방향으로, 연속하여 형성되어 제3 배선층이 된다. 동일하게 선택 게이트·트랜지스터의 게이트인 제2 도전막이 일방향으로 연속하여 형성되어 제2 배선층이 된다.
또한, 섬모양반도체층의 기판측에 배치되는 제1 배선층과 전기적으로 접속하기 위한 단자를, 예컨대 도1의 A-A'방향으로 접속하는 메모리셀의 A'측의 단부에 포함하고, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자를, 예컨대 도1의 A-A'방향으로 접속하는 메모리셀의 A측의 단부에 포함한다. 섬모양반도체층의 기판과 반대측에 배치되는 제4 배선층(840)은, 메모리셀을 형성하는 원주형의 섬모양반도체층의 각각에 전기적으로 접속하고, 예컨대 도1에서는 제2 배선층 및 제3 배선층과 교차하는 방향으로 제4 배선층(840)이 형성된다.
또한, 제1 배선층과 전기적으로 접속하기 위한 단자는, 섬모양반도체층에 형성되고, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자는, 섬모양반도체층에 피복되는 제2 도전막에 형성된다.
제1 배선층, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자는, 각각 제1 콘택트부(910), 제2 콘택트부(921,924), 제3 콘택트부(932,933)와 접속한다.
도1에서는, 제1 콘택트부(910)를 통해 제1 배선층(810)이 반도체기억장치 표면으로 인출된다.
또한, 메모리셀을 형성하는 섬모양반도체층은, 원주형에 한하지 않고, 각주, 다각주 등의 형상이라도 상관없지만, 특히, 원주형의 패턴을 사용하는 경우에는, 활성영역 표면에서 발생하는 국소적인 전계집중의 발생을 회피할 수 있으며, 전기적 제어를 용이하게 행할 수 있다. 또한, 메모리셀을 형성하는 원주형의 섬모양반도체층의 배열은, 도1과 같은 배열이 아니어도 상관없고, 상술과 같은 배선층의 위치관계나 전기적인 접속관계가 있다면, 메모리셀을 형성하는 원주형의 섬모양반도체층의 배열은 한정되지 않는다.
제1 콘택트부(910)에 접속되는 섬모양반도체층은, 도1에서는 A-A'방향으로 접속하는 메모리셀의 A'측의 모든 단부에 배치되지만, A측의 단부의 일부 또는 전부에 배치되어도 무방하고, 제4 배선층(840)과 교차하는 방향인 A-A'방향으로 접속하는 메모리셀을 형성하는 섬모양반도체층의 어느 것에 배치되어도 무방하다.
또한, 제2 콘택트부(921이나 924), 제3 콘택트부(932,933)에 접속되는 제2 도전막으로 피복되는 섬모양반도체층은, 제1 콘택트부(910)가 배치되지 않은 측의 단부에 배치되어도 무방하고, 제1 콘택트부(910)가 배치되는 측의 단부에 연속하여 배치되어도 무방하고, 제4 배선층(840)과 교차하는 방향인 A-A'방향으로 접속하는 메모리셀을 형성하는 섬모양반도체층의 어느 것에 배치해도 양호하고, 제2 콘택트부(921이나 924), 제3 콘택트부(932나 933) 등을 분할하여 배치해도 무방하다. 제1 배선층(810)이나 제4 배선층(840)은 소망의 배선을 얻을 수 있다면 폭이나 형상은 상관하지 않는다.
섬모양반도체층의 기판측에 배치되는 제1 배선층이, 제2 도전막으로 형성되는 제2 배선층 및 제3 배선층과 자기정합으로 형성되는 경우, 제1 배선층과 전기적으로 접속하기 위한 단자가 되는 섬모양반도체층이, 제2 도전막으로 형성되는 제2 배선층 및 제3 배선층과 전기적으로는 절연되지만, 절연막을 통해 접하는 상태이다. 예컨대 도1에서는, 제1 콘택트부(910)가 접속하는 섬모양반도체층 측면의 일부에 절연막을 통해 제1 도전막이 형성되고, 상기 제1 도전막은 메모리셀을 형성하는 섬모양반도체층 사이에 배치되고, 상기 제1 도전막의 측면에 절연막을 통해 제2 도전막이 형성되고, 상기 제2 도전막이 제4 배선층(840)과 교차하는 방향인 A-A'방향으로, 연속하여 형성되는 제2 배선층 및 제3 배선층과 접속된다. 이 때에 상기 섬모양반도체층 측면에 형성되는 제1 및 제2 도전막의 형상은 상관하지 않는다.
또한, 제1 배선층과 전기적으로 접속하기 위한 단자가 되는 섬모양반도체층과 메모리셀이 형성되는 섬모양반도체층에 있는 제1 도전막과의 거리를, 예컨대 제2 도전막의 막두께의 2배 이하로 함으로써, 상기 섬모양반도체층의 측면의 제1 도전막을 모두 제거해도 무방하다.
도1에서, 제2 및 제3 콘택트부는, 섬모양반도체층 정상부를 덮도록 형성한 제2 배선층(821이나 824), 제3 배선층(832) 등의 위에 형성되지만, 각각 접속할 수 있다면 제2 및 제3 배선층의 형상은 상관하지 않는다. 도1에서 선택 게이트·트랜지스터는 복잡하기 때문에 생략한다. 또한, 도1에서, 제조공정예에 사용되는 단면, 즉 A-A'단면, B-B'단면, C-C'단면, D-D'단면, E-E'단면, F-F'단면을 병기한다.
도2는, 도1에 대하여, A-A'방향으로 연속하는 메모리셀을 2분할한 경우를 나타낸다. 도2에 나타낸 바와 같이, A-A'방향으로 연속하는 메모리셀의 전부를 분할해도 무방하고, A-A'방향으로 연속하는 메모리셀의 적어도 하나를 분할해도 무방하다. 또한, 제1 콘택트(910) 및 제2 콘택트(921∼924)를 배치하는 위치는, 소망의 배선을 인출할 수 있다면 한정되지 않는다.
또한, 도2에서는 제조공정예에 사용되는 단면, 즉 A-A'단면, B-B'단면을 병기하고 있다.
도3은, 메모리셀을 형성하는 원주형의 섬모양반도체층이, 예컨대 이종의 평행선이 직교하지 않고 교차한 점으로 각각 배치하도록 배열을 하며, 각각의 메모리셀을 선택, 제어하기 위한 제1 배선층, 제2 배선층, 제3 배선층, 및 제4 배선층은 기판 면에 대하여 평행하게 배치되는 메모리셀어레이를 나타낸다.
제4 배선층(840)과 교차하는 방향인 A-A'방향과 B-B'방향에서 섬모양반도체층의 배치간격을 바꿈으로써, 각각의 메모리셀의 제어게이트인 제2 도전막이 일방향으로, 도3에서는 A-A'방향으로, 연속하여 형성되어 제3 배선층이 된다. 동일하게 선택 게이트·트랜지스터의 게이트인 제2 도전막이 일방향으로 연속하여 형성되어 제2 배선층이 된다.
또한, 섬모양반도체층의 기판측에 배치되는 제1 배선층과 전기적으로 접속하기 위한 단자를, 예컨대 도3의 A-A'방향으로 접속하는 메모리셀의 A'측의 단부에 포함하고, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자를, 예컨대 도3의 A-A'방향으로 접속하는 메모리셀의 A측의 단부에 포함하며, 섬모양반도체층의 기판과 반대측에 배치되는 제4 배선층(840)은, 메모리셀을 형성하는 원주형의 섬모양반도체층의 각각에 전기적으로 접속하고, 예컨대 도3에서는, 제2 배선층 및 제3 배선층과 교차하는 방향으로 제4 배선층(840)이 형성된다.
또한, 제1 배선층과 전기적으로 접속하기 위한 단자는 섬모양반도체층에 형성되고, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자는 섬모양반도체층에 피복되는 제2 도전막에 형성된다.
제1 배선층, 제2 배선층 및 제3 배선층과 전기적으로 접속하기 위한 단자는, 각각 제1 콘택트부(910), 제2 콘택트부(921,924), 제3 콘택트부(932,933)와 접속한다.
도3에서는, 제1 콘택트부(910)를 통해 제1 배선층(810)이 반도체기억장치 표면으로 인출된다. 또한, 메모리셀을 형성하는 원주형의 섬모양반도체층의 배열은 도3과 같은 배열이 아니어도 무방하고, 상술과 같은 배선층의 위치관계나 전기적인 접속관계가 있다면 메모리셀을 형성하는 원주형의 섬모양반도체층의 배열은 한정되지 않는다.
또한, 제1 콘택트부(910)에 접속되는 섬모양반도체층은, 도3에서는 A-A'방향으로 접속하는 메모리셀의 A'측의 모든 단부에 배치되지만, A측의 단부의 일부 또는 전부에 배치되어도 무방하고, 제4 배선층(840)과 교차하는 방향인 A-A'방향에 접속하는 메모리셀을 형성하는 섬모양반도체층의 어딘가에 배치되어도 무방하다. 또한, 제2 콘택트부(921이나 924), 제3 콘택트부(932나 933)에 접속되는 제2 도전막으로 피복되는 섬모양반도체층은 제1 콘택트부(910)가 배치되지 않은 측의 단부에 배치되어도 무방하고, 제1 콘택트부(910)가 배치되는 측의 단부에 연속하여 배치되어도 무방하고, 제4 배선층(840)과 교차하는 방향인 A-A'방향에 접속하는 메모리셀을 형성하는 섬모양반도체층의 어딘가에 배치되어도 무방하고, 제2 콘택트부(921이나 924), 제3 콘택트부(932) 등을 분할하여 배치되어도 무방하다. 제1 배선층(810)이나 제4 배선층(840)은 소망의 배선을 얻을 수 있으면 폭이나 형상은 상관하지 않는다.
섬모양반도체층의 기판측에 배치되는 제1 배선층이, 제2 도전막에 형성되는 제2 배선층 및 제3 배선층과 자기정합으로 형성되는 경우, 제1 배선층과 전기적으로 접속하기 위한 단자가 되는 섬모양반도체층이, 제2 도전막에 형성되는 제2 배선층 및 제3 배선층과 전기적으로는 절연되지만, 절연막을 통해 접하는 상태이다. 예컨대 도3에서는 제1 콘택트부(910)가 접속하는 섬모양반도체층 측면의 일부에 절연막을 통해 제1 도전막이 형성되고, 상기 제1 도전막은 메모리셀을 형성하는 섬모양반도체층 사이에 배치되고, 상기 제1 도전막의 측면에 절연막을 통해 제2 도전막이 형성되고, 상기 제2 도전막은 제4 배선층(840)과 교차하는 방향인 A-A'방향으로, 연속하여 형성되는 제2 배선층 및 제3 배선층과 접속된다. 이 때, 상기 섬모양반도체층 측면에 형성되는 제1 및 제2 도전막의 형상은 상관하지 않는다.
또한, 제1 배선층과 전기적으로 접속하기 위한 단자가 되는 섬모양반도체층과 메모리셀이 형성되는 섬모양반도체층에 있는 제1 도전막과의 거리를, 예컨대 제2 도전막의 막두께의 2배 이하로 함으로써, 제1 배선층과 전기적으로 접속하기 위한 단자가 되는 상기 섬모양반도체층의 측면의 제1 도전막을 모두 제거해도 무방하다.
또한, 도3에서, 제2 및 제3 콘택트부는, 섬모양반도체층 정상부를 덮도록 형성한 제2 배선층(821이나 824), 제3 배선층(832) 등의 위에 형성하고 있지만, 각각 접속 가능하다면 제2 및 제3 배선층의 형상은 상관하지 않는다. 또한, 도3에서, 선택 게이트·트랜지스터는 복잡하기 때문에 생략하고, 제조공정예에 사용되는 단면, 즉 A-A'단면, B-B'단면을 병기한다.
도4 및 도5는, 도1 및 도3에 대하여, 메모리셀을 형성하는 섬모양반도체층의 단면형상이 사각형일 때의 일례로서, 도4와 도5에서, 배치하고 있는 방향이 각각 다른 경우의 예를 각각 나타내고 있다. 상기 섬모양반도체층의 단면형상은 원형이나 사각형에 한하지 않는다. 예컨대 타원형이나 육각형 또는 팔각형 등이라도 무방하다. 단, 섬모양반도체층의 크기가 가공한계에 근접한 경우에는, 설계시에 사각형이나 육각형이나 팔각형 등, 각을 갖는 것이라도, 포토공정이나 에칭공정 등에 의해 각이 둥글해져, 상기 섬모양반도체층의 단면형상은 원형이나 타원형에 가까워진다.
또한, 도4 및 도5에서, 선택 게이트·트랜지스터는 복잡하기 때문에 생략한다.
도6은, 도1에 대하여, 메모리셀을 형성하는 섬모양반도체층에 직렬로 형성하는 메모리셀의 수를 2개로 하고, 선택 게이트·트랜지스터를 형성하지 않은 경우의 일례를 나타내고 있다. 도6에서는, 제조공정예에 사용되는 단면, 즉 A-A'단면, B-B'단면을 병기한다.
도7은, 도1에 대하여, 메모리셀을 형성하는 섬모양반도체층의 단면형상이 원형이 아닌 타원일 때의 일례로서, 타원의 장축 방향이 B-B'방향인 경우의 예를 나타낸다.
도8은, 도7에 대하여, 타원의 장축 방향이 A-A'방향인 경우를 나타내고 있다.
상기 타원의 장축 방향은 A-A'방향 및 B-B'방향에 한하지 않고, 어떤 방향으로 향하고 있어도 무방하다. 또한, 도7 및 도8에서, 선택 게이트·트랜지스터는 복잡하기 때문에 생략한다.
이어서, 전하축적층으로서 부유게이트 이외를 이용하는 메모리셀어레이에 대해서 설명한다.
도9는, 도1에 대하여, 예컨대 MONOS 구조와 같이 전하축적층에 적층절연막을 사용한 경우의 일례를 나타내며, 전하축적층이 부유게이트에서 적층절연막으로 변한 것 이외는 동일하다. 또한, 도9에서는, 제조공정예에 사용하는 단면, 즉 A-A'단면, B-B'단면을 병기한다. 또한, 도9에서는, 선택 게이트·트랜지스터는 복잡하기 때문에 생략한다.
이상, 반도체기억장치의 횡단면도에 대해서 설명하였지만, 도1∼도9의 배치 및 구조는 여러 가지 조합하여 사용해도 무방하다.
(메모리셀어레이의 단면도에서의 실시예)
전하축적층으로서 부유게이트를 갖는 반도체기억장치의 단면도를, 도10∼도23에 나타낸다. 이들 도10∼도23의 단면도에서, 짝수의 도면은 도1에 있어서 A-A'단면도이고, 홀수의 도면은 도1에 있어서 B-B'단면도이다.
상기 실시예에서는, p형 실리콘기판(100) 위에 복수의, 예컨대 적어도 하나의 오목부를 갖는 주상을 한 섬모양반도체층(110)이 매트릭스 배열되고, 이들 각 섬모양반도체층(110)의 상부와 하부에 선택게이트가 되는 제2 전극 또는 제5 전극을 갖는 트랜지스터를 배치하며, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터를 복수개, 도10∼도23에서는, 예컨대 2개 배치하고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속하는 구조가 된다. 즉, 섬모양반도체층 사이의 홈저부에 소정 두께의 제8 절연막인 실리콘산화막(460)이 배치되며, 섬모양반도체층(110)의 주위를 둘러싸도록 형성되는 오목부 내부에 게이트절연막 두께를 통해 선택게이트가 되는 제2 전극(500)이 배치되어 선택 게이트·트랜지스터로 하며, 상기 선택 게이트·트랜지스터 위쪽으로, 섬모양반도체층(110)의 주위를 둘러싸도록 형성되는 오목부 내부에 터널산화막(420)을 통해 부유게이트(510)가 배치되며, 또한 상기 부유게이트(510)의 측벽에 형성되는 오목부 내부에 복층막으로 이루어지는 층간절연막(610)을 통해 제어게이트(520)가 적어도 일부 배치되어 메모리·트랜지스터로 하는 구조가 된다. 또한, 상기 메모리·트랜지스터를 동일하게 복수개 배치한 위쪽으로, 상기와 동일하게 선택게이트가 되는 제5 전극(500)을 갖는 트랜지스터를 섬모양반도체층(110)의 주위를 둘러싸도록 형성되는 오목부 내부에 게이트절연막 두께를 배치한다.
또한, 선택게이트(500) 및 제어게이트(520)는, 도1 및 도11에 나타낸 바와 같이, 일방향의 복수의 트랜지스터에 대해서 연속적으로 배치되고, 제2 배선 또는 제5 배선인 선택게이트선 및 제3 배선인 제어게이트선이 된다.
반도체기판 표면에는, 메모리셀의 소스확산층(710)이, 메모리셀의 활성영역이 반도체기판에 대하여 부유상태가 되도록 배치되고, 또한, 각각의 메모리셀 사이, 및 선택 게이트·트랜지스터와 메모리셀 사이에 확산층(720)이, 각 메모리셀의 활성영역이 부유상태가 되도록 배치되고, 각 섬모양반도체층(110)의 표면에는 각 메모리셀마다의 드레인확산층(725)이 배치되어 있다. 또한, 메모리셀의 소스확산층(710)을, 메모리셀의 활성영역이 반도체기판에 대하여 플로팅(floating)상태가 되도록 배치하는 대신에, 반도체기판면의 아래쪽으로 절연성 막을 삽입하도록 하는 구조, 예컨대 SOI기판을 사용해도 무방하다.
이와 같이 배치된 메모리셀 사이에는 드레인확산층(725)의 상부가 노출되도록 제8 절연막인 산화막(460)이 배치되고, 제어게이트선과 교차하는 방향의 메모리셀의 드레인확산층(725)을 공통 접속하는 비트선으로 되는 Al배선(840)이 배치된다. 또한, 확산층(720)의 불순물 농도분포는 균일한 것보다도, 예컨대, 불순물을 섬모양반도체층(110)에 도입하여 열확산처리 함으로써, 섬모양반도체층(110)의 표면에서 내측으로 진행하는 방향에 따라서 서서히 농도가 엷어지는 분포가 바람직하다. 이에 의해 확산층(720)과 섬모양반도체층(110)의 접합내압이 향상되고, 또한 기생용량도 감소한다.
또한, 동일하게 소스확산층(710)의 불순물농도 분포에 대해서도 반도체기판(100)의 표면에서 반도체기판 내부로 진행하는 방향에 따라서 서서히 농도가 엷어지는 분포가 바람직하다. 이에 의해 소스확산층(710)과 반도체기판(100)의 접합내압이 향상되고, 또한 제1 배선층에서의 기생용량도 감소한다.
또한, 도10 및 도11에 있어서는, 제어게이트(520)의 반도체기판면에 대한 높이가 부유게이트(510)의 반도체기판면에 대한 높이보다 낮은 경우의 일례를 나타내고 있다.
도12 및 도13에서, 각 트랜지스터 사이에 확산층(720)이 배치되지 않은 경우의 일례를 나타내고 있다.
도14 및 도15에서, 확산층(720)이 배치되지 않고, 또한 메모리·트랜지스터 및 선택 게이트·트랜지스터의 게이트전극(500,510,520) 사이에 배치되는 제3 전극인 다결정실리콘막(530)을 형성한 경우의 일례를 나타내고 있다. 또한, 도1에서 제3 전극인 다결정실리콘막(530)은 복잡하기 때문에 생략한다.
도16 및 도17은, 층간절연막(610)을 단층막으로 형성한 경우의 일례를 나타내고 있다.
도18 및 도19는, 하나의 게이트의 재료가 다른 게이트의 재료와 다른 경우의 일례로서, 메모리셀의 제어게이트(520)와 부유게이트(510)의 재료가 다른 경우를 나타내고 있다.
도20 및 도21은, 도10 및 도11에 대하여, 제어게이트(520)의 반도체기판면에 대한 높이가 부유게이트(510)의 반도체기판면에 대한 높이와 동등한 경우의 일례를 나타내고 있다.
도22 및 도23은, 도10 및 도11에 대하여, 제어게이트(520)의 반도체기판면에 대한 높이가 부유게이트(510)의 반도체기판면에 대한 높이보다 큰 경우의 일례를 나타내고 있다.
또한, 전하축적층으로서 적층절연막을 갖는 반도체기억장치의 단면도를 도24∼도29에 나타낸다. 이들 도24∼도29의 단면도에서, 홀수의 도면은, 도9에서의 A-A'단면도이고, 짝수의 도면은 도9에서의 B-B'단면도이다. 또한, 도24∼도29의 순으로, 도10∼도15 대하여 전하축적층이 부유게이트에서 적층절연막으로 바뀐 것 이외는 동일하다.
전하축적층으로서 부유게이트를 갖는 반도체기억장치의 단면도를, 도30∼도43에 나타낸다. 이들 도30∼도43의 단면도에서, 짝수의 도면은, 도1에서의 A-A'단면도이고, 홀수의 도면은 도1에서의 B-B'단면도이다.
도30 및 도31에서는, 제어게이트(520)의 반도체기판면에 대한 높이가 부유게이트(510)의 반도체기판면에 대한 높이보다 낮은 경우의 일례를 나타내고 있다.
도32 및 도33에서는, 각 트랜지스터 사이에 확산층(720)이 배치되지 않은 경우의 일례를 나타내고 있다.
도34 및 도35에서는 확산층(720)이 배치되지 않고, 또한 메모리·트랜지스터 및 선택 게이트·트랜지스터의 게이트전극(500,510,520) 사이에 배치되는 제3 전극인 다결정실리콘막(530)을 형성하는 경우의 일례를 나타낸다. 또한, 도1에서 제3 전극인 다결정실리콘막(530)은 복잡하기 때문에 생략한다.
도36 및 도37에서는, 층간절연막(610)을 단층막으로 형성하는 경우의 일례를 나타내고 있다.
도38 및 도39에서는, 하나의 게이트 재료가 다른 게이트 재료와 다른 경우의 일례로서, 메모리셀의 제어게이트(520)와 부유게이트(510)의 재료가 다른 경우를 나타내고 있다.
도40 및 도41에서는, 도30 및 도31에 대하여, 제어게이트(520)의 반도체기판면에 대한 높이가 부유게이트(510)의 반도체기판면에 대한 높이와 동등한 경우의 일례를 나타내고 있다.
도42 및 도43에서는, 도30 및 도31에 대하여, 제어게이트(520)의 반도체기판면에 대한 높이가 부유게이트(510)의 반도체기판면에 대한 높이보다 큰 경우의 일례를 나타내고 있다.
또한, 전하축적층으로서 적층절연막을 갖는 반도체기억장치의 단면도를 도44∼도49에 나타낸다. 이것의 도44∼도49의 단면도에서, 짝수의 도면은, 도9에서의 A-A'단면도이고, 홀수의 도면은 도1에서의 B-B'단면도이다. 또한, 도44∼도49의 순으로, 도30∼도35에 대하여 전하축적층이 부유게이트에서 적층절연막으로 바뀐 것 이외에는 동일하다.
전하축적층으로서 부유게이트를 갖는 반도체기억장치의 단면도를, 도50∼도63에 나타낸다. 이들 도50∼도63의 단면도에서, 짝수의 도면은, 도1에서의 A-A'단면도이고, 홀수의 도면은 도1에서의 B-B'단면도이다.
도50 및 도51은, 부유게이트의 외주가 섬모양반도체층(110)의 외주와 동일한 경우의 일례를 나타내고 있다.
도52 및 도53은, 각 트랜지스터 사이에 확산층(720)이 배치되지 않은 경우의 일례를 나타내고 있다.
도54 및 도55는, 확산층(720)이 배치되지 않고, 또한 메모리·트랜지스터 및 선택 게이트·트랜지스터의 게이트전극(500,510,520) 사이에 배치하는 제3 전극인 다결정실리콘막(530)을 형성한 경우의 일례를 나타낸다. 도1에서 제3 전극인 다결정실리콘막(530)은 복잡하기 때문에 생략한다.
도56 및 도57은, 층간절연막(610)을 단층막으로 형성한 경우의 일례를 나타내고 있다.
도58 및 도59는, 하나의 게이트의 재료가 다른 게이트의 재료와 다른 경우의 일례로서, 메모리셀의 제어게이트(520)와 부유게이트(510)의 재료가 다른 경우를 나타내고 있다.
도60 및 도61은, 도50 및 도51에 대하여, 부유게이트의 외주가 섬모양반도체층(110)의 외주보다 작은 경우의 일례를 나타내고 있다.
도62 및, 도63은, 도50 및 도51에 대하여, 부유게이트의 외주가 섬모양반도체층(110)의 외주보다 큰 경우의 일례를 나타내고 있다.
(메모리셀어레이의 동작원리에 있어서의 실시예)
상기의 반도체기억장치는, 전하축적층에 축적되는 전하의 상태에 따라 메모리기능을 갖는다. 이하에서, 전하축적층으로서 부유게이트를 갖는 메모리셀을 일례로 독출, 기입, 소거에 대한 동작원리에 관해서 설명한다.
본 발명의 반도체기억장치의 어레이구조의 일례로, 게이트전극으로서 제2 전극을 포함하는 트랜지스터와 게이트전극으로서 제5 전극을 포함하는 트랜지스터를 선택 게이트·트랜지스터로 가지며, 상기 선택 게이트·트랜지스터 사이에 전하축적층을 가지며 제어게이트전극으로서 제3 전극을 포함하는 메모리셀을 복수개, 예컨대 L개(L은 정의 정수(整數)), 직렬로 접속한 섬모양반도체층을 가지며, 상기 섬모양반도체층을 복수개, 예컨대 M ×N개(M, N은 정의 정수) 포함하고, 또한, 상기 메모리셀어레이에 있어서, 반도체기판에 평행하게 배치되는 복수, 예컨대 M개의 제4 배선이 상기 섬모양반도체층 각각의 일단부에 접속하고, 다른 쪽의 단부에는 제1 배선이 접속되고, 또한 반도체기판에 평행하고, 또한 제4 배선과 교차하는 방향으로 배치되는 복수개, 예컨대 N ×L개의 제3 배선은 메모리셀의 제3 전극과 접속하고, 제1 배선을 제3 배선과 평행하게 배치할 때의 독출방법, 기입방법, 및 소거방법의 일례에 대해서 각각 서술한다.
도64에 상기 메모리셀어레이구조의 등가회로를 나타낸다.
또한, 메모리셀의 기입의 정의를, 예컨대 메모리셀의 문턱치를 0.5V이상, 소거의 정의를, 예컨대 메모리셀의 문턱치를 -0.5V이하로 하는 경우에 대해서 설명한다. 독출방법의 일례로서, 도71에, 독출에 있어서의 각 전극에 인가되는 전위 타이밍의 일례를 나타낸다.
우선, 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N) 각각에, 예컨대 0V를 인가한 상태에서, 제4 배선(4-i)에, 예컨대 3V를 인가하고, 그 후, 제2 배선(2-j)에, 예컨대 3V를 인가하고, 제5 배선(5-j)에, 예컨대 3V를 인가하고, 제3 배선(3-j-h)이외인 제3 배선(≠3-j-h)에, 예컨대 3V를 줌으로써, 제4 배선(4-i)을 흐르는 전류 또는 제1 배선(1-j)에 흐르는 전류에 의해 "0", "1"을 판단한다.
그 후, 제3 배선(3-j-h)이외인 제3 배선(≠3-j-h)을, 예컨대 0V로 되돌리고, 제2 배선(≠2-j) 및 제5 배선(≠5-j)을, 예컨대 0V로 되돌리고, 제4 배선(4-i)을, 예컨대 0V로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후에 해도 동시에 해도 무방하다.
또한, 상술에서는 제3 배선(3-j-h)을 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 독출방법에 대해서 서술했지만, 제3 배선(3-j-h)이외의 제3 배선의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 독출방법에 대해서도 동일하게 행한다.
제3 배선(3-j-L)에서 제3 배선(3-j-1)까지 연속하여 독출해도 무방하며, 순서는 역이라 하여도 좋고, 램덤으로도 무방하다. 또한 제3 배선(3-j-h)에 접속하는 복수 또는 모든 메모리셀의 독출을 동시에 행해도 무방하다.
이와 같이 복수의 메모리셀의 상부와 하부에 선택게이트를 배치함으로써, 메모리셀 트랜지스터가 과잉소거의 상태, 즉 문턱치가 부(-)의 상태인 경우에, 비선택셀이, 예컨대 독출한 게이트전압 0V에서 셀전류가 흐르는 현상을 방지할 수 있다.
다음, 기입방법의 일례로서, 도72에, 기입에 있어서의 각 전극에 인가하는 전위 타이밍의 일례를 나타낸다.
우선, 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N) 각각에, 예컨대 0V를 인가한 상태에서, 제4 배선(4-i)이외인 제4 배선(≠4-i)에, 예컨대 3V를 인가하고, 그 후, 제5 배선(5-j)에, 예컨대 1V를 인가하고, 제3 배선(3-j-h)이외인 제3 배선(≠3-j-h)에, 예컨대 3V를 인가하고, 제3 배선(3-j-h)에, 예컨대 20V를 인가하고, 이 상태를 소망의 시간 유지함으로써 선택셀의 채널부와 제어게이트 사이만으로 고전위가 인가되는 상태를 만들어, Fowler-Nordheim 터널링현상(이하 F-N 터널링현상이라 함)에 의해 채널부에서 전하축적층으로 전자를 주입한다.
또한, 제4 배선(4-i)을 제외하고 제4 배선(≠4-i)에, 예컨대 3 V를 인가함으로써 선택셀을 포함하지 않은 섬모양반도체층 내의 제5 전극을 포함하는 선택 게이트·트랜지스터는 컷오프(cutoff)하고, 기입은 행하지 않는다.
그 후, 예컨대 제3 배선(3-j-h)을, 예컨대 0V로 되돌리고, 제2 배선(2-j) 및 제5 배선(5-j)을, 예컨대 0V로 되돌리고, 제3 배선(3-j-h)이외인 제3 배선(≠3-j-h)을, 예컨대 0V로 되돌리고, 제4 배선(4-i)을, 예컨대 0V로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후에 해도 동시에 해도 무방하다. 또한, 인가하는 전위는 소망의 셀의 전하축적층에 부(-)전하를 일정량이상 축적하기 위한 조건을 만족시키면 어떠한 전위의 조합이라도 무방하다.
상술에서는 제3 배선(3-j-h)을 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 기입방법에 대해서 서술하였지만, 제3 배선(3-j-h)이외의 제3 배선의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 기입방법에 대해서도 동일하게 행한다.
또한, 제3 배선(3-j-L)에서 제3 배선(3-j-1)까지 연속하여 기입해도 무방하며, 순서는 역이라 하여도 좋고, 랜덤이라도 무방하다. 또한, 제3 배선(3-j-h)에 접속하고 있는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 무방하다.
선택셀을 포함하지 않은 섬모양반도체층 내의 제5 전극을 포함하는 선택 게이트·트랜지스터를 컷오프 시키지 않고 기입을 행하는 경우로서, 도77에, 각 전극에 인가하는 전위 타이밍의 일례를 나타낸다.
우선, 제1 배선(1-1∼1-N), 제2 배선(2-1∼2-N), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-1∼5-N) 각각에, 예컨대 0V를 인가한 상태에서, 제4 배선(4-i)이외인 제4 배선(≠4-i)에, 예컨대 7V를 인가하고, 그 후, 제5 배선(5-j)에, 예컨대 20V를 인가하고, 제3 배선(3-j-h)이외인 제3 배선(≠3-j-h)에, 예컨대 3V를 인가하고, 제3 배선(3-j-h)에, 예컨대 20V를 인가하고, 이 상태를 소망의 시간 유지함으로써 선택셀의 채널부와 제어게이트 사이 20V정도의 전위차를 발생시켜, F-N 터널링현상에 의해 채널부에서 전하축적층으로 전자를 주입하고 기입을 행한다.
또한, 제3 배선(3-j-h)에 접속하는 비선택셀의 채널부와 제어게이트 사이에는 13V정도의 전위차가 발생하지만, 선택셀의 기입시간 내에 상기 셀의 문턱치를 변동시킬 정도의 충분한 전자의 주입은 행하지 않으며, 따라서 상기 셀의 기입은 실현되지 않는다.
그 후, 예컨대 제3 배선(3-j-h)을, 예컨대 0V로 되돌리고 나서, 제5 배선(5-j)을, 예컨대 0V로 되돌리고, 제3 배선(3-j-h)이외인 제3 배선(≠3-j-h)을, 예컨대 0V로 되돌리고, 제4 배선(≠4-i)을, 예컨대 0V로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후에 해도 동시에 해도 무방하다. 또한 인가하는 전위는 소망의 셀의 전하축적층에 부(-)전하를 일정량이상 축적하기 위한 조건을 만족시키면, 어떠한 전위의 조합이라도 무방하다.
또한, 상술에서는 제3 배선(3-r-h)을 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 기입방법에 대해서 서술하였지만, 제3 배선(3-j-h)이외의 제3 배선의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 기입방법에 대해서도 동일하게 행한다.
제3 배선(3-j-L)에서 제3 배선(3-j-1)까지 연속하여 기입해도 무방하며, 순서는 역이라 하여도 좋고, 랜덤이라도 무방하다.
또한, 제3 배선(3-j-h)에 접속하는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 무방하다.
소거방법의 일례로서, 도73에, 소거에서의 각 전극에 인가하는 전위 타이밍의 일례를 나타낸다. 소거단위는, 도66에 도시한 선택범위와 동일하게 1블록 또는 칩일괄적으로 행한다.
우선, 제1 배선(1-1∼1-N), 제2 배선(2-j), 제3 배선(3-1-1∼3-N-L), 제4 배선(4-1∼4-M), 제5 배선(5-j) 각각에, 예컨대 0V를 인가한 상태에서, 제4 배선(4-1∼4-M)에, 예컨대 20V를 인가하고, 제1 배선(1-j)에, 예컨대 20V를 인가하고, 그 후, 제2 배선(2-j)에, 예컨대 20V를 인가하고, 제5 배선(5-j)에, 예컨대 20V를 인가하고, 이 상태를 소망의 시간 유지함으로써 선택셀의 전하축적층 내의 전자를 F-N 터널링현상에 의해 인출하여 소거한다.
그 후, 제2 배선(2-j) 및 제5 배선(5-j)을, 예컨대 0V로 되돌리고, 제4 배선(4-1∼4-M)을, 예컨대 0V로 되돌리고, 제1 배선(1-j)을, 예컨대 0V로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후에 해도 동시에 해도 무방하다. 또한 인가하는 전위는 소망의 셀의 문턱치를 떨어뜨리기 위한 조건을 만족한다면, 어떠한 전위의 조합이라도 무방하다.
또한, 상술에서는 제3 배선(3-j-1∼3-j-L)을 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 소거방법에 대해서 서술하고 있지만, 제3 배선(3-j-1∼3-j-L)이외의 제3 배선의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 소거방법에 대해서도 동일하게 행한다.
제3 배선(3-j-1∼3-j-L)에 접속하는 모든 메모리셀의 소거를 동시에 행해도 무방하고, 제3 배선(3-1-1∼3-N-L)에 접속하는 복수 또는 모든 메모리셀의 소거를 동시에 행해도 무방하다.
본 발명의 반도체기억장치의 어레이구조의 일례로서, 전하축적층을 갖는 제어게이트전극으로서 제3 전극을 포함하는 메모리셀을 2개 직렬로 접속한 섬모양반도체층을 가지며, 상기 섬모양반도체층을 복수개, 예컨대 M ×N개(M, N은 정의 정수) 포함하고, 또한, 상기 메모리셀어레이에서, 반도체기판에 평행하게 배치되는 복수, 예컨대 M개의 제4 배선이 상기 섬모양반도체층 각각의 일단부로 접속하고, 타단부에는 제1 배선이 접속하고, 또한 반도체기판에 평행하고, 또한 제4 배선과 교차하는 방향으로 배치되는 복수개, 예컨대 N ×2개의 제3 배선은 메모리셀의 제3 전극과 접속하여, 제의 배선을 제3 배선과 평행하게 배치할 때의 독출방법, 기입방법, 및 소거방법의 일례에 대해서 각각 서술한다.
도65에, 상기 메모리셀어레이 구조의 등가회로를 나타낸다.
또한, 메모리셀의 기입의 정의를, 예컨대 메모리셀의 문턱치를 4V이상, 소거의 정의를, 예컨대 메모리셀의 문턱치를 0.5V이상 3V이하로 하는 경우에 대해서 서술한다.
독출방법의 일례로서, 도74에, 독출에서의 각 전극에 인가하는 전위 타이밍의 일례를 나타낸다.
우선, 제1 배선(1-1∼1-N), 제3 배선(3-j-1∼3-j-2), 제3 배선(≠3-j-1,≠3-j-1-2), 제4 배선(4-1∼4-M) 각각에, 예컨대 0V를 인가한 상태에서, 제4 배선(4-i)에, 예컨대 1V를 인가하고, 그 후, 제3 배선(3-j-2)에, 예컨대 5V를 인가함으로써, 제4 배선(4-i)을 흐르는 전류 또는 제1 배선(1-j)(j는 1≤j≤N의 정의 정수)에 흐르는 전류에 의해 "0", "1"를 판단한다. 그 후, 제3 배선(3-j-2)을, 예컨대 0V로 되돌리고, 제4 배선(4-i)을, 예컨대 0V로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후에 해도 동시에 해도 무방하다.
또한, 상술에서는 제3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 독출방법에 대해서 서술하였지만, 제3 배선(3-j-1)이외의 제3 배선의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 독출방법에 대해서도 동일하게 행한다.
제3 배선(3-j-2)에서 제3 배선(3-j-1)까지 연속하여 독출해도 무방하며, 순서는 역이라 하여도 좋고, 랜덤이라도 무방하다. 또한, 제3 배선(3-j-1)에 접속하는 복수 또는 모든 메모리셀의 독출을 동시에 행해도 무방하다.
기입방법의 일례로서, 도75에, 기입에 있어서의 각 전극에 인가하는 전위 타이밍의 일례를 나타낸다.
우선, 제1 배선(1-1∼1-N), 제3 배선(3-1-1∼3-N-2), 제4 배선(4-1∼4-M) 각각에, 예컨대 0V를 인가한 상태에서, 제4 배선(4-i)이외인 제4 배선(≠4-i)을 개방상태로 하고, 그 후 제4 배선(4-i)에, 예컨대 6V를 인가하고, 제3 배선(3-j-2)에, 예컨대 6V를 인가하고, 제3 배선(3-j-1)에, 예컨대 12V를 주고, 이 상태를 소망의 시간유지 함으로써 선택셀의 고전위측 확산층 근방에 채널핫일렉트론(channel hot electron)을 발생시키며, 또한, 제3 배선(3-j-1)에 인가되는 고전위에 의해 선택셀의 전하축적층으로 발생한 전자를 주입시켜 기입을 행한다.
그 후, 예컨대 제3 배선(3-j-1)을, 예컨대 0V로 되돌리고 나서 제3 배선(3-j-2)을, 예컨대 0V로 되돌리고, 제4 배선(4-i)을, 예컨대 0V로 되돌리고, 제4 배선(≠4-i)을, 예컨대 0V로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후에 해도 동시에 해도 무방하다. 또한 인가하는 전위는 소망의 셀의 전하축적층에 부(-)전하를 일정량이상 축적하기 위한 조건을 만족한다면, 어떠한 전위의 조합이라도 무방하다.
또한, 상술에서는 제3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 기입방법에 대해서 서술했지만, 제3 배선(3-j-1)이외의 제3 배선의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 기입방법에 대해서도 동일하게 행한다.
제3 배선(3-j-2), 제3 배선(3-j-1)의 순서로 기입해도 무방하며, 순서는 역이라도 무방하다. 또한 제3 배선(3-j-1)에 접속하는 복수 또는 모든 메모리셀의 기입을 동시에 행해도 무방하다.
소거방법의 일례로서, 도76에, 소거에서의 각 전극에 인가하는 전위 타이밍의 일례를 나타낸다. 소거단위는 블록단위, 1워드라인 또는 블록 내의 상단만 또는 하단만으로 한다.
우선, 제1 배선(1-1∼1-N), 제3 배선(3-1-1∼3-N-2), 제4 배선(4-1∼4-M) 각각에, 예컨대 0V를 인가한 상태에서, 제4의 배선(4-1∼4-M)을 개방상태로 하고, 그 후, 제1 배선(1-j)에, 예컨대 5V를 인가하고, 제3 배선(3-j-2)에, 예컨대 5V를 인가하고, 제3 배선(3-j-1)에, 예컨대 -10V를 인가하고, 이 상태를 소망의 시간 유지함으로써 선택셀의 전하축적층 내의 전자를 F-N 터널링현상에 의해 인출하여 소거를 행한다.
그 후, 제3 배선(3-j-1)을, 예컨대 0V로 되돌리고 나서 제3 배선(3-j-2)을, 예컨대 0V로 되돌리고, 제1 배선(l-j)을, 예컨대 0V로 되돌리고, 제4 배선(4-1∼4-M)을 0V로 되돌린다. 이 때, 각각의 배선에 전위를 인가하는 타이밍은 전후에 해도 동시에 해도 무방하다. 또한 인가하는 전위는 소망의 셀의 문턱치를 떨어뜨리기 위한 조건을 만족하면, 어떠한 전위의 조합이라도 무방하다.
또한, 상술에서는 제3 배선(3-j-1)을 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 소거방법에 대해서 서술하였지만, 제3 배선(3-j-1)이외의 제3 배선의 1개를 게이트전극으로 하는 메모리셀을 선택셀로 하는 경우의 소거방법에 대해서도 동일하게 행한다.
또한, 제3 배선(3-j-1∼3-j-2)에 접속하는 복수 또는 모든 메모리셀의 소거를 동시에 행해도 무방하고, 제3 배선(3-1-1∼3-N-2)에 접속하는 복수 또는 모든 메모리셀의 소거를 동시에 행해도 무방하다.
상기의 동작원리는, 예컨대 n형 반도체로 형성되는 섬모양반도체층의 경우와 같이 모든 전극의 극성이 교체되어도 무방하다. 이 때 전위의 대소관계는 상술한 것에 대하여 반대가 된다. 또한 상술한 독출, 기입 및 소거의 각 동작예는 제1 배선을 제3 배선과 평행하게 배치하는 경우에 대해서 서술하였지만, 제1 배선을 제4 배선과 평행하게 배치하는 경우 및 제1 배선을 어레이전체에서 공통으로 한 경우에서도, 동일하게 각각 대응하는 전위를 인가함으로써 동작시킬 수 있다. 제1 배선을 제4 배선과 평행하게 배치하는 경우는 블록단위라도 비트라인 단위라도 소거가 가능하게 된다.
다음, 전하축적층으로서 부유게이트를 갖는 메모리셀 이외 것에 대해서 설명한다.
도67 및 도68은, 도9 및 도24∼도29에서 나타낸 MONOS구조의 메모리셀어레이의 일부분을 도시한 등가회로도이다. 또한, 도67은, 하나의 섬모양반도체층(1 10)에 배치되는 MONOS구조의 메모리셀어레이의 등가회로도를 나타내며, 도68은, 섬모양반도체층(110)이 복수 배치되는 경우의 등가회로를 각각 나타내고 있다.
이하, 도67에 도시한 등가회로에 대해서 설명한다.
게이트전극으로서 제12 전극(12)을 포함하는 트랜지스터와 게이트전극으로서 제15 전극(15)을 포함하는 트랜지스터를 선택 게이트·트랜지스터로서 가지며, 상기 선택 게이트·트랜지스터 사이에 전하축적층으로 적층절연막을 갖는 제어게이트 전극으로서 제13 전극(13-h)(h는 1≤h≤L인 정의 정수, L은 정의 정수)을 포함하는 메모리셀을 복수개, 예컨대 L개, 직렬로 접속한 섬모양반도체층(110)에서, 제14 전극(14)이 상기 섬모양반도체층(110)의 각각의 일단부에 접속하고, 타단부에는 제11 전극(11)이 접속된다.
계속해서, 도68에 나타낸 등가회로에 대해서 설명한다.
이하, 복수의 섬모양반도체층(110)이 배치되는 메모리셀어레이에 있어서, 도67에서 나타낸 각 섬모양반도체층(110)에 배치되는 각 회로소자의 전극과 각 배선의 접속관계를 나타낸다.
섬모양반도체층(110)을 복수개, 예컨대 M × N개(M, N은 정의 정수, 또한 i는 1≤i≤M인 정의 정수, j는 1≤j≤N인 정의 정수) 포함하는 경우에, 또한, 상기 메모리셀어레이에 있어서, 반도체기판에 평행하게 배치되는 복수개, 예컨대 M개의 제14 배선이 각각의 섬모양반도체층(110)에 포함하는 상술한 제14 전극(14)과 각각 접속한다.
또한, 반도체기판에 평행하며, 또한 제14 배선(14)과 교차하는 방향으로 배치되는 복수개, 예컨대 N ×L개의 제13 배선은 각각의 메모리셀의 상술한 제13 전극(13-h)(h는 1≤h≤L인 정의 정수)과 접속한다. 제14 배선과 교차하는 방향으로 배치되는 복수개, 예컨대 N개의 제11 배선이 각각의 섬모양반도체층(110)에 구비하는 상술한 제11 전극(11)과 접속하며, 또한, 제11 배선을 제13 배선과 평행하게 배치한다.
반도체기판에 평행하며, 또한 제14 배선(14)과 교차하는 방향으로 배치되는 복수개, 예컨대 N개의 제12 배선은 각각의 메모리셀의 상술한 제12 전극(12)과 접속하며, 또한, 동일하게 반도체기판에 평행하며, 또한 제14 배선(14)과 교차하는 방향으로 배치되는 복수개, 예컨대 N개의 제15 배선은 각각의 메모리셀의 상술한 제15 전극(15)과 접속한다.
도69 및 도70은 도14 및 도15에서 나타낸 일실시예로, 각 트랜지스터 사이에 확산층(720)이 배치되지 않고, 또한 메모리·트랜지스터 및 선택 게이트·트랜지스터의 게이트전극(500,510,520) 사이에 배치하는 제3 도전막인 다결정실리콘막(530)을 형성한 경우의 메모리셀어레이의 일부분을 도시한 등가회로도이다.
도69는, 하나의 섬모양반도체층(110)에 배치되는 구조로서, 각 메모리·트랜지스터 및 선택게이트·트랜지스터의 게이트전극 사이에 배치하는 제3 도전막인 다결정실리콘막(530)이 형성되는 경우의 메모리셀어레이의 등가회로도를 나타내고, 도70은, 섬모양반도체층(110)이 복수 배치되는 경우의 등가회로를 각각 나타내고 있다.
이하, 도69에 도시한 등가회로에 대해서 설명한다.
게이트전극으로서 제32 전극(32)을 포함하는 트랜지스터와 게이트전극으로서 제35 전극(35)을 포함하는 트랜지스터를 선택 게이트·트랜지스터로서 가지며, 상기 선택 게이트·트랜지스터 사이에 전하축적층을 갖고 제어게이트전극으로서 제33 전극(33-h)(h는 1≤h≤L인 정의 정수, L은 정의 정수)을 포함하는 메모리셀을 복수개, 예컨대 L개, 직렬로 배치하며, 또한, 각 트랜지스터 사이에 게이트전극으로서 제36 전극을 포함하는 트랜지스터를 배치한 섬모양반도체층(110)에 있어서, 제34 전극(34)이 상기 섬모양반도체층(110)의 각각의 일단부에 접속하고, 타단부에는 제31 전극(31)이 접속하며, 또한 복수의 36 전극이 모두 하나에 접속하여 제36 전극(36)으로서 섬모양반도체층(110)에 포함된다.
계속해서, 도70에 도시한 등가회로에 관해서 설명한다.
이하, 복수의 섬모양반도체층(110)이 배치되는 메모리셀어레이에 있어서, 도69에 도시한 각 섬모양반도체층(110)에 배치되는 각 회로소자의 전극과 각 배선의 접속관계를 나타낸다.
상기 섬모양반도체층(110)을 복수개, 예컨대 M × N개(M, N은 정의 정수, 또한 i은 1≤i≤M인 정의 정수, j는 1≤j≤N인 정의 정수) 포함하는 경우에, 또한, 상기 메모리셀어레이에 있어서, 반도체기판에 평행하게 배치되는 복수개, 예컨대 M개의 제34 배선이 각각의 섬모양반도체층(110)에 포함하는 상술한 제34 전극(34)과 각각 접속한다.
또한, 반도체기판에 평행하고, 또한 제34 배선(34)과 교차하는 방향으로 배치되는 복수개, 예컨대 N ×L개의 제 33 배선은 각각의 메모리셀의 상술한 제33 전극(33-h)과 접속한다. 제34 배선과 교차하는 방향에 배치되는 복수개, 예컨대 N개의 제31 배선이 각각의 섬모양반도체층(110)에 포함하는 상술한 제31 전극(31)과 접속하며, 또한, 제31 배선을 제33 배선과 평행하게 배치한다.
반도체기판에 평행하고, 또한 제34 배선(34)과 교차하는 방향으로 배치되는 복수개, 예컨대 N개의 제32 배선은 각각의 메모리셀의 상술한 제32 전극(32)과 접속하며, 또한, 동일하게 반도체기판에 평행하며, 또한 제34 배선(34)과 교차하는 방향으로 배치되는 복수개, 예컨대 N개의 제35 배선은 각각의 메모리셀의 상술한 제35 전극(35)과 접속한다.
각각의 섬모양반도체층(110)에 포함하는 상술한 제36 전극(36)은 제36 배선에 의해 모두 하나에 접속한다.
또한, 각각의 섬모양반도체층(110)에 포함하는 상술한 제36 전극(36)은, 제36 배선에 의해 모두 하나에 접속하지 않아도 괜찮으며, 제36 배선에 의해 메모리셀어레이를 2개 이상으로 분할하여 접속해도 무방하다. 요컨대 각각의 제36 전극을, 예컨대 블록마다 접속하도록 하는 구조를 취하여도 무방하다.
이하에서, 선택 게이트·트랜지스터와 선택 게이트·트랜지스터에 인접하는 메모리셀 및 인접하는 메모리셀끼리가 불순물확산층을 통해 연결되지 않고, 대신에 선택 트랜지스터와 메모리셀 및 메모리셀끼리의 간격이 약 30nm이하와 선택 트랜지스터와 메모리셀 및 메모리셀끼리가 불순물확산층을 통해 접속되는 경우에 비하여 극히 접근하는 구조를 갖는 경우의 동작원리에 대해서 서술한다.
인접하는 소자가 충분히 접근한다면, 선택 게이트·트랜지스터의 게이트나 메모리셀의 제어게이트에 인가되는 문턱치 이상의 전위에 의해 형성하는 채널은 인접하는 소자의 채널과 접속하고, 모든 소자의 게이트에 문턱치 이상의 전위가 인가되는 경우, 채널을 모든 소자를 연결하게 된다. 이 상태는 선택 트랜지스터와 메모리셀이나 메모리셀이 불순물확산층을 통해 접속되는 경우와 거의 동등하기 때문에, 동작원리도 선택 트랜지스터와 메모리셀이나 메모리셀이 불순물확산층을 통해 접속되는 경우와 동일하다.
선택 게이트·트랜지스터나 메모리셀이 불순물확산층을 통해 연결되지 않고, 대신에 선택 트랜지스터와 메모리셀이나 메모리셀의 게이트전극 사이에 제3 도전막이 배치된 구조를 갖는 경우의 동작원리에 대해서 서술한다.
제3 도전막은 각 소자 사이에 위치하고, 절연막, 예컨대 실리콘산화막을 통해 섬모양반도체층과 접속하고 있다. 즉, 제3 도전막과 상기 절연막과 섬모양반도체층은 MIS 커패시터를 형성하고 있다. 제3 도전막에 섬모양반도체층과 상기 절연막과의 계면에 반전층이 형성하도록 전위를 인가하면 채널이 형성된다. 형성되는 채널은 인접하는 소자에 의해, 각 소자를 접속하는 불순물확산층과 동일한 작용을 한다. 그 때문, 제3 도전막에 채널을 형성할 수 있는 전위가 인가되는 경우, 선택 게이트·트랜지스터나 메모리셀이 불순물확산층을 통해 접속하는 경우와 동일한 동작이 된다.
또한, 제3 도전막에 채널을 형성할 수 있는 전위가 인가되지 않아도, 예컨대 섬모양반도체층이 P형 반도체인 경우, 전하축적층에서 전자를 인출하는 경우에는, 선택 게이트·트랜지스터나 메모리셀이 불순물확산층을 통해 접속하는 경우와 동일한 동작이 된다.
(메모리셀어레이의 제조방법에 있어서의 실시예)
본 발명의 반도체기억장치의 제조방법 및 이 방법에 의해 형성되는 반도체기억장치의 실시예를 도면을 참조하여 설명한다.
종래예에 대하여, 적어도 하나의 오목부를 갖는 주상으로 가공된 반도체기판 또는 반도체층을 형성하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트를 형성하는 반도체기억장치의 실시예에 관해서 설명한다. 또한, 이하의 제조예에서 이루어지는 각 공정 또는 양태는, 다른 제조예에서 이루어지는 각 공정 또는 양태와 여러 가지 조합되어 적용할 수 있다.
(제조예1)
이 제조예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 오목부를 더 포함하며, 상기 오목부 내부에 게이트산화막과 선택게이트를 형성한 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이와 같은 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도78∼도105 및 도106∼도133은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
우선, 반도체기판이 되는, 예컨대 p형 실리콘기판(100)의 표면에 마스크층이 되는 제1 절연막으로서, 예컨대 실리콘질화막(310)을 200∼2,000nm 퇴적하고, 공지의 포토리소그라피(photo lithography)기술에 의해 패터닝된 레지스트 R1을 마스크로 이용하며(도78 및 도106), 반응성 이온에칭에 의해 제1 절연막인 실리콘질화막(310)을 에칭한다. 그리고 제1 절연막인 실리콘질화막(310)을 마스크로 이용하고, 반응성 이온에칭에 의해 반도체기판인 p형 실리콘기판(100)을 2,000∼20,000nm 에칭하여, 격자무늬형태의 제1 홈부(210)를 형성한다(도79 및 도107). 이에 의해, 반도체기판인 p형 실리콘기판(100)은, 주상을 이루는 복수의 섬모양반도체층(110)으로 분리된다.
그 후, 필요에 따라 섬모양반도체층(110)의 표면을 산화시킴으로써 제2 절연막으로 되는, 예컨대 열산화막(410)을 10nm∼100nm 형성한다. 이 때, 섬모양반도체층(110)이 최소가공치수로 형성되는 경우, 열산화막(410)의 형성에 의해 섬모양반도체층(110)의 크기가 작게된다. 즉, 최소가공치수이하로 형성된다.
다음, 예컨대 등방성에칭에 의해 각 섬모양반도체층(110) 주위의 제2 절연막인 열산화막(410)을 에칭 제거한 후, 필요에 따라 경사 이온주입을 이용하여 각 섬모양반도체층(110)의 측벽에 채널 이온주입을 행한다. 예컨대, 5∼45°정도 경사진 방향에서 5∼100keV의 주입에너지, 붕소 1×1011∼1×10l3/cm2정도의 도즈(dose)를 예로 들 수 있다. 채널이온 주입시에는, 섬모양반도체층(110)의 여러방향으로부터 주입되는 것이 표면불순물농도를 균일하게 할 수 있어 바람직하다. 또는 채널이온주입 대신에, CVD법에 의해 붕소를 포함하는 산화막을 퇴적하고, 그 산화막으로부터의 붕소확산을 이용하여도 무방하다.
또한, 섬모양반도체층(110)의 표면에서의 불순물도입에 관해서, 섬모양반도체층(110)의 표면을 제2 절연막인 열산화막(410)으로 피복하기 전에 행하여도 무방하며, 섬모양반도체층(110)을 형성하기 전에 도입을 완료해도 무방하고, 게이트산화막을 형성하는 직전에 도입해도 무방하고, 섬모양반도체층(110)의 불순물농도 분포가 동등하면 그 수단은 한정되지 않는다.
계속해서, 제5 절연막과, 예컨대 실리콘산화막(431)을 10∼100nm 퇴적하고, 또한, 제4 절연막으로서, 예컨대 실리콘질화막(321)을 10∼100nm 퇴적한다(도80 및 도108).
그 후, 제6 절연막으로서, 예컨대 실리콘산화막(441)을 50∼500nm 퇴적하고, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백(etch back)함으로써 제6 절연막인 실리콘산화막(441)을 제1 홈부(210)에 매립한다(도81 및 도109).
제6 절연막인 실리콘산화막(441)을 마스크로 하고, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(321)의 노출부를 제거한다(도82 및 도110).
이어서, 제11 절연막인 실리콘산화막(471)을 50∼500nm 퇴적하고(도83 및 도111), 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제11 절연막인 실리콘산화막(471)을 제1 홈부(210)에 매립한다(도84 및 도112).
제5 절연막으로서, 예컨대 실리콘산화막(432)을 10∼100nm 퇴적하고, 또한, 제4 절연막으로서, 예컨대 실리콘질화막(322)을 10∼100nm 퇴적한다. 그 후, 예컨대 이방성에칭에 의해 제4 절연막인 실리콘질화막(322)을 섬모양반도체층(110)의 측벽에 제5 절연막인 실리콘산화막(432)을 통해 사이드월형으로 배치한다.
제6 절연막으로서, 예컨대 실리콘산화막(442)을 50∼500nm 퇴적하고, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제6 절연막인 실리콘산화막(442)을 제1 홈부(210)에 매립한다.
계속해서, 제6 절연막인 실리콘산화막(442)을 마스크, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(322)의 노출부를 제거한다.
제11 절연막인 실리콘산화막(472)을 50∼500nm 퇴적하고, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제11 절연막인 실리콘산화막(472)을 제1 홈부(210)에 매립한다(도85 및 도113).
계속해서, 제5 절연막으로서, 예컨대 실리콘산화막(433)을 10∼100nm 퇴적하고, 또한, 제4 절연막으로서, 예컨대 실리콘질화막(323)을 10∼100nm 퇴적한다. 그 후, 예컨대 이방성에칭에 의해 제4 절연막인 실리콘질화막(323)을 섬모양반도체층(110)의 측벽에 제5 절연막인 실리콘산화막(433)을 통해 사이드월형으로 배치한다(도86 및 도114).
등방성에칭에 의해 실리콘산화막을 선택적으로 제거하고(도87 및 도115), 노출한 섬모양반도체층(110)에 대하여, 예컨대 열산화법을 이용함으로써, 제7 절연막으로서, 예컨대 실리콘산화막(450)을 30nm∼300nm정도 성장시킨다(도88 및 도116).
계속해서, 실리콘산화막, 실리콘질화막, 실리콘산화막의 순으로 등방성에칭을 행함으로써 제5 절연막인 실리콘산화막(431∼433), 제4 절연막인 실리콘질화막(321∼323), 제7 절연막인 실리콘산화막(450)을 제거한다(도89 및 도117). 또한, 도89에서의 섬모양반도체층(110)의 형상을 얻기 위해서, 열산화법에 의해 제7 절연막인 실리콘산화막(450)을 형성하는 대신에, 예컨대 등방성에칭을 행함으로써 섬모양반도체층(110)의 측벽에 깊이 30nm∼300nm정도의 오목부를 형성하여도 무방하고, 또한 열산화법과 등방성에칭을 병용해도 무방하며, 소망의 형상을 얻을 수 있다면 수단은 한정되지 않는다.
예컨대 열산화법을 이용하여 각 섬모양반도체층(110) 주위에, 예컨대 10nm정도의 터널산화막으로 되는 제3 절연막으로서, 예컨대 실리콘산화막(420)을 형성한다. 이 때, 터널산화막은 열산화막에 한하지 않고, CVD산화막 또는 옥시나이트라이드막이라도 무방하다.
제1 도전막으로 되는, 예컨대 다결정실리콘막(510)을 50nm∼200nm정도 퇴적하고(도90 및 도118), 예컨대 이방성에칭을 행함으로써, 섬모양반도체층(110)의 측벽에 형성한 오목부에 제1 도전막인 다결정실리콘막(510)을 제3 절연막인 실리콘산화막(420)을 통해 매립하고, 각각 제1 도전막인 다결정실리콘막(512,513)을 분리 형성한다(도91 및 도119). 또한, 제1 도전막인 다결정실리콘막(512,513)의 분리형성은 이방성에칭으로 행하는 대신에, 오목부에 도달하지 않을 때까지의 에치백은 등방성에칭으로 행하고, 오목부 이하는 이방성에칭으로 행해도 무방하고, 전부 등방성에칭으로 행해도 무방하다.
필요에 따라 섬모양반도체층(110)의 측벽 및 저부에 형성되는 제3 절연막인 실리콘산화막(420)을 제거하고(도92 및 도120), 예컨대 상술한 기술을 이용함으로써 선택 게이트·트랜지스터가 형성되는 영역 이외에 제4 절연막인 실리콘질화막(321∼323)을 제5 절연막인 실리콘산화막(431∼433)을 통해 형성되는 것으로 마스크하고(도93 및 도121, 도94 및 도122), 섬모양반도체층(110)의 측벽에 대하여 오목부를 형성한다(도95 및 도123).
계속해서, 예컨대 열산화법을 이용하여 섬모양반도체층(110)의 측부에, 예컨대 10nm정도의 게이트산화막으로 되는 제13 절연막으로서, 예컨대 실리콘산화막(480)을 형성한다. 이 때, 게이트산화막은 열산화막에 한하지 않고, CVD산화막 또는 옥시나이트라이드막이라도 무방하고, 또한 게이트산화막 두께와 터널산화막 두께의 대소관계는 한정되지 않지만, 터널산화막 두께보다 게이트산화막 두께가 큰 쪽이 바람직하다.
제2 도전막으로서, 예컨대 다결정실리콘막을 15nm∼150nm 퇴적하고, 섬모양반도체층(110)의 측벽에 대하여 자기정합으로 에치백함으로써, 섬모양반도체층(110)의 측벽에 형성한 오목부에 제1 도전막인 다결정실리콘막을 제13 절연막인 실리콘산화막(480)을 통해 매립하고, 각각 제2 도전막인 다결정실리콘막(521,524)을 분리 형성한다(도96 및 도124). 그 후, 섬모양반도체층(110) 및 반도체기판(100)에 대하여 불순물도입을 행하고, n형 불순물확산층(710∼724)을 제어게이트 및 선택게이트에 대하여 자기정합으로 형성한다(도97 및 도125). 예컨대, 0∼7°정도 경사되는 방향에서 5∼100keV의 주입에너지, 비소 또는 인을 1 ×1O12∼l ×1015/cm2정도의 도즈를 예로 들 수 있다. 여기서, n형 불순물확산층(710∼724)을 형성하기 위한 이온주입은 섬모양반도체층(110)의 전 주위에 대하여 행해도 무방하고, 일방향 또는 복수방향에서의 주입만이라도 무방하다. 즉 n형 불순물확산층(721∼724)은 섬모양반도체층(110)의 주위를 둘러싸도록 형성하지 않아도 무방하다. 또한, 제1 배선층인 불순물확산층(710)의 형성하는 타이밍은 n형 반도체층(721∼724)의 형성과 동시가 아니어도 무방하다.
제8 절연막으로서, 예컨대 실리콘산화막(461)을 50∼500nm 퇴적하고, 소망의 깊이까지 에치백하여 매립을 행한 후, 제2 도전막으로 되는, 예컨대 다결정실리콘막(521)을 15nm∼150nm 퇴적하고, 이방성에칭에 의해 사이드월형으로 형성하여 선택게이트로 한다. 이 때, 섬모양반도체층(110)의 간격을, 도1의 A-A'방향에 대해서 미리 소정의 값 이하로 설정하여 놓음에 따라, 다결정실리콘막(521)이, 마스크공정을 이용하지 않고, 그 방향으로 연속하는 선택게이트선으로 되는 제2 배선층으로서 형성된다.
그 후, 도126과 같이 제2 도전막인 다결정실리콘막(521)과 자기정합으로 반도체기판인 p형 실리콘기판(100)에 제2 홈부(220)를 형성하고, 불순물확산층(710)을 분리한다(도98 및 도126). 즉, 제2 도전막의 분리부와 자기정합적으로 제1 배선층의 분리부를 형성한다.
제8 절연막인 실리콘산화막(462)을 50nm∼500nm 퇴적하고, 이방성에칭 및 등방성에칭에 의해 제2 도전막인 다결정실리콘막(521)의 측부 및 상부를 매설하도록 제8 절연막인 실리콘산화막(462)을 매립한다.
계속해서, 섬모양반도체층(110)에 대해 매립하여 형성한 제1 도전막인 다결정실리콘막(512,513)의 측벽에, 예컨대 상술한 기술을 이용하여 오목부를 더 형성하고, 상기 오목부 내부에 제2 도전막인 다결정실리콘막(522,523)을 층간절연막(612,613)을 통해 형성한다(도99 및 도127). 상기 층간절연막(612,613)은, 예컨대 ONO막으로 한다. 구체적으로는 열산화법에 의해 다결정실리콘막 표면에 5∼10nm의 실리콘산화막과 CVD법에 의해 5∼10nm의 실리콘질화막과 또한, 5∼10nm의 실리콘산화막을 순차 퇴적한다.
그 후, 제2 도전막으로 되는 다결정실리콘막(522)을 15nm∼150nm 더 퇴적하고, 에치백한다. 이 때, 도1의 A-A'방향에 대해서 미리 소정의 값 이하로 설정하여 놓음에 따라, 마스크공정을 사용하지 않고, 다결정실리콘막(522)이, 그 방향으로 연속하는 제어게이트선으로 되는 제3 배선층으로서 형성된다.
제8 절연막인 실리콘산화막(463)을 50nm∼500nm 퇴적하고, 이방성에칭 및 등방성에칭에 의해 제2 도전막인 다결정실리콘막(522)의 측부 및 상부를 매설하도록 제8 절연막인 산화막(463)을 매립한다(도100 및 도128).
동일하게 반복함으로써 제2 도전막인 다결정실리콘막(523)을 15nm∼150nm 퇴적하고, 이방성에칭에 의해 사이드월형으로 형성하고, 제2 도전막인 다결정실리콘막(523)의 측부 및 상부를 매설하도록 제8 절연막인 실리콘산화막(464)을 매립한다(도101 및 도129).
계속해서, 제2 도전막인 다결정실리콘막(524)을 15nm∼150nm 퇴적하고, 이방성에칭에 의해 사이드월형으로 형성한다(도102 및 도130). 제2 도전막인 다결정실리콘막(524)의 상층에 제10 절연막으로 되는, 예컨대 실리콘산화막(465)을 100nm∼500nm 퇴적하고, 에치백 또는 CMP법 등에 의해 불순물확산층(724)을 포함하는 섬모양반도체층(110)의 상부를 노출시키고(도103 및 도131), 필요에 따라 섬모양반도체층(110)의 상부에 대하여, 예컨대 이온주입법에 의해 불순물농도 조정을 행하고, 제4 배선층(840)을 제2 또는 제3 배선층과 방향이 교차하도록 섬모양반도체층(110)의 상부와 접속한다.
그 후, 공지의 기술에 의해 층간절연막을 형성하고, 콘택트홀 및 금속배선을 형성한다. 이에 의해, 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라서 메모리기능을 갖는 반도체기억장치가 실현된다(도104 및 도132).
이와 같이 부유게이트를 섬모양반도체층(110)의 측벽에 매립하고, 또한 제어게이트를 상기 부유게이트의 측벽에 매립함으로써, 부유게이트만을 섬모양반도체층(110)의 측벽에 매립한 경우와 비교하여 각 메모리셀에 있어서의 터널산화막 면적에 대한 층간절연막 면적의 비, 즉 커플링(coupling)비가 상승함으로써 기입속도가 향상된다.
또한, 선택게이트인 제2 도전막인 다결정실리콘막(521,524)도 섬모양반도체층(110)의 내부에 매립하기 위해서, 매트릭스형태로 배치되는 섬모양반도체층(110)의 각 스페이스 간격은 제어게이트나 선택게이트의 배선 배치에 필요한 간격만으로 충분하게 되고, 더욱 더 고집적화의 가능성을 갖는다.
또한, 최소가공치수로 패터닝된 레지스트 R1을 사용하여 섬모양반도체층(110)을 형성할 때에는, 예컨대 사이드월 스페이서(side wall spacer)에 의해 스페이스 간격을 좁히고, 섬모양반도체층(110)의 직경이 증가하도록 형성해도 무방하다. 또한, 제1 도전막인 다결정실리콘막(512,513)의 측벽에 각각 포함되는 오목부에 제2 도전막인 다결정실리콘막(522,523)의 일부가 배치되도록 하는 구조라도 무방하고, 또한 부유게이트에 층간절연막을 통해 매립된 제2 도전막인 다결정실리콘막(522,523)의 형상은 한정되지 않는다.
상기 제조예의 일례로서, p형 반도체기판 위에 격자섬모양의 제1 홈부(210)를 형성하고 있지만, n형 반도체기판 내에 형성되는 p형 불순물확산층 또는 p형 실리콘기판 내에 형성되는 n형 불순물확산층 내에 더 형성되는 p형 불순물확산층에 격자섬모양의 제1 홈부(210)를 형성해도 무방하다. 또한, 각 불순물확산층의 도전형은 각각 역도전형이라도 무방하다.
상기 제조예에서는, 제1 절연막인 실리콘질화막(310)과 같이 반도체기판 또는 다결정실리콘막 표면에 형성되는 막은 실리콘표면측에서 실리콘산화막/실리콘질화막의 복층막으로 하여도 무방하다. 실리콘산화막의 매립에 사용될 때의, 실리콘산화막의 형성수단은 CVD법에 한하지 않고, 예컨대 실리콘산화막을 회전도포에 의해 형성해도 무방하다.
제1 도전막인 다결정실리콘막(512,513)을 매립하기 위한 오목부, 및 제2 도전막인 다결정실리콘막(521,524)을 매립하기 위한 오목부, 또는 제2 도전막인 다결정실리콘막(522,523)을 매립하기 위한 오목부는, 이 제조예에서는, 각각 일괄적으로 형성하였지만, 각 단마다 형성해도 무방하다. 또한, 예컨대 제1 도전막인 다결정실리콘막(512,513)을 매립하기 위한 오목부와 제2 도전막인 다결정실리콘막(521,524)을 매립하기 위한 오목부를 동시에 일괄적으로 형성해도 무방하고, 한번에 오목부를 형성하는 수나 순서는 한정되지 않는다.
또한, 상기 제조예에서는, 마스크를 사용하지 않고 각 메모리셀의 제어게이트를 일방향에 관해서 연속하도록 형성하였다. 이것은, 섬모양반도체층의 배치가 대칭적이지 않은 경우에 비로소 가능하다. 즉, 제2 또는 제3 배선층 방향의 섬모양반도체층과의 인접간격을, 제4 배선층 방향의 그것보다 작게함으로써, 제4 배선층방향으로는 분리되고, 제2 또는 제3 배선층 방향으로 연결되는 배선층이 마스크 없이도 자동적으로 얻어진다. 이것에 대하여, 예컨대, 섬모양반도체층의 배치를 대상으로 하는 경우에는 포토리소그라피에 의해 레지스트의 패터닝공정에 의해 배선층의 분리를 해도 무방하다.
또한, 복수의 메모리셀부의 상부와 하부에 선택게이트를 배치함으로써 메모리셀 트랜지스터가 과잉소거의 상태, 즉, 독출전압이 0V이고, 문턱치가 부(-)의 상태가 되어, 비선택셀이라도 셀전류가 흐르는 현상을 방지할 수 있다.
또한, 도104 및 도132에서는, 제4 배선층(840)이 섬모양반도체층(110)에 대하여 오정합이 발생하는 경우를 나타내고 있지만, 도105 및 도133에 나타낸 바와 같이 오정합 없이 형성하는 것이 바람직하다.
(제조예2)
이 실시예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 오목부를 더 포함하며, 상기 오목부 내부에 게이트산화막과 선택게이트가 형성되는 선택 게이트·트랜지스터를 배치하고 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다.
또한, 도134 및 도135, 도136 및 도137은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
상기 제조예에서는, 제조예1로 설명된 반도체기억장치에서, 도134 및 도135에 나타낸 바와 같이, 섬모양반도체층(110)에 형성되는 적어도 하나의 오목부의 형상이 단순한 요형이 아닌 경우를 나타내고 있다. 보다 구체적으로는, 열산화법에 의해 제7 절연막인 실리콘산화막(450)을 형성할 때, 제4 절연막인 실리콘질화막(322)의 단부에서 산화가 들어가고, 제4 절연막인 실리콘질화막(322)의 내측의 섬모양반도체층(110)의 일부가 산화됨으로써 이러한 오목부의 형상이 발생할 수 있지만, 이러한 오목부의 형상이라도 무방하고, 오목부는 주상으로 가공된 섬모양반도체층(110) 측벽의 일부 직경이 작게되면, 그 형상은 한정되지 않는다.
또한, 제조예1에서 설명한 반도체기억장치에서, 부유게이트와 제어게이트가 동일한 오목부에 배치되는 경우, 예컨대 도136 및 도137에 나타낸 바와 같은 배치라도 무방하며, 오목부 내부에서의 부유게이트와 제어게이트의 배치관계는 한정되지 않는다.
(제조예3)
이 실시예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 오목부를 더 포함하며, 상기 오목부 내부에 게이트산화막과 선택게이트가 형성되는 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워지는 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다.
또한, 도138 및 도139는, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도2의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예1에서 설명한 반도체기억장치에서, A-A'방향으로 연속하는 섬모양반도체층을, 예컨대 패터닝된 마스크를 사용하여 적어도 불순물확산층(710)을 분리할 때까지 이방성에칭을 하고, 제15 절연막으로서, 예컨대 실리콘산화막(490)을 매립함으로써 실현된다(도138 및 도139).
이에 따라 제조예1과 비교하면, 소자로서의 성능은 뒤떨어지는 것이 예상되지만, 동등한 기능을 갖는 반도체기억장치가 배의 소자용량으로 얻을 수 있다.
또한, 제15 절연막은 실리콘산화막 대신에 실리콘질화막이라도 무방하며, 절연막이면 한정되지 않는다.
(제조예4)
이 실시예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 전하축적층으로서 적층절연막 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 오목부를 더 포함하며, 상기 오목부 내부에 게이트산화막과 선택게이트가 형성되는 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워지고 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 각각의 메모리·트랜지스터의 적층절연막 및 제어게이트가 일괄적으로 형성된다. 이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도140 및 도141은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도9의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예1에서 설명한 반도체기억장치에서, 도140 및 도141에 나타낸 바와 같이, 제3 절연막인 실리콘산화막(420)을 형성하는 대신에, 적층절연막(622 및 623)을 형성하며, 또한 층간절연막(612,613)을 형성하지 않음으로써 실현된다. 또한, 여기서 말하는 적층절연막은, 예컨대 터널산화막과 실리콘질화막의 적층구조 또는 그 실리콘질화막 표면에 실리콘산화막을 더 형성한 구조로서, 전하축적층을 제조예1과 같은 부유게이트으로의 전자주입이 아니라, 적층절연막으로의 트랩(trap)에 의해 실현하고 있다.
이에 따라 제조예1과 같은 효과가 얻어진다.
(제조예5)
이 실시예에서 형성되는 반도체기억장치는, 산화막이 삽입된 반도체기판, 예컨대 SOI기판의 산화막 위의 반도체부가, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되어 있다. 상기 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 오목부를 더 포함하며, 상기 오목부 내부에 게이트산화막과 선택게이트가 형성되는 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크고, 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트가 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도142 및 도143, 도144 및 도145는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에 의해서도, 제조예1과 같은 효과가 얻어진다. 또한, 제1 배선층이 되는 불순물확산층(710)의 접합용량이 제어 또는 제거된다. 또한, 기판으로서 SOI기판을 사용되는 것은 본 발명에 있어서의 모든 실시예에서 적응할 수 있다.
SOI기판을 사용할 때, 제1 배선층인 불순물확산층(710)은 SOI기판의 산화막에 도달해도 무방하고(도142 및 도143), 도달하지 않더라고 무방하다(도144 및 도145). 또한, 제1 배선층을 분리 형성하기 위한 홈은 SOI기판의 산화막에 도달해도 무방하고, 도달하지 않아도 무방하며, SOI기판의 산화막을 뚫고 나갈 때까지 깊게 형성해도 무방하고, 불순물확산층(710)이 분리되어 있으면 그 깊이는 한정되지 않는다.
또한, 이 제조예에서는, 절연막으로서 기판에 산화막이 삽입된 SOI기판을 사용했지만, 상기 절연막은 실리콘질화막이라도 무방하고, 절연막의 종류는 상관하지 않는다.
(제조예6)
이 실시예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 오목부를 더 포함하며, 상기 오목부 내부에 게이트산화막과 선택게이트가 형성되는 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크고, 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트가 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도146 및 도147은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예1에서 설명한 반도체기억장치에서, 섬모양반도체층(110)에 배치되는 각 메모리·트랜지스터 및 선택 게이트·트랜지스터의 소자사이 거리를 20nm∼40nm 정도로 유지하고, 소자간확산층(721∼723)을 도입하지 않음으로써 실현된다(도146 및 도147).
이에 의해, 제조예1과 같은 효과가 얻어진다.
독출시에는, 도146에 나타낸 바와 같이, 각각의 게이트전극(521,522,523,524)에 D1내지 D4로 나타낸 공핍층 및 반전층이 전기적으로 접속됨으로써, 불순물확산층(710과 725) 사이에 전류가 흐를 수 있는 경로를 설정할 수 있다. 이 상태에 서, 전하축적층(512,513)의 상태에 의해 D2, D3에 반전층이 형성되는지의 여부를 선택할 수 있도록 게이트(521,522,523,524)의 인가전압을 설정하여 놓으면 메모리셀의 정보를 독출할 수 있다.
또한, D1∼D4의 분포는, 도148에 나타낸 바와 같이, 완전 공핍형이 되는 편이 바람직하고, 이 경우 메모리셀 및 선택 게이트·트랜지스터에서의 백바이어스 효과의 억제가 기대되어 소자성능의 열하를 줄일 수 있는 등의 효과가 얻어진다.
불순물도입량의 조정 또는 열처리의 조정에 의해 불순물확산층(710∼724)의 확산을 억제할 수 있고, 섬모양반도체층(110)의 높이 방향의 거리를 짧게 설정할 수 있어, 비용의 삭감 및 프로세스의 열하 억제에 공헌한다.
(제조예7)
제1 배선층의 방향과 제4 배선층의 방향이 평행한 구조를 얻기 위한 구체적인 제조예를 설명한다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도149 및 도150은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예1에서 설명한 반도체기억장치에서, A-A'선 방향으로 연속하는 제1 배선을, 예컨대 패터닝된 레지스트를 사용하여 이방성에칭을 하고, 제8 절연막으로서, 예컨대 실리콘산화막(460)을 매립함으로써 분리하며, 한편, B-B'선 방향으로는 제1 배선을 분리하지 않도록, 제2 도전막인 다결정실리콘막(521)을 사이드월형으로 형성한 후에 행되는, 자기정합에 의한 불순물확산층(710)의 분리공정을 생략한다.
이에 의해, 제1 배선층과 제4 배선층이 평행인 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라서 메모리기능을 갖는 반도체기억장치가 실현된다(도149 및 도150).
(제조예8)
제1 배선층이 메모리어레이에 대하여 전기적으로 공통인 구조를 얻기 위한 구체적인 제조예를 설명한다. 또한, 도151 및 도152는, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예1에서 설명한 반도체기억장치에서, 반도체기판(100)에 제2 홈부(220)를 형성하지 않고, 제조예1에서 이것에 관계되는 공정을 생략함으로써, 적어도 어레이 내의 제1 배선층이 분할되지 않고 공통이 되는, 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라서 메모리기능을 갖는 반도체기억장치가 실현된다(도151 및 도152).
(제조예9)
메모리·트랜지스터 및 선택 게이트·트랜지스터의 게이트가 수직한 방향의 길이가 다른 경우의 구체적인 제조예를 설명한다. 또한, 도153 및 도154, 도155 및 도156은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이와 같이 메모리셀의 게이트 또는 선택게이트가 되는 제1 도전막인 다결정실리콘막(511∼514)의 반도체기판(100)에 대하여 수직한 방향의 길이는, 도153 및 도154에 나타낸 바와 같이, 제1 도전막인 다결정실리콘막(512,513)의 메모리셀의 게이트길이가 달라도 무방하다.
또한, 도155 및 도156에 나타낸 바와 같이, 제2 도전막인 다결정실리콘막(521,524)의 선택게이트 길이가 달라도, 제2 도전막인 다결정실리콘막(521∼524)이 수직한 방향의 길이가 같은 길이가 아니어도 무방하다.
오히려, 섬모양반도체층(110)에서 직렬로 접속되는 메모리셀을 독출할 때, 기판으로부터의 백바이어스 효과에 의한 문턱치의 저하를 고려하여, 각각의 트랜지스터의 게이트길이를 변화시키는 것으로 대응하는 편이 바람직하다. 이 때, 계층마다에 게이트길이인 제1 및 제2 도전막의 높이를 제어하기 때문에, 각 메모리셀의 제어는 용이하게 할 수 있다.
(제조예10)
섬모양반도체층(110)이 불순물확산층(710)에 의해 전기적으로 플로팅상태인 경우의 구체적인 제조예를 설명한다. 또한, 도157 및 도158, 도159 및 도160은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예1에서 설명한 반도체기억장치에서, 불순물확산층(710,721∼723)의 배치를 변경함으로써 실현된다.
도157 및 도158에 나타낸 바와 같이, 반도체기판(100)과 섬모양반도체층(110)이 전기적으로 접속되지 않도록 불순물확산층(710)을 배치해도 무방하다.
또한, 도159 및 도160에 나타낸 바와 같이, 섬모양반도체층(110)에 배치되는 각각의 메모리셀 및 선택 게이트·트랜지스터의 활성영역도 전기적으로 절연되도록, 불순물확산층(721∼723)을 배치되어도 무방하고, 독출시 또는 소거시, 기입시에 인가하는 전위에 의해 넓어지는 공핍층에서 동등한 효과가 얻어지도록 불순물확산층(710,721∼723)을 배치해도 무방하다.
이에 의해, 제조예1과 같은 효과가 얻어지며, 또한 각 메모리셀의 활성영역을 기판에 대하여 플로팅상태가 되도록 불순물확산층을 배치한 것으로 기판으로부터의 백바이어스 효과가 없어지며, 독출시에서의 각 메모리셀의 문턱치의 저하에 의한 메모리셀의 특성 열화가 억제된다. 또한, 각 메모리셀 및 선택 게이트·트랜지스터는 완전 공핍형이 되는 것이 바람직하다.
(제조예11)
섬모양반도체층(110)의 저부 형상이 단순한 원주형이 아닌 경우의 구체적인 제조예를 설명한다. 또한, 도161 및 도162, 도163 및 도164는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
격자무늬형태인 제1 홈부(210)의 저부 형상은, 도161 및 도162에 나타낸 바와 같이, 부분적 또는 전체가 둥그스름한 경사구조를 보이더라고 무방하다. 또한 제2 도전막으로 되는 다결정실리콘막(521)의 하단부가 제1 홈부(210)의 저부의 경사부가 되어도, 되지 않아도 무방하다.
격자무늬형태의 제1 홈부(210)의 저부 형상은, 도163 및 도164에 나타낸 바와 같은 경사구조를 보여도 무방하고, 제2 도전막으로 되는 다결정실리콘막(521)의 하단부가 제1 홈부(210)의 저부의 경사부가 되어도, 되지 않아도 무방하다.
(제조예12)
섬모양반도체층(110)의 형상이 단순한 원주형이 아닌 경우의 구체적인 제조예를 설명한다. 또한, 도165 및 도166, 도167 및 도168은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
반응성 이온에칭에 의해 제1 홈부(210)를 형성할 때, 도165 및 도166에 나타낸 바와 같이 섬모양반도체층(110)의 상단부와 하단부의 수평방향의 위치가 어긋나있어도 무방하다.
또한, 도167 및 도168에 나타낸 바와 같이, 섬모양반도체층(110)의 상단부와 하단부의 외형이 달라도 무방하다.
예컨대, 표면에서의 도1과 같이, 섬모양반도체층(110)이 원형을 보이고 있는 경우에는, 도165 및 도166에서는 경사 원주를 보이는 구조가 되고, 도167 및 도168에서는 원추형을 보이고 있다.
또한, 반도체기판(100)에 대하여 수직한 방향에 직렬로 메모리셀을 배치할 수 있는 구조이면, 섬모양반도체층(110)의 형상은 특별히 한정되지 않는다.
(제조예13)
소자간확산층을 이온주입이 아닌 n형 반도체층의 에피택셜(epitaxial)성장에 의해 형성하는 경우의 구체적인 제조예를 설명한다. 또한, 도169∼도170 및 도171∼도172는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예1에서 설명한 반도체기억장치에서, 제1 홈부(210)를 형성한 후, n형 반도체층(710)을 10nm∼100nm 에피택셜 성장시키며(도169 및 도171), 이후의 공정은 소자간확산층의 이온주입을 생략하는 것 이외는, 제조예1과 동일하게 행함으로써 실현된다(도170 및 도172).
이에 의해, 소자간확산층은 제7 절연막인 실리콘산화막(450)을 열산화법에 의해 형성한 시점에서 일괄 분리 형성된다. 또한, 이온주입을 사용하지 않는 것에 의해, 저각도주입에 의한 제어성이 곤란하게 됨으로 기인하는 소자성능 열화의 발생을 방지할 수 있다. 또한 제조예1에서 설명한 반도체기억장치와 같이, 부유게이트, 제어게이트 및 선택게이트를 섬모양반도체층(110)의 내부에 형성하는 구조에서는, 매트릭스형태로 배치되는 섬모양반도체층(110)의 각 스페이스 간격은 제어게이트나 선택게이트의 배선 배치에 필요한 간격만으로 충분하기 때문에, 예컨대 최소가공치수로 패터닝된 레지스트 R1을 사용하여 섬모양반도체층(110)을 형성하고, 사이드월 스페이서에 의해 스페이스 간격을 좁히고, 섬모양반도체층(110)의 직경이 증가하도록 형성하는 것을 상정하는 경우에는, 사이드월 스페이서를 사용하지 않고도 제조예의 방법에 의해 용이하게 실현 가능해진다.
또한, 필요에 따라 섬모양반도체층(110)의 상부나 저부에 대하여, 예컨대 이온주입법에 의해 불순물농도 조정을 해도 무방하다.
이 제조예에 있어서 소자간확산층은, n형 반도체층의 에피택셜 성장이 바람직하지만, 다결정실리콘막이라도 무방하고, 도전막이면 종류는 한정되지 않는다.
(제조예14)
이 제조예에서 형성되는 반도체기억장치는, 주상으로 가공한 섬모양반도체층의 측면에 적어도 하나 형성하는 오목부의 영역을, 복층으로 이루어지는 적층막에 의해 사전에 획정한 후, 포토레지스트마스크에 의해 개구된 홀형 홈에 선택 에피택셜 실리콘성장에 의해 주상으로 섬모양반도체층이 형성된다. 상기 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되고, 섬모양반도체층의 상부와 하부에 오목부를 더 포함하며, 상기 오목부 내부에 게이트산화막과 선택게이트를 형성한 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막두께는 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트가 일괄적으로 형성한다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도173∼도181 및 도182∼도190은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
우선, p형 실리콘기판(100)의 표면에, 예컨대 CVD법에 의해 제5 절연막으로서, 예컨대 실리콘산화막(431)을 50∼500nm 퇴적하고, 계속해서 제4 절연막으로서, 예컨대 실리콘질화막(321)을 10nm∼100nm 퇴적, 제5 절연막으로서, 예컨대 실리콘산화막(432)을 50∼500nm 퇴적, 제4 절연막으로서, 예컨대 실리콘질화막(322)을 10nm∼100nm 퇴적, 제5 절연막으로서, 예컨대 실리콘산화막(433)을 50∼500nm 퇴적, 제4 절연막으로서, 예컨대 실리콘질화막(323)을 100nm∼5,000nm 퇴적한다. 또한, 제5 절연막인 실리콘산화막(432,433)의 퇴적막 두께는 메모리셀의 부유게이트 높이가 되도록 설정한다.
계속해서, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R2를 마스크로서 이용하고(도173 및 도182), 예컨대 반응성 이온에칭에 의해 제4 절연막인 실리콘질화막(323) 및 제5 절연막인 실리콘산화막(433), 제4 절연막인 실리콘질화막(322), 제5 절연막인 실리콘산화막(432), 제4 절연막인 실리콘질화막(321), 제5 절연막인 실리콘산화막(431)을 순차 에칭하여 제3 홈부(230)를 형성하고, 레지스트 R2를 제거한다(도174 및 도183).
제15 절연막으로서, 예컨대 실리콘산화막(491)을 20nm∼200nm 퇴적하고, 막 두께분 정도의 이방성에칭을 시행함으로써, 제3 홈부(230)의 내벽에 제15 절연막인 실리콘산화막(491)을 사이드월형으로 배치한다(도175 및 도184).
그 후, 제3 홈부(230)에 제15 절연막인 실리콘산화막(491)을 통해 섬모양반도체층(110)을 매립한다. 예컨대 제3 홈부(230)의 저부에 위치하는 p형 실리콘기판(100)으로부터 반도체층을 선택적으로 에피택셜 성장시킨다(도176 및 도185).
또한, 섬모양반도체층(110)을 제4 절연막인 실리콘질화막(323)에 대하여 평탄화를 행한다. 이 때, 등방성에칭을 사용한 에치백이라도 무방하고, 이방성에칭을 사용한 에치백이라도 무방하며, CMP를 사용한 평탄화 매립이라도 무방하고, 여러 가지 조합시켜도 무방하고, 그 수단은 상관하지 않는다.
제1 절연막으로서, 예컨대 실리콘질화막(310)을 100nm∼1,000nm 정도 퇴적하고, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R3을 마스크로서 사용하고(도177 및 도186), 예컨대 반응성 이온에칭에 의해 제1 절연막인 실리콘질화막(310), 제4 절연막인 실리콘질화막(323), 제5 절연막인 실리콘산화막(433), 제4 절연막인 실리콘질화막(322), 제5 절연막인 실리콘산화막(432)을 순차 에칭하고, 제5 절연막인 실리콘산화막(432)을 노출시킨다. 이 때, 제4 절연막인 실리콘질화막(321)이 노출할 때까지 제5 절연막인 실리콘산화막(432)을 에칭해도 무방하다.
계속해서, 레지스트 R3을 제거한 후(도178 및 도187), 등방성에칭에 의해 실리콘산화막을 전면 제거하고(도179 및 도188), 노출된 섬모양반도체층(110)에 대하여, 예컨대 열산화법을 사용하는 것에 의해, 제7 절연막으로서, 예컨대 실리콘산화막(450)을 형성한다(도180 및 도189).
이하, 제조예1에 준하여, 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라 메모리기능을 갖는 반도체기억장치가 실현한다(도181 및 도190).
이에 의해, 제조예1과 같은 효과가 얻어지고, 또한, 주상으로 가공한 섬모양반도체층의 측면에 적어도 하나 형성하는 오목부의 영역을, 복층으로 이루어지는 적층막에 의해 정밀도 높게 설정할 수 있기 때문에, 소자성능의 열화를 줄일 수 있는 이점을 갖는다.
(제조예15)
이 제조예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되며, 섬모양반도체층의 상부와 하부에 오목부를 더 포함하며, 상기 오목부 내부에 게이트산화막과 선택게이트가 형성되는 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다. 또한, 각각의 메모리·트랜지스터의 활성영역에 전위를 전달해야 할 각각의 트랜지스터 사이에 전달게이트가 배치되어 있다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도191 및 도192은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 불순물확산층(721∼723)을 도입하지 않고, 제2 도전막인 다결정실리콘막(521,522,523,524)을 형성시킨 후, 제3 도전막으로서, 예컨대 다결정실리콘막(530)에 의한 게이트전극의 형성을 하는 공정이 추가된 것 이외에는, 제조예1과 같이 행함으로써 실현된다(도191 및 도192).
독출시에는, 도191에 나타낸 바와 같이 각각의 게이트전극(521,522,523,524,530)에 D1내지 D7로 나타낸 공핍층 및 반전층이 전기적으로 접속됨으로써, 불순물확산층(710과 725) 사이에 전류가 흐를 수 있는 경로를 설정할 수 있다. 이 상태에서, 전하축적층(512,513)의 상태에 의해 D2, D3에 반전층이 형성되는지의 여부를 선택할 수 있도록 게이트전극(521,522,523,524,530)의 인가전압을 설정하여 놓으면 메모리셀의 정보를 독출할 수 있다.
또한, D1∼D4의 분포는, 도193에 나타낸 바와 같이 완전 공핍형이 되는 쪽이 바람직하고, 이 경우 메모리셀 및 선택 게이트·트랜지스터에서의 백바이어스 효과의 억제가 기대되어 소자성능의 열화를 줄이는 효과가 얻어진다.
이 제조예에 의해서도 제조예1과 같은 효과가 얻어진다. 또한 제조공정이 줄어들고, 섬모양반도체층(110)이 필요한 높이를 낮게 할 수 있어 프로세스 열화가 억제된다.
또한, 제3 도전막인 다결정실리콘막(530)의 상단, 하단의 위치는 도192에 나타낸 바와 같은 위치라도 무방하고, 상단은 적어도 제2 도전막인 다결정실리콘막(524)의 하단보다 위에, 상단은 적어도 제2 도전막인 다결정실리콘막(521)의 상단보다 밑에 위치해 놓으면 무방하다.
(제조예16)
제8 절연막인 실리콘산화막(461∼465)의 매립이 완전하지 않은 경우의 구체적인 제조예를 설명한다. 또한, 도194 및 도195, 도196 및 도197은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예1에서 설명한 반도체기억장치에서는, 제2 홈부(220)의 형성은 제2 도전막인 다결정실리콘막(521)을 마스크로 하여, 반응성 이온에칭에 의해 자기정합으로 형성하였지만, 마스크로 하는 부위는 제2 도전막인 다결정실리콘막(522)이라도, 제2 도전막인 다결정실리콘막(523)이라도, 제2 도전막인 다결정실리콘막(524)이라도 무방하다. 또한, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트를 사용하여 분리 형성해도 무방하다.
또한, 일례로서 제2 홈부(220)의 형성을 제2 도전막인 다결정실리콘막(524)을 마스크로 하여 자기정합으로 분리 형성하는 경우, 형성되는 제2 홈부(220)에 제8 절연막인 실리콘산화막(465)을 매립할 때에 완전하게 매립할 수 없고, 도194 및 도195에 나타낸 바와 같이, 중공(hollow)이 형성되어도, 중공이 에어갭(air gap)으로서 각 제어게이트선, 선택게이트선 사이의 절연이 실현되는 것이면 무방하다.
또한, 도196 및 도197에 나타낸 바와 같이, 제2 홈부(220)에 제8 절연막인 실리콘산화막(465)을 매립하기 전에 실리콘산화막을 선택적으로 제거해도 무방하다.
이상과 같이 중공을 포함함으로써, 저유전율화가 실현되고, 기생용량이 억제되는 고속 디바이스 특성이 기대된다.
(제조예17)
부유게이트의 외주가 섬모양반도체층(110)의 외주와 다른 경우의 구체적인 제조예를 설명한다. 또한, 도198∼도199 및 도200∼도201은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예1에서 설명한 반도체기억장치에서는, 부유게이트의 외주가 섬모양반도체층(110)의 외주와 같은 경우를 나타내고 있지만, 부유게이트의 외주는 섬모양반도체층(110)의 외주와 달라도 무방하고, 또한 제어게이트의 외주도 부유게이트의 외주나 섬모양반도체층(110)의 외주와 달라도 무방하다.
보다 구체적으로는, 제조예1에서 섬모양반도체층(110)의 측면에 형성한 오목부에 제1 도전막인 다결정실리콘막(512,513)을 매설한 후, 제6 절연막인 실리콘산화막(440)을 매립할 때, 섬모양반도체층(110)의 측면에 형성되는 오목부에 매립되지 않는 부분의 제3 절연막인 실리콘산화막(420)은 제거되고(도198 및 도200에 나타낸 바와 같이 제3 절연막인 실리콘산화막(420)의 두께도즈만큼), 제1 도전막인 다결정실리콘막(512,513)의 외주는 섬모양반도체층(110)의 외주보다도 커지지만, 부유게이트의 외주는 섬모양반도체층(110)의 외주보다 크거나, 또는 작거나 해도 무방하며, 대소관계는 무관하다.
도199 및 도201에, 부유게이트의 외주가 섬모양반도체층(110)의 외주보다 크고, 또한 선택게이트의 외주가 부유게이트의 외주보다 큰 경우의 반도체기억장치완성도를 나타낸다.
또한, 선택게이트의 외주에 대해서도 다른 게이트나 섬모양반도체층(110)의 외주와의 대소관계는 동일하게 상관하지 않는다.
(제조예18)
제6 절연막인 실리콘산화막(441∼442)을 사용하는 대신에 레지스트를 사용하는 경우의 구체적인 제조예를 설명한다. 또한, 도202∼도206 및 도207∼도211은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예1에서 설명한 반도체기억장치에서는, 섬모양반도체층(110)의 측벽에 제4 절연막인 실리콘질화막(321∼323)을 형성할 때, 제6 절연막인 실리콘산화막(441∼442)을 매립하고, 그것을 마스크로 사용함으로써 행하고 있지만, 제6 절연막인 실리콘산화막(441∼442)을 사용하는 대신에 레지스트를 사용해도 무방하다.
제조예1에서, 제5 절연막인 실리콘산화막(321)을 퇴적하고, 제4 절연막인 실리콘산화막(441)을 더 퇴적하며, 그 후, 예컨대 레지스트 R4를 500∼25,000nm 정도 도포하고(도202 및 도207), 소망의 깊이까지 감광하도록, 예컨대 광라이트1을 조사하여 노광을 행한다(도203 및 도308). 또한 소망의 깊이까지 감광시키는 공정을 노광시간에 의해 제어해도 무방하고, 노광량에 의해 제어해도 무방하고, 또는 노광시간과 노광량을 병용하여 제어를 해도 무방하고, 노광 후의 현상공정을 포함해서 제어방법은 한정되지 않는다.
계속해서, 공지의 기술에 의해 현상을 행하고, 레지스트 R4의 감광하는 영역인 레지스트 R5를 선택적으로 제거하며, 레지스트 R4의 매립을 행한다(도204 및 도209). 이러한 노광에 의해, 레지스트 에치백을 효율적으로 제어할 수 있으며, 디바이스의 성능의 열화가 억제되는 효과가 기대되지만, 노광이 아닌, 예컨대 애싱(ashing)에 의해 레지스트 R4의 에치백을 해도 무방하다. 또는 에치백을 행하지 않고, 레지스트 도포의 시점에서 소망의 깊이가 되도록 매립을 행해도 무방하고, 이 경우 레지스트는 점성이 낮은 것을 사용하는 것이 바람직하다. 또한 이들 수법을 여러 가지 조합하여 사용해도 무방하다. 레지스트 R4의 도포 표면은 친수성으로 하는 것이 바람직하고, 예컨대 실리콘산화막 위에 도포하는 것이 바람직하다.
그 후, 레지스트 R4를 마스크로 하고, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(321)의 노출부를 제거한다(도205 및 도210).
레지스트 R4를 제거하고, 그 후, 제조예1과 동일하게 함으로써, 제조예1에서 설명한 반도체기억장치가 실현된다(도206 및 도211).
이와 같이 제6 절연막인 실리콘산화막(441∼442)을 사용하는 대신에 레지스트를 사용함으로써, 터널산화막 등에 인가하는 열이력은 줄어들고, 또한 리워크(rework)가 용이하도록 한다.
(제조예19)
제조예1에서 설명한 반도체기억장치에서, p형 실리콘기판(100)을 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R1을 사용하여 섬모양반도체층(110)을 가공 형성할 때, 레지스트 R1의 패터닝시에 설정되는 섬모양반도체층(110)의 직경을 더 증가시켜 가공 형성하는 경우의 구체적인 제조예를 설명한다.
또한, 도212∼도214 및 도215∼도217은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예1에서 설명한 반도체기억장치에서는, 메모리셀어레이에서의 섬모양반도체층 사이의 스페이스는 메모리셀 및 선택 게이트·트랜지스터가 섬모양반도체층(110)의 내부에 포함됨으로써 여유가 생기기 때문에, 섬모양반도체층(110)의 배치 간격을 변경하지 않고 섬모양반도체층(110)의 직경을 크게 형성해도 무방하다. 하지만, 예컨대 최소가공치수로 섬모양반도체층(110)의 직경 및 섬모양반도체층 사이의 스페이스를 형성하도록 하는 경우에서는, 섬모양반도체층 사이의 스페이스를 최소가공치수미만으로 형성할 수 없고, 따라서 섬모양반도체층(110)의 직경만을 증가시킴으로써, 섬모양반도체층(110)의 배치간격은 증가하고, 소자용량이 감소하는 불량이 발생한다. 섬모양반도체층(110)의 배치 간격을 증가시키지 않고 섬모양반도체층(110)의 직경을 증가시키는 구체적인 제조예를 이하에 나타낸다.
제조예1에서, 예컨대 p형 실리콘기판(100)의 표면에 마스크층이 되는 제1 절연막으로서, 예컨대 실리콘질화막(310)을 200∼2,000nm 퇴적하고, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R1을 마스크로서 사용하여, 반응성 이온에칭에 의해 제1 절연막인 실리콘질화막(310)을 에칭한 후, 제1 절연막으로서, 예컨대 실리콘질화막(311)을 50∼500nm 퇴적하고, 막두께 도즈 정도의 이방성에칭을 시행함으로써, 제1 절연막인 실리콘질화막(310)의 측벽에 제1 절연막인 실리콘질화막(311)을 사이드월형으로 배치한다(도212 및 도215).
그리고, 제1 절연막인 실리콘질화막(310) 및 제1 절연막인 실리콘질화막(311)을 마스크로 사용하여, 반응성 이온에칭에 의해 반도체기판인 p형 실리콘기판(100)을 2,000∼20,000nm 에칭하고, 격자무늬형태의 제1 홈부(210)를 형성함으로써, 레지스트 R1의 패터닝시에 설정되는 섬모양반도체층(110)의 직경을 더 증가시켜 가공 형성하는 것이 실현된다(도213 및 도216).
이후의 공정은, 제조예1에 준하는 것에 의해, 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라서 메모리기능을 갖는 반도체기억장치가 실현된다(도214 및 도217).
이에 의해, 제조예1과 같은 효과가 얻어지며, 또한 섬모양반도체층(110)의 직경이 증가함으로써 섬모양반도체층(110)의 상단 및 저부의 저항, 즉 소스 및 드레인의 저항은 줄어들고, 드라이브 전류는 증가하며 셀특성은 향상한다. 또한, 소스저항이 감소됨으로써 백바이어스 감소도 기대된다. 또한, 섬모양반도체층(110)의 가공에 있어서 개구율이 감소하기 때문에, 트렌치(trench)에칭 시의 가공이 용이하게 되고, 그 에칭시에 사용되는 반응가스도 적게 할 수 있으며, 제조비용을 줄이는 것이 가능해진다.
(제조예20)
이 실시예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께는 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다.
또한, 도218∼도243 및 도244∼도269는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 반도체기판이 되는, 예컨대 p형 실리콘기판(100)의 표면에 마스크층이 되는 제1 절연막으로서, 예컨대 실리콘질화막(310)을 200∼2000nm 퇴적하고, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R1을 마스크로서 사용한다(도218 및 244).
반응성 이온에칭에 의해 제1 절연막인 실리콘질화막(310)을 에칭한다. 그리고 제1 절연막인 실리콘질화막(310)을 마스크로 사용하며, 반응성 이온에칭에 의해 반도체기판인 p형 실리콘기판(100)을 2,000∼20,000nm 에칭하고, 격자무늬형태의 제1 홈부(210)를 형성한다(도219 및 도245). 이에 의해, 반도체기판인 p형 실리콘기판(100)은, 주상을 이루고 복수의 섬모양반도체층(110)으로 분리된다.
그 후, 필요에 따라 섬모양반도체층(110)의 표면을 산화시킴으로써, 제2 절연막으로 되는, 예컨대 열산화막(410)을 10nm∼100nm 형성한다. 이 때, 섬모양반도체층(110)이 최소가공치수로 형성되어지는 경우, 열산화막(410)의 형성에 의해 섬모양반도체층(110)의 크기가 작게된다. 즉, 최소가공치수 이하로 형성된다.
다음에, 예컨대 등방성에칭에 의해 각 섬모양반도체층(110) 주위의 제2 절연막인 열산화막(410)을 에칭 제거한다. 필요에 따라 경사이온주입을 이용하여 각 섬모양반도체층(110)의 측벽에 채널이온주입을 한다. 예컨대, 5∼45。 정도 경사진 방향에서 5∼100keV의 주입에너지, 붕소 1 ×1011∼1 ×1013/cm2 정도의 도즈를 예로 들 수 있다. 채널이온주입 시는, 섬모양반도체층(110)의 여러방향에서 주입하는 것이, 표면 불순물농도를 균일하게 할 수 있기 때문에 바람직하다. 또는 채널이온주입 대신에, CVD법에 의해 붕소를 포함하는 산화막을 퇴적하고, 그 산화막으로부터의 붕소확산을 이용해도 무방하다.
또한, 섬모양반도체층(110)의 표면에서의 불순물도입에 관해서는, 섬모양반도체층(110)의 표면을 제2 절연막인 열산화막(410)으로 피복하기 전에 행해도 무방하고, 섬모양반도체층(110)을 형성하기 전에 도입을 완료하여 놓아도 무방하며, 게이트산화막을 형성하는 직전에 도입해도 무방하고, 섬모양반도체층(110)의 불순물농도분포가 동등하면 수단은 한정되지 않는다.
계속해서, 제5 절연막으로서, 예컨대 실리콘산화막(431)을 10∼100nm 퇴적하고, 또한 제4 절연막으로서, 예컨대 실리콘질화막(321)을 10∼100nm 퇴적한다(도220 및 도246).
그 후, 제6 절연막으로서, 예컨대 실리콘산화막(441)을 50∼500nm 퇴적하고, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써, 제6 절연막인 실리콘산화막(441)을 제1 홈부(210)에 매립한다(도221 및 도247).
계속해서, 제6 절연막인 실리콘산화막(441)을 마스크로 하고, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(321)의 노출부를 제거한다(도222 및 도248).
제11 절연막인 실리콘산화막(471)을 50∼500nm 퇴적한 후(도223 및 249), 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제11 절연막인 실리콘산화막(471)을 제1 홈부(210)에 매립한다(도224 및 도250).
계속해서, 제5 절연막으로서, 예컨대 실리콘산화막(432)을 10∼100nm 퇴적하고, 또한 제4 절연막으로서, 예컨대 실리콘질화막(322)을 10∼100nm 퇴적한다. 그 후, 예컨대 이방성에칭에 의해 제4 절연막인 실리콘질화막(322)을 섬모양반도체층(110)의 측벽에 제5 절연막인 실리콘산화막(432)을 통해 사이드월형으로 배치한다.
그 후, 제6 절연막으로서, 예컨대 실리콘산화막(442)을 50∼500nm 퇴적하고, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제6 절연막인 실리콘산화막(442)을 제1 홈부(210)에 매립한다.
계속해서, 제6 절연막인 실리콘산화막(442)을 마스크로 하여, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(322)의 노출부를 제거한다. 계속해서, 제11 절연막인 실리콘산화막(472)을 50∼500nm 퇴적한 후, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제11 절연막인 실리콘산화막(472)을 제1 홈부(210)에 매립한다(도225 및 도251).
다음에, 제5 절연막으로서, 예컨대 실리콘산화막(433)을 10∼100nm 퇴적하고, 또한 제4 절연막으로서, 예컨대 실리콘질화막(323)을 10∼100nm 퇴적한다. 그 후, 예컨대 이방성에칭에 의해 제4 절연막인 실리콘질화막(323)을 섬모양반도체층(110)의 측벽에 제5 절연막인 실리콘산화막(433)을 통해 사이드월형으로 배치한다(도226 및 도252).
그 후, 등방성에칭에 의해 실리콘산화막을 선택적으로 제거하고(도227 및 도 253), 노출한 섬모양반도체층(110)에 대하여, 예컨대 열산화법을 사용함으로써 제7 절연막으로서, 예컨대 실리콘산화막(450)을 30nm∼300nm 정도 성장시킨다(도228 및 도254).
계속해서, 실리콘산화막, 실리콘질화막, 실리콘산화막의 순서로 등방성에칭을 행함으로써 제5 절연막인 실리콘산화막(431∼433), 제4 절연막인 실리콘질화막(321∼323), 제7 절연막인 실리콘산화막(450)을 제거한다(도229 및 도355).
또한, 도228에서의 섬모양반도체층(110)의 형상을 얻기 위해서, 열산화법에 의해 제7 절연막인 실리콘산화막(450)을 형성하는 대신에, 예컨대 등방성에칭을 행함으로써 섬모양반도체층(110)의 측벽에 깊이 30nm∼300nm 정도의 오목부를 형성해도 상관없고, 또한 열산화법과 등방성에칭을 병용해도 무방하고, 소망의 형상을 얻을 수 있으면 수단은 한정되지 않는다.
계속해서, 예컨대 열산화법을 사용하여 각 섬모양반도체층(110) 주위에, 예컨대 10nm 정도의 터널산화막으로 되는 제3 절연막으로서, 예컨대 실리콘산화막(420)을 형성한다. 이 때, 터널산화막은 열산화막에 한하지 않고, CVD 산화막 또는 옥시나이트라이드막이라도 무방하다.
제1 도전막으로 되는, 예컨대 다결정실리콘막(510)을 50nm∼200nm 정도 퇴적한 (도230 및 도256) 후, 예컨대 이방성에칭을 행함으로써, 섬모양반도체층(110)의 측벽에 형성한 오목부에 제1 도전막인 다결정실리콘막(510)을 제3 절연막인 실리콘산화막(420)을 통해 매립하고, 각각 제1 도전막인 다결정실리콘막(512,513)을 분리 형성한다(도231 및 도257). 또한, 제1 도전막인 다결정실리콘막(512,513)의 분리형성은 이방성에칭으로 하는 대신에, 오목부에 도달하지 않을 때까지의 에치백은 등방성에칭으로 하고, 오목부 이하는 이방성에칭으로 행해도 무방하고, 모두 등방성에칭으로 행해도 무방하다.
계속해서, 제6 절연막으로서, 예컨대 실리콘산화막(440)을 50∼500nm 퇴적시켜, 소망의 깊이까지 에치백하여 매립한 후(도232 및 도258), 제5 절연막인 실리콘산화막(431)을 10∼100nm 퇴적하고, 계속해서 제4 절연막인 실리콘질화막(321)을 10∼100nm 퇴적한다.
그 후, 제6 절연막으로서, 예컨대 실리콘산화막(441)을 50∼500nm 퇴적하고, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제6 절연막인 실리콘산화막(441)을 제1 홈부(210)에 매립하고, 그 후 제6 절연막인 실리콘산화막(441)을 마스크로 하고, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(321)의 노출부를 제거한다(도233 및 도259).
상술한 공정을 반복함으로써, 섬모양반도체층(110)의 측벽에 제4 절연막인 실리콘질화막(321,322)을 각각 제5 절연막인 실리콘산화막(43l,432)을 통해 배치시키고(도234 및 도260), 등방성에칭에 의해 실리콘산화막을 선택적으로 제거한 후, 섬모양반도체층(110) 및 반도체기판(100)에 대하여 불순물도입을 행하여, n형 불순물확산층(710∼724)을 형성한다(도235 및 도261). 예컨대, 0∼7°정도 경사진 방향에서 5∼100keV의 주입에너지, 비소 또는 인을 1 ×1012∼1 ×1015/cm2 정도의 도즈를 예로 들 수 있다.
여기에서, n형 불순물확산층(710∼724)을 형성하기 위한 이온주입은 섬모양반도체층(110)의 전 주위에 대하여 행해도 무방하고, 일방향 또는 수방향에서의 주입만이라도 무방하다. 즉 n형 불순물확산층(721∼724)은 섬모양반도체층(110) 주위를 둘러싸도록 형성하지 않아도 무방하다. 또한 제1 배선층인 불순물확산층(710)의 형성하는 타이밍은 n형 반도체층(721∼724)의 형성과 동시가 아니어도 무방하다.
그 후, 제5 절연막인 실리콘산화막(431,432) 및 제4 절연막인 실리콘질화막(321,322)을 제거하고, 제8 절연막으로서, 예컨대 실리콘산화막(461)을 50∼500nm 퇴적시키고, 소망의 깊이까지 에치백하여 매립한 후, 예컨대 열산화법을 사용하여 섬모양반도체층(110) 주위에, 예컨대 10nm정도의 게이트산화막으로 되는 제13 절연막으로서, 예컨대 실리콘산화막(481)을 형성한다. 이 때, 게이트산화막은 열산화막에 한하지 않고, CVD 산화막 또는 옥시나이트라이드막이라도 무방하고, 또한 게이트산화막 두께와 터널산화막 두께의 대소관계는 한정되지 않지만, 터널산화막 두께보다 게이트산화막 두께가 큰 쪽이 바람직하다.
계속해서, 제2 도전막으로 되는, 예컨대 다결정실리콘막(521)을 15nm∼150nm 퇴적하고, 이방성에칭에 의해 사이드월형으로 형성하여, 선택게이트로 한다. 이 때, 섬모양반도체층(110)의 간격을, 도1의 A-A'방향에 대해서 미리 소정의 값 이하로 설정하여 놓음에 따라, 다결정실리콘막(521)이, 마스크공정을 사용하지 않고, 그 방향에 연속하는 선택게이트선으로 되는 제2 배선층으로서 형성된다.
그 후, 도262와 같이, 제2 도전막인 다결정실리콘막(521)과 자기정합으로 반도체기판인 p형 실리콘기판(100)에 제2 홈부(220)를 형성하고, 불순물확산층(710)을 분리한다(도236 및 도262). 즉 제2 도전막의 분리부와 자기정합적으로 제1 배선층의 분리부를 형성한다.
제8 절연막인 실리콘산화막(462)을 50nm∼500nm 퇴적하여 이방성에칭 및 등방성에칭에 의해 제2 도전막인 다결정실리콘막(521)의 측부 및 상부를 매설하도록 제8 절연막인 실리콘산화막(462)을 매립한다.
계속해서, 섬모양반도체층(110)에 대하여 매립하여 형성한 제1 도전막인 다결정실리콘막(512,513)의 측벽에, 예컨대 상술한 기술을 사용하여 오목부를 더 형성하고, 상기 오목부 내부에 제2 도전막인 다결정실리콘막(522,523)을 층간절연막(612,613)을 통해 형성한다(도237및 도263). 이 층간절연막(612,613)은, 예컨대 ONO막으로 한다. 구체적으로는 열산화법에 의해 다결정실리콘막 표면에 5∼10nm의 실리콘산화막과 CVD법에 의해 5∼10nm의 실리콘질화막과 또한 5∼10nm의 실리콘산화막을 순차 퇴적한다.
또한, 제2 도전막으로 되는 다결정실리콘막(522)을 15nm∼150nm 퇴적하고, 에치백한다. 이 때, 도1의 A-A'방향에 대해서 미리 소정의 값 이하로 설정하여 놓음으로써, 다결정실리콘막(522)이, 마스크공정을 사용하지 않고, 그 방향에 연속하는 제어게이트선으로 되는 제3 배선층으로서 형성된다.
그 후, 제8 절연막인 실리콘산화막(463)을 50nm∼500nm 퇴적하고, 이방성에칭 및 등방성에칭에 의해 제2 도전막인 다결정실리콘막(522)의 측부 및 상부를 매설하도록 제8 절연막인 산화막(463)을 매립한다(도238 및 도264).
동일하게 반복함으로써 제2 도전막인 다결정실리콘막(523)을 15nm∼150nm 퇴적하고, 이방성에칭에 의해 사이드월형으로 형성하고, 제2 도전막인 다결정실리콘막(523)의 측부 및 상부를 매설하도록 제8 절연막인 실리콘산화막(464)을 매립한다(도239 및 도265).
계속해서, 제2 도전막인 다결정실리콘막(524)을 15nm∼150nm 퇴적하고, 이방성에칭에 의해 사이드월에 형성한다(도240 및 도266).
제2 도전막인 다결정실리콘막(524)의 상층에 제10 절연막으로 되는, 예컨대 실리콘산화막(465)을 100nm∼500nm 퇴적하고, 에치백 또는 CMP법 등에 의해 불순물확산층(724)을 포함하는 섬모양반도체층(110)의 상부를 노출시키고(도241 및 도267), 필요에 따라 섬모양반도체층(110)의 상부에 대하여, 예컨대 이온주입법에 의해 불순물농도 조정을 행하고, 제4 배선층(840)을 제2 또는 제3 배선층과 방향이 교차하도록 섬모양반도체층(110)의 상부와 접속한다.
그 후, 공지의 기술에 의해 층간절연막을 형성하여 콘택트홀 및 금속배선을 형성한다. 이에 의해, 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라서 메모리기능을 갖는 반도체기억장치가 실현한다(도242 및 도268).
이와 같이 부유게이트를 섬모양반도체층(110)의 측벽에 매립하고, 또한 제어게이트를 상기 부유게이트의 측벽에 매립함으로써, 커플링비는 작게되지만, 채널부가 곡률을 갖기 때문에, 전계강도가 증가하고, 결과적으로 기입 속도를 향상시킬 수 있다.
또한, 제1 도전막인 다결정실리콘막(512,513)의 측벽에 각각 포함된 오목부에 제2 도전막인 다결정실리콘막(522,523)의 일부가 배치되도록 하는 구조라도 무방하고, 또한 부유게이트에 층간절연막을 통해 매립하는 제2 도전막인 다결정실리콘막(522,523)의 형상은 한정되지 않는다.
또한, 본 실시예의 일례로서 p형 반도체기판상에 격자섬모양의 제1 홈부(210)를 형성하고 있지만, n형 반도체기판 내에 형성되는 p형 불순물확산층 또는 p형 실리콘기판 내에 형성되는 n형 불순물확산층 내에 더 형성되는 p형 불순물확산층에 격자섬모양의 제1 홈부(210)를 형성해도 무방하다. 또한, 각 불순물확산층의 도전형은 각각 역도전형이라도 무방하다.
본 제조예는, 이하의 여러 가지 제조예에 적응할 수 있다.
이 제조예에서는, 제1 절연막인 실리콘질화막(310)과 같은 반도체기판 또는 다결정실리콘막의 표면에 형성되는 막은 실리콘표면측에서 실리콘산화막/실리콘질화막의 복층막으로서도 무방하다. 실리콘산화막의 매립에 사용될 때의 실리콘산화막의 형성수단은 CVD법에 한하지 않고, 예컨대 실리콘산화막을 회전도포에 의해 형성해도 무방하다.
제1 도전막인 다결정실리콘막(512,513)을 매립하기 위한 오목부 및 제2 도전막인 다결정실리콘막(522,523)을 매립하기 위한 오목부는, 본 제조예에서는 일괄적으로 형성하고 있지만, 각 단마다 형성해도 무방하다.
또한, 본 제조예에서는, 마스크를 사용하지 않고 각 메모리셀의 제어게이트를 일방향에 대해서 연속하도록 형성하였다. 이것은, 섬모양반도체층의 배치가 대칭적이 아닌 경우에 비로소 가능하다. 즉, 제2 또는 제3 배선층 방향의 섬모양반도체층과의 인접간격을, 제4 배선층방향에 그것보다 작게함으로써, 제4 배선층 방향으로는 분리되고, 제2 또는 제3 배선층 방향으로 연결되는 배선층이 마스크 없이도 자동적으로 얻어진다. 이것에 대하여, 예컨대, 섬모양반도체층의 배치를 대칭으로 하는 경우에는 포토리소그라피에 의해 레지스트의 패터닝공정에 의한 배선층의 분리를 행해도 무방하다.
또한, 복수의 메모리셀부의 상부와 하부에 선택게이트를 배치함으로써 메모리셀트랜지스터가 과잉소거의 상태, 즉, 독출전압이 0V이고 문턱치가 부(-)의 상태가 되어, 비선택셀이라도 셀전류가 흐르는 현상을 방지할 수 있다.
도242 및 도268에서는, 제4 배선층(840)이 섬모양반도체층(110)에 대하여 오정합이 발생하는 경우의 일례를 나타내고 있지만, 도243 및 도269에 나타낸 바와 같이, 오정합 없이 형성하는 것이 바람직하다.
(제조예21)
이 제조예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 이 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성하고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되며, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께는 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다.
또, 도270 및 도271, 도272 및 도273은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 도270 및 도271에 나타낸 바와 같이, 섬모양반도체층(110)에 형성되는 적어도 하나의 오목부의 형상이 단순한 요형이 아닌 경우를 나타낸다. 보다 구체적으로는, 열산화법에 의해 제7 절연막인 실리콘산화막(450)을 형성할 때에, 제4 절연막인 실리콘질화막(322)의 단부에서 산화가 들어가고, 제4 절연막인 실리콘질화막(322)의 내측 섬모양반도체층(110)의 일부가 산화됨에 따라 이러한 오목부의 형상이 발생할 수 있다. 오목부의 형상은, 주상으로 가공된 섬모양반도체층(110) 측벽의 일부 직경이 작게되면, 특별히 한정되지 않는다.
또한, 제조예20에서 설명된 반도체기억장치에서, 부유게이트와 제어게이트가 동일한 오목부에 배치되는 경우, 예컨대 도272 및 도273에 나타낸 바와 같은 배치라도 무방하고, 오목부 내부에서 부유게이트와 제어게이트의 배치관계는 한정되지 않는다.
(제조예22)
이 제조예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 이 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되며, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께는 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도274 및 도275는, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예20으로 설명되는 반도체기억장치에서, A-A'방향에 연속하는 섬모양반도체층을, 예컨대 패터닝된 마스크를 사용하여 적어도 불순물확산층(710)을 분리할 때까지 이방성에칭을 행하고, 제15 절연막으로서, 예컨대 실리콘산화막(490)을 매립함으로써 실현된다(도274 및 도275).
이에 의해 제조예20과 비교하여, 소자로서의 성능은 뒤떨어지는 것이 예상되지만, 동등한 기능을 갖는 반도체기억장치가 배의 소자용량으로 얻어진다.
또한, 제15 절연막은 실리콘산화막 대신에 실리콘질화막이라도 무방하고, 절연막이면 한정되지 않는다.
(제조예23)
이 제조예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 이 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 전하축적층으로서 적층절연막 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되며, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속된다. 각각의 메모리·트랜지스터의 적층절연막 및 제어게이트는 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도276 및 도277은, MNOS 또는 MONOS의 메모리셀어레이를 도시한 횡단면도인 도9의 A-A' 및 B-B' 단면도이다.
이 제조예에서는, 제조예20으로 설명되는 반도체기억장치에서, 도276 및 도277에 나타낸 바와 같이 제3 절연막인 실리콘산화막(420)을 형성하는 대신에 적층절연막(622 및 623)을 형성하고, 또한 층간절연막(612,613)을 형성하지 않음으로써 실현된다.
또한, 여기서 말하는 적층절연막은, 예컨대 터널산화막과 실리콘질화막의 적층구조 또는 그 실리콘질화막 표면에 실리콘산화막을 더 형성한 구조로 하고, 전하의 축적을 제조예20과 같은 부유게이트로의 전자주입이 아니라, 적층절연막으로의 트랩에 의해 실현하고 있다. 이에 의해 제조예20과 같은 효과가 얻어진다.
(제조예24)
이 제조예에서 형성되는 반도체기억장치는, 산화막이 삽입된 반도체기판, 예컨대 SOI기판의 산화막 위의 반도체부가, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 이 섬모양반도체층의 측면을 활성영역면으로 하며, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되며, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께는 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도278 및 도279, 도280 및 도281은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에 의해서도, 제조예20과 동일한 효과가 얻어진다. 또한, 제1 배선층이 되는 불순물확산층(710)의 접합용량이 제어 또는 제거된다.
또한, 기판으로서 SOI기판을 사용되는 것은, 본 발명에 있어서의 모든 실시예에서 적응할 수 있다. SOI기판을 사용할 때, 제1 배선층인 불순물확산층(710)은 SOI기판의 산화막에 도달해도 무방하고(도278 및 도279), 도달하지 않아도 무방하다(도280 및 도281). 또한, 제1 배선층을 분리 형성하기 위한 홈은, SOI기판의 산화막에 도달해도 무방하고, 도달하지 않아도 무방하며, SOI기판의 산화막을 꿰뚫고 나갈 때까지 깊게 형성해도 무방하고, 불순물확산층(710)이 분리되어 있으면 한정되지 않는다.
또한, SOI기판에 삽입된 산화막은, 절연막이면, 실리콘질화막이라도 무방하고, 그 종류는 한정되지 않는다.
(제조예25)
이 제조예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 이 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층에 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속된다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도282 및 도283은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예20에 설명한 반도체기억장치에서, 섬모양반도체층(110)의 측벽에 형성한 오목부에 제1 도전막인 다결정실리콘막(510)을 제3 절연막인 실리콘산화막(420)을 통해 매립하고, 각각 제1 도전막인 다결정실리콘막(512,513)을 분리 형성한 후(도231 및 도257), 그대로 섬모양반도체층(110) 및 반도체기판(100)에 대하여 불순물도입을 도입하여 n형 불순물확산층을 형성하며, 이하, 선택 게이트·트랜지스터를 형성하는 공정을 생략하는 것 이외는 제조예20과 같이 함으로써 실현된다(도282및 도283).
이 제조예에서는, 전하축적층으로서 부유게이트를 사용했지만, 전하축적층은 별도의 형태를 취해도 무방하다.
(제조예26)
이 제조예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 이 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되며, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께는, 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도284 및 도285는, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예20으로 설명되는 반도체기억장치에서, 섬모양반도체층(110)에 배치되는 각 메모리·트랜지스터 및 선택 게이트·트랜지스터의 소자간 거리를 20nm∼40nm 정도로 유지하고, 소자간확산층(721∼723)을 도입하지 않음으로써 실현된다(도284 및 도285).
이 제조예에 의해, 제조예20과 동일한 효과가 얻어진다.
독출시에는, 도284에 나타낸 바와 같이 각각의 게이트전극(521,522,523,524)에 D1내지 D4로 나타낸 공핍층 및 반전층이 전기적으로 접속됨으로써, 불순물확산층(710과 725) 사이에 전류가 흐를 수 있는 경로를 설정할 수 있다. 이 상태에서, 전하축적층(512,513)의 상태에 의해 D2, D3에 반전층이 형성되는지의 여부를 선택할 수 있도록 게이트(521,522,523,524)의 인가전압을 설정해 놓으면, 메모리셀의 정보를 돌출할 수 있다.
또한, D2, D3의 분포는, 도286에 나타낸 바와 같이 완전 공핍형이 되는 것이 바람직하고, 이 경우 메모리셀에서의 백바이어스 효과의 억제가 기대되어 소자성능의 열화를 줄일 수 있는 등의 효과가 얻어진다.
불순물도입량의 조정 또는 열처리의 조정에 의해 불순물확산층(710∼724)의 확산이 억제될 수 있고, 섬모양반도체층(110)의 높이 방향의 거리를 짧게 설정할 수 있어, 비용의 감소 및 프로세스의 열화를 억제할 수 있다.
(제조예27)
이 제조예에서는, 제1 배선층의 방향과 제4 배선층의 방향이 평행한 구조를 얻기 위한 구체적인 제조예를 설명한다. 또한, 도287 및 도288은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예20에 설명한 반도체기억장치에서, A-A'선 방향으로 연속하는 제1 배선을, 예컨대 패터닝된 레지스트를 사용하여 이방성에칭을 하고, 제8 절연막으로서, 예컨대 실리콘산화막(460)을 매립함으로써 분리하며, 한편, B-B'선 방향에는 제1 배선을 분리하지 않도록, 제2 도전막인 다결정실리콘막(521)을 사이드월형으로 형성한 후에 행한 자기정합에 의한 불순물확산층(710)의 분리공정을 생략한다.
이에 의해, 제1 배선층과 제4 배선층이 평행한 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라 메모리기능을 갖는 반도체기억장치가 실현한다(도287 및 도288).
(제조예28)
이 제조예에서는, 제1 배선층이 메모리어레이에 대하여 전기적으로 공통인 구조를 얻기 위한 구체적인 제조예를 설명한다. 또한, 도289 및 도290은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예20의 반도체기억장치에서, 반도체기판(100)에 제2 홈부(220)를 형성하지 않고, 제조예20으로부터 이것에 관계하는 공정을 생략함으로써, 적어도 어레이 내의 제1 배선층이 분할되지 않고 공통이 되는, 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라 메모리기능을 갖는 반도체기억장치가 실현한다(도289 및 도290).
(제조예29)
이 제조예에서는, 메모리·트랜지스터 및 선택 게이트·트랜지스터의 게이트가 수직한 방향의 길이가 다른 경우의 구체적인 제조예를 설명한다. 또한, 도291 및 도292, 도293 및 도294는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
메모리셀의 게이트 또는 선택게이트가 되는 제1 도전막인 다결정실리콘막(511∼514)의 반도체기판(100)에 대하여 수직한 방향의 길이는 도291 및 도292에 나타낸 바와 같이 제1 도전막인 다결정실리콘막(512,513)의 메모리셀의 게이트 길이가 달라도, 도293 및 도294에 나타낸 바와 같이 제2 도전막인 다결정실리콘막(521,524)의 선택게이트 길이가 달라도, 제2 도전막인 다결정실리콘막(521∼524)이 수직한 방향의 길이가 동일한 길이가 아니어도 무방하다. 오히려, 섬모양반도체층(110)에서 직렬로 접속되는 메모리셀을 독출할 때의, 기판으로부터의 백바이어스 효과에 의한 문턱치의 저하를 고려하여, 각각의 트랜지스터의 게이트 길이를 변화시킴으로써 대응하는 편이 바람직하다. 이 때, 계층마다 게이트 길이인 제1 및 제2 도전막의 높이를 제어할 수 있기 때문에, 각 메모리셀의 제어를 용이하게 할 수 있다.
(제조예30)
이 제조예에서는, 섬모양반도체층(110)이 불순물확산층(710)에 의해 전기적으로 플로우팅 상태가 되는 경우의 구체적인 제조예를 설명한다. 또한, 도295 및 도296, 도297 및 도298은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예20에 설명한 반도체기억장치에서, 불순물확산층(710,721∼723)의 배치를 변경함으로써 실현된다. 즉, 도295 및 도296에 나타낸 바와 같이, 반도체기판(100)과 섬모양반도체층(110)이 전기적으로 접속되지 않도록 불순물확산층(710)을 배치되어도 무방하고, 또한 도297 및 도298에 나타낸 바와 같이, 섬모양반도체층(110)에 배치되는 각각의 메모리셀 및 선택 게이트·트랜지스터의 활성영역도 전기적으로 절연되도록, 불순물확산층(721∼723)을 배치해도 무방하다. 독출시 또는 소거시, 기입시에 인가하는 전위에 의해 넓어지는 공핍층으로 동등한 효과가 얻어지도록 불순물확산층(710,721∼723)을 배치해도 무방하다.
이 제조예에 의해 제조예20과 같은 효과가 얻어지며, 또한 각 메모리셀의 활성영역을 기판에 대하여 플로팅상태가 되도록 불순물확산층을 배치함으로써 기판으로부터의 백바이어스 효과가 없어지며, 독출에서의 각 메모리셀의 문턱치의 저하에 의한 메모리셀 특성의 열화가 억제된다. 또한, 각 메모리셀 및 선택 게이트·트랜지스터는 완전 공핍형이 되는 것이 바람직하다.
(제조예31)
이 제조예에서는, 섬모양반도체층(110) 저부의 형상이 단순한 원주형이 아닌 경우의 구체적인 제조예를 설명한다. 또한, 도299 및 도300, 도301 및 도302는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
격자무늬형태인 제1 홈부(210)의 저부형상은, 도299 및 도300에 나타낸 바와 같이, 부분적 또는 전체가 둥그스름한 경사구조를 보여도 무방하다.
또한, 제2 도전막으로 되는 다결정실리콘막(521)의 하단부가 제1 홈부(210)의 저부의 경사부가 되어도, 되지 않아도 무방하다.
동일하게, 격자무늬형태인 제1 홈부(210)의 저부형상은, 도301 및 도302에 나타낸 바와 같은 경사구조를 보여도 무방하고, 제2 도전막으로 되는 다결정실리콘막(521)의 하단부가 제1 홈부(210)의 저부의 경사부가 되어도, 되지 않아도 무방하다.
(제조예32)
이 제조예에서는, 섬모양반도체층(110)의 형상이 단순한 원주형이 아닌 경우의 구체적인 제조예를 설명한다. 또한, 도303 및 도304, 도305 및 도306은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
반응성 이온에칭에 의해 제1 홈부(210)를 형성할 때, 도303 및 도304에 나타낸 바와 같이 섬모양반도체층(110)의 상단부와 하단부의 수평방향의 위치가 어긋남이 있어도 무방하고, 도305 및 도306에 나타낸 바와 같이 섬모양반도체층(110)의 상단부와 하단부의 외형이 달라도 무방하다. 예컨대, 표면에서의 도1과 같이 섬모양반도체층(110)이 원형을 보이고 있는 경우에는, 도303및 도304에서는 경사원주를 보이고 있고, 도305 및 도306에서는 원추형을 보이고 있다.
또한, 반도체기판(100)에 대하여 수직한 방향으로 직렬로 메모리셀을 배치할 수 있는 구조이면, 섬모양반도체층(110)의 형상은 특별히 한정되지 않는다.
(제조예33)
이 제조예에서 형성되는 반도체기억장치는, 주상의 섬모양반도체층의 측면에 적어도 하나 형성되는 오목부의 영역이, 복층으로 이루어지는 적층막에 의해 사전에 획정되고, 포토레지스트마스크에 의해 개구된 홀형 홈에 선택 에피택셜 실리콘성장에 의해 주상으로 형성된다. 이 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께는 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도307∼도315 및 도316∼도324는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, p형 실리콘기판(100)의 표면에, 예컨대 CVD법에 의해 제5 절연막으로서, 예컨대 실리콘산화막(431)을 50∼500nm 퇴적하고, 계속해서 제4 절연막으로서, 예컨대 실리콘질화막(321)을 10nm∼100nm 퇴적, 제5 절연막으로서, 예컨대 실리콘산화막(432)을 50∼500nm 퇴적, 제4 절연막으로서, 예컨대 실리콘질화막(322)을 10nm∼100nm 퇴적, 제5 절연막으로서, 예컨대 실리콘산화막(433)을 50∼500nm 퇴적, 제4 절연막으로서, 예컨대 실리콘질화막(323)을 100nm∼5,000nm 퇴적한다.
또한, 제5 절연막인 실리콘산화막(432,433)의 퇴적막 두께는 메모리셀의 부유게이트 높이가 되도록 설정한다.
계속해서, 공지의 포토리소그라피기술에 의해 패터닝된 레지스트 R2를 마스크로서 사용하고(도307 및 도316), 예컨대 반응성 이온에칭에 의해 제4 절연막인 실리콘질화막(323) 및 제5 절연막인 실리콘산화막(433), 제4 절연막인 실리콘질화막(322), 제5 절연막인 실리콘산화막(432), 제4 절연막인 실리콘질화막(321), 제5 절연막인 실리콘산화막(431)을 순차 에칭하여 제3 홈부(230)를 형성하고, 레지스트 R2를 제거한다(도308 및 도317).
이어서, 제15 절연막으로서, 예컨대 실리콘산화막(491)을 20nm∼200nm 퇴적하고, 막두께 도즈 정도의 이방성에칭을 시행함으로써, 제3 홈부(230)의 내벽에 제15 절연막인 실리콘산화막(491)을 사이드월형으로 배치한다(도309 및 도318).
그 후, 제3 홈부(230)에 제15 절연막인 실리콘산화막(491)을 통해 섬모양반도체층(110)을 매립한다. 예컨대 제3 홈부(230)의 저부에 위치하는 p형 실리콘기판(100)보다 반도체층을 선택적으로 에피택셜 성장시킨다(도310 및 도319). 또한, 섬모양반도체층(110)을 제4 절연막인 실리콘질화막(323)에 대하여 평탄화를 행한다. 이 때, 등방성에칭을 이용한 에치백이라도 무방하고, 이방성에칭을 이용한 에치백이라도 무방하고, CMP를 이용한 평탄화 매립이라도 무방하고, 여러 가지 조합이라도 무방하고 수단은 상관하지 않는다.
계속해서, 제1 절연막으로서, 예컨대 실리콘질화막(310)을 100nm∼1,000nm 정도 퇴적하고, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R3을 마스크로서 사용하고(도311 및 도320), 예컨대 반응성 이온에칭에 의해 제1 절연막인 실리콘질화막(310), 제4 절연막인 실리콘질화막(323), 제5 절연막인 실리콘산화막(433), 제4 절연막인 실리콘질화막(322), 제5 절연막인 실리콘산화막(432)을 순차 에칭하고, 제5 절연막인 실리콘산화막(432)을 노출시킨다. 이 때, 제4 절연막인 실리콘질화막(321)이 노출할 때까지 제5 절연막인 실리콘산화막(432)을 에칭해도 무방하다.
이어서, 레지스트 R3을 제거하고(도312 및 도321), 등방성에칭에 의해 실리콘산화막을 전면 제거하며(도313 및 도322), 노출한 섬모양반도체층(110)에 대하여, 예컨대 열산화법을 사용함으로써 제7 절연막으로서, 예컨대 실리콘산화막(450)을 형성한다(도314 및 도323).
이후, 제조예20에 준함으로써 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라서 메모리기능을 갖는 반도체기억장치가 실현된다(도315 및 도324).
이에 의해, 제조예20과 같은 효과가 얻어지며, 또한, 주상으로 가공한 섬모양반도체층의 측면에 적어도 하나 형성하는 오목부의 영역을, 복층으로 이루어지는 적층막에 의해 정밀도 높게 설정할 수 있기 때문에, 소자 성능의 열화를 줄일 수 있다.
(제조예34)
이 제조예에서 형성되는 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막, 부유게이트 및 제어게이트가 형성되고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께는, 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성되고, 각각의 메모리·트랜지스터의 활성영역에 전위를 전달해야만 하는 각각의 트랜지스터 사이에 전달게이트가 배치된다.
이러한 반도체기억장치는 이하의 제조방법에 의해 형성할 수 있다. 또한, 도325 및 도326은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 불순물확산층(721∼723)을 도입하지 않고, 제2 도전막인 다결정실리콘막(521,522,523,524)을 형성시킨 후, 제3 도전막으로서, 예컨대 다결정실리콘막(530)에 의한 게이트전극의 형성을 행하는 공정이 추가된 것 이외에는 제조예20과 같이 행함으로써 실현된다(도325 및 도326).
독출시는, 도325에 나타낸 바와 같이, 각각의 게이트전극(521,522,523,524,530)에 D1내지 D7로 나타낸 공핍층 및 반전층이 전기적으로 접속됨으로써, 불순물확산층(710과 725) 사이에 전류가 흐를 수 있는 경로를 설정할 수 있다. 이 상태에 있어서, 전하축적층(512,513)의 상태에 의해 D2, D3에 반전층이 형성되는지의 여부를 선택할 수 있도록 게이트전극(521,522,523,524,530)의 인가 전압을 설정하여 놓으면, 메모리셀의 정보를 독출할 수 있다.
또한 D2, D3의 분포는, 도327에 나타낸 바와 같이, 완전 공핍형이 되는 것이 바람직하고, 이 경우 메모리셀에서의 백바이어스 효과의 억제가 기대되어 소자성능의 열화를 줄이는 등의 효과가 얻어진다.
이 제조예에 의해서도, 제조예20과 같은 효과가 얻어진다. 또한 제조공정이 줄어들고, 섬모양반도체층(110)의 필요한 높이를 낮게 할 수 있어, 프로세스 열화를 억제할 수 있다.
또한, 제3 도전막인 다결정실리콘막(530)의 상단, 하단의 위치는 도326에 나타낸 바와 같은 위치라도 무방하고, 상단은 적어도 제2 도전막인 다결정실리콘막(524)의 하단보다 위에, 상단은 적어도 제2 도전막인 다결정실리콘막(521)의 상단보다 아래에 위치하면 무방하다.
(제조예35)
제8 절연막인 실리콘산화막(461∼465)의 매립이 완전하지 않은 경우의 구체적인 제조예를 설명한다. 또한, 도328 및 도329, 도330 및 도331은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예20에서 설명한 반도체기억장치에서는, 제2 홈부(220)의 형성은 제2 도전막인 다결정실리콘막(521)을 마스크로 하고, 반응성 이온에칭에 의해 자기정합으로 형성하였지만, 마스크로 하는 부위는 제2 도전막인 다결정실리콘막(522)이라도, 제2 도전막인 다결정실리콘막(523)이라도, 제2 도전막인 다결정실리콘막(524)이라도 무방하다. 또한, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트를 사용하여 분리 형성해도 무방하다.
또한, 일례로서, 제2 홈부(220)의 형성을 제2 도전막인 다결정실리콘막(524)을 마스크로 하여, 자기정합으로 분리 형성하는 경우, 형성되는 제2 홈부(220)에 제8 절연막인 실리콘산화막(465)을 매립시에 완전하게 매립할 수 없고, 도328 및 329에 나타낸 바와 같이 중공이 형성되어도, 중공이 에어갭으로서 각 제어게이트선, 선택게이트선 사이의 절연이 실현되는 것이면 무방하다.
또한, 도330 및 도331에 나타낸 바와 같이 제2 홈부(220)에 제8 절연막인 실리콘산화막(465)을 매립하기 전에 실리콘산화막을 선택적으로 제거하여도 무방하다.
이상과 같이 중공을 포함하는 것으로 저유전율화가 실현되고, 기생용량이 억제된 고속의 디바이스 특성이 기대된다.
(제조예36)
부유게이트의 외주가 섬모양반도체층(110)의 외주와 다른 경우의 구체적인 제조예를 설명한다. 또한, 도332 및 도333, 도334 및 도335는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예20에 설명한 반도체기억장치에서는, 부유게이트의 외주가 섬모양반도체층(110)의 외주와 같은 경우를 나타내고 있지만, 부유게이트의 외주는 섬모양반도체층(110)의 외주와 달라도 무방하고, 또한 제어게이트의 외주도 부유게이트의 외주나 섬모양반도체층(110)의 외주와 달라도 무방하다. 보다 구체적으로는 제조예20에서, 섬모양반도체층(110)의 측면에 형성한 오목부에 제1 도전막인 다결정실리콘막(512,513)을 매설한 후, 제6 절연막인 실리콘산화막(440)을 매립시, 섬모양반도체층(110)의 측면에 형성되는 오목부에 매립되지 않은 부분의 제3 절연막인 실리콘산화막(420)은 제거되고(도332 및 도333에 나타낸 바와 같이, 제3 절연막인 실리콘산화막(420)의 두께 분만), 제1 도전막인 다결정실리콘막(512,513)의 외주는 섬모양반도체층(110)의 외주보다 커진다. 부유게이트의 외주는, 섬모양반도체층(110)의 외주보다 크거나, 또는 작거나 해도 무방하며, 대소관계는 무관하다.
동일하게, 제어게이트의 외주도 부유게이트나 섬모양반도체층(110)의 각 외주보다 크거나, 또는 작거나 해도 무방하며, 대소관계는 무관하다.
또, 도334 및 도335에 부유게이트의 외주가 섬모양반도체층(110)의 외주보다 크고, 또한 선택게이트의 외주가 부유게이트의 외주보다 큰 경우의 반도체기억장치 완성도를 나타낸다.
(제조예37)
제조예20에 설명한 반도체기억장치에서, 제6 절연막인 실리콘산화막(441∼442)을 사용하는 대신에 레지스트를 사용한 경우의 구체적인 제조예를 설명한다. 또한, 도336∼도340 및 도341∼도345는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예20에 설명한 반도체기억장치에서, 섬모양반도체층(110)의 측벽에 제4 절연막인 실리콘질화막(321∼323)을 형성할 때, 제6 절연막인 실리콘산화막(441∼442)을 매립하고, 그것을 마스크로 사용함으로써 행하고 있었지만, 제6 절연막인 실리콘산화막(441∼442)을 사용하는 대신에 레지스트를 사용해도 무방하다.
이하, 보다 구체적인 일례를 나타낸다.
제조예20에서 제5 절연막인 실리콘산화막(321)을 퇴적하고, 또한 제4 절연막인 실리콘산화막(441)을 퇴적하고, 예컨대 레지스트 R4를 500∼25,000nm 정도 도포하고(도336 및 도341), 소망의 깊이까지 감광하도록, 예컨대 광라이트1을 조사하여 노광을 행한다(도337 및 도342). 또한, 소망의 깊이까지 감광시키는 공정을 노광시간에 의해 제어해도 무방하고, 노광량에 의해 제어해도 무방하고, 또는 노광시간과 노광량을 병용하여 제어를 해도 무방하고, 노광 후의 현상공정을 포함해서 제어방법은 한정되지 않는다.
계속해서, 공지의 기술에 의해 현상을 행하고, 레지스트 R4의 감광한 영역인 레지스트 R5를 선택적으로 제거하며, 레지스트 R4의 매립을 행한다(도338 및 도343).
이러한 노광에 의해, 레지스트 에치백을 용이하게 제어할 수 있어, 디바이스의 성능의 열화가 억제되는 효과가 기대되지만, 노광이 아닌, 예컨대 애싱에 의해 레지스트 R4의 에치백을 해도 무방하다. 또는 에치백을 하지 않고, 레지스트도포의 시점에서 소망의 깊이가 되도록 매립을 행하여도 무방하고, 이 경우 레지스트는 점성이 낮은 것을 사용하는 것이 바람직하다. 또한 이들 수법을 여러 가지 조합하여 사용해도 무방하다.
또한, 레지스트 R4의 도포 표면은 친수성으로 하는 것이 바람직하고, 예컨대 실리콘산화막 위에 도포하는 것이 바람직하다.
그 후, 레지스트 R4를 마스크로 하여, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(321)의 노출부를 제거한다(도339및 도344).
레지스트 R4를 제거한 후, 제조예20과 동일하게 함으로써, 반도체기억장치가 실현된다(도340 및 도345).
이와 같이, 제6 절연막인 실리콘산화막(441∼442)을 사용하는 대신에 레지스트를 사용함으로써, 터널산화막 등에 인가되는 열이력은 줄어들고, 또한 리워크를 용이하게 행할 수 있게 된다.
(제조예38)
제조예20에 설명한 반도체기억장치에서, p형 실리콘기판(100)을 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R1을 사용하여 섬모양반도체층(110)을 가공 형성할 때, 레지스트 R1의 패터닝시에 획정되는 섬모양반도체층(110)의 직경을 더 증가시키고 가공 형성하는 경우의 구체적인 제조예를 설명한다. 또한, 도346∼도348 및 도349∼도351은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예20에 설명한 반도체기억장치에서는, 메모리셀어레이에 있어서의 섬모양반도체층 사이의 스페이스는 메모리셀이 섬모양반도체층(110)의 내부에 포함됨으로써 여유가 생기기 때문에, 섬모양반도체층(110)의 배치간격을 변경하지 않고 섬모양반도체층(110)의 직경을 크게 형성해도 무방하다.
그러나, 예컨대 최소가공치수로 섬모양반도체층(110)의 직경 및 섬모양반도체층 사이의 스페이스를 형성하도록 하는 경우에서는, 섬모양반도체층 사이의 스페이스를 최소가공치수 미만으로 형성할 수 없다. 따라서 섬모양반도체층(110)의 직경만을 증가시키게 되어, 섬모양반도체층(110)의 배치간격은 증가하고, 소자용량이 감소하는 불량이 발생한다.
이 제조예에서는, 섬모양반도체층(110)의 배치 간격을 증가시키지 않고 섬모양반도체층(110)의 직경을 증가시키는 구체적인 제조예를 이하에 나타낸다.
제조예20에서, 예컨대 p형 실리콘기판(100)의 표면에 마스크층이 되는 제1 절연막으로서, 예컨대 실리콘질화막(310)을 200∼2,000nm 퇴적하고, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R1을 마스크로서 사용하고, 반응성 이온에칭에 의해 제1 절연막인 실리콘질화막(310)을 에칭한 후, 제1 절연막으로서, 예컨대 실리콘질화막(311)을 50∼500nm 퇴적하고, 막두께 도즈 정도의 이방성에칭을 시행함으로써, 제1 절연막인 실리콘질화막(310)의 측벽에 제1 절연막인 실리콘질화막(311)을 사이드월형으로 배치한다(도346 및 도349).
그리고, 제1 절연막인 실리콘질화막(310) 및 제1 절연막인 실리콘질화막(311)을 마스크로 사용하고, 반응성 이온에칭에 의해 반도체기판인 p형 실리콘기판(100)을 2,000∼20,000nm 에칭하며, 격자무늬형태의 제1 홈부(210)를 형성하는 것으로, 레지스트 R1의 패터닝시에 획정되는 섬모양반도체층(110)의 직경을 더 증가시켜 가공 형성하는 것이 실현된다(도347 및 도350).
이후의 공정은, 제조예20에 준함으로써 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라 메모리기능을 갖는 반도체기억장치가 실현된다(도348 및 도351).
이에 의해 제조예20과 동일한 효과가 얻어지며, 또한 섬모양반도체층(110)의 직경이 증가함으로써 섬모양반도체층(110)의 상단 및 저부의 저항, 즉 소스 및 드레인의 저항은 감소되고, 드라이브 전류는 증가하고 셀 특성은 향상된다. 또한, 소스저항이 감소됨으로써 백바이어스의 감소도 기대된다. 섬모양반도체층(110)의 가공에서 개구율이 감소하기 때문에, 트렌치에칭시의 가공이 용이해지고, 또한 그 에칭시에 사용되는 반응가스도 줄일 수 있어, 제조비용을 줄일 수 있는 이점을 갖는다.
(제조예39)
이 제조예에서의 반도체기억장치는, 반도체기판을, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층으로 가공하고, 상기 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터를 배치하고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
또한, 도352∼도377 및 도378∼도403은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 반도체기판이 되는, 예컨대 p형 실리콘기판(100)의 표면에, 마스크층이 되는 제1 절연막으로서, 예컨대 실리콘질화막(310)을 200∼2,000nm 퇴적하고, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R1을 마스크로서 사용하고(도352 및 도378), 반응성 이온에칭에 의해 제1 절연막인 실리콘질화막(310)을 에칭한다. 그리고 제1 절연막인 실리콘질화막(310)을 마스크로 이용하고, 반응성 이온에칭에 의해 반도체기판인 p형 실리콘기판(100)을 2,000∼20,000nm 에칭하여, 격자무늬형태의 제1 홈부(210)를 형성한다(도353 및 도379). 이에 의해, 반도체기판인 p형 실리콘기판(100)은, 주상을 이루고 복수의 섬모양반도체층(110)으로 분리된다.
그 후, 필요에 따라 섬모양반도체층(110)의 표면을 산화시킴으로써 제2 절연막으로 되는, 예컨대 열산화막(410)을 10nm∼100nm 형성한다. 섬모양반도체층(110)이 최소가공치수로 형성되는 경우, 열산화막(410)의 형성에 의해 섬모양반도체층(110)의 크기가 작게 된다. 즉, 최소가공치수 이하로 형성된다.
다음, 예컨대 등방성에칭에 의해 각 섬모양반도체층(110) 주위의 제2 절연막인 열산화막(410)을 에칭제거하고, 필요에 따라 경사이온주입을 이용하여 각 섬모양반도체층(110)의 측벽에 채널이온주입을 행한다. 예컨대, 5∼45。정도 경사진 방향에서 5∼100keV의 주입에너지, 붕소 1 ×1011∼1 ×1013/cm2 정도의 도즈를 예로 들 수 있다. 채널이온주입 시에는, 섬모양반도체층(110)의 여러방향에서 주입되는 것이 표면불순물농도를 균일하게 할 수 때문에 바람직하다. 또는 채널이온주입 대신에, CVD법에 의해 붕소를 포함하는 산화막을 퇴적하고, 그 산화막으로부터의 붕소확산을 이용해도 무방하다.
또한, 섬모양반도체층(110)의 표면에서의 불순물도입에 관해서는, 섬모양반도체층(110)의 표면을 제2 절연막인 열산화막(410)으로 피복하기 전에 행해도 무방하고, 섬모양반도체층(110)을 형성하기 전에 도입을 완료해도 무방하고, 게이트산화막을 형성하는 직전에 도입해도 무방하다. 섬모양반도체층(110)의 불순물농도 분포가 동등하면 그 방법은 한정되지 않는다.
계속해서, 제5 절연막으로서, 예컨대 실리콘산화막(431)을 10∼100nm 퇴적하고, 또한 제4 절연막으로서, 예컨대 실리콘질화막(321)을 10∼100nm 퇴적한다(도354 및 도380).
그 후, 제6 절연막으로서, 예컨대 실리콘산화막(441)을 50∼500nm 퇴적하고, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제6 절연막인 실리콘산화막(441)을 제1 홈부(210)에 매립한다(도355 및 도381).
제6 절연막인 실리콘산화막(441)을 마스크로 하고, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(321)의 노출부를 제거한다(도356 및 도382).
계속해서, 제11 절연막인 실리콘산화막(471)을 50∼500nm 퇴적하고(도357 및 도383), 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제11 절연막인 실리콘산화막(471)을 제1 홈부(210)에 매립한다(도358 및 도384).
제5 절연막으로서, 예컨대 실리콘산화막(432)을 10∼100nm 퇴적하고, 또한 제4 절연막으로서, 예컨대 실리콘질화막(322)을 10∼100nm 퇴적한다. 그 후, 예컨대 이방성에칭에 의해 제4 절연막인 실리콘질화막(322)을 섬모양반도체층(110)의 측벽에 제5 절연막인 실리콘산화막(432)을 통해 사이드월형으로 배치한다.
제6 절연막으로서, 예컨대 실리콘산화막(442)을 50∼500nm 퇴적하고, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제6 절연막인 실리콘산화막(442)을 제1 홈부(210)에 매립한다.
계속해서, 제6 절연막인 실리콘산화막(442)을 마스크로 하고, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(322)의 노출부를 제거한다.
제11 절연막인 실리콘산화막(472)을 50∼500nm 퇴적한 후, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써, 제11 절연막인 실리콘산화막(472)을 제1 홈부(210)에 매립한다(도359 및 도385).
계속해서, 제5 절연막으로서, 예컨대 실리콘산화막(433)을 10∼100nm 퇴적하고, 또한 제4 절연막으로서, 예컨대 실리콘질화막(323)을 10∼100nm 퇴적한다. 그 후, 예컨대 이방성에칭에 의해 제4 절연막인 실리콘질화막(323)을 섬모양반도체층(110)의 측벽에 제5 절연막인 실리콘산화막(433)을 통해 사이드월형으로 배치한다(도360 및 도386).
그 후, 등방성에칭에 의해 실리콘산화막을 선택적으로 제거하고(도361 및 도387), 노출한 섬모양반도체층(110)에 대하여, 예컨대 열산화법을 이용함으로써, 제7 절연막으로서, 예컨대 실리콘산화막(450)을 30nm∼300nm정도 성장시킨다(도362및 도388).
계속해서, 실리콘산화막, 실리콘질화막, 실리콘산화막의 순서로 등방성에칭을 행함으로써 제5 절연막인 실리콘산화막(431∼433), 제4 절연막인 실리콘질화막(321∼323), 제7 절연막인 실리콘산화막(450)을 제거한다(도363 및 도389).
또한, 도363 및 도389에서의 섬모양반도체층(110)의 형상을 얻기 위해서, 열산화법에 의해 제7 절연막인 실리콘산화막(450)을 형성하는 대신에, 예컨대 등방성에칭을 행함으로써 섬모양반도체층(110)의 측벽에 깊이 30nm∼300nm 정도의 오목부를 형성해도 무방하고, 또한 열산화법과 등방성에칭을 병용해도 무방하다. 소망의 형상이 얻어지면 그 방법은 한정되지 않는다.
이어서, 예컨대 열산화법을 사용하여 각 섬모양반도체층(110)의 주위에, 예컨대 10nm 정도의 터널산화막으로 되는 제3 절연막으로서, 예컨대 실리콘산화막(420)을 형성한다. 이 때, 터널산화막은 열산화막에 한하지 않고, CVD 산화막 또는 옥시나이트라이드막이라도 무방하다.
계속해서, 제1 도전막으로 되는 예컨대 다결정실리콘막(510)을 50nm∼200nm 정도 퇴적하고(도364 및 도390), 예컨대 이방성에칭을 행함으로써, 섬모양반도체층(110)의 측벽에 형성한 오목부에 제1 도전막인 다결정실리콘막(510)을 제3 절연막인 실리콘산화막(420)을 통해 매립하고, 각각 제1 도전막인 다결정실리콘막(512,513)을 분리 형성한다(도365 및 도391). 또한, 제1 도전막인 다결정실리콘막(512,513)의 분리형성은 이방성에칭으로 하는 대신에, 오목부에 도달하지 않을 때까지의 에치백은 등방성에칭으로 하고, 오목부 이하는 이방성에칭으로 행해도 무방하고, 모두 등방성에칭으로 행해도 무방하다.
제6 절연막으로서, 예컨대 실리콘산화막(440)을 50∼500nm 퇴적시키고, 소망의 깊이까지 에치백하여 매립을 행한다(도366 및 도392).
제5 절연막인 실리콘산화막(431)을 10∼100nm 퇴적하고, 계속해서, 제4 절연막인 실리콘질화막(321)을 10∼100nm 퇴적한다.
그 후, 제6 절연막으로서, 예컨대 실리콘산화막(441)을 50∼500nm 퇴적하고, 예컨대 등방성에칭에 의해 소망의 높이까지 에치백함으로써 제6 절연막인 실리콘산화막(441)을 제1 홈부(210)에 매립한다. 계속해서, 제6 절연막인 실리콘산화막(441)을 마스크로 하고, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(321)의 노출부를 제거한다(도367 및 도393).
상술한 공정을 되풀이함으로써, 섬모양반도체층(110)의 측벽에 제4 절연막인 실리콘질화막(321,322)을 각각 제5 절연막인 실리콘산화막(431,432)을 통해 배치시키고(도368 및 도394), 등방성에칭에 의해 실리콘산화막을 선택적으로 제거한다.
그 후, 섬모양반도체층(110) 및 반도체기판(100)에 대하여 불순물도입을 행하고, n형 불순물확산층(710∼724)을 형성한다(도369 및 도395). 예컨대, 0∼7。정도 경사진 방향에서 5∼100keV의 주입에너지, 비소 또는 인을 1 ×10l2∼1 ×1015/cm2 정도의 도즈를 예로 들 수 있다. 여기서, n형 불순물확산층(710∼724)을 형성하기 위한 이온주입은, 섬모양반도체층(110)의 전 주위에 대하여 행해도 무방하고, 일방향 또는 수개 방향에서의 주입만이라도 무방하다. 즉 n형 불순물확산층(721∼724)은 섬모양반도체층(110) 주위를 둘러싸도록 형성하지 않아도 무방하다. 또한 제1 배선층인 불순물확산층(710)의 형성하는 타이밍은 n형 반도체층(721∼724)의 형성과 동시가 아니어도 무방하다.
계속해서, 제5 절연막인 실리콘산화막(431,432) 및 제4 절연막인 실리콘질화막(321,322)을 제거하고, 제8 절연막으로서, 예컨대 실리콘산화막(461)을 50∼500nm 퇴적시키고, 소망의 깊이까지 에치백하여 매립을 행한다. 그 후, 예컨대 열산화법을 사용하여 섬모양반도체층(110)의 주위에, 예컨대 10nm정도의 게이트산화막으로 되는 제13 절연막으로서, 예컨대 실리콘산화막(481)을 형성한다. 이 때, 게이트산화막은 열산화막에 한하지 않고, CVD 산화막 또는 옥시나이트라이드막이라도 무방하다. 또한, 게이트산화막 두께와 터널산화막 두께와의 대소관계는 한정되지 않지만, 터널산화막 두께보다 게이트산화막 두께가 큰 쪽이 바람직하다.
이어서, 제2 도전막으로 되는, 예컨대 다결정실리콘막(521)을 15nm∼150nm 퇴적하고, 이방성에칭에 의해 사이드월형으로 형성하여, 선택게이트로 한다. 그 때, 섬모양반도체층(110)의 간격을, 도1의 A-A'방향에 대해서 미리 소정의 값 이하로 설정하여 놓음에 따라, 다결정실리콘막(521)이, 마스크공정을 사용하지 않고, 그 방향에 연속하는 선택게이트선으로 되는 제2 배선층으로서 형성된다.
그 후, 도396과 같이, 제2 도전막인 다결정실리콘막(521)과 자기정합으로 반도체기판인 p형 실리콘기판(100)에 제2 홈부(220)를 형성하고, 불순물확산층(710)을 분리한다(도370 및 도396). 즉, 제2 도전막의 분리부와 자기정합적으로 제1 배선층의 분리부를 형성한다.
계속해서, 제8 절연막인 실리콘산화막(462)을 50nm∼500nm 퇴적하고, 이방성에칭 및 등방성에칭에 의해 제2 도전막인 다결정실리콘막(521)의 측부 및 상부를 매설하도록 제8 절연막인 실리콘산화막(462)을 매립한다(도371 및 도397).
그 후, 노출한 제1 도전막인 다결정실리콘막(512,513)의 표면에 층간절연막(612)을 형성한다. 이 층간절연막(612)은, 예컨대 ONO막으로 한다. 구체적으로는 열산화법에 의해 다결정실리콘막 표면에 5∼10nm의 실리콘산화막과, CVD법에 의해 5∼10nm의 실리콘질화막과, 또한 5∼10nm의 실리콘산화막을 순차 퇴적한다.
계속해서, 동일하게 제2 도전막으로 되는 다결정실리콘막(522)을 15nm∼150nm 퇴적하고, 에치백함으로써, 제1 도전막인 다결정실리콘막(512)의 측부에 층간절연막(612)을 통해 제2 도전막인 다결정실리콘막(522)을 배치시킨다. 이 때, 도1의 A-A'방향에 대해서 미리 소정의 값 이하로 설정해 놓음에 따라, 다결정실리콘막(522)이, 마스크공정을 사용하지 않고, 그 방향에 연속하는 제어게이트선으로 되는 제3 배선층으로서 형성된다.
그 후, 제8 절연막인 실리콘산화막(463)을 50nm∼500nm 퇴적하고, 이방성에칭 및 등방성에칭에 의해 제2 도전막인 다결정실리콘막(522)의 측부 및 상부를 매설하도록 제8 절연막인 산화막(463)을 매립한다(도372 및 도298).
동일하게 반복함으로써 제1 도전막인 다결정실리콘막(513)의 측부에 층간절연막(613)을 통해 제2 도전막인 다결정실리콘막(523)을 배치시키고, 제2 도전막인 다결정실리콘막(523)의 측부 및 상부를 매설하도록 제8 절연막인 실리콘산화막(464)을 매립한다(도373 및 도399).
계속해서, 제2 도전막인 다결정실리콘막(524)을 15nm∼150nm 퇴적하고, 이방성에칭에 의해 사이드월형으로 형성한다(도374 및 도400).
제2 도전막인 다결정실리콘막(524)의 상층에 제10 절연막으로 되는, 예컨대 실리콘산화막(465)을 100nm∼500nm 퇴적하고, 에치백 또는 CMP법 등에 의해 불순물확산층(724)을 포함하는 섬모양반도체층(110)의 상부를 노출시킨다(도375 및 도401).
필요에 따라, 섬모양반도체층(110)의 상부에 대하여, 예컨대 이온주입법에 의해 불순물농도 조정을 행하고, 제4 배선층(840)을 제2 또는 제3 배선층과 방향이 교차하도록 섬모양반도체층(110)의 상부와 접속한다.
그 후, 공지의 기술에 의해 층간절연막을 형성하여 콘택트홀 및 금속배선을 형성한다. 이에 의해, 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라 메모리기능을 갖는 반도체기억장치가 실현한다(도376 및 도402).
또한, 도376 및 도402에서는, 제4 배선층(840)이 섬모양반도체층(110)에 대하여 오정합이 발생한 경우를 나타내고 있지만, 도377 및 도403에 나타낸 바와 같이, 오정합 없이 형성하는 것이 바람직하다.
이 제조예에서는, p형 반도체기판 위에 격자섬모양의 제1 홈부(210)를 형성하고 있지만, n형 반도체기판 내에 형성되는 p형 불순물확산층 또는 p형 실리콘기판 내에 형성되는 n형 불순물확산층 내에, 또한 형성되는 p형 불순물확산층에 격자섬모양의 제1 홈부(210)를 형성해도 무방하다. 각 불순물확산층의 도전형은 각각 역도전형이라도 무방하다.
또한, 제1 절연막인 실리콘질화막(310)과 같은 반도체기판 또는 다결정실리콘막의 표면에 형성되는 막은, 실리콘표면측에서 실리콘산화막/실리콘질화막의 복층막으로 하여도 무방하다. 실리콘산화막의 매립에 사용하는 실리콘산화막은 CVD법에 한하지 않고, 예컨대 실리콘산화막을 회전도포에 의해 형성해도 무방하다.
이 제조예에서는, 마스크를 사용하지 않고 각 메모리셀의 제어게이트를 일방향에 대해서 연속하도록 형성하였다. 이것은, 섬모양반도체층의 배치가 대칭적이 아닌 경우에 비로소 가능하다. 즉, 제2 또는 제3 배선층 방향의 섬모양반도체층과의 인접간격을, 제4 배선층방향에 그것보다 작게함으로써, 제4 배선층 방향으로는 분리되고, 제2 또는 제3 배선층 방향에 연결되는 배선층이 마스크 없이 자동적으로 얻어진다. 이에 대하여, 예컨대, 섬모양반도체층의 배치를 대칭으로 하는 경우에는, 포토리소그라피에 의해 레지스트의 패터닝 공정에 의한 배선층의 분리를 행해도 무방하다.
또한, 복수의 메모리셀부의 상부와 하부에 선택게이트를 배치함으로써, 메모리셀트랜지스터가 과잉소거의 상태, 즉, 독출전압이 0V이고, 문턱치가 부(-)의 상태가 되고, 비선택셀이라도, 셀전류가 흐르는 현상을 방지할 수 있다.
(제조예40)
이 제조예에서는, 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
이 제조예에서 형성되는 반도체기억장치는, 도404 및 도405에 나타낸 바와 같이, 섬모양반도체층(110)에 형성되는 적어도 하나의 오목부의 형상이 단순한 요형은 아니다. 보다 구체적으로는, 열산화법에 의해 제7 절연막인 실리콘산화막(450)을 형성할 때에, 제4 절연막인 실리콘질화막(322)의 단부에서 산화제가 들어가고, 제4 절연막인 실리콘질화막(322)의 내측의 섬모양반도체층(110)의 일부가 산화됨에 따라, 이러한 오목부의 형상이 발생한다. 오목부의 형상은, 특별히 한정되는 것이 아니라, 주상으로 가공된 섬모양반도체층(110)의 측벽의 일부의 직경이 작게 되어 있으면 된다.
또한, 도406 및 도407에 나타낸 바와 같이, 부유게이트와 제어게이트가 동일한 오목부에 배치되어도 무방하다. 오목부 내부에 있어서의 부유게이트와 제어게이트의 배치관계는 특별히 한정되지 않는다.
(제조예41)
이 제조예에서는, 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상으로 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되고, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터를 배치하고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
또한, 도408 및 도409는, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서 형성되는 반도체기억장치는, A-A'방향에 연속하는 섬모양반도체층을, 예컨대 패터닝된 마스크를 사용하여 적어도 불순물확산층(710)을 분리할 때까지 이방성에칭을 하고, 제15 절연막으로서 예컨대 실리콘산화막(490)을 매립함으로써 실현된다. 이에 의해 제조예39와 비교하여, 소자로서의 성능은 뒤떨어지는 것이 예상되지만, 동등한 기능을 갖는 반도체기억장치가, 배의 소자용량으로 얻어진다.
또한, 제15 절연막은 실리콘산화막 대신에, 실리콘질화막이라도 무방하고, 절연막이면 한정되지 않는다.
(제조예42)
이 제조예에서는, 반도체기억장치는, 산화막이 삽입된 반도체기판, 예컨대 SOI기판의 산화막 위의 반도체부가, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되며, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
또, 도410 및 도411, 도412 및 도413은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서도, 제조예39와 동일한 효과가 얻어진다. 또한, 제1 배선층이 되는 불순물확산층(710)의 접합용량이 제어 또는 제거된다.
또한, SOI기판을 사용할 때, 제1 배선층인 불순물확산층(710)은 SOI기판의 산화막에 도달해도 무방하고(도410 및 도411), 도달하지 않아도 무방하다(도412 및 도413).
또한, 제1 배선층을 분리 형성하기 위한 홈은, SOI기판의 산화막에 도달해도 무방하고, 도달하지 않아도 무방하고, SOI기판의 산화막을 꿰뚫고 나갈 때까지 깊게 형성해도 무방하고, 불순물확산층(710)이 분리되어 있으면 한정되지 않는다.
절연막으로서 기판에 산화막이 삽입된 SOI기판을 사용하고 있지만, 상기 절연막은 실리콘질화막이라도 무방하고, 절연막의 종류는 상관하지 않는다.
(제조예43)
이 제조예에서는, 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되며, 섬모양반도체층에 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속된다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
또한, 도414 및 도415은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서 형성되는 반도체기억장치는, 섬모양반도체층(110)의 측벽에 형성한 오목부에 제1 도전막인 다결정실리콘막(510)을 제3 절연막인 실리콘산화막(420)을 통해 매립하고, 각각 제1 도전막인 다결정실리콘막(512,513)을 분리 형성한다(도365 및 도391참조). 그대로 섬모양반도체층(110) 및 반도체기판(100)에 대하여 불순물도입을 행하여 n형 불순물확산층을 형성한다. 그 후, 선택 게이트·트랜지스터를 형성하는 공정을 생략하는 것 이외는 제조예39와 동일하게 함으로써 실현된다(도414 및 도415).
이 제조예에서는 전하축적층으로서 부유게이트를 사용하고 있지만, 전하축적층은 별도의 형태를 취해도 무방하다.
(제조예44)
이 제조예에서는, 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되며, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
또한, 도416 및 도417은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서 형성되는 반도체기억장치는, 섬모양반도체층(110)에 배치되는 각 메모리·트랜지스터 및 선택 게이트·트랜지스터의 소자간 거리를 20nm∼40nm 정도에 유지하고, 소자간확산층(721∼723)을 도입하지 않음으로써 실현된다(도416 및 도417).
이 제조예에 의해 제조예39(도352∼도370 및 도378∼도396)와 같은 효과가 얻어진다.
독출시는, 도416에 나타낸 바와 같이, 각각의 게이트전극(521,522,523,524)에 D1내지 D4로 나타낸 공핍층 및 반전층이 전기적으로 접속됨으로써, 불순물확산층(710과 725) 사이에 전류가 흐를 수 있는 경로를 설정할 수 있다. 이 상태에 서, 전하축적층(512,513)의 상태에 의해 D2, D3에 반전층이 형성되는지의 여부를 선택할 수 있도록 게이트(521,522,523,524)의 인가전압을 설정해 놓으면 메모리셀의 정보를 독출할 수 있다.
또한, D2, D3의 분포는, 도418에 나타낸 바와 같이, 완전 공핍형이 되는 것이 바람직하고, 이 경우 메모리셀에 있어서의 백바이어스 효과의 억제가 기대되어 소자 성능의 열화를 줄일 수 있는 등의 효과가 얻어진다.
불순물도입량의 조정 또는 열처리의 조정에 의해 불순물확산층(710∼724)의 확산을 억제할 수 있고, 섬모양반도체층(110)의 높이 방향의 거리를 짧게 설정할 수가 있어, 비용의 감소 및 프로세스가 열화되는 것을 억제 할 수 있다.
(제조예45)
이 제조예에서는, 제1 배선층의 방향과 제4 배선층의 방향이 평행한 경우를 설명한다.
또한, 도419 및 도420은, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예39에 설명한 반도체기억장치에서, A-A'선 방향에 연속하는 제1 배선을, 예컨대 패터닝된 레지스트를 사용하여 이방성에칭을 행하고, 제8 절연막으로서, 예컨대 실리콘산화막(460)을 매립함으로써 분리하고, 한편, B-B'선 방향으로는 제1 배선을 분리하지 않도록, 제2 도전막인 다결정실리콘막(521)을 사이드월형으로 형성한 후 이루어진, 자기정합에 의한 불순물확산층(710)의 분리공정을 생략한다.
이에 의해, 제1 배선층과 제4 배선층이 평행한 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라 메모리기능을 갖는 반도체기억장치가 실현된다(도419 및 도420).
(제조예46)
이 제조예에서는, 제1 배선층이 메모리어레이에 대하여 전기적으로 공통인 경우를 설명한다.
또한, 도421 및 도422는, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예39에 설명한 반도체기억장치에서, 반도체기판(100)에 제2 홈부(220)를 형성하지 않고, 제조예39(도352∼도376 및 도378∼도402)로부터, 이것에 관계되는 공정을 생략함으로써, 적어도 어레이 내의 제1 배선층이 분할되지 않고 공통이 되는, 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라 메모리기능을 갖는 반도체기억장치가 실현된다(도421 및 도422).
(제조예47)
이 제조예에서는, 메모리·트랜지스터 및 선택 게이트·트랜지스터의 게이트가 수직한 방향의 길이가 다른 경우에 대해서 설명한다.
또한, 도423 및 도424, 도425 및 도426은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
메모리셀의 게이트 또는 선택게이트가 되는 제1 도전막인 다결정실리콘막(511∼514)의 반도체기판(100)에 대하여 수직한 방향의 길이는 도423 및 도424에 나타낸 바와 같이, 제1 도전막인 다결정실리콘막(512,513)의 메모리셀의 게이트 길이가 달라도, 도425 및 도426에 나타낸 바와 같이, 제2 도전막인 다결정실리콘막(521,524)의 선택 게이트길이가 달라도, 제2 도전막인 다결정실리콘막(521∼524)이 수직한 방향의 길이가 동일 길이가 아니어도 무방하다. 오히려, 섬모양반도체층(110)에서 직렬로 접속되는 메모리셀을 독출시의, 기판으로부터의 백바이어스 효과에 의한 문턱치의 저하를 고려하여, 각각의 트랜지스터의 게이트길이를 변화시킴으로써 대응하는 것이 바람직하다. 이 때, 계층마다 게이트길이인 제1 및 제2 도전막의 높이가 제어할 수 있기 때문에, 각 메모리셀의 제어는 용이하게 할 수 있다.
(제조예48)
섬모양반도체층(110)이, 불순물확산층(710)에 의해 전기적으로 플로팅상태가 되는 경우에 대해서 설명한다.
또한, 도427 및 도428, 도429 및 도430은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예39에 대하여, 불순물확산층(710,721∼723)의 배치를 변경함으로써 실현된다.
도427 및 도428에 나타낸 바와 같이, 반도체기판(100)과 섬모양반도체층(110)이 전기적으로 접속되지 않도록 불순물확산층(710)을 배치되어도 무방하고, 도429 및 도430에 나타낸 바와 같이, 섬모양반도체층(110)에 배치되는 각각의 메모리셀 및 선택 게이트·트랜지스터의 활성영역도 전기적으로 절연되도록, 불순물확산층(721∼723)을 배치되어도 무방하고, 독출시 또는 소거시, 기입시에 인가하는 전위에 의해 넓어지는 공핍층으로 동등한 효과가 얻어지도록 불순물확산층(710,721∼723)을 배치해도 무방하다.
이 제조예에 의해서도 제조예39와 동일한 효과가 얻어지고, 또한 각 메모리셀의 활성영역을 기판에 대하여 플로팅상태가 되도록 불순물확산층을 배치함으로써 기판으로부터의 백바이어스 효과가 없게 되고, 독출시에서의 각 메모리셀의 문턱치의 저하에 의한 메모리셀의 특성의 열화가 억제된다. 또한, 각 메모리셀 및 선택 게이트·트랜지스터는 완전 공핍형이 되는 것이 바람직하다.
(제조예49)
이 제조예에서는, 섬모양반도체층(110)의 저부의 형상이 단순한 원주형이 아닌 경우에 대해서 설명한다.
또한, 도431 및 도432, 도433 및 도434는, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
격자무늬형태의 제1 홈부(210)의 저부형상은, 도431 및 도432에 나타낸 바와 같이 부분적 또는 전체가 둥그스름한 경사구조를 보여도 무방하다. 또한, 제2 도전막으로 되는 다결정실리콘막(521)의 하단부가 제1 홈부(210)의 저부의 경사부가 되어도, 되지 않아도 무방하다.
동일하게, 격자무늬형태의 제1 홈부(210)의 저부형상은 도433 및 도434에 나타낸 것 같은 경사구조를 보여도 무방하고, 제2 도전막으로 되는 다결정실리콘막(521)의 하단부가 제1 홈부(210)의 저부의 경사부가 되어도, 되지 않아도 무방하다.
(제조예50)
이 제조예에서는, 섬모양반도체층(110)의 형상이 단순한 원주형이 아닌 경우에 대해서 설명한다.
또한, 도435 및 도436, 도437 및 도438은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
반응성 이온에칭에 의해 제1 홈부(210)를 형성할 때, 도435 및 도436에 나타낸 바와 같이, 섬모양반도체층(110)의 상단부와 하단부의 수평방향의 위치가 어긋나있어도 무방하고, 도437 및 도438에 나타낸 바와 같이, 섬모양반도체층(110)의 상단부와 하단부의 외형이 달라도 무방하다.
예컨대, 표면에서의 도1과 같이 섬모양반도체층(110)이 원형을 보이고 있는 경우는, 도435 및 436에서는 경사 원주를 보이고 있고, 도437 및 도438에서는 원추형을 보이고 있는 구조가 된다. 또한, 반도체기판(100)에 대하여 수직한 방향에 직렬로 메모리셀을 배치할 수 있는 구조이면, 섬모양반도체층(110)의 형상은 특별히 한정되지 않는다한정되지 않는다 제조예에서는, 반도체기억장치는, 주상의 섬모양반도체층의 측면에 적어도 하나 형성되는 오목부의 영역을, 복층으로 이루어지는 적층막에 의해 사전에 획정되고, 포토레지스트마스크에 의해 개구된 홀형 홈에 선택 에피택셜 실리콘성장에 의해 주상으로 섬모양반도체층이 형성되고, 이 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되며, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치하여, 각각 트랜지스터를 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성된다.
또한, 도439∼도447 및 도448∼도456은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, p형 실리콘기판(100)의 표면에, 예컨대 CVD법에 의해 제5 절연막으로서, 예컨대 실리콘산화막(431)을 50∼500nm 퇴적하고, 계속해서 제4 절연막으로서, 예컨대 실리콘질화막(321)을 10nm∼100nm 퇴적, 제5 절연막으로서, 예컨대 실리콘산화막(432)을 50∼500nm 퇴적, 제4 절연막으로서, 예컨대 실리콘질화막(322)을 10nm∼100nm 퇴적, 제5 절연막으로서, 예컨대 실리콘산화막(433)을 50∼500nm적, 제4 절연막으로서, 예컨대 실리콘질화막(323)을 100nm∼5,000nm 퇴적한다. 또한 제5 절연막인 실리콘산화막(432,433)의 퇴적막두께는 메모리셀의 부유게이트 높이가 되도록 설정한다.
계속해서, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R2를 마스크로 이용하고(도439 및 도448), 예컨대 반응성 이온에칭에 의해 제4 절연막인 실리콘질화막(323) 및 제5 절연막인 실리콘산화막(433), 제4 절연막인 실리콘질화막(322), 제5 절연막인 실리콘산화막(432), 제4 절연막인 실리콘질화막(321), 제5 절연막인 실리콘산화막(431)을 순차 에칭하여 제3 홈부(230)를 형성하고 레지스트 R2를 제거한다(도440 및 도449).
이어서, 제15 절연막으로서, 예컨대 실리콘산화막(491)을 20nm∼200nm 퇴적하고, 막두께 도즈 정도의 이방성에칭을 시행함으로써, 제3 홈부(230)의 내벽에 제15 절연막인 실리콘산화막(491)을 사이드월형으로 배치한다(도441 및 도450).
그 후, 제3 홈부(230)에 제15 절연막인 실리콘산화막(491)을 통해 섬모양반도체층(110)을 매립한다. 예컨대 제3 홈부(230)의 저부에 위치하는 p형 실리콘기판(100)보다 반도체층을 선택적으로 에피택셜 성장시킨다(도442 및 도451).
또한, 섬모양반도체층(110)을 제4 절연막인 실리콘질화막(323)에 대하여 평탄화를 행한다. 이 때, 등방성에칭을 사용하는 에치백이라도 무방하고, 이방성에칭을 사용하는 에치백이라도 무방하고, CMP를 사용한 평탄화 매립이라도 무방하고, 여러 가지 조합시켜도 무방하고 수단은 상관하지 않는다.
이 후, 제1 절연막으로서, 예컨대 실리콘질화막(310)을 100nm∼1,000nm 정도퇴적하고, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R3을 마스크로 이용하여(도443 및 도452), 예컨대 반응성 이온에칭에 의해 제1 절연막인 실리콘질화막(310), 제4 절연막인 실리콘질화막(323), 제5 절연막인 실리콘산화막(433), 제4 절연막인 실리콘질화막(322), 제5 절연막인 실리콘산화막(432)을 순차 에칭하고, 제5 절연막인 실리콘산화막(432)을 노출시킨다. 이 때, 제4 절연막인 실리콘질화막(321)이 노출할 때까지 제5 절연막인 실리콘산화막(432)을 에칭해도 무방하다.
계속해서, 레지스트 R3을 제거하고(도444 및 도453), 등방성에칭에 의해 실리콘산화막을 전면제거하고(도445 및 도454),노출한 섬모양반도체층(110)에 대하여, 예컨대 열산화법을 사용함으로써 제7 절연막으로서, 예컨대 실리콘산화막(450)을 형성한다(도446 및 도455).
이후, 제조예39에 준함으로써 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라 메모리기능을 갖는 반도체기억장치가 실현된다(도447 및 도456).
이에 의해, 제조예39와 동일한 효과가 얻어지며, 또한, 주상으로 가공한 섬모양반도체층의 측면에 적어도 하나 형성하는 오목부의 영역을, 복층으로 이루어지는 적층막에 의해 정밀도 높게 획정할 수 있기 때문에, 소자성능의 열화를 줄일 수 있는 이점을 갖는다.
(제조예52)
이 제조예에서는, 반도체기억장치는, 반도체기판이, 예컨대 적어도 하나의 오목부를 갖는 주상의 섬모양반도체층에 가공되고, 상기 섬모양반도체층의 측면을 활성영역면으로 하여, 각각의 오목부 내부에 터널산화막 및 전하축적층으로서 부유게이트가 형성되며, 섬모양반도체층의 상부와 하부에 선택 게이트·트랜지스터가 배치되고, 선택 게이트·트랜지스터에 끼워진 메모리·트랜지스터가 복수개, 예컨대 2개 배치되고, 각각 트랜지스터가 상기 섬모양반도체층에 따라 직렬로 접속되고, 선택 게이트·트랜지스터의 게이트절연막 두께가 메모리·트랜지스터의 게이트절연막 두께보다 크다. 각각의 메모리·트랜지스터의 터널산화막 및 부유게이트는 일괄적으로 형성되어, 각각의 메모리·트랜지스터의 활성영역에 전위를 전달해야만 하는 각각의 트랜지스터 사이에 전달게이트가 배치된다.
또한, 도457 및 도458, 도459 및 도460은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 불순물확산층(721∼723)을 도입하지 않고, 제2 도전막인 다결정실리콘막(521,522,523,524)을 형성한 후, 제3 도전막으로서, 예컨대 다결정실리콘막(530)에 의한 게이트전극의 형성을 행하는 공정이 추가된 것 이외는 제조예39와 동일하게 행함으로써 실현된다(도457 및 도458).
독출시는, 도457에 나타낸 바와 같이, 각각의 게이트전극(521,522,523,524,530)에 D1내지 D7로 나타낸 공핍층 및 반전층이 전기적으로 접속됨으로써, 불순물확산층(710과 725) 사이에 전류가 흐를 수 있는 경로를 설정할 수 있다. 이 상태에 있어서, 전하축적층(512,513)의 상태에 의해 D2, D3에 반전층이 형성되는지의 여부를 선택할 수 있도록 게이트전극(521,522,523,524,530)의 인가전압을 설정하여 놓으면 메모리셀의 정보를 독출할 수 있다.
또한 D2, D3의 분포는, 도459에 나타낸 바와 같이, 완전 공핍형이 되형이 되람직하고, 이 경우 메모리셀에서의 백바이어스 효과의 억제가 기대되어 소자성능의 열화를 줄일 수 있는 등의 효과가 얻어진다.
이 제조예에 의해서도, 제조예39와 같은 효과가 얻어진다. 또한 제조공정이 감소하여, 섬모양반도체층(110)이 필요한 높이를 낮게 할 수 있어 프로세스 열화가 억제된다.
또한, 제3 도전막인 다결정실리콘막(530)의 상단, 하단의 위치는, 도458에 나타낸 바와 같은 위치라도 무방하고, 상단은 적어도 제2 도전막인 다결정실리콘막(524)의 하단보다 위에, 상단은 적어도 제2 도전막인 다결정실리콘막(521)의 상단보다 아래에 위치하여 놓으면 무방하다.
(제조예53)
이 제조예에서는, 제8 절연막인 실리콘산화막(461∼465)의 매립이 완전하지 않은 경우에 대해서 설명한다.
또한, 도460 및 도461, 도462 및 도463은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예39에서는, 제2 홈부(220)의 형성은, 제2 도전막인 다결정실리콘막(521)을 마스크로 하고, 반응성 이온에칭에 의해 자기정합으로 형성하였지만, 마스크로 하는 부위는 제2 도전막인 다결정실리콘막(522)이라도, 제2 도전막인 다결정실리콘막(523)이라도, 제2 도전막인 다결정실리콘막(524)이라도 무방하다. 또한 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트를 사용하여 분리 형성해도 무방하다.
또한, 제2 홈부(220)의 형성을 제2 도전막인 다결정실리콘막(524)을 마스크로 하고, 자기정합으로 분리 형성하는 경우, 형성되는 제2 홈부(220)에 제8 절연막인 실리콘산화막(465)을 매립할 때에 완전하게 매립하지 않고, 도460 및 도461에 나타낸 바와 같이 중공이 형성되어도, 중공이 에어갭으로서 각 제어게이트선, 선택게이트선 사이의 절연이 실현된다면 무방하다.
또한, 도462 및 도463에 나타낸 바와 같이, 제2 홈부(220)에 제8 절연막인 실리콘산화막(465)을 매립하기 전에 실리콘산화막을 선택적으로 제거해도 무방하다.
이와 같이 중공을 구비함으로써 저유전율화가 실현되고, 기생용량이 억제된 고속의 디바이스 특성이 기대된다.
(제조예54)
이 제조예에서는, 부유게이트의 외주가 섬모양반도체층(110)의 외주와 다른 경우에 대해서 나타낸다.
또한, 도464∼도465 및 도466∼도467은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예39에서, 섬모양반도체층(110)의 측면에 형성한 오목부에 제1 도전막인 다결정실리콘막(512,513)을 매설한 후, 제6 절연막인 실리콘산화막(440)을 매립시, 섬모양반도체층(110)의 측면에 형성되는 오목부에 매립하지 않은 부분의 제3 절연막인 실리콘산화막(420)은 제거되고(도464 및 도466에 나타낸 바와 같이, 제3 절연막인 실리콘산화막(420)의 두께도즈 만큼), 제1 도전막인 다결정실리콘막(512,513)의 외주는 섬모양반도체층(110)의 외주보다도 크게 된다.
부유게이트의 외주는, 섬모양반도체층(110)의 외주보다 크거나, 또는 작거나 해도 무방하며, 대소관계는 무관하다.
도465 및 도467에, 부유게이트의 외주가 섬모양반도체층(110)의 외주보다 큰 경우의 반도체기억장치 완성도를 나타낸다.
(제조예55)
이 제조예에서는, 제6 절연막인 실리콘산화막(441∼442)을 사용하는 대신에, 레지스트를 사용하는 경우에 대해서 설명한다.
또한, 도468∼도472 및 도473∼도477은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
이 제조예에서는, 제조예39에서, 제5 절연막인 실리콘산화막(321)을 퇴적하고, 또한 제4 절연막인 실리콘산화막(441)을 퇴적한 후, 예컨대 레지스트 R4를 500∼25,000nm정도 도포한다(도468 및 도473). 소망의 깊이까지 감광하도록, 예컨대 광라이트1을 조사하고 노광을 행한다(도469 및 도474). 또한 소망의 깊이까지 감광시키는 공정을 노광시간에 의해 제어해도 무방하고, 노광량에 의해 제어해도 무방하고, 또는 노광시간과 노광량을 병용하여 제어를 해도 무방하고, 노광 후의 현상공정을 포함해서 제어방법은 한정되지 않는다.
계속해서, 공지의 기술에 의해 현상을 하여, 레지스트 R4의 감광한 영역인 레지스트 R5를 선택적으로 제거하고, 레지스트 R4의 매립을 행한다(도470 및 도475). 이와 같이 노광에 의해, 레지스트 에치백을 용이하게 제어할 수 있으며, 디바이스의 성능 열화가 억제되는 효과가 기대되지만, 노광이 아니라, 예컨대 애싱에 의해 레지스트 R4의 에치백을 해도 무방하다. 또는 에치백을 하지 않고, 레지스트 도포의 시점에서 소망의 깊이로 되도록 매립을 해도 무방하다. 이 경우, 레지스트는 점성이 낮은 것을 사용하는 것이 바람직하다. 이들 수법은 여러 가지 조합하여 사용해도 무방하다.
레지스트 R4의 도포표면은 친수성으로 하는 것이 바람직하고, 예컨대 실리콘산화막 위에 도포하는 것이 바람직하다.
그 후, 레지스트 R4를 마스크로 하고, 예컨대 등방성에칭에 의해 제4 절연막인 실리콘질화막(321)의 노출부를 제거한다(도471 및 도476).
레지스트 R4를 제거한 후, 제조예39와 동일하게 행함으로써 동일 반도체기억장치가 실현된다(도472 및 도477).
이와 같이 제6 절연막인 실리콘산화막(441∼442)을 사용하는 대신에 레지스트를 사용함으로써 터널산화막 등에 인가하는 열이력은 감소하며, 또한 리워크를 용이하게 할 수 있게 된다.
(제조예56)
이 제조예에서는, p형 실리콘기판(100)을 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R1을 사용하여 섬모양반도체층(110)을 가공 형성할 때, 레지스트 R1의 패터닝시에 획정되는 섬모양반도체층(110)의 직경을 더 증가시켜 가공 형성하는 경우에 대해서 설명한다.
또한, 도478∼도480 및 도481∼도483은, 각각, EEPROM의 메모리셀어레이를 도시한 횡단면도인 도1의 A-A'선 및 B-B'선 단면도이다.
제조예39에서는, 메모리셀어레이에서의 섬모양반도체층 사이의 스페이스는, 부유게이트가 섬모양반도체층(110)의 내부에 포함됨으로써 여유가 생기게 된다. 따라서, 섬모양반도체층(110)의 배치 간격을 변경하지 않고 섬모양반도체층(110)의 직경을 크게 형성해도 무방하다. 그러나, 예컨대 최소가공치수로 섬모양반도체층(110)의 직경 및 섬모양반도체층 사이의 스페이스를 형성하도록 하는 경우에서는, 섬모양반도체층 사이의 스페이스를 최소가공치수 미만으로 형성할 수 없고, 따라서 섬모양반도체층(110)의 직경만을 증가시키게 되어, 섬모양반도체층(110)의 배치 간격은 증가하여, 소자용량이 감소하는 불량이 생긴다.
섬모양반도체층(110)의 배치간격을 증가시키지 않고 섬모양반도체층(110)의 직경을 증가시키는 구체적인 제조공정예를 이하에 개시한다.
제조예39의 공정에 따라서, 예컨대 p형 실리콘기판(100)의 표면에 마스크층이 되는 제1 절연막으로서, 예컨대 실리콘질화막(310)을 200∼2000nm 퇴적하고, 공지의 포토리소그라피 기술에 의해 패터닝된 레지스트 R1을 마스크로서 사용하고, 반응성 이온에칭에 의해 제1 절연막인 실리콘질화막(310)을 에칭하고, 제1 절연막으로서, 예컨대 실리콘질화막(311)을 50∼500nm 퇴적하고, 막두께 도즈 정도의 이방성에칭을 시행함으로써, 제1 절연막인 실리콘질화막(310)의 측벽에 제1 절연막인 실리콘질화막(311)을 사이드월형으로 배치한다(도478 및 도481).
제1 절연막인 실리콘질화막(310) 및 제1 절연막인 실리콘질화막(311)을 마스크로 사용하고, 반응성 이온에칭에 의해 반도체기판인 p형 실리콘기판(100)을 2,000∼20,000nm 에칭하고, 격자무늬형태의 제1 홈부(210)를 형성함으로써, 레지스트 R1의 패터닝시에 획정되는 섬모양반도체층(110)의 직경을 더 증가시켜 가공 형성한다(도479 및 도482).
이후의 공정은 제조예39에 준함으로써 제1 도전막으로 되는 다결정실리콘막을 부유게이트로 하는 전하축적층에 축적되는 전하상태에 따라 메모리기능을 갖는 반도체기억장치가 실현된다(도480 및 도483).
이에 의해 제조예39와 동일한 효과가 얻어지고, 또한 섬모양반도체층(110)의 직경이 증가함으로써 섬모양반도체층(110)의 상단 및 저부의 저항, 즉 소스 및 드레인의 저항은 감소하고, 드라이브전류는 증가하며 셀 특성은 향상한다. 또한 소스저항이 감소함으로써 백바이어스 감소도 기대된다. 또한 섬모양반도체층(110)의 가공에서 개구율이 감소하기 때문에 트렌치에칭시의 가공이 용이해지며, 또한 그 에칭시에 사용되는 반응가스도 적게 할 수 있어, 제조비용을 줄일 수 있는 이점을 갖는다.
(제조예57)
이 제조예에서는, 도484 및 도485에 나타낸 바와 같이, 선택게이트가, 전하축적층과 동일하게, 섬모양반도체층(110)의 오목부에 형성되는 것 이외는, 제조예39와 실질적으로 같은 구조를 갖게됨으로, 제조예39에 준하여 제조할 수 있다.
본 발명에서는, 제조예1∼57에 기재한 메모리셀트랜지스터에서의 각 전하축적층 및 제어게이트와, 선택 게이트·트랜지스터에서의 각 선택게이트의 구조는, 임의의 조합으로 할 수 있다.
본 발명의 반도체기억장치에 의하면, 메모리·트랜지스터를 섬모양반도체층에 형성함으로써, 메모리·트랜지스터의 대용량화가 가능해지며, 비트당 셀면적이 축소되어, 칩의 축소화 및 저비용화를 실현할 수 있다. 특히, 메모리·트랜지스터를 포함하는 섬모양반도체층이 최소가공치수의 직경(길이)으로 되도록 형성되고, 서로의 반도체기판 기둥의 스페이스 폭의 최단 거리를 최소가공치수로 구성한 경우에는, 섬모양반도체층 당 메모리·트랜지스터의 단수가 2단이면, 종래의 2배의 용량이 얻어진다. 따라서, 섬모양반도체층 당 메모리·트랜지스터단 수배의 대용량화가 실현한다. 또한, 디바이스성능을 결정하는 방향인 수직방향은 최소가공치수에 의존하지 않고, 디바이스의 성능을 유지할 수 있다.
또한, 본 발명의 반도체기억장치에 의하면, 메모리셀의 특성열화와 디바이스의 성능의 열화가 억제되고, 제어가 용이해져 저비용화가 실현된다. 즉, 전하축적층이 섬모양반도체층 내에 내장됨으로써, 메모리셀어레이에서의 섬모양반도체층 사이의 스페이스에 여유가 발생하기 때문에, 반도체기판 원주를 가공하기 위한 하드마스크를, 예컨대 사이드월이 되는 절연막을 마스크의 측벽에 형성하여 트렌치에칭 함으로써, 최소가공치수에 있어서도 주상으로 가공된 반도체기판 원주의 각 배치간격을 변경하지 않고 반도체기판 원주의 직경을 크게 형성하는 것이 가능해진다. 이 때 반도체기판 원주의 상단 및 저부의 저항, 즉 소스 및 드레인의 저항은 감소하고, 드라이브 전류는 증가하여 셀 특성은 향상한다. 또한 소스저항이 감소함으로써 백바이어스 감소도 기대된다.
또한, 반도체기판 원주의 가공에서 개구율이 감소하기 때문에, 트렌치에칭 시의 가공이 용이해진다. 또한, 반도체기판 원주의 직경을 크게 하는 대신에, 최소가공치수에 있어서 반도체기판 원주의 배치간격을 감소할 수 있다면, 보다 더 대용량화가 실현되고, 비트당 셀면적이 축소되어, 칩의 축소화 및 저비용화를 실행할 수 있다.
또한, 전하축적층을 반도체기판 원주에 내장하는 경우, 주변회로의 트랜지스터도 같은 구조로 내장할 수가 있을 뿐만 아니라, 상기 트랜지스터를, 선택 게이트·트랜지스터의 게이트전극을 형성할 때에 동시에 형성할 수 있고, 정합성을 얻는 집적회로가 실현된다. 또한, 메모리셀부는 다결정실리콘에 의해 매립할 수 있기 때문에, 선택 게이트·트랜지스터의 채널부만으로 채널이온주입을 하는 것이 용이해진다.
또한, 각 메모리셀의 활성영역을 기판에 대하여 플로팅상태가 되도록 불순물확산층을 형성함으로써 기판으로부터의 백바이어스 효과가 없어지고, 독출시에 있어서의 각 메모리셀의 문턱치의 저하에 의한 메모리셀의 특성의 열화가 발생하지 않게 되어, 비트라인과 소스라인 사이에 직렬로 접속하는 셀의 수를 많이 할 수 있어 대용량화가 가능해진다.
또한, 반도체기판 원주의 측면에 형성하는 오목부 내부에 전하축적층을 터널산화막을 통해 매립하고, 주상으로 가공한 측면에 따라, 예컨대 이방성에칭을 행함으로써, 부유게이트의 가공이 일괄적으로 행할 수 있다. 즉, 터널산화막 및 전하축적층은 각각의 메모리셀에 대하여 동질의 것이 얻어진다.
또한, 전하축적층의 측면에 형성하는 오목부 내부에 제어게이트전극이 되는 다결정실리콘막을 층간절연막을 통해 매립하고, 주상으로 가공한 섬모양반도체층 측면에 따라, 예컨대 이방성에칭을 행함으로써, 제어게이트의 가공이 일괄적으로 행할 수 있다. 즉, 층간절연막 및 제어게이트는 각각의 메모리셀에 대하여 동질의 것이 얻어진다.
또한, 반도체기판 원주의 측면에 형성하는 오목부 내부에 선택게이트전극이 되는 다결정실리콘막을 게이트산화막을 통해 매립하고, 주상으로 가공한 측면에 따라, 예컨대 이방성에칭을 행함으로써, 선택게이트의 가공이 일괄적으로 행할 수 있다. 즉, 게이트산화막 및 선택게이트는 각각의 선택 게이트·트랜지스터에 대하여 동질의 것이 얻어진다.
게다가, 반도체기판을 적어도 하나의 오목부를 갖는 주상으로 가공하기 때문에, 절연막에 의한 마스크를 반도체기판 원주의 측면에 형성하고, 오목부를 형성하는 개소만을 개구시켜, 상기 개구부에 대하여 열산화를 하고, 또는 등방성에칭과 열산화와 병용하여, 기판 표면의 데미지나 결함 및 요철을 제거함으로써, 양호한 활성영역면으로서 사용할 수 있다. 특히, 원형의 패턴을 사용하여 오목부를 둘러싸는 경우에는, 활성영역면에 국소적인 전계집중의 발생을 회피할 수 있고, 전기적 제어를 용이하게 할 수 있다. 또한, 주상의 반도체기판에 트랜지스터의 게이트전극을 둘러싸도록 배치함으로써 구동전류의 향상 및 S값의 증대가 실현된다. 이들 구동전류의 향상 및 S값 증대의 효과는, 오목부를 형성할 때의 열산화막두께 또는 등방성에칭량과 열산화막 두께로 제어된다. 메모리셀의 활성영역부에서의 기둥직경 감소에 의한 전계집중 효과의 증가 및 메모리셀의 활성영역이 반도체기판 원주의 높이 방향에 만곡하는 것에 의한 3차원적인 전계집중 효과에 의해 한층 증가하고, 기입시에 보다 고속의 디바이스특성이 실현한다.
메모리셀의 활성영역이 만곡함으로써 메모리셀을 형성하는 단위 높이 당 활성영역을 길게 형성할 수 있고, 그 만큼, 반도체기판 원주에 따른 게이트길이, 즉, 게이트하단에서 상단까지의 고저차를 작게 설정할 수 있고, 반도체기판 원주의 높이는 감소한다. 이에 의해 반도체기판 원주의 이방성에칭에 의한 형성이 용이하게 되고, 또한, 에칭에 사용되는 반응가스가 감소되어, 제조비용이 감소된다. 또한, 메모리셀의 활성영역이 만곡함으로써 불순물확산층의 단부가 메모리셀의 활성영역면보다 게이트전극측에 위치하기 때문에, 펀칭에 의한 전류의 경로가 활성영역표면에 따라, 게이트전극전압에 의한 제어가 용이해지고, 펀칭내압이 향상된다.
도1 내지 도8은, 본 발명의 반도체기억장치에 있어서, 전하축적층으로서 부유게이트를 갖는 EEPROM의 메모리셀어레이를 도시한 횡단면도이다.
도9는, 전하축적층으로서 적층절연막을 갖는 MONOS 구조의 메모리셀어레이를 도시한 횡단면도이다.
도10 내지 도63은, 본 발명의 반도체기억장치에 있어서, 전하축적층으로서 부유게이트를 갖는 반도체기억장치의 도1 또는 도9에서의 A-A' 단면도 및 B-B' 단면도에 해당하는 단면도이다.
도64 내지 도70은, 본 발명의 반도체기억장치의 등가회로도이다.
도71 내지 도77은, 본 발명의 반도체기억장치의 독출, 기입 또는 소거시의 타이밍차트의 일례를 도시한 도면이다.
도78 내지 도485는, 본 발명의 반도체기억장치의 제조예를 도시한 단면(도1, 도2 또는 도9의 A-A'선)공정도이다.
도486은, 종래의 EEPROM를 도시한 평면도이다.
도487은, 도486의 A-A' 및 B-B' 단면도이다.
도488 내지 도491은, 종래의 EEPROM의 제조방법을 도시한 공정단면도이다.
도492는, 종래의 EEPROM의 평면도 및 등가회로도이다.
도493 내지 도494는, 종래의 다른 MNOS구조의 메모리셀의 단면도이다.
도495는, 하나의 주상 실리콘층에 복수의 메모리셀을 형성한 반도체장치의 단면도이다.

Claims (24)

  1. 제1 도전형의 반도체기판, 적어도 하나의 섬모양반도체층, 상기 섬모양반도체층의 측벽 주위의 전부 또는 일부에 형성되는 전하축적층, 및 상기 전하축적층 위에 형성되는 제어게이트로 구성되는 적어도 하나의 메모리셀을 갖는 반도체기억장치에 있어서,
    상기 전하축적층의 적어도 하나는, 상기 섬모양반도체층의 측벽에 형성되는 오목부 내부에 그 일부가 배치되어 이루어지는 것을 특징으로 하는 반도체기억장치.
  2. 제 1 항에 있어서,
    상기 제어게이트의 적어도 하나는, 상기 섬모양반도체층의 측벽에 형성되는 오목부 내부에 그 일부가 배치되어 이루어지는 반도체기억장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제어게이트는, 전하축적층을 통해 섬모양반도체층의 측벽 주위의 전부 또는 일부에 형성되어 이루어지는 반도체기억장치.
  4. 제 1 항에 있어서,
    상기 메모리셀의 적어도 일단부에, 상기 메모리셀에 대하여 직렬로 배치되는 상기 메모리셀을 선택하기 위한 게이트전극을 더 포함하는 반도체기억장치.
  5. 제 4 항에 있어서,
    상기 게이트전극의 적어도 하나는, 상기 섬모양반도체층의 측벽에 형성되는 오목부 내부에 그 일부가 배치되어 이루어지는 반도체기억장치.
  6. 제 4 항에 있어서,
    상기 게이트전극이 섬모양반도체층의 측벽의 일부 또는 그 주위를 둘러싸도록 형성되는 반도체기억장치.
  7. 제 1 항에 있어서,
    상기 메모리셀이,
    반도체기판 또는 섬모양반도체층 내에 형성되는 제2 도전형의 불순물확산층에 의해, 또는
    상기 제2 도전형의 불순물확산층과 상기 제2 도전형의 불순물확산층 내에 형성되는 제1 도전형의 불순물확산층에 의해,
    상기 반도체기판으로부터 전기적으로 절연되는 반도체기억장치.
  8. 제 1 항에 있어서,
    상기 메모리셀이 하나의 섬모양반도체층 내에 복수 형성되고, 상기 복수의 메모리셀의 적어도 하나가 다른 메모리셀로부터,
    섬모양반도체층 내에 형성되는 제2 도전형의 불순물확산층에 의해, 또는
    상기 제2 도전형의 불순물확산층과 상기 제2 도전형의 불순물확산층 내에 형성되는 제1 도전형의 불순물확산층에 의해,
    전기적으로 절연되는 반도체기억장치.
  9. 제 1 항에 있어서,
    상기 메모리셀이,
    반도체기판 또는 섬모양반도체층 내에 형성되는 제2 도전형의 불순물확산층과,
    상기 제2 도전형의 불순물확산층과 반도체기판 또는 섬모양반도체층의 접합부에 형성되는 공핍층에 의해,
    상기 반도체기판으로부터 전기적으로 절연되는 반도체기억장치.
  10. 제 1 항에 있어서,
    상기 메모리셀이 복수 형성되고, 상기 복수의 메모리셀의 적어도 하나가 다른 메모리셀로부터,
    섬모양반도체층 내에 형성되는 반도체기판과 역도전형의 불순물확산층, 및
    상기 불순물확산층과 반도체기판 또는 섬모양반도체층의 접합부에 형성되는 공핍층에 의해,
    상기 반도체기판으로부터 전기적으로 절연되는 반도체기억장치.
  11. 제 7 항 또는 제 9 항에 있어서,
    상기 반도체기판에 형성되는 제2 도전형의 불순물확산층이, 적어도 하나의 메모리셀에 대한 공통배선인 반도체기억장치
  12. 제 1 항에 있어서,
    상기 메모리셀이 하나의 섬모양반도체층에 대하여 복수개 형성되고, 또한 이들 메모리셀이 직렬로 배열되는 반도체기억장치.
  13. 제 1 항에 있어서,
    상기 섬모양반도체층이 매트릭스형태로 복수개 배열되고, 상기 섬모양반도체층에, 메모리셀의 전하축적 상태를 독출하기 위한 불순물확산층이 형성되고, 또한
    복수의 제어게이트가 일방향으로 연속적으로 배치되어 제어게이트선을 구성하고,
    상기 제어게이트선과 교차하는 방향의 복수의 불순물확산층이 접속되어 비트선을 구성하는 반도체기억장치.
  14. 제 4 항에 있어서,
    상기 게이트전극과 대향하는 섬모양반도체층이, 반도체기판 또는 메모리셀로부터, 반도체기판표면 또는 상기 섬모양반도체층에 형성되는 제2 도전형의 불순물확산층에 의해 전기적으로 절연되는 반도체기억장치.
  15. 제 1 항에 있어서,
    상기 메모리셀끼리의 채널층이 전기적으로 접속되도록, 전하축적층에 대하여 자기정합으로 섬모양반도체층의 측벽 주위의 일부 또는 전부에, 제2 도전형의 불순물확산층, 또는 상기 제2 도전형의 불순물확산층과 상기 제2 도전형의 불순물확산층 내에 형성되는 제1 도전형의 불순물확산층이 형성되는 반도체기억장치.
  16. 제 4 항에 있어서,
    상기 게이트전극에 대향하는 섬모양반도체층에 배치하는 채널층과 메모리셀의 채널층이 전기적으로 접속하도록, 전하축적층 및 게이트전극에 대하여 자기정합으로 섬모양반도체층의 측벽 주위의 일부 또는 전부에, 제2 도전형의 불순물확산층이, 또는 상기 제2 도전형의 불순물확산층과 상기 제2 도전형의 불순물확산층 내에 형성되는 제1 도전형의 불순물확산층이 형성되는 반도체기억장치.
  17. 제 1 항에 있어서,
    상기 메모리셀끼리의 채널층이 전기적으로 접속하도록, 제어게이트끼리 근접하여 배치되는 반도체기억장치.
  18. 제 4 항에 있어서,
    상기 게이트전극에 대향하는 섬모양반도체층에 배치하는 채널층과 메모리셀의 채널층 및/또는 메모리셀끼리의 채널층이 전기적으로 접속하도록, 제어게이트와 게이트전극 및/또는 제어게이트끼리 근접하여 배치되는 반도체기억장치.
  19. 제 1 항에 있어서,
    상기 제어게이트 사이에, 메모리셀끼리의 채널층을 전기적으로 접속하기 위한 전극을 더 포함하는 반도체기억장치.
  20. 제 4 항에 있어서,
    상기 제어게이트와 게이트전극 사이 및/또는 제어게이트 사이에, 게이트전극에 대향하는 섬모양반도체층 내에 배치하는 채널층과 메모리셀의 채널층을 전기적으로 접속하기 위한 전극을 더 포함하는 반도체기억장치.
  21. 제 4 항에 있어서,
    상기 제어게이트와 게이트전극의 전부 또는 일부가 동일 재료로 형성되는 반도체기억장치.
  22. 제 4 항에 있어서,
    상기 전하축적층과 게이트전극이 동일 재료로 형성되는 반도체기억장치.
  23. 제 1 항에 있어서,
    상기 섬모양반도체층이 매트릭스형태로 복수개 배열되고, 섬모양반도체층의 일방향의 폭이, 동일방향으로 인접하는 섬모양반도체층 사이의 거리보다 큰 반도체기억장치.
  24. 제 1 항에 있어서,
    상기 섬모양반도체층이 매트릭스형태로 복수개 배열되고, 일방향에서의 섬모양반도체층 사이의 거리가, 다른 방향에서의 섬모양반도체층 사이의 거리보다 작은 반도체기억장치.
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