JP3425853B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP3425853B2
JP3425853B2 JP23387497A JP23387497A JP3425853B2 JP 3425853 B2 JP3425853 B2 JP 3425853B2 JP 23387497 A JP23387497 A JP 23387497A JP 23387497 A JP23387497 A JP 23387497A JP 3425853 B2 JP3425853 B2 JP 3425853B2
Authority
JP
Japan
Prior art keywords
floating gate
gate
drain
floating
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP23387497A
Other languages
English (en)
Other versions
JPH1174382A (ja
Inventor
将人 河田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP23387497A priority Critical patent/JP3425853B2/ja
Priority to US09/141,324 priority patent/US6157061A/en
Priority to KR10-1998-0035169A priority patent/KR100362125B1/ko
Publication of JPH1174382A publication Critical patent/JPH1174382A/ja
Application granted granted Critical
Publication of JP3425853B2 publication Critical patent/JP3425853B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5612—Multilevel memory cell with more than one floating gate

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電気的にデータ
の書き込みや消去が可能なメモリセルを有する不揮発性
半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、不揮発性の半導体記憶装置の
１つとして、電気的に情報の書き込み消去が可能なプロ
グラマブル・リード・オンリー・メモリ（ＥＥＰＲＯ
Ｍ）のなかで、一括消去型のフラッシュメモリが注目さ
れている。このフラッシュメモリセルは、制御ゲートと
チャネルが形成される基板との間に、周囲とは絶縁され
たフローティングゲートを配置したＭＯＳトランジスタ
構成をとっている。そして、フローティングゲートにお
ける電荷の有無により、データの「０」「１」が区別で
きるようにしている。図１１は、そのようなフラッシュ
メモリセルとして、縦型のシリコン柱の側壁をチャネル
領域としたトランジスタ構成を示す斜視図および断面図
である。
【０００３】このフラッシュメモリセルは、ｐ形の半導
体基板１１０１上に柱状部（ピラー）１１０２が形成さ
れ、このピラー１１０２上部にドレイン１１０３が形成
され、ピラー１１０２下部の半導体基板１１０１にソー
ス１１０４が形成されている。また、ピラー１１０２側
面にゲート絶縁膜１１０５を介してフローティングゲー
ト１１０６が形成され、フローティングゲート１１０６
周囲に、絶縁膜１１０７を介して制御ゲート１１０８が
形成されている。そして、層間絶縁膜１１０９を介して
ビット線となる配線１１１０がドレイン１１０３に接続
している。このように、柱状部の上下にソースとドレイ
ンを配置し、柱状部の側部にフローティングゲートと制
御ゲートを形成することで、リード電流を増大させた上
で、平面的にみたときにセルの小型化を可能にでき、メ
モリセルの集積度を向上させることができる。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の縦型のフラッシュメモリセルでは、１つのメモ
リトランジスタで記憶できる情報は、「０」と「１」だ
けである。このため、記憶情報量を増加するためには、
メモリトランジスタの数を増やすしか方法がなく、集積
度を向上させることができなかった。ここで、従来よ
り、回路動作により多値を実現する技術がある。これ
は、フローティングゲートに蓄積する電荷の量を変化さ
せることで、例えば４値を実現するようにしたものであ
る。しかしながら、このようにする場合、例えば、多値
化のために必要な電源の数が増加することになり、チャ
ージポンプ回路などの負担が増加することになる。した
がって、そのような回路を必要とするため、やはり集積
度向上の阻害となる。
【０００５】また、このように回路動作による多値化の
実現では、１値あたりのしきい値の分布幅をかなり狭く
設定しなくてはならない。このため、フローティングゲ
ートに注入する電荷の量を厳密に制御する必要があり、
その制御回路や、書き込み時間に負担をかけている。ま
た、この狭いしきい値の分布は、データの保持特性の経
時変化に対する余裕も制限し、信頼性を下げる結果とな
っている。即ち、時間の経過とともに保持電荷量が変化
すると、これに伴い読み出し電流も変化し、記憶したと
きのデータ値と違うデータ値が読み出されることにな
る。
【０００６】この発明は、以上のような問題点を解消す
るためになされたものであり、不揮発性半導体記憶装置
が、データ保持の信頼性を下げることなく、安定して動
作する状態で、より高集積化できるようにすることを目
的とする。
【０００７】
【課題を解決するための手段】この発明の不揮発性半導
体記憶装置は、半導体基板に垂直方向に四角柱状に形成
されたチャネル部と、チャネル部にチャネルが形成され
るようにチャネル部の上位置に形成されたドレインおよ
び下位置に形成されたソースと、チャネル部の側部の一
部にゲート絶縁膜を介して形成された第１のフローティ
ングゲートと、チャネル部の側部の第１のフローティン
グゲートが形成されていない領域に形成された第２のフ
ローティングゲートと、第１，第２のフローティングゲ
ートの外側に絶縁分離膜を介して形成された第１，第２
の制御ゲートとから少なくとも構成された縦型のメモリ
セルを備え、第１のフローティングゲートは、第２のフ
ローティングゲートより面積が広く形成され、第１のフ
ローティングゲートは、チャネル部の隣り合う２つの側
面のみにまたがって形成されるようにした。
【０００８】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における不揮発性
半導体記憶装置の構成を概略的に示す断面図であり、不
揮発性半導体記憶装置を上部からみたときのものであ
る。また、この図１は、不揮発性半導体記憶装置を構成
する１つのメモリセルを示したものである。この実施の
形態１においては、図１に示すように、柱状部（ピラ
ー：チャネル部）１０１ａの周囲にゲート絶縁膜１０３
が形成され、その側面にフローティングゲート１０４ａ
とフローティングゲート１０４ｂが形成されている。そ
して、この実施の形態１では、そのフローティングゲー
ト１０４ａが、フローティングゲート１０４ｂより大き
い面積に形成した。また、フローティングゲート１０４
ａ，１０４ｂ周囲に絶縁分離膜１０５を介し、ワード線
となる制御ゲート１０６ａ，１０６ｂがそれぞれ形成さ
れ、その周囲が層間絶縁膜１０７で覆われている。
【０００９】以下、そのメモリセルの製造方法に関して
説明する。まず、図２（ａ）に示すように、ｐ形の半導
体基板１０１を例えばドライエッチングすることにより
基板上にピラー１０１ａを形成した後、例えばＡｓを７
０ＫｅＶで５×１０15ｃｍ-2イオン注入することで、ソ
ース１０２ａ、ドレイン１０２ｂを形成する。なお、イ
オン注入をした後は、水蒸気雰囲気で９５０℃に加熱す
ることで４０ｎｍ程度の膜厚の酸化膜を形成し、窒素雰
囲気で８５０℃で２０分間加熱することで、イオン注入
により形成した不純物領域の活性化を行う。以上のこと
により、ソース１０２ａ、ドレイン１０２ｂは、不純物
濃度が１０20ｃｍ-3程度に形成される。そして、その酸
化膜を除去した後、水蒸気雰囲気で８５０℃に加熱する
ことでゲート絶縁膜１０３を膜厚１０ｎｍ程度に形成す
る。
【００１０】次に、図２（ｂ）に示すように、ＣＶＤ法
によりゲート絶縁膜１０３上にポリシリコンを膜厚１５
０ｎｍ程度に堆積し、これをＰＯＣｌ3 雰囲気で８５０
℃程度に加熱することでＰを拡散きせ、不純物としてＰ
が導入されたポリシリコン膜１０４を形成する。次い
で、公知のフォトリソグラフィ技術によりレジストマス
クを形成し、ＲＩＥなどの異方性ドライエッチングで選
択的にポリシリコン膜１０４を除去することで、図２
（ｃ）に示すように、ピラー１０１ａ側面にゲート絶縁
膜１０３を介して、フローティングゲート１０４ａとフ
ローティングゲート１０４ｂとを形成する。このフロー
ティングゲート１０４ａ，１０４ｂは、平面的にみる
と、図２（ｃ’）に示すように、フローティングゲート
１０４ａの方が面積が広くなるように形成する。
【００１１】次に、図３（ｄ）に示すように、絶縁分離
膜１０５を形成した後、ＣＶＤ法によりポリシリコンを
膜厚１５０ｎｍ程度に堆積し、これをＰＯＣｌ3 雰囲気
で８５０℃程度に加熱することでＰを拡散させ、次い
で、スパッタ法によりＷＳｉ膜を１５０ｎｍほど堆積
し、ポリサイド膜１０６を形成する。ここで、絶縁分離
膜１０５は、例えば、ＳｉＯ2、ＳｉＮ，ＳｉＯ2 の３
層構造とする。また、ポリサイド膜１０６は、上述した
ように、ポリシリコンとＷＳｉからなる２層構造となっ
ている。次に、公知のフォトリソグラフィ技術によりレ
ジストマスクを形成し、ＲＩＥなどの異方性ドライエッ
チングで選択的にポリサイド膜１０６を除去すること
で、図３（ｅ）に示すように、制御ゲート１０６ａ，１
０６ｂを形成する。
【００１２】この制御ゲート１０６ａ，１０６ｂは、平
面的にみると、図３（ｅ’）に示すように形成される。
すなわち、フローティングゲート１０４ａはピラー１０
１ａと制御ゲート１０６ａに挟まれ、フローティングゲ
ート１０４ｂはピラー１０１ａと制御ゲート１０６ｂに
はさまれた構造となっている。そして、例えば、制御ゲ
ート１０６ａとピラー１０１ａとの間に、フローティン
グゲート１０４ｂが存在することはない。次に、図３
（ｆ）に示すように、層間絶縁膜１０７を形成し、ピラ
ー１０１ａ上にコンタクトホールを形成した後、コンタ
クトホールの底部に露出したピラー１０１ａ上部に窒化
チタンからなるバリアメタルを形成する。そしてこの
後、図３（ｇ）に示すように、タングステンからなるプ
ラグ１０８を埋め込み、アルミニウムからなる配線層１
０９を形成する。この配線層１０９が、ビット線とな
る。
【００１３】以上説明したことにより、１つのメモリセ
ルに、面積比が約２：１となるフローティングゲート１
０４ａとフローティングゲート１０４ｂを備え、それぞ
れに制御ゲート１０６ａ，１０６ｂが備えられた、フラ
ッシュメモリが得られる。このように、この実施の形態
１では、１つのメモリセルに面積の異なるフローティン
グゲートを２つ備えるようにしたので、以下に示すよう
に多値動作をすることが可能となる。
【００１４】まず、消去に関して説明すると、例えば、
図１および図４（ａ）に示す制御ゲート１０６ａに接続
するＣＧ１に＋１６Ｖ、制御ゲート１０６ｂに接続する
ＣＧ２に＋１６Ｖをの電位を印加し、また、ソース１０
２ａ，ドレイン１０２ｂ，半導体基板１０１はともに０
Ｖにすることで、消去を行う。このように、制御ゲート
１０６ａ，１０６ｂに＋１６Ｖ程度の電圧を印加するこ
とで、図４に示すフローティングゲート１０４ａ，１０
４ｂ両方に電子が注入され、図４（ｂ）に示すように、
消去状態「１１」が得られる。なお、この実施の形態１
において、全てのフィローティングゲートから電子が無
くなった「００」を消去状態とすることも可能である。
【００１５】次に、消去状態を「１１」とした場合のト
ンネル電流による書き込みに関して説明する。例えば、
図１および図４（ａ）に示す、フローティングゲート１
０４ｂのみに「０」を書き込む場合、制御ゲート１０６
ａに接続するＣＧ１に＋４Ｖ、制御ゲート１０６ｂに接
続するＣＧ２に−９Ｖ、ドレイン１０２ｂに＋４Ｖをの
電位を印加し、そして、半導体基板とソース１０２ａを
０Ｖとする。すなわち、ドレイン１０２ｂと制御ゲート
１０６ａに電位を印加することでこのメモリセルを選択
し、制御ゲー卜１０６ｂとドレイン１０２ｂとの間に最
大の電位差を形成し、制御ゲート１０６ａとドレイン１
０２ｂとの間の電位差はそれより少なくする。この結
果、フローティングゲート１０４ｂからのみ電子が半導
体基板側に押し出され、図４（ｂ）に示すように、「１
０」の書き込み状態が得られる。
【００１６】また、フローティングゲート１０４ａのみ
に「０」を書き込む場合、ＣＧ１に−９Ｖ，ＣＧ２に＋
４Ｖ、ドレイン１０２ｂに＋４Ｖの電位を印加し、そし
て、半導体基板とソース１０２ａを０Ｖとする。この結
果、フローティングゲート１０４ａからのみ電子が半導
体基板１０１側に押し出され、図４（ｂ）に示すよう
に、「０１」の書き込み状態が得られる。また、フロー
ティングゲート１０４ａと１０４ｂの両方に「０」を書
き込む場合、ＣＧ１に−９Ｖ，ＣＧ２に−９Ｖ、ドレイ
ン１０２ｂに＋４Ｖの電位を印加し、そして、半導体基
板１０１とソース１０２ａを０Ｖとする。この結果、フ
ローティングゲート１０４ａおよびフローティングゲー
ト１０４ｂから電子が半導体基板側に押し出され、図４
（ｂ）に示すように、「００」の書き込み状態が得られ
る。なお、消去状態を「００」とした場合でも、トンネ
ル電流による書き込みが可能である。
【００１７】一方、読み出しにおいては、ドレイン電圧
を１Ｖとした状態で、制御ゲート１０６ａ，ｂに３．３
Ｖを印加すればよい。そして、図４（ｂ）に示すよう
に、メモリセルに「００」が書き込まれていれば、ドレ
イン電流としてＩｄ０が得られ、メモリセルに「１１」
が書き込まれていれば、ドレイン電流が流れない。そし
て、フローティングゲート１０４ａはフローティングゲ
ート１０４ｂに比較して面積が大きいので、「０１」の
状態と「１０」の状態とでは、ドレイン電流が異なる。
このため、メモリセルに「０１」が書き込まれていれ
ば、ドレイン電流としてＩｄ１が得られ、また、メモリ
セルに「１０」が書き込まれていれば、ドレイン電流と
してＩｄ２が得られる。
【００１８】次に、消去状態を「００」とした場合のチ
ャネルホットエレクトロンによる書き込みに関して説明
する。例えば、フローティングゲート１０４ｂのみに
「１」を書き込む場合、制御ゲート１０６ａに接続する
ＣＧ１を０Ｖとし、制御ゲート１０６ｂに接続するＣＧ
２に１２Ｖ、ドレイン１０２ｂに６Ｖの電位を印加し、
そして、半導体基板１０１とソース１０２ａを０Ｖとす
る。（図４（ａ））。すなわち、ドレイン１０２ｂと制
御ゲート１０６ｂに電位を印加することでこのメモリセ
ルを選択し、制御ゲート１０６ｂとピラー１０１ａ（基
板）との間に最大の電位差を形成し、制御ゲート１０６
ａとドレイン１０２ｂとの間の電位差はそれより少なく
する。この結果、フローティングゲート１０４ｂのみに
電子が注入され、図４（ｂ）に示すように、「０１」の
書き込み状態が得られる。
【００１９】また、フローティングゲート１０４ａのみ
に「１」を書き込む場合、ＣＧ１に１２Ｖ，ＣＧ２を０
Ｖとし、ドレイン１０２ｂに６Ｖの電位を印加し、そし
て、半導体基板１０１とソース１０２ａを０Ｖとする。
この結果、フローティングゲート１０４ａのみに電子が
注入され、図４（ｂ）に示すように、「１０」の書き込
み状態が得られる。また、フローティングゲート１０４
ａと１０４ｂの両方に「１」を書き込む場合、ＣＧ１に
１２Ｖ，ＣＧ２に１２Ｖ、ドレイン１０２ｂに６Ｖの電
位を印加し、そして、半導体基板１０１とソース１０２
ａを０Ｖとする。この結果、フローティングゲート１０
４ａおよびフローティングゲート１０４ｂに電子が注入
され、図４（ｂ）に示すように、「１１」の書き込み状
態が得られる。
【００２０】以上示したように、この実施の形態１によ
れば、１つのメモリセルにおいて、４値をとることがで
きる。したがって、メモリセルを増やすことなく、記憶
できる情報量が増やせることになる。また、メモリセル
自身の構造により多値を実現するようにしているので、
回路動作による多値化をする必要がなく、周辺回路への
負担が減少する。そして、この実施の形態１における不
揮発性半導体記憶装置では、２組のフローティングゲー
トおよび制御ゲートを、ソース・ドレイン方向に配置す
るようにはしていない。このため、ソース・ドレイン方
向で２つのフローティングゲート間に隙間が発生するこ
とがないので、チャネル抵抗が高くなってしまうという
問題が発生しない。
【００２１】また、この実施の形態１では、書き込み制
御はドレインおよび制御ゲートで行うようにしている。
このため、まず書き込み制御は小電流で行える、また、
隣り合うメモリセル間でソースを共有することが可能と
なり、この間を素子分離する必要がない。そして、この
実施の形態１では、１つのメモリセル内に用意した２つ
のフローティングゲートの内容を一度に読み出すことが
できるので、読み出し速度の向上が図れる。
【００２２】なお、上記実施の形態１では、１つのメモ
リセルに備える２つのフローティングゲートが異なる面
積となるようにしたが、これに限るものではない。１つ
のメモリセルに同じ面積の２つのフローティングゲート
を備えるようにしてもよい、この場合、上述した「０
１」と「１０」は読み出し時には同じドレイン電流とな
るので、１つのメモリセルで３値をとることが可能とな
る。また、上記実施の形態１において、２つのフローテ
ィングゲートの面積を１：２とすることで、より安定し
た読み出しが可能となる。すなわち、２つのフローティ
ングゲートの面積を１：２とすることで、前述した「０
０」、「０１」、「１０」、「１１」の間の読み出しド
レイン電流差を、それぞれ等間隔とすることが可能とな
るからである。
【００２３】実施の形態２ 以下、この発明の第２の実施の形態における不揮発性半
導体記憶装置に関して説明する。この実施の形態２にお
いては、図５に示すように、ｐ形の半導体基板５０１上
に形成された柱状部（ピラー：チャネル部）５０１ａの
周囲にゲート絶縁膜５０３が形成され、その側面にフロ
ーティングゲート５０４ａとフローティングゲート５０
４ｂが形成されている。そして、この実施の形態２にお
いては、半導体基板５０１のピラー５０１ａ形成部周囲
にソース５０２ａが形成されている。また、ピラー５０
１ａ上部には、フローティングゲート５０４ａ側にドレ
イン５０２ｂが形成され、フローティングゲート５０４
ｂ側にドレイン５０２ｂ’が形成されている。すなわ
ち、この実施の形態２においては、ピラー５０１ａ上部
において、ドレインが分割されている。
【００２４】加えて、この実施の形態２においては、フ
ローティングゲート５０４ａ，５０４ｂ周囲に絶縁分離
膜５０５を介し、ワード線となる制御ゲート５０６が形
成され、その周囲上部が層間絶縁膜５０７で覆われてい
る。すなわち、この実施の形態２においては、ピラー５
０１ａ周囲において、制御ゲートが分割されずに１つ形
成された状態となっている。そして、２つに分けたドレ
イン５０２ｂ，５０２ｂ’には、層間絶縁膜５０７上
に、図５（ｂ）の平面図に示すように、それぞれコンタ
クトプラグ５０８ａ，５０８ｂを介し、それぞれにビッ
ト線５０９ａ，５０９ｂが接続されている。なお、この
実施の形態２でも、そのフローティングゲート５０４ａ
が、フローティングゲート５０４ｂより大きい面積に形
成した。なお、図５（ａ）は、図５（ｂ）のＡＡ’断面
である。
【００２５】以上説明したことにより、この実施の形態
２においては、１つのメモリセルに、面積比が約２：１
となるフローティングゲート５０４ａとフローティング
ゲート５０４ｂを備え、それぞれにドレイン５０２ｂと
ドレイン５０２ｂ’が備えられたフラッシュメモリが得
られる。そして、この実施の形態２においても、上記実
施の形態１と同様に、１つのメモリセルに面積の異なる
フローティングゲートを２つ備えるようにしたので、以
下に示すように多値動作をすることが可能となる。
【００２６】まず、消去に関して説明すると、例えば、
図５（ｂ）に示す制御ゲート５０６に１６Ｖを印加し、
また、ソース５０２ａ，２つのドレイン５０２ｂ，５０
２ｂ’半導体基板５０１はともに０Ｖにすることで消去
を行う。このように、制御ゲートに１６Ｖ程度の電圧を
印加することで、フローティングゲート５０２ｂ，５０
２ｂ’両方に電子が注入され、図４（ｂ）に示すよう
に、消去状態「１１」が得られる。なお、この実施の形
態２においても、上記実施の形態１と同様に、全てのフ
ィローティングゲートから電子が無くなった状態「０
０」を消去状態とすることも可能である。
【００２７】次に、消去状態を「１１」とした場合のト
ンネル電流による書き込みに関して説明する。例えば、
フローティングゲート５０４ｂのみに「０」を書き込む
場合、制御ゲート５０６に−９Ｖ、ドレイン５０２ｂ’
すなわちビット線５０９ｂに＋４Ｖの電位を印加し、そ
して、半導体基板５０１とソース５０２ａとドレイン５
０２ｂとを０Ｖとする。すなわち、ドレイン５０２ｂ’
と制御ゲート５０６に電位を印加することでこのメモリ
セルを選択し、制御ゲート５０６とドレイン５０２ｂ’
との間に最大の電位差を形成する。この結果、フローテ
ィングゲート５０４ｂからのみ電子が半導体基板５０１
側に押し出され、図４（ｂ）に示すように、「１０」の
書き込み状態が得られる。
【００２８】また、フローティングゲート５０４ａのみ
に「０」を書き込む場合、制御ゲート５０６に−９Ｖ、
ドレイン５０２ｂに＋４Ｖの電位を印加し、そして、半
導体基板５０１とソース５０２ａとドレイン５０２ｂ’
とを０Ｖとする。この結果、フローティングゲート５０
４ａからのみ電子が半導体基板５０１側に押し出され、
図４（ｂ）に示すように、「０１」の書き込み状態が得
られる。
【００２９】また、フローティングゲート５０４ａと５
０４ｂの両方に「０」を書き込む場合、制御ゲート５０
６に−９Ｖ、ドレイン５０２ｂおよびドレイン５０２
ｂ’に＋４Ｖの電位を印加し、そして、半導体基板５０
１とソース５０２ａを０Ｖとする。この結果、フローテ
ィングゲート５０４ａおよびフローティングゲート５０
４ｂから電子が半導体基板５０１側に押し出され、図４
（ｂ）に示すように、「００」の書き込み状態が得られ
る。なお、消去状態を「００」とした場合でも、トンネ
ル電流による書き込みは可能である。
【００３０】一方、読み出しにおいては、ドレイン電圧
を１Ｖ，ソース電圧を０Ｖとした状態で、制御ゲート５
０６に３．３Ｖを印加すればよい。そして、図４（ｂ）
に示すように、メモリセルに「００」が書き込まれてい
れば、ドレイン電流としてＩｄ０が得られ、メモリセル
に「１１」が書き込まれていれば、ドレイン電流が流れ
ない。そして、フローティングゲート５０４ａはフロー
ティングゲート５０４ｂに比較して面積が大きいので、
「０１」の状態と「１０」の状態とでは、ドレイン電流
が異なる。このため、メモリセルに「０１」が書き込ま
れていれば、ドレイン電流としてＩｄ１が得られ、ま
た、メモリセルに「１０」が書き込まれていれば、ドレ
イン電流としてＩｄ２が得られる。
【００３１】以上示したように、この実施の形態２にお
いても、１つのメモリセルにおいて、４値をとることが
できる。したがって、メモリセルを増やすことなく、記
憶できる情報量が増やせることになる。また、この実施
の形態２においても、メモリセル自身の構造により多値
を実現するようにしているので、回路動作による多値化
をする必要がなく、周辺回路への負担を減少させること
ができる。そして、この実施の形態２における不揮発性
半導体記憶装置においても、２組のフローティングゲー
トおよび制御ゲートを、ソース・ドレイン方向に直列に
配置するようにはしていない。このため、ソース・ドレ
イン方向で２つのフローティングゲート間に隙間が発生
することがないので、チャネル抵抗が高くなってしまう
という問題が発生しない。
【００３２】また、隣り合うメモリセル間でソースを共
有することが可能となり、この間を素子分離する必要が
ない。そして、この実施の形態２では、ソース側に読み
出し用のセンスアンプ（図示せず）を設けるようにすれ
ば、１つのメモリセル内に用意した２つのフローティン
グゲートの内容を一度に読み出すことができるので、読
み出し速度の向上が図れる。
【００３３】なお、この実施の形態２では、１つのメモ
リセルに備える２つのフローティングゲートが異なる面
積となるようにしたが、これに限るものではない。１つ
のメモリセルに同じ面積の２つのフローティングゲート
を備えるようにしてもよい。この場合、上述した「０
１」と「１０」は読み出し時には同じドレイン電流とな
るので、１つのメモリセルで３値をとることが可能とな
る。但し、ドレイン側に読み出し用のセンスアンプ２つ
を設けるようにすれば、１つのメモリセル内に用意した
２つのフローティングゲートの内容を別々に読み出すこ
とができるので、フローティングゲートの面積が同じで
あっても４値（２値×２ＦＧ）を判定できる。また、こ
の実施の形態２においても、２つのフローティングゲー
トの面積を１：２とすることで、より安定した読み出し
が可能となる。すなわち、２つのフローティングゲート
の面積を１：２とすることで、前述した「００」、「０
１」、「１０」、「１１」の間の読み出しドレイン電流
差を、それぞれ等間隔とすることができるからである。
【００３４】実施の形態３ 以下、この発明の第３の実施の形態における不揮発性半
導体記憶装置に関して説明する。この実施の形態３にお
いては、図６に示すように、ｐ形の半導体基板６０１上
に形成された柱状部（ピラー：チャネル部）６０１ａの
周囲にゲート絶縁膜６０３が形成され、その側面にフロ
ーティングゲート６０４ａとフローティングゲート６０
４ｂが形成されている。これは、上記実施の形態１，２
と同様である。そして、この実施の形態３においては、
半導体基板６０１のピラー６０１ａ形成部周囲に、フロ
ーティングゲート６０４ａ側にソース６０２ａが形成さ
れ、フローティングゲート６０４ｂ側にソース６０２
ａ’が形成されている。すなわち、この実施の形態３に
おいては、ソースが分割されている。なお、ピラー６０
１ａ上部には、ドレイン６０２ｂが形成されている。
【００３５】加えて、この実施の形態３においては、フ
ローティングゲート６０４ａ，６０４ｂ周囲に絶縁分離
膜６０５を介し、ワード線となる制御ゲート６０６が形
成され、その周囲上部が層間絶縁膜６０７で覆われてい
る。すなわち、この実施の形態３においては、ピラー６
０１ａ周囲において、制御ゲートが分割されずに１つ形
成された状態となっている。また、ドレイン６０２ａに
は、層間絶縁膜６０７上に、コンタクトプラグ６０８を
介してビット線６０９が接続されている。なお、この実
施の形態３でも、そのフローティングゲート６０４ａ
が、フローティングゲート６０４ｂより大きい面積に形
成した。
【００３６】以上説明したことにより、この実施の形態
３においては、１つのメモリセルに、面積比が約２：１
となるフローティングゲート６０４ａとフローティング
ゲート６０４ｂを備え、それぞれにソース６０２ａとソ
ース６０２ａ’が備えられたフラッシュメモリが得られ
る。そして、この実施の形態３においても、上記実施の
形態１，２と同様に、１つのメモリセルに面積の異なる
フローティングゲートを２つ備えるようにしたので、以
下に示すように多値動作をすることが可能となる。
【００３７】まず、消去に関して説明すると、例えば、
図６に示す制御ゲート６０６に１６Ｖを印加し、また、
２つのソース６０２ａ，６０２ａ’，ドレイン６０２
ｂ，半導体基板６０１はともに０Ｖにすることで消去を
行う。このように、制御ゲート６０６に１６Ｖ程度の電
圧を印加することで、フローティングゲート６０４ａ，
６０４ｂ両方に電子が注入され、図４（ｂ）に示すよう
に、消去状態「１１」が得られる。なお、この実施の形
態３においても、上記実施の形態１，２と同様に、全て
のフローティングゲートにおいて、電子が無くなった状
態「００」を消去状態とすることも可能である。
【００３８】次に、消去状態を「１１」とした場合のト
ンネル電流による書き込みに関して説明する。例えば、
フローティングゲート６０４ｂのみに「０」を書き込む
場合、制御ゲート６０６に−９Ｖ、ソース６０２ａ’に
＋４Ｖを印加し、また、ドレイン６０２ｂすなわちビッ
ト線６０９を０Ｖ、そして、半導体基板６０１とソース
６０２ａを０Ｖとする。すなわち、ソース６０２ａ’と
制御ゲート６０６に電位を印加することでこのメモリセ
ルを選択し、制御ゲート６０６とソース６０２ａ’との
間に最大の電位差を形成する。この結果、フローティン
グゲート６０４ｂからのみ電子が半導体基板６０１側に
押し出され、図４（ｂ）に示すように、「１０」の書き
込み状態が得られる。
【００３９】また、フローティングゲート６０４ａのみ
に「０」を書き込む場合、制御ゲート６０６に−９Ｖ、
ソース６０２ａに＋４Ｖを印加し、また、ドレイン６０
２ｂを０Ｖ、そして、半導体基板６０１とソース６０２
ａ’を０Ｖとする。この結果、フローティングゲート６
０４ａからのみ電子が半導体基板６０１側に押し出さ
れ、図４（ｂ）に示すように、「０１」の書き込み状態
が得られる。
【００４０】また、フローティングゲート６０４ａと６
０４ｂの両方に「０」を書き込む場合、制御ゲート６０
６に−９Ｖ、また、ソース６０２ａとソース６０２ａ’
ともに＋４Ｖの電位を印加し、そして、ドレイン６０２
ｂおよび半導体基板６０１を０Ｖとする。この結果、フ
ローティングゲート６０４ａおよびフローティングゲー
ト６０４ｂから電子が半導体基板６０１側に押し出さ
れ、図４（ｂ）に示すように、「００」の書き込み状態
が得られる。なお、消去状態を「１１」とした場合で
も、トンネル電流による書き込みは可能である。
【００４１】一方、読み出しにおいては、ドレイン電圧
を１Ｖとした状態で、制御ゲート６０６に３．３Ｖを印
加すればよい。そして、図４（ｂ）に示すように、メモ
リセルに「００」が書き込まれていれば、ドレイン電流
としてＩｄ０が得られ、メモリセルに「１１」が書き込
まれていれば、ドレイン電流が流れない。そして、フロ
ーティングゲート６０４ａはフローティングゲート６０
４ｂに比較して面積が大きいので、「０１」の状態と
「１０」の状態とでは、ドレイン電流が異なる。このた
め、メモリセルに「０１」が書き込まれていれば、ドレ
イン電流としてＩｄ１が得られ、また、メモリセルに
「１０」が書き込まれていれば、ドレイン電流としてＩ
ｄ２が得られる。
【００４２】以上示したように、この実施の形態３にお
いても、１つのメモリセルにおいて、４値をとることが
できる。したがって、メモリセルを増やすことなく、記
憶できる情報量が増やせることになる。また、メモリセ
ル自身の構造により多値を実現するようにしているの
で、回路動作による多値化をする必要がなく、周辺回路
への負担が減少する。そして、この実施の形態３におけ
る不揮発性半導体記憶装置においても、２組のフローテ
ィングゲートおよび制御ゲートを、ソース・ドレイン方
向に直列に配置するようにはしていない。このため、ソ
ース・ドレイン方向で２つのフローティングゲート間に
隙間が発生することがないので、チャネル抵抗が高くな
ってしまうという問題が発生しない。また、この実施の
形態３では、ドレイン側に読み出し用のセンスアンプ
（図示せず）を設けるようにすれば、１つのメモリセル
内に用意した２つのフローティングゲートの内容を一度
に読み出すことができるので、読み出し速度の向上が図
れる。
【００４３】なお、この実施の形態３においても、１つ
のメモリセルに備える２つのフローティングゲートが異
なる面積となるようにしたが、これに限るものではな
い。１つのメモリセルに同じ面積の２つのフローティン
グゲートを備えるようにしてもよい。この場合、上述し
た「０１」と「１０」は読み出し時には同じドレイン電
流となるので、１つのメモリセルで３値をとることが可
能となる。但し、ソース側に読み出し用のセンスアンプ
２つを設けるようにすれば、１つのメモリセル内に用意
した２つのフローティングゲートの内容を別々に読み出
すことができるので、フローティングゲートの面積が同
じであっても４値（２値×２ＦＧ）を判定できる。ま
た、この実施の形態３においても、２つのフローティン
グゲートの面積を１：２とすることで、より安定した読
み出しが可能となる。すなわち、２つのフローティング
ゲートの面積を１：２とすることで、前述した「０
０」、「０１」、「１０」、「１１」の間の読み出しド
レイン電流差を、それぞれ等間隔とすることができるか
らである。
【００４４】実施の形態４ 以下、この発明の第４の実施の形態における不揮発性半
導体記憶装置に関して説明する。この実施の形態４にお
いては、図７に示すように、ｐ形の半導体基板７０１上
に形成された柱状部（ピラー：チャネル部）７０１ａの
周囲にゲート絶縁膜７０３が形成され、その周囲上部に
フローティングゲート７０４ａ、その周囲下部にフロー
ティングゲート７０４ｂが形成されている。すなわち、
この実施の形態４においては、まず、ピラー７０１ａの
下部に、その周囲を取り巻くようにフローティングゲー
ト７０４ｂが形成されている。また、ピラー７０１ａの
上部に、その周囲を取り巻くようにフローティングゲー
ト７０４ａが形成されている。そして、フローティング
ゲート７０４ａとフローティングゲート７０４ｂとは、
それぞれ他とは絶縁分離されている。
【００４５】また、半導体基板７０１のピラー７０１ａ
形成部周囲にソース７０２ａが形成されている。また、
ピラー７０１ａ上部にはドレイン７０２ｂが形成されて
いる。また、フローティングゲート７０４ａ，７０４ｂ
周囲に絶縁分離膜７０５を介し、ワード線となる制御ゲ
ート７０６が形成され、その周囲上部が層間絶縁膜７０
７で覆われている。すなわち、この実施の形態４におい
ては、ピラー７０１ａ周囲において、制御ゲートが分割
されずに１つ形成された状態となっている。そして、ド
レイン７０２には、層間絶縁膜７０７上に、コンタクト
プラグ７０８を介してビット線７０９が接続されてい
る。なお、この実施の形態４でも、フローティングゲー
ト７０４ａが、フローティングゲート７０４ｂより大き
い面積に形成した。
【００４６】以上説明したことにより、この実施の形態
４においては、１つのメモリセルに、半導体基板７０１
平面の垂直方向に分割され、面積比が約２：１となるフ
ローティングゲート７０４ａとフローティングゲート７
０４ｂを備えたフラッシュメモリが得られる。そして、
この実施の形態４においても、上記実施の形態１と同様
に、１つのメモリセルに面積の異なるフローティングゲ
ートを２つ備えるようにしたので、以下に示すように多
値動作をすることが可能となる。
【００４７】まず、消去に関して説明すると、図７に示
す制御ゲート７０６に１６Ｖを印加し、また、ソース７
０２ａ，ドレイン７０２ｂ，半導体基板７０１はともに
０Ｖにすることで消去を行う。このように、制御ゲート
７０６に１６Ｖ程度の電圧を印加することで、フローテ
ィングゲート７０４ａ，７０４ｂ両方に電子が注入さ
れ、図４（ｂ）に示すように、消去状態「１１」が得ら
れる。なお、この実施の形態４においても、上記実施の
形態１と同様に、全てのフィローティングゲートから電
子が無くなった「００」を消去状態とすることも可能で
ある。
【００４８】次に、消去状態を「１１」とした場合のト
ンネル電流による書き込みに関して説明する。例えば、
フローティングゲート７０４ｂのみに「０」を書き込む
場合、制御ゲート７０６に−９Ｖ、ドレイン７０２ｂす
なわちビット線７０９に−４Ｖ、そして、ソース７０２
ａに＋４Ｖの電位を印加し、また、半導体基板７０１を
０Ｖとする。すなわち、ドレイン７０２ｂと制御ゲート
７０６に電位を印加することでこのメモリセルを選択
し、制御ゲート７０６とソース７０２ａの間に、一番高
い電位差を形成する。この結果、フローティングゲート
７０４ｂからのみ電子が半導体基板７０１側に押し出さ
れ、図４（ｂ）に示すように、「１０」の書き込み状態
が得られる。
【００４９】また、フローティングゲート７０４ａのみ
に「０」を書き込む場合、制御ゲート７０６に−９Ｖ、
ドレイン７０２ｂに＋４Ｖ、そして、ソース７０２ａに
−４Ｖの電位を印加し、また、半導体基板７０１を０Ｖ
とする。この結果、フローティングゲート７０４ａから
のみ電子が半導体基板７０１側に押し出され、図４
（ｂ）に示すように、「０１」の書き込み状態が得られ
る。
【００５０】また、フローティングゲート７０４ａと７
０４ｂの両方に「０」を書き込む場合、制御ゲート７０
６に−９Ｖ、ソース７０２ａおよびドレイン７０２ｂに
＋４Ｖの電位を印加し、そして、半導体基板７０１を０
Ｖとする。この結果、フローティングゲート７０４ａお
よびフローティングゲート７０４ｂから電子が半導体基
板７０１側に押し出され、図４（ｂ）に示すように、
「００」の書き込み状態が得られる。なお、消去状態を
「００」とした場合でも、トンネル電流による書き込み
が可能である。
【００５１】一方、読み出しにおいては、ドレイン電圧
を１Ｖとした状態で、制御ゲート７０６に３．３Ｖを印
加すればよい。そして、図４（ｂ）に示すように、メモ
リセルに「００」が書き込まれていれば、ドレイン電流
としてＩｄ０が得られ、メモリセルに「１１」が書き込
まれていれば、ドレイン電流が流れない。そして、フロ
ーティングゲート７０４ａはフローティングゲート７０
４ｂに比較して面積が大きいので、「０１」の状態と
「１０」の状態とでは、ドレイン電流が異なる。このた
め、メモリセルに「０１」が書き込まれていれば、ドレ
イン電流としてＩｄ１が得られ、また、メモリセルに
「１０」が書き込まれていれば、ドレイン電流としてＩ
ｄ２が得られる。
【００５２】以上示したように、この実施の形態４にお
いても、１つのメモリセルにおいて、４値をとることが
できる。したがって、メモリセルを増やすことなく、記
憶できる情報量が増やせることになる。また、メモリセ
ル自身の構造により多値を実現するようにしているの
で、回路動作による多値化をする必要がなく、周辺回路
への負担が減少する。そして、この実施の形態４では、
１つのメモリセル内に用意した２つのフローティングゲ
ートの内容を一度に読み出すことができるので、読み出
し速度の向上が図れる。
【００５３】なお、この実施の形態４では、１つのメモ
リセルに備える２つのフローティングゲートが異なる面
積となるようにしたが、これに限るものではない。１つ
のメモリセルに同じ面積の２つのフローティングゲート
を備えるようにしてもよい。この場合、２つのフローテ
ィングゲートにおけるチャネルの不純物濃度を同一にし
た場合、上述した「０１」と「１０」は読み出し時には
同じドレイン電流となるので、１つのメモリセルで３値
をとることが可能となる。また、その２つのチャネルの
不純物濃度を変えることで、フローティングゲートの面
積が同一でも、４値をとることが可能となる。また、こ
の実施の形態４においても、２つのフローティングゲー
トの面積を１：２とすることで、より安定した読み出し
が可能となる。すなわち、２つのフローティングゲート
の面積を１：２とすることで、前述した「００」、「０
１」、「１０」、「１１」の間の読み出しドレイン電流
差を、それぞれ等間隔とすることができるからである。
【００５４】実施の形態５ 以下、この発明の第５の実施の形態における不揮発性半
導体記憶装置に関して説明する。以下、はじめにそのメ
モリセルの製造方法に関して説明する。まず、図８
（ａ）に示すように、半導体基板８０１にＢをイオン注
入することでｐ形とする。次に、図８（ｂ）に示すよう
に、半導体基板８０１の所定位置をドライエッチングす
ることにより穴８０１ａを形成する。例えばＡｓを７０
ＫｅＶで５×１０15ｃｍ-2イオン注入することで、ソー
ス８０２ａ、ドレイン８０２ｂを形成する。なお、イオ
ン注入をした後は、水蒸気雰囲気で９５０℃に加熱する
ことで４０ｎｍ程度の膜厚の酸化膜を形成し、窒素雰囲
気で８５０℃で２０分間加熱することで、イオン注入に
より形成した不純物領域の活性化を行う。以上のことに
より、ソース８０２ａ、ドレイン８０２ｂは、不純物濃
度が１０20ｃｍ-3程度に形成される。
【００５５】次に、その酸化膜を除去した後、図９
（ｄ）に示すように、水蒸気雰囲気で８５０℃に加熱す
ることでゲート絶縁膜８０３を膜厚８０ｎｍ程度に形成
し、この上に、ＣＶＤ法によりポリシリコンを膜厚１５
０ｎｍ程度に堆積し、これをＰＯＣｌ3 雰囲気で８５０
℃程度に加熱することでＰを拡散させ、不純物としてＰ
が導入されたポリシリコン膜８０４を形成する。次い
で、公知のフォトリソグラフィ技術によりレジストマス
クを形成し、ＲＩＥなどの異方性ドライエッチングで選
択的にポリシリコン膜８０４を除去することで、図９
（ｅ）に示すように、穴８０１ａ側面にゲート絶縁膜８
０３を介して、フローティングゲート８０４ａとフロー
ティングゲート８０４ｂとを形成する。なお、フローテ
ィングゲート８０４ａの方が面積が広くなるように形成
する。
【００５６】次に、図９（ｆ）に示すように、絶縁分離
膜８０５を形成した後、ＣＶＤ法によりポリシリコンを
膜厚１５０ｎｍ程度に堆積し、これをＰＯＣｌ3 雰囲気
で８５０℃程度に加熱することでＰを拡散させ、次い
で、スパッタ法によりＷＳｉ膜を１５０ｎｍほど堆積
し、ポリサイド膜８０６を形成する。ここで、絶縁分離
膜８０５は、例えば、ＳｉＯ2 、ＳｉＮ，ＳｉＯ2 の３
層構造とする。また、ポリサイド膜８０６は、上述した
ように、ポリシリコンとＷＳｉからなる２層構造となっ
ている。次に、公知のフォトリソグラフィ技術によりレ
ジストマスクを形成し、ＲＩＥなどの異方性ドライエッ
チングで選択的にポリサイド膜８０６を除去すること
で、図１０（ｇ）に示すように、制御ゲート８０６ａ，
８０６ｂを形成する。
【００５７】ここで、フローティングゲート８０４ａ，
８０４ｂおよび制御ゲート８０６ａ，８０６ｂは、平面
的にみると、図１０（ｈ）に示すように形成される。す
なわち、フローティングゲート８０４ａは、穴８０１ａ
内でその側壁と制御ゲート８０６ａに挟まれ、フローテ
ィングゲート８０４ｂは穴８０１ａ側壁と制御ゲート８
０６ｂにはさはれた構造となっている。そして、例え
ば、制御ゲート８０６ａと穴８０１ａ側壁との間に、フ
ローティングゲート８０４ｂが存在することはない。そ
して、上述したように制御ゲート８０６ａ，８０６ｂを
形成した後、その上に平坦に層間絶縁膜を形成した後、
ドレイン８０２ｂに接続してビット線を形成し、制御ゲ
ート８０６ａ，８０６ｂそれぞれに接続するワード線を
接続する。
【００５８】以上のことにより、上記実施例１〜４と同
様に、この実施の形態５においても、１つのメモリセル
に、面積比が約２：１となるフローティングゲート８０
４ａとフローティングゲート８０４ｂを備え、それぞれ
に制御ゲート８０６ａ，８０６ｂが備えられた、フラッ
シュメモリが得られる、このように、この実施の形態５
においても、１つのメモリセルに面積の異なるフローテ
ィングゲートを２つ備えるようにしたので、前述した実
施の形態１と同様に、多値動作をすることが可能とな
る。そして、上記実施の形態１と同様の効果を奏するも
のである。
【００５９】なお、この実施の形態５においても、１つ
のメモリセルに備える２つのフローティングゲートが異
なる面積となるようにしたが、これに限るものではな
い。１つのメモリセルに同じ面積の２つのフローティン
グゲートを備えるようにしてもよい。この場合、上述し
た「０１」と「１０」は読み出し時には同じドレイン電
流となるので、１つのメモリセルで３値をとることが可
能となる。そして、上述した実施の形態５に示したよう
に、２つのフローティングゲートの面積を１：２とする
ことで、より安定した読み出しが可能となる。すなわ
ち、２つのフローティングゲートの面積を１：２とする
ことで、前述した「００」、「０１」、「１０」、「１
１」の間の読み出しドレイン電流差を、それぞれ等間隔
とすることができるからである。
【００６０】
【発明の効果】以上説明したように、この発明では、半
導体基板上に垂直方向に四角柱状に形成されたチャネル
部と、チャネル部にチャネルが形成されるようにチャネ
ル部の上位置に形成されたドレインおよび下位置に形成
されたソースと、チャネル部の側部の一部にゲート絶縁
膜を介して形成された第１のフローティングゲートと、
チャネル部の側部の第１のフローティングゲートが形成
されていない領域に形成された第２のフローティングゲ
ートと、第１，第２のフローティングゲートの外側に絶
縁分離膜を介して形成された第１，第２の制御ゲートと
から少なくとも構成された縦型のメモリセルを備え、第
１のフローティングゲートは、第２のフローティングゲ
ートより面積が広く形成され、第１のフローティングゲ
ートは、チャネル部の隣り合う２つの側面のみにまたが
って形成されるようにした。
【００６１】以上のように構成したので、第１および第
２のフローティングゲートにおける電子の有無により、
チャネル部に形成されるチャネルに、２つ以上の状態が
形成できることになる。したがって、この発明によれ
ば、１つのメモリセルにおいて、３値以上をとることが
可能となり、メモリセルの数を増加させることなく、記
憶情報量を増やせるようになるという効果がある。ま
た、回路動作による多値化ではないため、１つのフロー
ティングゲートに蓄積する電荷の量を厳密に制御する必
要などがなく、メモリセルの周辺回路に対して負担をか
けることがない。また、この発明によれば、１つのメモ
リセル内に用意した２つのフローティングゲートの内容
を一度に読み出すことができるので、読み出し速度の向
上が図れる。
【図面の簡単な説明】
【図１】 この発明の第１の実施の形態に渇ける不揮発
性半導体記憶装置の構成を概略的に示す上部からみた断
面図である。
【図２】 この発明の第１の実施の形態における不揮発
性半導体記憶装置の製造方法を示す説明図である。
【図３】 図２に続く、この発明の第１の実施の形態に
おける不揮発性半導体記憶装置の製造方法を示す説明図
である。
【図４】 この発明におけるメモリセルに対する情報の
読み書きに関して説明するための説明図である。
【図５】 この発明の第２の実施の形態における不揮発
性半導体記憶装置の構成を概略的に示す断面図と平面図
である。
【図６】 この発明の第３の実施の形態における不揮発
性半導体記憶装置の構成を概略的に示す断面図である。
【図７】 この発明の第４の実施の形態における不揮発
性半導体記憶装置の構成を概略的に示す断面図である。
【図８】 この発明の第５の実施の形態における不揮発
性半導体記憶装置の製造方法を示す説明図である。
【図９】 図８に続く、この発明の第５の実施の形態に
おける不揮発性半導体記憶装置の製造方法を示す説明図
である。
【図１０】 図９に続く、この発明の第５の実施の形態
における不揮発性半導体記憶装置の製造方法を示す説明
図である。
【図１１】 従来よりある不揮発性半導体記憶装置の一
例の概略構成を示す断面図および平面図である。
【符号の説明】
１０１…半導体殻板、１０１ａ…柱状部（ピラー）、１
０２ａ…ソース、１０２ｂ…ドレイン、１０３…ゲ一ト
絶縁膜、１０４ａ，１０４ｂ…フローティングゲート、
１０５…絶縁分離膜、１０６ａ，１０６ｂ…制御ゲー
ト、１０７…層間絶縁膜、１０８…プラグ、１０９…配
線層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−148587（ＪＰ，Ａ) 特開 平６−13627（ＪＰ，Ａ) 特開 平６−318712（ＪＰ，Ａ) 特開 昭62−98778（ＪＰ，Ａ) 特開 昭62−25459（ＪＰ，Ａ) 特開 平７−226449（ＪＰ，Ａ)

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板に垂直方向に四角柱状に形成
    されたチャネル部と、 前記チャネル部にチャネルが形成されるようにチャネル
    部の上位置に形成されたドレインおよび下位置に形成さ
    れたソースと、 前記チャネル部の側部の一部にゲート絶縁膜を介して形
    成された第１のフローティングゲートと、 前記チャネル部の側部の前記第１のフローティングゲー
    トが形成されていない領域に形成された第２のフローテ
    ィングゲートと、 前記第１のフローティングゲートの外側に絶縁分離膜を
    介して形成された第１の制御ゲートと、 前記第２のフローティングゲートの外側に絶縁分離膜を
    介して形成された第２の制御ゲートと、 から少なくとも構成された縦型のメモリセルを備え、 前記第１のフローティングゲートは、前記第２のフロー
    ティングゲートより面積が広く形成され、 前記第１のフローティングゲートおよび第１の制御ゲー
    トは、前記チャネル部の隣り合う２つの側面のみにまた
    がって形成されたことを特徴とする不揮発性半導体記憶
    装置。
  2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
    において、 前記第１のフローティングゲートは、前記第２のフロー
    ティングゲートの２倍の面積に形成されていることを特
    徴とする不揮発性半導体記憶装置。
  3. 【請求項３】 請求項１または２記載の不揮発性半導体
    記憶装置において、 前記第１のフローティングゲートと前記第２のフローテ
    ィングゲートそれぞれの一部は、絶縁膜を介して前記チ
    ャネル部の側部における前記ドレイン領域上に延びてい
    ることを特徴とする不揮発性半導体記憶装置。
  4. 【請求項４】 請求項１〜３いずれか１項記載の不揮発
    性半導体記憶装置において、 前記ドレインは、前記第１のフローティングゲート側に
    形成された第１のドレインと、前記第２のフローティン
    グゲート側に形成された第２のドレインとから構成され
    ていることを特徴とする不揮発性半導体記憶装置。
  5. 【請求項５】 請求項１〜４いずれか１項記載の不揮発
    性半導体記憶装置において、 前記ソースは、前記第１のフローティングゲート側に形
    成された第１のソースと、前記第２のフローティングゲ
    ート側に形成された第２のソースとから構成されている
    ことを特徴とする不揮発性半導体記憶装置。
JP23387497A 1997-08-29 1997-08-29 不揮発性半導体記憶装置 Expired - Fee Related JP3425853B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP23387497A JP3425853B2 (ja) 1997-08-29 1997-08-29 不揮発性半導体記憶装置
US09/141,324 US6157061A (en) 1997-08-29 1998-08-27 Nonvolatile semiconductor memory device and method of manufacturing the same
KR10-1998-0035169A KR100362125B1 (ko) 1997-08-29 1998-08-28 불휘발성반도체메모리및그제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23387497A JP3425853B2 (ja) 1997-08-29 1997-08-29 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JPH1174382A JPH1174382A (ja) 1999-03-16
JP3425853B2 true JP3425853B2 (ja) 2003-07-14

Family

ID=16961928

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23387497A Expired - Fee Related JP3425853B2 (ja) 1997-08-29 1997-08-29 不揮発性半導体記憶装置

Country Status (3)

Country Link
US (1) US6157061A (ja)
JP (1) JP3425853B2 (ja)
KR (1) KR100362125B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466606B2 (en) 2015-03-09 2016-10-11 Kabushiki Kaisha Toshiba Semiconductor storage device

Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US6562715B1 (en) 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
EP2988331B1 (en) 2000-08-14 2019-01-09 SanDisk Technologies LLC Semiconductor memory device
US6580124B1 (en) * 2000-08-14 2003-06-17 Matrix Semiconductor Inc. Multigate semiconductor device with vertical channel current and method of fabrication
EP1271652A3 (en) * 2001-06-22 2004-05-06 Fujio Masuoka A semiconductor memory and its production process
DE10130765A1 (de) * 2001-06-26 2003-01-09 Infineon Technologies Ag Transistor-Anordnung, Verfahren zum Betreiben einer Transistor-Anordnung als Datenspeicher und Verfahren zum Herstellen einer Transistor-Anordnung
US6744094B2 (en) * 2001-08-24 2004-06-01 Micron Technology Inc. Floating gate transistor with horizontal gate layers stacked next to vertical body
US7087954B2 (en) 2001-08-30 2006-08-08 Micron Technology, Inc. In service programmable logic arrays with low tunnel barrier interpoly insulators
US6963103B2 (en) 2001-08-30 2005-11-08 Micron Technology, Inc. SRAM cells with repressed floating gate memory, low tunnel barrier interpoly insulators
US7068544B2 (en) 2001-08-30 2006-06-27 Micron Technology, Inc. Flash memory with low tunnel barrier interpoly insulators
US7476925B2 (en) 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7132711B2 (en) 2001-08-30 2006-11-07 Micron Technology, Inc. Programmable array logic or memory with p-channel devices and asymmetrical tunnel barriers
DE10153493A1 (de) * 2001-10-30 2003-05-15 Infineon Technologies Ag Floatinggatespeicherzelle, Verfahren zu deren Herstellung un Halbleiterspeichereinrichtung
JP4191975B2 (ja) * 2001-11-01 2008-12-03 イノテック株式会社 トランジスタとそれを用いた半導体メモリ、およびトランジスタの製造方法
JP2003224215A (ja) * 2001-11-22 2003-08-08 Innotech Corp トランジスタとそれを用いた半導体メモリ、およびトランジスタの駆動方法
US6657252B2 (en) 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
US6853587B2 (en) * 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US7019353B2 (en) 2002-07-26 2006-03-28 Micron Technology, Inc. Three dimensional flash cell
US6657250B1 (en) * 2002-08-21 2003-12-02 Micron Technology, Inc. Vertical flash memory cell with buried source rail
US6680508B1 (en) * 2002-08-28 2004-01-20 Micron Technology, Inc. Vertical floating gate transistor
US6864519B2 (en) * 2002-11-26 2005-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS SRAM cell configured using multiple-gate transistors
JP2004214495A (ja) * 2003-01-07 2004-07-29 Innotech Corp トランジスタとそれを用いた半導体メモリ、および半導体メモリの製造方法
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US7005330B2 (en) * 2003-06-27 2006-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming the gate electrode in a multiple-gate transistor
JP2005268418A (ja) 2004-03-17 2005-09-29 Fujio Masuoka 半導体記憶装置及びその製造方法
JP2005294565A (ja) * 2004-03-31 2005-10-20 Toshiba Corp 不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置を含む半導体装置
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
US7259420B2 (en) * 2004-07-28 2007-08-21 International Business Machines Corporation Multiple-gate device with floating back gate
US20070215931A1 (en) * 2004-10-12 2007-09-20 Sohrab Kianian Non-volatile memory cell in a trench having a first portion deeper than a second portion, an array of such memory cells, and method of manufacturing
KR100598049B1 (ko) * 2004-10-28 2006-07-07 삼성전자주식회사 멀티 비트 비휘발성 메모리 셀을 포함하는 반도체 소자 및그 제조 방법
US7087952B2 (en) * 2004-11-01 2006-08-08 International Business Machines Corporation Dual function FinFET, finmemory and method of manufacture
KR100657910B1 (ko) * 2004-11-10 2006-12-14 삼성전자주식회사 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법
JP4909894B2 (ja) * 2005-06-10 2012-04-04 シャープ株式会社 不揮発性半導体記憶装置およびその製造方法
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
TWI263310B (en) * 2005-09-28 2006-10-01 Powerchip Semiconductor Corp Non-volatile memory and fabricating method thereof
KR100724560B1 (ko) * 2005-11-18 2007-06-04 삼성전자주식회사 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법
US7872297B2 (en) * 2007-04-17 2011-01-18 Snu R&Db Foundation Flash memory device and fabricating method thereof comprising a body recess region
KR100866966B1 (ko) * 2007-05-10 2008-11-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지
US8866214B2 (en) * 2011-10-12 2014-10-21 International Business Machines Corporation Vertical transistor having an asymmetric gate
JP5612236B2 (ja) * 2012-09-07 2014-10-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、および、半導体装置の製造方法
CN103247626A (zh) * 2013-05-02 2013-08-14 复旦大学 一种半浮栅器件及其制造方法
US9847233B2 (en) * 2014-07-29 2017-12-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774556A (en) * 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
JPS6225459A (ja) * 1985-07-25 1987-02-03 Nippon Denso Co Ltd 不揮発性半導体記憶装置
JPS6298778A (ja) * 1985-10-25 1987-05-08 Nippon Denso Co Ltd 不揮発性半導体記憶装置
JP2646563B2 (ja) * 1987-07-15 1997-08-27 ソニー株式会社 不揮発性メモリ装置
JPH01104775A (ja) * 1987-10-16 1989-04-21 Sumitomo Electric Ind Ltd 高硬度窒化硼素の合成法
US5258634A (en) * 1991-05-17 1993-11-02 United Microelectronics Corporation Electrically erasable read only memory cell array having elongated control gate in a trench
JPH0567791A (ja) * 1991-06-20 1993-03-19 Mitsubishi Electric Corp 電気的に書込および消去可能な半導体記憶装置およびその製造方法
JPH0613627A (ja) * 1991-10-08 1994-01-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3233998B2 (ja) * 1992-08-28 2001-12-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2842169B2 (ja) * 1993-10-19 1998-12-24 松下電器産業株式会社 不揮発性半導体記憶装置
JPH07226449A (ja) * 1994-02-10 1995-08-22 Mitsubishi Electric Corp 電気的に情報の書込および消去が可能な半導体記憶装置およびその製造方法ならびにその記憶認識方法
JPH0773116B2 (ja) * 1994-04-08 1995-08-02 工業技術院長 不揮発性半導体メモリ素子
JP3392547B2 (ja) * 1994-11-21 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
JPH08162547A (ja) * 1994-11-30 1996-06-21 Toshiba Corp 半導体記憶装置
JPH08288411A (ja) * 1995-04-12 1996-11-01 Sony Corp 縦型フラッシュメモリセル

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9466606B2 (en) 2015-03-09 2016-10-11 Kabushiki Kaisha Toshiba Semiconductor storage device

Also Published As

Publication number Publication date
KR100362125B1 (ko) 2003-07-16
KR19990023985A (ko) 1999-03-25
JPH1174382A (ja) 1999-03-16
US6157061A (en) 2000-12-05

Similar Documents

Publication Publication Date Title
JP3425853B2 (ja) 不揮発性半導体記憶装置
JP3469362B2 (ja) 半導体記憶装置
US6344997B2 (en) Split-gate flash cell for virtual ground architecture
US20080084744A1 (en) Method of making and operating a semiconductor memory array of floating gate memory cells with program/erase and select gates
JPH0567791A (ja) 電気的に書込および消去可能な半導体記憶装置およびその製造方法
US5500816A (en) Non-volatile semiconductor memory device and manufacturing method thereof
JP3233998B2 (ja) 不揮発性半導体記憶装置の製造方法
JPH09293795A (ja) 不揮発性半導体記憶装置及びその動作方法
KR100364040B1 (ko) 반도체 기억 장치 및 그 제조 방법
JP3070531B2 (ja) 不揮発性半導体記憶装置
US5414286A (en) Nonvolatile memory, method of fabricating the same, and method of reading information from the same
US6566707B1 (en) Transistor, semiconductor memory and method of fabricating the same
US5863822A (en) Method of making non-volatile semiconductor memory devices having large capacitance between floating and control gates
JP4461042B2 (ja) 不揮発性メモリの製造方法
JPH11195718A (ja) 不揮発性半導体記憶装置と、その製造方法及びその駆動方法
JPH04302477A (ja) 不揮発性半導体メモリ装置
JPH07326684A (ja) 不揮発性メモリセルアレイ
JPH07161845A (ja) 半導体不揮発性記憶装置
JP3226589B2 (ja) 不揮発性半導体記憶装置の製造方法
US6392927B2 (en) Cell array, operating method of the same and manufacturing method of the same
JPH06125094A (ja) 不揮発性記憶素子およびこの素子の製造方法ならびにこの素子を利用した不揮発性記憶装置およびその駆動方法
JPH0878544A (ja) 不揮発性半導体記憶装置
JPH0992739A (ja) 不揮発性半導体メモリとその駆動方法及び製造方法
JP3162472B2 (ja) 不揮発性半導体記憶装置
JPH11260941A (ja) トランジスタ、トランジスタアレイ、トランジスタアレイの製造方法および不揮発性半導体メモリ

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20001107

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090509

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090509

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100509

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100509

Year of fee payment: 7

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100509

Year of fee payment: 7

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100509

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110509

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120509

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120509

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130509

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140509

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees