JP2842169B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

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JP2842169B2
JP2842169B2 JP5260766A JP26076693A JP2842169B2 JP 2842169 B2 JP2842169 B2 JP 2842169B2 JP 5260766 A JP5260766 A JP 5260766A JP 26076693 A JP26076693 A JP 26076693A JP 2842169 B2 JP2842169 B2 JP 2842169B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は不揮発性半導体記憶装置
に係り、特に書き込みの高速化を図るため、もしくは、
書き込みの低電圧化を図るための対策に関する。
【０００２】
【従来の技術】従来、電気的に情報の書き込み及び消去
の可能な高集積の不揮発性半導体記憶装置として、フラ
ッシュ型ＥＥＰＲＯＭが知られている。
【０００３】図７は、上記した従来のフラッシュ型ＥＥ
ＰＲＯＭの一例を示すものである。図７において、１は
半導体基板、５８,５９はｎ+拡散層（ソース、ドレイ
ン）、５４はトンネル酸化膜、５５はフローティングゲ
ート、５６は絶縁膜、５７はコントロールゲートとなる
ゲート電極である。
【０００４】以上のように構成されたフラッシュ型ＥＥ
ＰＲＯＭでは、書き込みはチャンネルホットエレクトロ
ンをフローティングゲート５５へ注入することにより行
われる。消去はソース５８に高電圧を印加することによ
り、フローティングゲート５５からエレクトロンを放出
させ行われる。情報の読みだしは、メモリセルのトラン
ジスタの閾値電圧の変化により、ソース・ドレイン間に
流れる電流の差により行われる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
技術では、書き込みの速度は非常に遅く、ＤＲＡＭと較
べると２桁以上も遅い。ＤＲＡＭとフラッシュメモリと
の特性比較を（表１）に示す。このように、不揮発性で
ある利点があるにもかかわらず、書き込み速度が非常に
遅いという欠点のために、フラッシュメモリを使用でき
ない分野が数多くある。
【０００６】
【表１】
【０００７】また、現在、提案されている構造では、書
き込み速度と書き込み電圧の両方とも要求を満足する事
はできない。この理由は、非常に遅い書き込み速度をな
んとか速くするためには、電圧を高くして、書き込みの
速度を上げるしかなかったからである。例えば、書き込
みのゲート電圧が９Ｖで、書き込みのドレイン電圧が
４．５Ｖの場合、書き込みに必要なしきい値変化（８
Ｖ）を得るために必要な書き込み時間は１０μｓｅｃも
必要となる。
【０００８】図７で示した構造では、ソースとドレイン
間に電界をかけて、チャンネルホットエレクトロンを発
生させて、さらに、ゲートに正電圧をかけて、発生した
エレクトロンをフローティングゲートに注入する。しか
し、フローティングゲートに注入される効率は非常に悪
い。
【０００９】その原因の一つとして、チャンネルホット
エレクトロンのフローティングゲートへの注入効率の悪
さが挙げられる。書き込み時、従来の構成の不揮発性メ
モリではチャンネルホットエレクトロンの向きは、散乱
によりあらゆる方向に向いている。しかしながら、ソー
スとドレインの間に電圧がかかっているので、ソースか
らドレインへの方向のチャンネルホットエレクトロンの
速度が速くなる。チャンネルホットエレクトロンの速度
ベクトルを考えると、ソースからドレイン方向に向いて
いる。従来の構成では、チャンネルホットエレクトロン
を注入したいフローティングゲートはチャンネルホット
エレクトロンの速度ベクトルの向いている方向にはなか
った。したがって、チャンネルホットエレクトロンのフ
ローティングゲートへの注入効率は非常に悪く、そのた
めに、書き込みの効率が悪かった。このため、書き込み
速度の向上や、書き込み電圧の向上の要求が妨げられて
きた。
【００１０】本発明は、上記問題点に鑑み、書き込みの
高速化を図り、書き込みの低電圧化を図る不揮発性半導
体記憶装置とその製造方法を提供するものである。
【００１１】
【課題を解決するための手段】本発明は、フローティン
グゲートに、エレクトロンを注入する際に、チャンネル
ホットエレクトロンを用いる不揮発性メモリにおいて、
チャンネルホットエレクトロンの方向及び速度を速度ベ
クトルとして現し、チャンネルホットエレクトロンの速
度ベクトルの方向に、フローティングゲートを備えた不
揮発性半導体記憶装置及びその製造方法である。
【００１２】また本発明は、フローティングゲートに、
エレクトロンを注入する際に、チャンネルホットエレク
トロンを用いる不揮発性メモリにおいて、ソースとドレ
インの間のチャンネル面のドレイン近傍に第２の導電型
の拡散層を備え、前記チャンネルホットエレクトロンの
方向及び速度を速度ベクトルとして現し、前記チャンネ
ルホットエレクトロンの速度ベクトルの方向をフローテ
ィングゲートの方向に曲げたことを特徴とした不揮発性
半導体記憶装置とその製造方法である。
【００１３】
【作用】以上の構成により、チャンネルホットエレクト
ロンの速度ベクトル方向に、フローティングゲートを形
成することにより、もしくは、ソースからドレイン方向
に向いていた速度ベクトルをフローティングゲート側に
曲げることにより、フローティングゲートへのチャンネ
ルホットエレクトロンの注入効率を向上させ、それによ
り、書き込みの効率を向上させることができる。
【００１４】書き込みの効率を向上させることにより、
書き込み時間の短縮、もしくは、書き込み電圧の低減を
図ることができる。
【００１５】
【実施例】
（実施例１）図１は本発明の第１の実施例における不揮
発性半導体記憶装置の断面構造図、図２は本発明の第１
の実施例の製造方法を示したものである。
【００１６】図１、図２において、１は半導体基板、２
は段差、３は薄いドレイン、４は第１の絶縁膜であるト
ンネル酸化膜、５はフローティングゲート、６は第２の
絶縁膜であるＣＶＤ酸化膜、７はコントロールゲートで
ある。
【００１７】以下に、図１、図２に示す、不揮発性半導
体記憶装置の製造方法とその動作について説明する。
【００１８】まず、図２ａでは、Ｐ型シリコンの半導体
基板１に通常の工程で素子分離領域を形成（不図示）し
た後、段差形成用のマスクとして酸化膜１１を形成す
る。通常のパターンニング方法により、段差を形成する
領域の酸化膜１１をエッチングする。酸化膜１１をマス
クとして半導体基板１をエッチングする。
【００１９】その後、図２ｂで、薄いドレイン３を注入
角度３０度の斜め注入法により、加速エネルギー２０Ｋ
ｅＶ、ドーズ量１．０Ｅ１５ｃｍ−2のＡｓイオン注入
条件で形成する。このドレイン層は製造工程終了後に熱
拡散により、０．０５μｍの厚さになる。
【００２０】その後図２ｃで、酸化膜１１を除去後、第
１の絶縁層であるトンネル酸化膜４を１０ｎｍの厚さで
熱酸化膜により形成する。さらに、厚さ２００ｎｍのＣ
ＶＤポリシリコンによりフローティングゲート５を形成
する。さらに、フローティングゲートとコントロールゲ
ートの層間膜として第２の絶縁膜６を熱酸化膜２０ｎｍ
により形成する。さらに、厚さ２００ｎｍのＣＶＤポリ
シリコン膜によりコントロールゲート７を形成する。
【００２１】この後、図２ｄで、通常のパターン形成方
法により、段差２の領域を含んで、不揮発性メモリセル
形成領域にのみ残るように、トンネル酸化膜４、フロー
ティングゲート５、層間膜６、コントロールゲート７を
エッチングしてパターン形成を行なう。
【００２２】その後、図２ｅで、ソース８・ドレイン９
を加速エネルギー５０ＫｅＶ、ドーズ量３．０Ｅ１５ｃ
ｍ−2のＡｓイオン注入条件で形成する。その後、通常
の工程で、配線との層間膜形成、配線形成を行なう（不
図示）。
【００２３】以下に、書き込みの動作を述べて、注入効
率の改善された理由を説明する。書き込み時にソース８
には０Ｖ、ドレイン９には５Ｖ、コントロールゲート７
には、１０Ｖの電圧がかけられる。この時、フローティ
ングゲートには５Ｖの電圧がかかる。ソースとドレイン
間の電圧は５Ｖとなり、チャンネルホットエレクトロン
がドレイン９の近傍で発生する。チャンネルホットエレ
クトロンの向きは、散乱によりあらゆる方向に向いてい
るが、ソースとドレインの間に電圧がかかっているの
で、ソースからドレインへの方向のチャンネルホットエ
レクトロンの速度が速くなる。したがって、チャンネル
ホットエレクトロンの速度ベクトルを考えると、ソース
からドレイン方向に向いている。
【００２４】従来の構成では、図７の従来例に示すよう
に、フローティングゲートも半導体基板表面に平行に形
成されており、チャンネルホットエレクトロンの速度ベ
クトルも半導体基板表面に平行であった。フローティン
グゲートに５Ｖの電圧がかかっているが、それのみでチ
ャンネルホットエレクトロンを効率よく引き寄せること
はできない。引き寄せる効率を良くしようとしてフロー
ティングゲートの電圧をドレイン電圧以上にかけると、
チャンネルホットエレクトロンの発生効率を低下させて
しまう。このように、従来の構成では、チャンネルホッ
トエレクトロンを注入したいフローティングゲートはチ
ャンネルホットエレクトロンの速度ベクトルの向いてい
る方向にはなかったので、チャンネルホットエレクトロ
ンのフローティングゲートへの注入効率は非常に悪く、
そのために、書き込みの効率が悪かった。このため、書
き込み速度の向上や、書き込み電圧の向上の要求が妨げ
られてきた。
【００２５】一方本発明により、チャンネルホットエレ
クトロンの速度ベクトル方向に、フローティングゲート
５を形成することができた。従って、本発明の不揮発性
半導体記憶装置では、書き込み時のチャンネルホットエ
レクトロンの注入効率が非常によい。
【００２６】また、本発明の他のポイントは、ドレイン
の厚みを０．１μｍ（実施例１では、０．０５μｍ）以
下としたことである。本発明で提案しているトレンチ構
造は、フローティングゲートとチャンネル面をほぼ直交
させることにより、チャンネルホットエレクトロンの速
度ベクトル方向にフローティングゲートが位置するよう
にしている。ドレイン領域では、チャンネルホットエレ
クトロンの速度は低下していく。しかし、ドレインの厚
さを０．１μｍ以下にすれば、この場合、チャンネルホ
ットエレクトロンはドレインを突き抜けてフローティン
グゲートに注入される。
【００２７】本発明では、段差を形成し、その段差側壁
部にフローティングゲートを形成することにより、チャ
ンネルホットエレクトロンは、従来と同様に、半導体基
板表面と平行方向に速度ベクトルを持っているが、フロ
ーティングゲートのチャンネルホットエレクトロンを受
け取る部分は、半導体基板表面と垂直にすることができ
る。したがって、フローティングゲートへのチャンネル
ホットエレクトロンの注入効率を向上させ、それによ
り、書き込みの効率を向上させることができる。
【００２８】そして、書き込み効率の向上により、書き
込みの高速化と、書き込みの低電圧化に貢献することが
できる。
【００２９】（実施例２）図３は本発明の第２の実施例
における不揮発性半導体記憶装置の断面構造図、図４は
本発明の第２の実施例の製造方法を示したものである。
【００３０】図３、図４において、１は半導体基板、２
は段差、２１はサイドウォールのＣＶＤ酸化膜、２２は
ソース形成用のエッチング、２８はソース、２３は薄い
ドレイン、２４は第１の絶縁膜であるトンネル酸化膜、
２５はフローティングゲート、２６は第２の絶縁膜であ
るＣＶＤ酸化膜、２７はコントロールゲートである。
【００３１】以下に、図３、図４に示す、不揮発性半導
体記憶装置の製造方法とその動作について説明する。
【００３２】まず、図４ａでは、Ｐ型シリコンの半導体
基板１に通常の工程で素子分離領域を形成（不図示）し
た後（深さ０．６μｍ）、段差形成用のマスクとして酸
化膜１１を形成する。通常のパターンニング方法によ
り、段差を形成する領域の酸化膜をエッチングする。
【００３３】その後、図４ｂで、段差側壁部にサイドウ
ォール酸化膜を形成するために、１００ｎｍのＣＶＤ酸
化膜を形成した後、ドライエッチングにより、段差側壁
部にのみサイドウォール２１を残す。
【００３４】その後、図４ｃで、０．１μｍの等方性エ
ッチング２２を行なう。この等方性エッチングにより、
段差の底面とともに、側壁部もサイドウォール２１のな
い段差底部の側壁からエッチングされ、くぼみ２２が形
成される。続いて、ソース２８を注入角度３０度の斜め
注入法により、加速エネルギー２０ＫｅＶ、ドーズ量
１．０Ｅ１５ｃｍ−2のＡｓイオン注入条件で形成す
る。このソース層２８は、段差側壁部のエッチングされ
た部分からも注入され、これにより、段差側壁部にソー
ス領域２８を形成できる。
【００３５】図４ｄで、段差エッチング用の酸化膜１１
とサイドウォール膜２１を除去する。さらに、薄いドレ
イン２３を加速エネルギー５０ＫｅＶ、ドーズ量３．０
Ｅ１５ｃｍ−2のＡｓイオン注入条件で形成する。この
ドレイン層２３は製造工程終了後に熱拡散により、０．
０５μｍの厚さになる。
【００３６】その後、図４ｅで、第１の絶縁層であるト
ンネル酸化膜２４を１０ｎｍの厚さで熱酸化膜により形
成する。さらに、厚さ２００ｎｍのＣＶＤポリシリコン
によりフローティングゲート２５を形成する。さらに、
フローティングゲートとコントロールゲートの層間膜と
して第２の絶縁膜２６を熱酸化膜２０ｎｍにより形成す
る。さらに、厚さ２００ｎｍのＣＶＤポリシリコン膜に
よりコントロールゲート２７を形成する。
【００３７】この後、図４ｆで、通常のパターン形成方
法により、段差２の領域を含んで、不揮発性メモリセル
形成領域にのみ残るように、トンネル酸化膜２４、フロ
ーティングゲート２５、層間膜２６、コントロールゲー
ト２７をエッチングしてパターン形成を行なう。
【００３８】その後、ドレイン２９を加速エネルギー５
０ＫｅＶ、ドーズ量３．０Ｅ１５ｃｍ−2のＡｓイオン
注入条件で形成する。その後、通常の工程で、配線との
層間膜形成、配線形成を行なう（不図示）。
【００３９】以上より、半導体基板に段差２を備え、段
差側壁部にチャンネル面を備え、半導体基板表面に厚さ
が０．１μｍ以下のドレインを備えた不揮発性半導体記
憶装置が完成される。
【００４０】本実施例により、チャンネル面をトレンチ
側壁に形成し、フローティングゲートは通常の基板表面
に形成することにより、実施例１と同じように、チャン
ネルホットエレクトロンの速度ベクトルの方向にフロー
ティングゲートが位置するようにしている。チャンネル
ホットエレクトロンは、従来と異なり、半導体基板表面
と平行方向に速度ベクトルを持っているが、フローティ
ングゲートのチャンネルホットエレクトロンを受け取る
部分は、段差を形成したことにより、半導体基板表面と
垂直にすることができる。したがって、フローティング
ゲートへのチャンネルホットエレクトロンの注入効率を
向上させ、それにより、書き込みの効率を向上させるこ
とができる。
【００４１】そして、書き込み効率の向上により、書き
込みの高速化と、書き込みの低電圧化に貢献することが
できる。
【００４２】（実施例３）図５は本発明の第３の実施例
における不揮発性半導体記憶装置の断面構造図、図６は
本発明の第３の実施例の製造方法を示したものである。
【００４３】図５、図６において、１は半導体基板、３
４は第１の絶縁膜であるトンネル酸化膜、３５はフロー
ティングゲート、３６は第２の絶縁膜であるＣＶＤ酸化
膜、３７はコントロールゲートである。
【００４４】以下に、図５、図６に示す、不揮発性半導
体記憶装置の製造方法とその動作について説明する。
【００４５】まず、図６ａでは、Ｐ型シリコンの半導体
基板１に通常の工程で素子分離領域を形成（不図示）す
る。
【００４６】その後、図６ｂで、第１の絶縁層であるト
ンネル酸化膜３４を１０ｎｍの厚さで熱酸化膜により形
成する。さらに、厚さ２００ｎｍのＣＶＤポリシリコン
によりフローティングゲート３５を形成する。さらに、
フローティングゲートとコントロールゲートの層間膜と
して第２の絶縁膜３６を熱酸化膜２０ｎｍにより形成す
る。さらに、厚さ２００ｎｍのＣＶＤポリシリコン膜に
よりコントロールゲート３７を形成する。
【００４７】この後、図６ｃで、通常のパターン形成方
法により、不揮発性メモリセルのゲート形成領域にのみ
残るように、トンネル酸化膜３４、フローティングゲー
ト３５、層間膜３６、コントロールゲート３７をエッチ
ングしてパターン形成を行なう。さらに、ソース３８と
ドレイン３９の注入として、加速エネルギー５０Ｋｅ
Ｖ、ドーズ量３．０Ｅ１５ｃｍ−2のＡｓイオン注入条
件で形成する。
【００４８】その後、図６ｄで、ドレインと反対導電型
の拡散領域４１をドレイン近傍に形成するために、ドレ
イン側からの３０度の斜め注入条件で、加速エネルギー
５０ＫｅＶ、ドーズ量３．０Ｅ１５ｃｍ−2のＢＦ２イ
オンの注入を行う。その後、通常の工程で、配線との層
間膜形成、配線形成を行なう（不図示）。
【００４９】本実施例により、チャンネル面にドレイン
と反対導電型の拡散領域４１を形成することにより、ド
レイン３９近傍の電界の向きをソースとドレインのある
面から、変えることができ、フローティングゲート方向
の電界成分をつくり、チャンネルホットエレクトロンの
向きをフローティングゲートの方向に曲げ、これによ
り、フローティングゲートに効率よくチャンネルホット
エレクトロンが注入されるようにしている。このように
して、製造された不揮発性半導体記憶装置では、書き込
み時のチャンネルホットエレクトロンの注入効率が非常
によい。
【００５０】
【発明の効果】以上のように本発明の不揮発性半導体記
憶装置は、チャンネルホットエレクトロンの速度ベクト
ル方向に、フローティングゲートを形成することによ
り、もしくは、ソースからドレイン方向に向いていた速
度ベクトルをフローティングゲート側に曲げることによ
り、フローティングゲートへのチャンネルホットエレク
トロンの注入効率を向上させ、それにより、書き込みの
効率を向上させることができる。
【００５１】書き込みの効率を向上させることにより、
書き込み時間の短縮、もしくは、書き込み電圧の低減を
図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における不揮発性半導体
記憶装置の断面構造図
【図２】同実施例における製造方法を説明するための断
面構造図
【図３】本発明の第２の実施例における不揮発性半導体
記憶装置の断面構造図
【図４】同実施例における製造方法を説明するための断
面構造図
【図５】本発明の第３の実施例における不揮発性半導体
記憶装置の断面構造図
【図６】同実施例における製造方法を説明するための断
面構造図
【図７】従来の不揮発性半導体記憶装置の断面構造図
【符号の説明】
１ 半導体基板 ２ 段差 ３ 薄いドレイン ４、２４、３４ 第１の絶縁膜であるトンネル酸化膜 ５、２５、３５ フローティングゲート ６、２６、３６ 第２の絶縁膜であるＣＶＤ酸化膜 ７、２７、３７ コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−246677（ＪＰ，Ａ) 特開 平１−291470（ＪＰ，Ａ) 特開 平３−280580（ＪＰ，Ａ) 特開 平６−120516（ＪＰ，Ａ) 特開 平５−136423（ＪＰ，Ａ) 特開 昭52−79884（ＪＰ，Ａ) 特開 昭57−162370（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】 第１レベルにある第１表面領域、前記第
    １レベルよりも低い第２レベルにある第２表面領域、お
    よび前記第１表面領域と前記第２表面領域とを連結する
    段差領域を含む表面を有する基板と、 前記第１表面領域に形成されたソース領域、および前記
    第２表面領域に形成されたドレイン領域と、 前記段差領域上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されたフローティングゲート
    とを備えた、不揮発性半導体記憶装置であって、 前記フローティングゲートは前記第１の絶縁膜を介し
    て、少なくとも前記段差領域の一部を覆っており、 前記段差領域には第２ドレイン領域が形成され、前記第
    ２ドレイン領域は前記ドレイン領域とつながっていると
    ともに、その厚みは、チャネルホットエレクトロンが突
    き抜けて前記フローティングゲートに注入される距離ま
    たはそれ以下であり、 書き込み時には、前記第１表面領域の表面にチャネル領
    域が形成され、前記チャネルホットエレクトロンが前記
    フローティングゲートに注入される、不揮発性半導体記
    憶装置。
  2. 【請求項２】 第２ドレイン領域の厚みは、０．１μｍ
    以下である、請求項１に記載の不揮発性半導体記憶装
    置。
  3. 【請求項３】第１レベルにある第１表面領域、前記第１
    レベルよりも低い第２レベルにある第２表面領域、およ
    び前記第１表面領域と前記第２表面領域とを連結する段
    差領域を含む表面を有する基板と、 前記第１表面領域に形成されたソース領域、および前記
    第２表面領域に形成されたドレイン領域と、 前記段差領域、前記第１表面領域および前記第２表面領
    域上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されたフローティングゲート
    と、 前記フローティングゲート上に形成された第２の絶縁膜
    と、 前記第２の絶縁膜上に形成されたコントロールゲートと
    を備えた、不揮発性半導体記憶装置であって、 前記フローティングゲートは前記第１の絶縁膜を介し
    て、少なくとも前記段差領域および前記第１表面領域上
    を覆っており、 前記第１の絶縁膜は、前記第２表面領域上で膜厚は一定
    であり、 書き込み時には、前記第１表面領域の表面にはチャネル
    領域が形成され、チャネルホットエレクトロンが前記フ
    ローティングゲートに注入される、不揮発性半導体記憶
    装置。
  4. 【請求項４】 前記段差領域に第２ドレイン領域が形成
    され、前記第２ドレイン領域は前記ドレイン領域とつな
    がっており、前記第２ドレイン領域の厚みは、チャネル
    ホットエレクトロンが突き抜けて前記フローティングゲ
    ートに注入される距離、またはそれ以下である、請求項
    ３に記載の不揮発性半導体記憶装置。
  5. 【請求項５】 前記段差領域に第２ドレイン領域が形成
    され、前記第２ドレイン領域は前記ドレイン領域とつな
    がっており、前記第２ドレイン領域の厚みは、０．１μ
    ｍ以下である、請求項３に記載の不揮発性半導体記憶装
    置。
  6. 【請求項６】 第１レベルにある第１表面領域、前記第
    １レベルよりも低い第２レベルにある第２表面領域、お
    よび前記第１表面領域と前記第２表面領域とを連結する
    段差領域を含む表面を有する基板と、 前記第１表面領域に形成されたドレイン領域、および前
    記第２表面領域に形成されたソース領域と、 前記第１表面領域上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されたフローティングゲート
    とを備えた、不揮発性半導体記憶装置であって、 前記第１表面領域には第２ドレイン領域が形成され、前
    記第２ドレイン領域は前記ドレイン領域とつながってい
    るとともに、その厚みは、チャネルホットエレクトロン
    が突き抜けて前記フローティングゲートに注入される距
    離またはそれ以下であり、 前記フローティングゲートは前記第１の絶縁膜を介し
    て、少なくとも前記第２ドレイン領域の一部を覆ってお
    り、 書き込み時には、前記段差領域の表面にチャネル領域が
    形成され、前記チャネルホットエレクトロンが前記フロ
    ーティングゲートに注入される、不揮発性半導体記憶装
    置。
  7. 【請求項７】 第２ドレイン領域の厚みは、０．１μｍ
    以下である、請求項６に記載の不揮発性半導体記憶装
    置。
  8. 【請求項８】 第１レベルにある第１表面領域、前記第
    １レベルよりも低い第２レベルにある第２表面領域、お
    よび前記第１表面領域と前記第２表面領域とを連結する
    段差領域を含む表面を有する基板と、 前記第１表面領域に形成されたドレイン領域、および前
    記第２表面領域に形成されたソース領域と、 前記段差領域、前記第１表面領域および前記第２表面領
    域上に形成された第１の絶縁膜と、 前記第１の絶縁膜上に形成されたフローティングゲート
    と、 前記フローティングゲート上に形成された第２の絶縁膜
    と、 前記第２の絶縁膜上に形成されたコントロールゲートと
    を備えた、不揮発性半導体記憶装置であって、 前記フローティングゲートは前記第１の絶縁膜を介し
    て、少なくとも前記段差領域および前記第１表面領域上
    を覆っており、 前記第１の絶縁膜は、前記第１表面領域上で膜厚は一定
    であり、 書き込み時には、前記段差領域の表面にはチャネル領域
    が形成され、チャネルホットエレクトロンが前記フロー
    ティングゲートに注入される、不揮発性半導体記憶装
    置。
  9. 【請求項９】 前記段差領域に第２ドレイン領域が形成
    され、前記第２ドレイン領域は前記ドレイン領域とつな
    がっており、前記第２ドレイン領域の厚みは、チャネル
    ホットエレクトロンが突き抜けて前記フローティングゲ
    ートに注入される距離、またはそれ以下である、請求項
    ８に記載の不揮発性半導体記憶装置。
  10. 【請求項１０】 前記段差領域に第２ドレイン領域が形
    成され、前記第２ドレイン領域は前記ドレイン領域とつ
    ながっており、前記第２ドレイン領域の厚みは、０．１
    μｍ以下である、請求項８に記載の不揮発性半導体記憶
    装置。
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