JP2658907B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JP2658907B2 JP2658907B2 JP6259093A JP25909394A JP2658907B2 JP 2658907 B2 JP2658907 B2 JP 2658907B2 JP 6259093 A JP6259093 A JP 6259093A JP 25909394 A JP25909394 A JP 25909394A JP 2658907 B2 JP2658907 B2 JP 2658907B2
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- conductive film
- control gate
- region
- floating gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置およびその製造方法に関し、特に、メモリセルを構成
するＭＯＳＦＥＴの制御ゲートの一部がチャネル領域の
一部に対向するように形成される、一括消去が可能な不
揮発性半導体記憶装置およびその製造方法にに関するも
のである。
置およびその製造方法に関し、特に、メモリセルを構成
するＭＯＳＦＥＴの制御ゲートの一部がチャネル領域の
一部に対向するように形成される、一括消去が可能な不
揮発性半導体記憶装置およびその製造方法にに関するも
のである。
【０００２】
【従来の技術】書き込み、消去が可能な不揮発性メモリ
セルとして、半導体基板表面上のソースとドレインとの
間に形成されるチャネル上に、第１のゲート絶縁膜を介
して浮遊ゲートを設け、さらにその上に第２のゲート絶
縁膜を介して浮遊ゲートと容量結合する制御ゲートを形
成した電界効果トランジスタ（積層ゲート型メモリセ
ル）が知られている。この記憶素子では、浮遊ゲートの
電荷蓄積状態の相違によるしきい値電圧の相違をデータ
の“０”、“１”として記憶する。
セルとして、半導体基板表面上のソースとドレインとの
間に形成されるチャネル上に、第１のゲート絶縁膜を介
して浮遊ゲートを設け、さらにその上に第２のゲート絶
縁膜を介して浮遊ゲートと容量結合する制御ゲートを形
成した電界効果トランジスタ（積層ゲート型メモリセ
ル）が知られている。この記憶素子では、浮遊ゲートの
電荷蓄積状態の相違によるしきい値電圧の相違をデータ
の“０”、“１”として記憶する。
【０００３】近年、この積層ゲート型記憶素子は、電気
的に１ビット毎の書き込みが可能で、電気的に多ビット
を一括して消去するフラッシュメモリに広く用いられて
いる。このメモリセルに情報を書き込むには、制御ゲー
トを正の高電位にして基板表面にチャネルを形成し、ド
レインに正の電圧を印加する。この時、チャネル内を走
行する電子は、チャネル上に発生した高電界によりエネ
ルギーを受け、絶縁膜によるポテンシャル障壁を越えて
浮遊ゲートに注入される。このように浮遊ゲートに電子
が注入された状態を書き込み状態とする。
的に１ビット毎の書き込みが可能で、電気的に多ビット
を一括して消去するフラッシュメモリに広く用いられて
いる。このメモリセルに情報を書き込むには、制御ゲー
トを正の高電位にして基板表面にチャネルを形成し、ド
レインに正の電圧を印加する。この時、チャネル内を走
行する電子は、チャネル上に発生した高電界によりエネ
ルギーを受け、絶縁膜によるポテンシャル障壁を越えて
浮遊ゲートに注入される。このように浮遊ゲートに電子
が注入された状態を書き込み状態とする。
【０００４】また、このメモリセルからの情報の消去
は、制御ゲートを０または負の電位にし、基板またはソ
ースを正または０の電位にし、浮遊ゲート−基板間また
は浮遊ゲート−ソース間に作られる負の電位差によっ
て、浮遊ゲート内の電子をFowler-Nordheim トンネル電
流により放出することによって行う。
は、制御ゲートを０または負の電位にし、基板またはソ
ースを正または０の電位にし、浮遊ゲート−基板間また
は浮遊ゲート−ソース間に作られる負の電位差によっ
て、浮遊ゲート内の電子をFowler-Nordheim トンネル電
流により放出することによって行う。
【０００５】１ビットを積層ゲート型トランジスタ１つ
で構成し、ＮＯＲ構成としたフラッシュメモリでは、多
ビット一括消去後のしきい値のばらつきを小さくし、メ
モリセルが過剰消去状態、すなわち消去後の閾値電圧が
負とならないようにすることが極めて重要である。なぜ
ならば、過剰消去されたビットがあるとメモリセルアレ
イ中からセルを選択して読み出すことが不可能となって
しまうからである。
で構成し、ＮＯＲ構成としたフラッシュメモリでは、多
ビット一括消去後のしきい値のばらつきを小さくし、メ
モリセルが過剰消去状態、すなわち消去後の閾値電圧が
負とならないようにすることが極めて重要である。なぜ
ならば、過剰消去されたビットがあるとメモリセルアレ
イ中からセルを選択して読み出すことが不可能となって
しまうからである。
【０００６】構造上過剰消去が起こり難くしたメモリセ
ルとして、浮遊ゲートをソース領域とはオフセットを有
するようにチャネル上の中心近くとドレインとにまたが
る領域上のみに設けたスプリットゲート型メモリセルが
ある。このオフセットはメモリセルのチャネル長・結合
容量比・セル面積に影響するため、オフセット長を自己
整合的に形成することは安定なデバイス動作を得るため
に重要となる。
ルとして、浮遊ゲートをソース領域とはオフセットを有
するようにチャネル上の中心近くとドレインとにまたが
る領域上のみに設けたスプリットゲート型メモリセルが
ある。このオフセットはメモリセルのチャネル長・結合
容量比・セル面積に影響するため、オフセット長を自己
整合的に形成することは安定なデバイス動作を得るため
に重要となる。
【０００７】従来、浮遊ゲートとソース領域との間のオ
フセット長を自己整合的に形成したスプリットゲート型
メモリセルとしては、浮遊ゲートの側壁部に自己整合的
に形成された導体膜と制御ゲートとを電気的に接続した
メモリセルがある（例えば、特開平２−２３６７２号公
報）。
フセット長を自己整合的に形成したスプリットゲート型
メモリセルとしては、浮遊ゲートの側壁部に自己整合的
に形成された導体膜と制御ゲートとを電気的に接続した
メモリセルがある（例えば、特開平２−２３６７２号公
報）。
【０００８】図１５は、特開平２−２３６７２号公報に
記載された、浮遊ゲートの側壁部に自己整合的に形成さ
れた導体膜と制御ゲートとを電気的に接続したメモリセ
ルを示す図であって、図１５（ａ）は平面図、図１５
（ｂ）、（ｃ）は、そのＡ−Ａ線とＢ−Ｂ線の断面図で
ある。この図において、１はシリコン基板、２は浮遊ゲ
ート、３ａは制御ゲート、３ｂはスプリットゲート、４
はソース領域、５はドレイン領域、６はアルミ配線（ビ
ット線）、７はアルミ配線６とドレイン領域５とを接続
するためのコンタクト孔、８は層間絶縁膜、９は素子分
離絶縁膜、１０は浮遊ゲート２とシリコン基板１との間
の第１ゲート絶縁膜、１１は浮遊ゲート２と制御ゲート
３ａとの第２ゲート絶縁膜である。
記載された、浮遊ゲートの側壁部に自己整合的に形成さ
れた導体膜と制御ゲートとを電気的に接続したメモリセ
ルを示す図であって、図１５（ａ）は平面図、図１５
（ｂ）、（ｃ）は、そのＡ−Ａ線とＢ−Ｂ線の断面図で
ある。この図において、１はシリコン基板、２は浮遊ゲ
ート、３ａは制御ゲート、３ｂはスプリットゲート、４
はソース領域、５はドレイン領域、６はアルミ配線（ビ
ット線）、７はアルミ配線６とドレイン領域５とを接続
するためのコンタクト孔、８は層間絶縁膜、９は素子分
離絶縁膜、１０は浮遊ゲート２とシリコン基板１との間
の第１ゲート絶縁膜、１１は浮遊ゲート２と制御ゲート
３ａとの第２ゲート絶縁膜である。
【０００９】図１５に示されるメモリセルは以下のよう
に製造される。シリコン基板１上に素子分離絶縁膜９と
第１ゲート絶縁膜１０を形成し、その上に第１のポリシ
リコン膜を堆積し、これをパターニングして浮遊ゲート
２を形成する。浮遊ゲート２上に第２ゲート絶縁膜１１
を形成し、さらに第２のポリシリコン膜を堆積しこれを
パターニングして制御ゲート３ａを形成するとともに浮
遊ゲートの側面にサイドウォール状にスプリットゲート
３ｂを形成する。ドレイン領域が形成される側のスプリ
ットゲートを除去した後、基板と反対導電型の不純物を
導入してソース領域４、ドレイン領域５を形成する。層
間絶縁膜８を形成し、コンタクト孔７を開孔した後、ビ
ット線となるアルミ配線６を形成する。
に製造される。シリコン基板１上に素子分離絶縁膜９と
第１ゲート絶縁膜１０を形成し、その上に第１のポリシ
リコン膜を堆積し、これをパターニングして浮遊ゲート
２を形成する。浮遊ゲート２上に第２ゲート絶縁膜１１
を形成し、さらに第２のポリシリコン膜を堆積しこれを
パターニングして制御ゲート３ａを形成するとともに浮
遊ゲートの側面にサイドウォール状にスプリットゲート
３ｂを形成する。ドレイン領域が形成される側のスプリ
ットゲートを除去した後、基板と反対導電型の不純物を
導入してソース領域４、ドレイン領域５を形成する。層
間絶縁膜８を形成し、コンタクト孔７を開孔した後、ビ
ット線となるアルミ配線６を形成する。
【００１０】このメモリセルに書き込みを行うときに
は、制御ゲート３ａとドレイン領域５に正の電圧を印加
しソース領域４と基板を接地電圧に保持する。このと
き、浮遊ゲート２は制御ゲート３ａと浮遊ゲート２間の
容量結合により正の電位が与えられ、これによりトラン
ジスタをオンさせてチャネル領域にホットエレクトロン
を発生させ発生したホットエレクトロンを引き寄せるこ
とができる。消去は、制御ゲート電極３ａと基板１を接
地電位に保持し、ソース領域４を浮遊状態とする。そし
て、ドレイン領域に正の電圧を印加してトンネリングに
より浮遊ゲート２中の電子をドレインへ引き抜く。ま
た、読み出しは、制御ゲート３ａとドレイン領域５に正
の電圧を与え、ソース領域４を接地電位として行う。
は、制御ゲート３ａとドレイン領域５に正の電圧を印加
しソース領域４と基板を接地電圧に保持する。このと
き、浮遊ゲート２は制御ゲート３ａと浮遊ゲート２間の
容量結合により正の電位が与えられ、これによりトラン
ジスタをオンさせてチャネル領域にホットエレクトロン
を発生させ発生したホットエレクトロンを引き寄せるこ
とができる。消去は、制御ゲート電極３ａと基板１を接
地電位に保持し、ソース領域４を浮遊状態とする。そし
て、ドレイン領域に正の電圧を印加してトンネリングに
より浮遊ゲート２中の電子をドレインへ引き抜く。ま
た、読み出しは、制御ゲート３ａとドレイン領域５に正
の電圧を与え、ソース領域４を接地電位として行う。
【００１１】
【発明が解決しようとする課題】しかし、従来のスプリ
ットゲート型メモリセルには次のような問題が生じる。
すなわち、メモリセルの浮遊ゲートと制御ゲートのパタ
ーニングを別々のマスクを用いた写真蝕刻技術により行
うため、マスク合わせに対するズレが生じてしまう。そ
して、浮遊ゲートから制御ゲートがはみ出さないように
するためには目合わせズレを見込んだ分だけ制御ゲート
を小さく形成する必要がある。その結果、制御ゲートと
浮遊ゲートとの間の容量結合比が低下し、制御ゲートの
浮遊ゲートに対する制御性が低下する。さらに、チャネ
ル領域が制御ゲートと整合されていないことにより、制
御ゲートのチャネルに対する制御性も低くなる。そのた
め、書き込み時の電子注入効率、消去時の電子引き抜き
効率が低下し、また読み出し電流が低下する。
ットゲート型メモリセルには次のような問題が生じる。
すなわち、メモリセルの浮遊ゲートと制御ゲートのパタ
ーニングを別々のマスクを用いた写真蝕刻技術により行
うため、マスク合わせに対するズレが生じてしまう。そ
して、浮遊ゲートから制御ゲートがはみ出さないように
するためには目合わせズレを見込んだ分だけ制御ゲート
を小さく形成する必要がある。その結果、制御ゲートと
浮遊ゲートとの間の容量結合比が低下し、制御ゲートの
浮遊ゲートに対する制御性が低下する。さらに、チャネ
ル領域が制御ゲートと整合されていないことにより、制
御ゲートのチャネルに対する制御性も低くなる。そのた
め、書き込み時の電子注入効率、消去時の電子引き抜き
効率が低下し、また読み出し電流が低下する。
【００１２】また、マスク合わせに対するズレを見込ん
でデバイス設計を行う必要があるため、このズレの見込
み分だけメモリセルの面積が大きくなってしまい、高密
度化、大容量化に不利な構造となっていた。本発明は、
このような状況に鑑みてなされたものであって、その目
的は、浮遊ゲート・制御ゲート・スプリットゲート・ソ
ース領域・ドレイン領域を完全に自己整合させて、メモ
リセルを形成できるようにして、電子の注入／引き抜き
効率が高く、読み出し電流を大きくすることのできる不
揮発性半導体記憶装置を提供することにある。
でデバイス設計を行う必要があるため、このズレの見込
み分だけメモリセルの面積が大きくなってしまい、高密
度化、大容量化に不利な構造となっていた。本発明は、
このような状況に鑑みてなされたものであって、その目
的は、浮遊ゲート・制御ゲート・スプリットゲート・ソ
ース領域・ドレイン領域を完全に自己整合させて、メモ
リセルを形成できるようにして、電子の注入／引き抜き
効率が高く、読み出し電流を大きくすることのできる不
揮発性半導体記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、第１導電型半導体基板または第１
導電型半導体領域の表面領域内に第２導電型のソース領
域およびドレイン領域が形成され、ソース・ドレイン領
域間のドレイン領域寄りの第１のチャネル領域上に浮遊
ゲート電極と制御ゲート電極とが積層されており、ソー
ス・ドレイン領域間のソース寄りの第２のチャネル領域
上に前記浮遊ゲート電極および前記制御ゲート電極の側
面からは絶縁膜を介して隔てられかつ制御ゲート電極と
接続されたスプリットゲート電極が形成されてなり、前
記浮遊ゲート電極はゲート長方向に前記制御ゲート電極
に自己整合されて形成されており、かつ、前記スプリッ
トゲート電極は前記浮遊ゲート電極と前記制御ゲート電
極との積層体に対するサイドウォールとして形成されて
いることを特徴とする不揮発性半導体記憶装置、が提供
される。
め、本発明によれば、第１導電型半導体基板または第１
導電型半導体領域の表面領域内に第２導電型のソース領
域およびドレイン領域が形成され、ソース・ドレイン領
域間のドレイン領域寄りの第１のチャネル領域上に浮遊
ゲート電極と制御ゲート電極とが積層されており、ソー
ス・ドレイン領域間のソース寄りの第２のチャネル領域
上に前記浮遊ゲート電極および前記制御ゲート電極の側
面からは絶縁膜を介して隔てられかつ制御ゲート電極と
接続されたスプリットゲート電極が形成されてなり、前
記浮遊ゲート電極はゲート長方向に前記制御ゲート電極
に自己整合されて形成されており、かつ、前記スプリッ
トゲート電極は前記浮遊ゲート電極と前記制御ゲート電
極との積層体に対するサイドウォールとして形成されて
いることを特徴とする不揮発性半導体記憶装置、が提供
される。
【００１４】また、本発明によれば、 （１）第１導電型半導体基板または第１導電型半導体領
域上に素子分離領域を形成して素子形成領域を区画する
工程と、 （２）前記素子形成領域上に第１の絶縁膜を形成し続い
て第１の導電膜を堆積した後該第１の導電膜をパターニ
ングして前記素子形成領域の一部を覆うようにビット線
方向に長尺の浮遊ゲート用導体膜を形成する工程と、 （３）前記浮遊ゲート用導体膜上に第２の絶縁膜を介し
て第２の導電膜を堆積し、該第２の導電膜および前記浮
遊ゲート用導電膜を同時にパターニングしてワード線を
兼ねる制御ゲート電極と浮遊ゲート電極とを形成する工
程と、 （４）前記制御ゲート電極の上面並びに前記制御ゲート
電極および前記浮遊ゲート電極の側面を覆う第３の絶縁
膜を形成しその上に第３の導電膜を堆積した後、該第３
の導電膜をエッチバックして、前記浮遊ゲート電極およ
び前記制御ゲート電極の積層体の側面にサイドウォール
状のスプリットゲート電極を形成する工程と、 （５）ドレイン領域を形成すべき側にある前記スプリッ
トゲート電極を除去する工程と、 （６）前記浮遊ゲート電極および前記制御ゲート電極か
らなる積層体並びに前記スプリットゲート電極をマスク
に第２導電型不純物を導入してソース・ドレイン領域を
形成する工程と、を含むことを特徴とする不揮発性半導
体記憶装置の製造方法、が提供される。
域上に素子分離領域を形成して素子形成領域を区画する
工程と、 （２）前記素子形成領域上に第１の絶縁膜を形成し続い
て第１の導電膜を堆積した後該第１の導電膜をパターニ
ングして前記素子形成領域の一部を覆うようにビット線
方向に長尺の浮遊ゲート用導体膜を形成する工程と、 （３）前記浮遊ゲート用導体膜上に第２の絶縁膜を介し
て第２の導電膜を堆積し、該第２の導電膜および前記浮
遊ゲート用導電膜を同時にパターニングしてワード線を
兼ねる制御ゲート電極と浮遊ゲート電極とを形成する工
程と、 （４）前記制御ゲート電極の上面並びに前記制御ゲート
電極および前記浮遊ゲート電極の側面を覆う第３の絶縁
膜を形成しその上に第３の導電膜を堆積した後、該第３
の導電膜をエッチバックして、前記浮遊ゲート電極およ
び前記制御ゲート電極の積層体の側面にサイドウォール
状のスプリットゲート電極を形成する工程と、 （５）ドレイン領域を形成すべき側にある前記スプリッ
トゲート電極を除去する工程と、 （６）前記浮遊ゲート電極および前記制御ゲート電極か
らなる積層体並びに前記スプリットゲート電極をマスク
に第２導電型不純物を導入してソース・ドレイン領域を
形成する工程と、を含むことを特徴とする不揮発性半導
体記憶装置の製造方法、が提供される。
【００１５】
【作用】上述した手段によれば、メモリセルの浮遊ゲー
ト・制御ゲート・ソース領域、ドレイン領域が完全に自
己整合的に形成されるため、浮遊ゲートに対して制御ゲ
ートの面積を最大にすることができる。その結果、制御
ゲートの浮遊ゲートに対する制御性は向上し、電子の注
入／引き抜き効率を向上させることができ、また大きな
読み出し電流を得ることができる。また、自己整合工程
においてはマスク合わせに対するズレをデバイス設計に
考慮する必要がないため、メモリセルの面積を縮小する
ことができる。さらに、制御ゲート、浮遊ゲートの容量
結合比のばらつきが小さくなり、メモリセルの書き込み
深さ、書き込み速度、読み出し電流等のデバイス特性は
安定し、デバイス製造時に歩留りが向上する。
ト・制御ゲート・ソース領域、ドレイン領域が完全に自
己整合的に形成されるため、浮遊ゲートに対して制御ゲ
ートの面積を最大にすることができる。その結果、制御
ゲートの浮遊ゲートに対する制御性は向上し、電子の注
入／引き抜き効率を向上させることができ、また大きな
読み出し電流を得ることができる。また、自己整合工程
においてはマスク合わせに対するズレをデバイス設計に
考慮する必要がないため、メモリセルの面積を縮小する
ことができる。さらに、制御ゲート、浮遊ゲートの容量
結合比のばらつきが小さくなり、メモリセルの書き込み
深さ、書き込み速度、読み出し電流等のデバイス特性は
安定し、デバイス製造時に歩留りが向上する。
【００１６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）は本発明の第１の実施例を
説明するためのメモリセルの平面図、図１（ｂ）は図１
（ａ）のＡ−Ａ線での断面図、図１（ｃ）は図１（ａ）
のＢ−Ｂ線での断面図である。
て説明する。 ［第１の実施例］図１（ａ）は本発明の第１の実施例を
説明するためのメモリセルの平面図、図１（ｂ）は図１
（ａ）のＡ−Ａ線での断面図、図１（ｃ）は図１（ａ）
のＢ−Ｂ線での断面図である。
【００１７】図１において、１は表面領域がｐ型のシリ
コン基板、２は浮遊ゲート、３ａは制御ゲート、３ｂは
スプリットゲート、４はソース領域、５はドレイン領
域、６ａはアルミ配線（ビット線）、６ｂはアルミ配線
（ソース線）、７ａはアルミ配線６ａをドレイン領域５
に接続させるためのコンタクト孔、７ｂはアルミ配線６
ｂをソース領域４と接続させるためのコンタクト孔、８
は層間絶縁膜、９は素子分離絶縁膜、１０は浮遊ゲート
２とシリコン基板１との間の第１ゲート絶縁膜、１１は
浮遊ゲート２と制御ゲート３ａとの間の第２ゲート絶縁
膜、１２は、制御ゲート３ａ上、並びに、浮遊ゲート２
および制御ゲート３ａの側面に形成されたシリコン酸化
膜、１３は、スプリットゲート３ｂを制御ゲート３ａに
接続するためにシリコン酸化膜１２に開孔されたコンタ
クト孔である。
コン基板、２は浮遊ゲート、３ａは制御ゲート、３ｂは
スプリットゲート、４はソース領域、５はドレイン領
域、６ａはアルミ配線（ビット線）、６ｂはアルミ配線
（ソース線）、７ａはアルミ配線６ａをドレイン領域５
に接続させるためのコンタクト孔、７ｂはアルミ配線６
ｂをソース領域４と接続させるためのコンタクト孔、８
は層間絶縁膜、９は素子分離絶縁膜、１０は浮遊ゲート
２とシリコン基板１との間の第１ゲート絶縁膜、１１は
浮遊ゲート２と制御ゲート３ａとの間の第２ゲート絶縁
膜、１２は、制御ゲート３ａ上、並びに、浮遊ゲート２
および制御ゲート３ａの側面に形成されたシリコン酸化
膜、１３は、スプリットゲート３ｂを制御ゲート３ａに
接続するためにシリコン酸化膜１２に開孔されたコンタ
クト孔である。
【００１８】このメモリセルアレイにおいては、各セル
のソース領域４は拡散層により接続されているが、この
ソース領域を形成する拡散層は数ビット（８〜６４ビッ
ト）毎にアルミ配線（ソース線）６ｂによって裏打ちさ
れており、これによりソースの寄生抵抗は低減化されて
いる。図１に示すように、ソース線（６ｂ）が走る領域
下にはセルは形成されていない。この実施例では、制御
ゲート３ａとスプリットゲート３ｂを電気的に接続する
コンタクト孔１３はソース線（６ｂ）下の素子分離領域
９上に形成されている。
のソース領域４は拡散層により接続されているが、この
ソース領域を形成する拡散層は数ビット（８〜６４ビッ
ト）毎にアルミ配線（ソース線）６ｂによって裏打ちさ
れており、これによりソースの寄生抵抗は低減化されて
いる。図１に示すように、ソース線（６ｂ）が走る領域
下にはセルは形成されていない。この実施例では、制御
ゲート３ａとスプリットゲート３ｂを電気的に接続する
コンタクト孔１３はソース線（６ｂ）下の素子分離領域
９上に形成されている。
【００１９】このメモリセルにおいて、スプリットゲー
ト３ｂは、浮遊ゲート２と制御ゲート３ａとの積層体の
サイドウォールとして形成されたものである。また、ソ
ース・ドレイン領域４、５は、浮遊ゲート２と制御ゲー
トの積層体およびスプリットゲート３ｂに対し、自己整
合されて形成されている。
ト３ｂは、浮遊ゲート２と制御ゲート３ａとの積層体の
サイドウォールとして形成されたものである。また、ソ
ース・ドレイン領域４、５は、浮遊ゲート２と制御ゲー
トの積層体およびスプリットゲート３ｂに対し、自己整
合されて形成されている。
【００２０】図２は、図１（ａ）に示したセルアレイの
等価回路を示したものである〔ただし、図１（ａ）では
図面の都合上ワード線３本分のセルのみが示されてい
る〕。図２中のセル（２、１）の読み出し動作は、例え
ば、ワード線Ｗ２に３Ｖを、ビット線Ｂ１に１Ｖを印加
し、他のワード線・ビット線を接地することにより、行
うことができる。また、同セルに対する書き込みは、例
えば、ワード線Ｗ２に１２Ｖ、ビット線Ｂ１に７Ｖを印
加し、他のワード線、ビット線を接地し、セル（２、
１）において発生すホットエレクトロンを同セルの浮遊
ゲートに注入することにより行うことができる。読み出
し・書き込みいずれにおいても、選択されたワード線Ｗ
２に接続されたスプリットゲートは選択ワード線と同電
位となり、選択されないワード線Ｗ１、Ｗ３、Ｗ４、
…、に接続されたスプリットゲートは非選択ワード線と
同電位の０Ｖとなる。メモリセルの消去動作は、例えば
ワード線Ｗ２に−１４Ｖ程度を印加し、Fowler-Nordhei
m トンネル電流機構によりワード線Ｗ２に接続されてい
るセルすべてを一括して消去することによって行う。
等価回路を示したものである〔ただし、図１（ａ）では
図面の都合上ワード線３本分のセルのみが示されてい
る〕。図２中のセル（２、１）の読み出し動作は、例え
ば、ワード線Ｗ２に３Ｖを、ビット線Ｂ１に１Ｖを印加
し、他のワード線・ビット線を接地することにより、行
うことができる。また、同セルに対する書き込みは、例
えば、ワード線Ｗ２に１２Ｖ、ビット線Ｂ１に７Ｖを印
加し、他のワード線、ビット線を接地し、セル（２、
１）において発生すホットエレクトロンを同セルの浮遊
ゲートに注入することにより行うことができる。読み出
し・書き込みいずれにおいても、選択されたワード線Ｗ
２に接続されたスプリットゲートは選択ワード線と同電
位となり、選択されないワード線Ｗ１、Ｗ３、Ｗ４、
…、に接続されたスプリットゲートは非選択ワード線と
同電位の０Ｖとなる。メモリセルの消去動作は、例えば
ワード線Ｗ２に−１４Ｖ程度を印加し、Fowler-Nordhei
m トンネル電流機構によりワード線Ｗ２に接続されてい
るセルすべてを一括して消去することによって行う。
【００２１】本実施例のメモリセルの製造方法を図３〜
図１１を参照して以下に説明する。各図において（ａ）
は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での断面
図、（ｃ）は平面図（ａ）のＢ−Ｂ線での断面図であ
る。はじめに、図３に示すように、ボロン濃度が２×１
０15ｃｍ-3程度のｐ型のシリコン基板１（あるいはｐ型
またはｎ型シリコン基板にｐウェルを形成したものでも
よく、その場合はｐウェルの表面部のボロン濃度が２×
１０15ｃｍ-3程度）の表面部にＬＯＣＯＳ（Local Oxid
ation of Silicon）法により素子分離絶縁膜９を形成
し、素子分離絶縁膜９の形成されていない素子形成領域
に第１ゲート絶縁膜１０を形成する。ここで、第１ゲー
ト絶縁膜１０としては熱酸化による膜厚７〜１０ｎｍの
酸化シリコン膜が量産上使用可能である。
図１１を参照して以下に説明する。各図において（ａ）
は平面図、（ｂ）は平面図（ａ）のＡ−Ａ線での断面
図、（ｃ）は平面図（ａ）のＢ−Ｂ線での断面図であ
る。はじめに、図３に示すように、ボロン濃度が２×１
０15ｃｍ-3程度のｐ型のシリコン基板１（あるいはｐ型
またはｎ型シリコン基板にｐウェルを形成したものでも
よく、その場合はｐウェルの表面部のボロン濃度が２×
１０15ｃｍ-3程度）の表面部にＬＯＣＯＳ（Local Oxid
ation of Silicon）法により素子分離絶縁膜９を形成
し、素子分離絶縁膜９の形成されていない素子形成領域
に第１ゲート絶縁膜１０を形成する。ここで、第１ゲー
ト絶縁膜１０としては熱酸化による膜厚７〜１０ｎｍの
酸化シリコン膜が量産上使用可能である。
【００２２】次に、図４に示すように、浮遊ゲート電極
となるポリシリコン膜をＣＶＤ（Chemical Vapor Depos
ition;化学的気相成長）法により成長させ、リンドープ
によって低抵抗化した後、ビット線方向に長尺となるよ
うに、また素子形成領域を差し渡すようにパターニング
して、浮遊ゲートポリシリコン膜２′を形成する。続い
て、図５に示すように、第２ゲート絶縁膜１１となる膜
厚２０ｎｍ程度のシリコン酸化膜を全面に成長させる。
第２ゲート絶縁膜としては、換算膜厚が同じ、酸化膜／
窒化膜／酸化膜構造（ＯＮＯ）の多層膜を用いることも
できる。さらに、制御ゲートを形成するためのポリサイ
ド膜をＣＶＤ法およびスパッタ法により全面に成長させ
る。そして、このポリサイド膜をパターニングしてワー
ド線を兼ねる制御ゲート３ａを形成するとともにその下
の浮遊ゲートポリシリコン膜２′をもパターニングして
浮遊ゲート２を形成する。すなわち、制御ゲート３ａと
浮遊ゲート２とはビット線方向において互いに自己整合
的に形成されることになる。制御ゲートをポリシリコン
により形成することもできる。
となるポリシリコン膜をＣＶＤ（Chemical Vapor Depos
ition;化学的気相成長）法により成長させ、リンドープ
によって低抵抗化した後、ビット線方向に長尺となるよ
うに、また素子形成領域を差し渡すようにパターニング
して、浮遊ゲートポリシリコン膜２′を形成する。続い
て、図５に示すように、第２ゲート絶縁膜１１となる膜
厚２０ｎｍ程度のシリコン酸化膜を全面に成長させる。
第２ゲート絶縁膜としては、換算膜厚が同じ、酸化膜／
窒化膜／酸化膜構造（ＯＮＯ）の多層膜を用いることも
できる。さらに、制御ゲートを形成するためのポリサイ
ド膜をＣＶＤ法およびスパッタ法により全面に成長させ
る。そして、このポリサイド膜をパターニングしてワー
ド線を兼ねる制御ゲート３ａを形成するとともにその下
の浮遊ゲートポリシリコン膜２′をもパターニングして
浮遊ゲート２を形成する。すなわち、制御ゲート３ａと
浮遊ゲート２とはビット線方向において互いに自己整合
的に形成されることになる。制御ゲートをポリシリコン
により形成することもできる。
【００２３】続いて、図６に示すように、膜厚０．１〜
０．５μｍのシリコン酸化膜１２をＣＶＤ法により成長
させ、素子分離絶縁膜９上において、制御ゲート３ａの
一部を露出させるコンタクト孔１３を形成する。さら
に、図７に示すように、ＣＶＤ法によりポリシリコンを
堆積してスプリットゲートポリシリコン膜３ｂ′を形成
する。このポリシリコン膜３ｂ′の膜厚は０．２５μｍ
程度が適当である。
０．５μｍのシリコン酸化膜１２をＣＶＤ法により成長
させ、素子分離絶縁膜９上において、制御ゲート３ａの
一部を露出させるコンタクト孔１３を形成する。さら
に、図７に示すように、ＣＶＤ法によりポリシリコンを
堆積してスプリットゲートポリシリコン膜３ｂ′を形成
する。このポリシリコン膜３ｂ′の膜厚は０．２５μｍ
程度が適当である。
【００２４】続いて、図８に示すように、感光性レジス
ト１５にてコンタクト孔１３を覆った後、スプリットゲ
ートポリシリコン膜３′を異方性ドライエッチングにて
エッチバックして、スプリットゲートポリシリコン側壁
３″を形成する。そして感光性レジスト１５を剥離す
る。ここでスプリットゲートポリシリコン側壁３″と制
御ゲート３ａはコンタクト孔１３を介して電気的に接続
されている。
ト１５にてコンタクト孔１３を覆った後、スプリットゲ
ートポリシリコン膜３′を異方性ドライエッチングにて
エッチバックして、スプリットゲートポリシリコン側壁
３″を形成する。そして感光性レジスト１５を剥離す
る。ここでスプリットゲートポリシリコン側壁３″と制
御ゲート３ａはコンタクト孔１３を介して電気的に接続
されている。
【００２５】次いで、図９に示すように、ソース領域４
となるべき領域上およびコンタクト孔１３上を感光性レ
ジスト１６で覆った後、ドレイン領域５となるべき側の
スプリットゲートポリシリコン側壁３″を等方性ドライ
エッチングまたはウエットエッチングにより除去し、ソ
ース領域４形成領域側にスプリットゲート３ｂを形成す
る。
となるべき領域上およびコンタクト孔１３上を感光性レ
ジスト１６で覆った後、ドレイン領域５となるべき側の
スプリットゲートポリシリコン側壁３″を等方性ドライ
エッチングまたはウエットエッチングにより除去し、ソ
ース領域４形成領域側にスプリットゲート３ｂを形成す
る。
【００２６】そして、この感光性レジスト１６を剥離す
る。さらに、素子分離絶縁膜９、ゲート２、３ａ、３ｂ
をマスクとして、砒素を、ドーズ：１〜５×１０15ｃｍ
-2程度にイオン注入し、その後８００〜９５０℃程度の
熱処理を加えてソース領域４、ドレイン領域５を形成す
る。最後に、層間絶縁膜８を堆積し、続いてこの層間絶
縁膜にコンタクト孔７ａ、７ｂを開孔し、スパッタ蒸着
法によりアルミニウムを堆積し、これをパターニングし
て、アルミ配線６ａ、６ｂを形成して、図１０に示され
る構造を得る。
る。さらに、素子分離絶縁膜９、ゲート２、３ａ、３ｂ
をマスクとして、砒素を、ドーズ：１〜５×１０15ｃｍ
-2程度にイオン注入し、その後８００〜９５０℃程度の
熱処理を加えてソース領域４、ドレイン領域５を形成す
る。最後に、層間絶縁膜８を堆積し、続いてこの層間絶
縁膜にコンタクト孔７ａ、７ｂを開孔し、スパッタ蒸着
法によりアルミニウムを堆積し、これをパターニングし
て、アルミ配線６ａ、６ｂを形成して、図１０に示され
る構造を得る。
【００２７】［第２の実施例］次に、図１１〜図１４を
参照して本発明の第２の実施例について説明する。図１
１（ａ）は、本発明の第２の実施例を説明するためのメ
モリセルの平面図であり、図１１（ｂ）は図１１（ａ）
のＡ−Ａ線での断面図である。
参照して本発明の第２の実施例について説明する。図１
１（ａ）は、本発明の第２の実施例を説明するためのメ
モリセルの平面図であり、図１１（ｂ）は図１１（ａ）
のＡ−Ａ線での断面図である。
【００２８】図１１において、１は表面がｐ型のシリコ
ン基板、２は浮遊ゲート、３ａは制御ゲート、３ｂはス
プリットゲート、１７は、ソース・ドレイン領域を構成
するとともにビット線を構成する埋め込み拡散層、１８
は、タングステン（Ｗ）またはシリサイドからなるワー
ド線、１９は第１層間絶縁膜、６は主ビット線を構成す
るアルミ配線、７は、アルミ配線６を埋め込み拡散層１
７に接続するためのコンタクト孔、２０は第２層間絶縁
膜、１０は浮遊ゲート２とシリコン基板１との間に形成
された第１ゲート絶縁膜、１１は浮遊ゲート２と制御ゲ
ート３ａとの間に形成された第２ゲート絶縁膜、１２
は、浮遊ゲート２・第２ゲート絶縁膜・制御ゲート３ａ
からなる積層ゲートとスプリットゲート３ｂを分離する
シリコン酸化膜である。
ン基板、２は浮遊ゲート、３ａは制御ゲート、３ｂはス
プリットゲート、１７は、ソース・ドレイン領域を構成
するとともにビット線を構成する埋め込み拡散層、１８
は、タングステン（Ｗ）またはシリサイドからなるワー
ド線、１９は第１層間絶縁膜、６は主ビット線を構成す
るアルミ配線、７は、アルミ配線６を埋め込み拡散層１
７に接続するためのコンタクト孔、２０は第２層間絶縁
膜、１０は浮遊ゲート２とシリコン基板１との間に形成
された第１ゲート絶縁膜、１１は浮遊ゲート２と制御ゲ
ート３ａとの間に形成された第２ゲート絶縁膜、１２
は、浮遊ゲート２・第２ゲート絶縁膜・制御ゲート３ａ
からなる積層ゲートとスプリットゲート３ｂを分離する
シリコン酸化膜である。
【００２９】これは、仮想接地線構成（Vertual Grand
Array ）のセルアレイであり、ソース・ドレイン領域を
構成する埋め込み拡散層１７がビット線を兼ねている。
そしてこの埋め込み拡散層１７は数ビット（８〜６４ビ
ット）毎にアルミ配線（主ビット線）６によって裏打ち
され、これによりその寄生抵抗は低減されている。図１
２に図１１（ａ）の等価回路を示す。図２中のセル
（２、１）の読み出し動作は、例えば、ワード線Ｗ２に
５Ｖを、ビット線Ｂ１を接地、ビット線Ｂ２を１．５
Ｖ、他のワード線を接地、他のビット線をフローティン
グ（オープン）とすることにより行うことができる。
Array ）のセルアレイであり、ソース・ドレイン領域を
構成する埋め込み拡散層１７がビット線を兼ねている。
そしてこの埋め込み拡散層１７は数ビット（８〜６４ビ
ット）毎にアルミ配線（主ビット線）６によって裏打ち
され、これによりその寄生抵抗は低減されている。図１
２に図１１（ａ）の等価回路を示す。図２中のセル
（２、１）の読み出し動作は、例えば、ワード線Ｗ２に
５Ｖを、ビット線Ｂ１を接地、ビット線Ｂ２を１．５
Ｖ、他のワード線を接地、他のビット線をフローティン
グ（オープン）とすることにより行うことができる。
【００３０】また、同セルに対する書き込みは、ワード
線Ｗ２に１２Ｖを印加し、ビット線Ｂ１を接地し、ビッ
ト線Ｂ２に７Ｖを印加し非選択の他のワード線は接地す
ることにより当該セルのチャネルにホットエレクトロン
を発生させこれをこのセルの浮遊ゲートに注入すること
により行うことができる。読み出し・書き込みのいずれ
の場合においても、各スプリットゲートはワード線１８
と同電位となる。メモリセルの消去動作は、例えばワー
ド線Ｗ２に−１４Ｖ程度を印加し、Fowler-Nordheim ト
ンネル電流機構によりワード線Ｗ２に接続されているセ
ルすべてを一括して消去することによって行う。
線Ｗ２に１２Ｖを印加し、ビット線Ｂ１を接地し、ビッ
ト線Ｂ２に７Ｖを印加し非選択の他のワード線は接地す
ることにより当該セルのチャネルにホットエレクトロン
を発生させこれをこのセルの浮遊ゲートに注入すること
により行うことができる。読み出し・書き込みのいずれ
の場合においても、各スプリットゲートはワード線１８
と同電位となる。メモリセルの消去動作は、例えばワー
ド線Ｗ２に−１４Ｖ程度を印加し、Fowler-Nordheim ト
ンネル電流機構によりワード線Ｗ２に接続されているセ
ルすべてを一括して消去することによって行う。
【００３１】本実施例のメモリセルの製造方法を図１３
（ａ）〜（ｃ）および図１４（ａ）〜（ｃ）を参照して
以下に説明する。これらは１１図（ａ）のＡ−Ａ線での
各工程における断面図を示している。まず、図１３
（ａ）に示されるように、表面部がｐ型のシリコン基板
１の表面に、第１ゲート絶縁膜１０（膜厚８〜１０ｎｍ
のシリコン酸化膜）を形成した後、浮遊ゲートを形成す
るためのポリシリコン膜、第２ゲート絶縁膜（酸化膜換
算膜厚１５〜２５ｎｍのＯＮＯ膜）１１、制御ゲートを
形成するためのポリシリコン膜を形成した後、この３層
膜を同一パターニング工程においてエッチングして、埋
め込み拡散層が形成される領域の間に浮遊ゲートポリシ
リコン膜２′・第２ゲート絶縁膜１１・制御ゲートポリ
シリコン膜３ａ′からなる積層膜を互いに平行なパター
ンに形成する〔図１１（ａ）参照〕。
（ａ）〜（ｃ）および図１４（ａ）〜（ｃ）を参照して
以下に説明する。これらは１１図（ａ）のＡ−Ａ線での
各工程における断面図を示している。まず、図１３
（ａ）に示されるように、表面部がｐ型のシリコン基板
１の表面に、第１ゲート絶縁膜１０（膜厚８〜１０ｎｍ
のシリコン酸化膜）を形成した後、浮遊ゲートを形成す
るためのポリシリコン膜、第２ゲート絶縁膜（酸化膜換
算膜厚１５〜２５ｎｍのＯＮＯ膜）１１、制御ゲートを
形成するためのポリシリコン膜を形成した後、この３層
膜を同一パターニング工程においてエッチングして、埋
め込み拡散層が形成される領域の間に浮遊ゲートポリシ
リコン膜２′・第２ゲート絶縁膜１１・制御ゲートポリ
シリコン膜３ａ′からなる積層膜を互いに平行なパター
ンに形成する〔図１１（ａ）参照〕。
【００３２】次に、図１３（ｂ）に示すように、ＣＶＤ
法によりシリコン酸化膜１２を形成し、次いで、ＣＶＤ
法によりスプリットゲートを形成するためのスプリット
ゲートポリシリコン膜３ｂ′を成長させる。続いて、ス
プリットゲートポリシリコン膜３ｂ′をエッチバックし
て積層膜の両側にスプリットゲートポリシリコン側壁３
ｂ″を形成した後、図１３（ｃ）に示すように、片側の
ポリシリコン側壁のみを除去する。このポリシリコン側
壁の除去は、感光性レジストにて残すべき側壁領域を覆
った状態で等方性ドライエッチングまたはウエットエッ
チングを施すことにより行うことができる。そして、砒
素あるいは燐などのｎ型不純物をイオン注入によりドー
プして埋め込み拡散層１７を形成する。
法によりシリコン酸化膜１２を形成し、次いで、ＣＶＤ
法によりスプリットゲートを形成するためのスプリット
ゲートポリシリコン膜３ｂ′を成長させる。続いて、ス
プリットゲートポリシリコン膜３ｂ′をエッチバックし
て積層膜の両側にスプリットゲートポリシリコン側壁３
ｂ″を形成した後、図１３（ｃ）に示すように、片側の
ポリシリコン側壁のみを除去する。このポリシリコン側
壁の除去は、感光性レジストにて残すべき側壁領域を覆
った状態で等方性ドライエッチングまたはウエットエッ
チングを施すことにより行うことができる。そして、砒
素あるいは燐などのｎ型不純物をイオン注入によりドー
プして埋め込み拡散層１７を形成する。
【００３３】次に、図１４（ａ）に示されるように、浮
遊ゲートポリシリコン膜２′・第２絶縁膜１１・制御ゲ
ートポリシリコン膜３ａ′からなる積層膜の間を第１層
間絶縁膜１９により埋め込む。この埋め込みは、ＢＰＳ
Ｇ等のリフロー性の高い絶縁膜を成膜し熱処理を施した
後、これをエッチバックすることにより行なうことがで
きる。
遊ゲートポリシリコン膜２′・第２絶縁膜１１・制御ゲ
ートポリシリコン膜３ａ′からなる積層膜の間を第１層
間絶縁膜１９により埋め込む。この埋め込みは、ＢＰＳ
Ｇ等のリフロー性の高い絶縁膜を成膜し熱処理を施した
後、これをエッチバックすることにより行なうことがで
きる。
【００３４】さらに、図１４（ｂ）に示すように、シリ
コン酸化膜１４を堆積した後、その一部を除去して、ポ
リシリコン側壁３ｂ″の上面とポリシリコン膜３ａ′の
表面の一部を露出させる。しかる後、ワード線となるべ
きタングステン等の金属膜あるいはシリサイド膜を成長
させ、これをパターニングしてワード線１８を形成す
る。このとき、制御ゲートポリシリコン膜３ａ′、第２
ゲート絶縁膜１１、浮遊ゲートポリシリコン膜２′から
なる積層膜およびスプリットゲートポリシリコン側壁３
ｂ″も同時にパターニングして、浮遊ゲート２、制御ゲ
ート３ａおよびスプリットゲート３ｂを形成する。シリ
コン酸化膜１４を形成することなく、図１４（ａ）に示
す状態のまま直接ワード線を形成するための導電膜を形
成するようにしてもよい。
コン酸化膜１４を堆積した後、その一部を除去して、ポ
リシリコン側壁３ｂ″の上面とポリシリコン膜３ａ′の
表面の一部を露出させる。しかる後、ワード線となるべ
きタングステン等の金属膜あるいはシリサイド膜を成長
させ、これをパターニングしてワード線１８を形成す
る。このとき、制御ゲートポリシリコン膜３ａ′、第２
ゲート絶縁膜１１、浮遊ゲートポリシリコン膜２′から
なる積層膜およびスプリットゲートポリシリコン側壁３
ｂ″も同時にパターニングして、浮遊ゲート２、制御ゲ
ート３ａおよびスプリットゲート３ｂを形成する。シリ
コン酸化膜１４を形成することなく、図１４（ａ）に示
す状態のまま直接ワード線を形成するための導電膜を形
成するようにしてもよい。
【００３５】最後に、図１４（ｃ）に示すように、ＢＰ
ＳＧ等を堆積して第２層間絶縁膜２０を形成し、コンタ
クト孔（７）を形成した後、アルミニウムのスパッタ蒸
着とそのパターニングにより、埋め込み拡散層１７の裏
打ちとなるアルミ配線６を形成する。
ＳＧ等を堆積して第２層間絶縁膜２０を形成し、コンタ
クト孔（７）を形成した後、アルミニウムのスパッタ蒸
着とそのパターニングにより、埋め込み拡散層１７の裏
打ちとなるアルミ配線６を形成する。
【００３６】
【発明の効果】以上説明したように、本発明による不揮
発性半導体記憶素子においては、浮遊ゲートが制御ゲー
トに自己整合されて形成されているので、浮遊ゲートに
対して制御ゲートの面積を最大にすることができる。そ
の結果、制御ゲートの浮遊ゲートおよびチャネルに対す
る制御性は向上し、電子の注入／引き抜き効率を向上さ
せることができ、また大きな読み出し電流を得ることが
できる。あるいは電子の注入効率等が従来通りでよい場
合には駆動電圧を低下させることができる。また、自己
整合工程においてはマスク合わせに対するズレをデバイ
ス設計に考慮する必要がないため、メモリセルの面積を
縮小することができる。さらに、制御ゲート、浮遊ゲー
トの容量結合比のばらつきが小さくなるため、メモリセ
ルの書き込み深さ、書き込み速度、読み出し電流等のデ
バイス特性が安定化し、デバイス製造時の歩留りを向上
させることができる。
発性半導体記憶素子においては、浮遊ゲートが制御ゲー
トに自己整合されて形成されているので、浮遊ゲートに
対して制御ゲートの面積を最大にすることができる。そ
の結果、制御ゲートの浮遊ゲートおよびチャネルに対す
る制御性は向上し、電子の注入／引き抜き効率を向上さ
せることができ、また大きな読み出し電流を得ることが
できる。あるいは電子の注入効率等が従来通りでよい場
合には駆動電圧を低下させることができる。また、自己
整合工程においてはマスク合わせに対するズレをデバイ
ス設計に考慮する必要がないため、メモリセルの面積を
縮小することができる。さらに、制御ゲート、浮遊ゲー
トの容量結合比のばらつきが小さくなるため、メモリセ
ルの書き込み深さ、書き込み速度、読み出し電流等のデ
バイス特性が安定化し、デバイス製造時の歩留りを向上
させることができる。
【図１】本発明の第１の実施例を示す平面図と断面図。
【図２】図１に示したメモリセルアレイの等価回路図。
【図３】本発明の第１の実施例の製造方法を説明するた
めの一製造工程段階での平面図と断面図。
めの一製造工程段階での平面図と断面図。
【図４】本発明の第１の実施例の製造方法を説明するた
めの、図３の工程に続く製造工程段階での平面図と断面
図。
めの、図３の工程に続く製造工程段階での平面図と断面
図。
【図５】本発明の第１の実施例の製造方法を説明するた
めの、図４の工程に続く製造工程段階での平面図と断面
図。
めの、図４の工程に続く製造工程段階での平面図と断面
図。
【図６】本発明の第１の実施例の製造方法を説明するた
めの、図５の工程に続く製造工程段階での平面図と断面
図。
めの、図５の工程に続く製造工程段階での平面図と断面
図。
【図７】本発明の第１の実施例の製造方法を説明するた
めの、図６の工程に続く製造工程段階での平面図と断面
図。
めの、図６の工程に続く製造工程段階での平面図と断面
図。
【図８】本発明の第１の実施例の製造方法を説明するた
めの、図７の工程に続く製造工程段階での平面図と断面
図。
めの、図７の工程に続く製造工程段階での平面図と断面
図。
【図９】本発明の第１の実施例の製造方法を説明するた
めの、図８の工程に続く製造工程段階での平面図と断面
図。
めの、図８の工程に続く製造工程段階での平面図と断面
図。
【図１０】本発明の第１の実施例の製造方法を説明する
ための、図９の工程に続く製造工程段階での平面図と断
面図。
ための、図９の工程に続く製造工程段階での平面図と断
面図。
【図１１】本発明の第２の実施例を示す平面図と断面
図。
図。
【図１２】図１１（ａ）に示されるメモリセルアレイの
等価回路図。
等価回路図。
【図１３】本発明の第２の実施例の製造方法を説明する
ための工程順断面図の一部。
ための工程順断面図の一部。
【図１４】本発明の第２の実施例の製造方法を説明する
ための、図１３の工程に続く工程での工程順断面図。
ための、図１３の工程に続く工程での工程順断面図。
【図１５】従来例の平面図と断面図。
１ シリコン基板 ２ 浮遊ゲート ２′ 浮遊ゲートポリシリコン膜 ３ａ 制御ゲート ３ａ′ 制御ゲートポリシリコン膜 ３ｂ スプリットゲート ３ｂ′ スプリットゲートポリシリコン膜 ３ｂ″ スプリットゲートポリシリコン側壁 ４ ソース領域 ５ ドレイン領域 ６、６ａ、６ｂ アルミ配線 ７、７ａ、７ｂ、１３ コンタクト孔 ８ 層間絶縁膜 ９ 素子分離絶縁膜 １０ 第１ゲート絶縁膜 １１ 第２ゲート絶縁膜 １２、１４ シリコン酸化膜 １５、１６ 感光性レジスト １７ 埋め込み拡散層 １８ ワード線 １９ 第１層間絶縁膜 ２０ 第２層間絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/788 29/792
Claims (6)
- 【請求項１】 第１導電型半導体基板または第１導電型
半導体領域の表面領域内に第２導電型のソース領域およ
びドレイン領域が形成され、ソース・ドレイン領域間の
ドレイン領域寄りの第１のチャネル領域上に浮遊ゲート
電極と制御ゲート電極とが積層されており、ソース・ド
レイン領域間のソース寄りの第２のチャネル領域上に前
記浮遊ゲート電極および前記制御ゲート電極の側面から
は絶縁膜を介して隔てられかつ制御ゲート電極と接続さ
れたスプリットゲート電極が形成されている不揮発性半
導体記憶装置において、 前記浮遊ゲート電極はゲート長方向に前記制御ゲート電
極に自己整合されて形成されており、かつ、前記スプリ
ットゲート電極は前記浮遊ゲート電極と前記制御ゲート
電極との積層体に対するサイドウォールとして形成さ
れ、かつ、前記制御ゲート電極と前記スプリットゲート
電極とは素子分離領域上にまで延長され、該領域上で両
者は両者間に介在した絶縁膜に開口されたコンタクト孔
を介して接続されていることを特徴とする不揮発性半導
体記憶装置。 - 【請求項２】 第１導電型半導体基板または第１導電型
半導体領域の表面領域内に第２導電型のソース領域およ
びドレイン領域が形成され、ソース・ドレイン領域間の
ドレイン領域寄りの第１のチャネル領域上に浮遊ゲート
電極と制御ゲート電極とが積層されており、ソース・ド
レイン領域間のソース寄りの第２のチャネル領域上に前
記浮遊ゲート電極および前記制御ゲート電極の側面から
は絶縁膜を介して隔てられかつ制御ゲート電極と接続さ
れたスプリットゲート電極が形成されている不揮発性半
導体記憶装置において、 前記浮遊ゲート電極はゲート長方向に前記制御ゲート電
極に自己整合されて形成されており、かつ、前記スプリ
ットゲート電極は前記浮遊ゲート電極と前記制御ゲート
電極との積層体に対するサイドウォールとして形成さ
れ、かつ、前記制御ゲート電極と前記スプリットゲート
電極とがワード線により相互に接続されていることを特
徴とする不揮発性半導体記憶装置。 - 【請求項３】 （１）第１導電型半導体基板または第１
導電型半導体領域上に素子分離領域を形成して素子形成
領域を区画する工程と、 （２）前記素子形成領域上に第１の絶縁膜を形成し続い
て第１の導電膜を堆積した後該第１の導電膜をパターニ
ングして前記素子形成領域の一部を覆うようにビット線
方向に長尺の浮遊ゲート用導体膜を形成する工程と、 （３）前記浮遊ゲート用導体膜上に第２の絶縁膜を介し
て第２の導電膜を堆積し、該第２の導電膜および前記浮
遊ゲート用導電膜を同時にパターニングしてワード線を
兼ねる制御ゲート電極と浮遊ゲート電極とを形成する工
程と、 （４）前記制御ゲート電極の上面並びに前記制御ゲート
電極および前記浮遊ゲート電極の側面を覆う第３の絶縁
膜を形成しその上に第３の導電膜を堆積した後、該第３
の導電膜をエッチバックして、前記浮遊ゲート電極およ
び前記制御ゲート電極の積層体の側面にサイドウォール
状のスプリットゲート電極を形成する工程と、 （５）ドレイン領域を形成すべき側にある前記スプリッ
トゲート電極を除去する工程と、 （６）前記浮遊ゲート電極および前記制御ゲート電極か
らなる積層体並びに前記スプリットゲート電極をマスク
に第２導電型不純物を導入してソース・ドレイン領域を
形成する工程と、 を含むことを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項４】 前記第（４）の工程において、第３の絶
縁膜の形成後、該第３の絶縁膜の一部を除去して素子分
離領域上の前記制御ゲート電極の表面を露出させ、第３
の導電膜の堆積後のエッチバック工程においては制御ゲ
ート電極露出部上を含む第３の導電膜を残すようにし
て、前記スプリットゲート電極を前記制御ゲート電極と
接続された状態に形成することを特徴とする請求項３記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項５】 （１）第１導電型半導体基板または第１
導電型半導体領域上に第１の絶縁膜、第１の導電膜、第
２の絶縁膜および第２の導電膜を順次形成し、この積層
体をビット線方向に長尺となる形状にパターニングして
浮遊ゲート用導電膜および制御ゲート用導電膜を形成す
る工程と、 （２）前記制御ゲート用導電膜の上面並びに前記制御ゲ
ート用導電膜および前記浮遊ゲート用導電膜の側面を覆
う第３の絶縁膜を形成しその上に第３の導電膜を堆積し
た後、該第３の導電膜をエッチバックして、前記浮遊ゲ
ート用導電膜および前記制御ゲート用導電膜の積層体の
側面にサイドウォール状のスプリットゲート用導電膜を
形成する工程と、 （３）前記浮遊ゲート用導電膜および前記制御ゲート用
導電膜の積層体の一方の側にある前記スプリットゲート
用導電膜を除去する工程と、 （４）前記浮遊ゲート用導電膜および前記制御ゲート用
導電膜からなる積層体並びに前記スプリットゲート用導
電膜をマスクに第２導電型不純物を導入してソース・ド
レイン領域を形成する工程と、 （５）少なくとも前記制御ゲート用導電膜および前記ス
プリットゲート用導電膜の上面の一部が露出した状態で
第４の導電膜を堆積し、該第４の導電膜、前記制御ゲー
ト用導電膜、前記浮遊ゲート用導電膜および前記スプリ
ットゲート用導電膜を同時にパターニングして、浮遊ゲ
ート電極、制御ゲート電極、スプリットゲート電極、お
よび、前記制御ゲート電極とスプリットゲート電極とを
接続するワード線を形成する工程と、 を含むことを特徴とする不揮発性半導体記憶装置の製造
方法。 - 【請求項６】 前記第（４）の工程の後、前記第（５）
の工程に先立って、前記ソース・ドレイン領域上に存在
するゲート用導電膜群間の間隙を絶縁物によって埋め込
む工程が挿入されることを特徴とする請求項５記載の不
揮発性半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6259093A JP2658907B2 (ja) | 1994-09-29 | 1994-09-29 | 不揮発性半導体記憶装置およびその製造方法 |
| CN95118643A CN1041977C (zh) | 1994-09-29 | 1995-09-29 | 用于有补偿过擦除的侧壁分隔栅非易失半导体器件的方法 |
| KR1019950032767A KR0183484B1 (ko) | 1994-09-29 | 1995-09-29 | 과소거 동작 보상용으로서 측벽 분할 게이트를 갖는 비휘발성 반도체 장치 |
| US08/881,494 US5891775A (en) | 1994-09-29 | 1997-06-24 | Method of making nonvolatile semiconductor device having sidewall split gate for compensating for over-erasing operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6259093A JP2658907B2 (ja) | 1994-09-29 | 1994-09-29 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897309A JPH0897309A (ja) | 1996-04-12 |
| JP2658907B2 true JP2658907B2 (ja) | 1997-09-30 |
Family
ID=17329225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6259093A Expired - Lifetime JP2658907B2 (ja) | 1994-09-29 | 1994-09-29 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5891775A (ja) |
| JP (1) | JP2658907B2 (ja) |
| KR (1) | KR0183484B1 (ja) |
| CN (1) | CN1041977C (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100226771B1 (ko) * | 1996-12-19 | 1999-10-15 | 김영환 | 플래쉬 메모리 제조방법 |
| US6184073B1 (en) * | 1997-12-23 | 2001-02-06 | Motorola, Inc. | Process for forming a semiconductor device having an interconnect or conductive film electrically insulated from a conductive member or region |
| JP3425887B2 (ja) * | 1999-03-23 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及びその製造方法 |
| JP4488565B2 (ja) * | 1999-12-03 | 2010-06-23 | 富士通株式会社 | 半導体記憶装置の製造方法 |
| WO2001067517A1 (en) * | 2000-03-08 | 2001-09-13 | Koninklijke Philips Electronics N.V. | Semiconductor device and method of manufacturing the same. |
| JP4325972B2 (ja) * | 2001-01-30 | 2009-09-02 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置を含む半導体集積回路装置の製造方法 |
| JP3496932B2 (ja) * | 2001-01-30 | 2004-02-16 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置を含む半導体集積回路装置 |
| US6396745B1 (en) * | 2001-02-15 | 2002-05-28 | United Microelectronics Corp. | Vertical two-transistor flash memory |
| US6642441B2 (en) * | 2002-01-23 | 2003-11-04 | Kws Kleinwanzlebener Saatzucgt Ag | Inbred corn line KW4773 |
| TW550765B (en) * | 2002-08-30 | 2003-09-01 | Nanya Technology Corp | Manufacturing method of split-gate flash memory |
| KR100683389B1 (ko) * | 2005-09-20 | 2007-02-15 | 동부일렉트로닉스 주식회사 | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 |
| JP5540305B2 (ja) * | 2008-10-01 | 2014-07-02 | 独立行政法人 宇宙航空研究開発機構 | Ｘ線反射装置及びその製造方法 |
| CN108666211B (zh) * | 2018-05-03 | 2021-04-02 | 武汉新芯集成电路制造有限公司 | 一种改善控制栅填充缺陷的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01248670A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 不揮発性半導体記憶装置ならびにその動作方法および製造方法 |
| JPH0666329B2 (ja) * | 1988-06-30 | 1994-08-24 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH07101714B2 (ja) * | 1988-07-12 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置 |
| KR940006094B1 (ko) * | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| JP2588311B2 (ja) * | 1991-01-29 | 1997-03-05 | 富士通株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| US5268585A (en) * | 1991-07-01 | 1993-12-07 | Sharp Kabushiki Kaisha | Non-volatile memory and method of manufacturing the same |
| US5364806A (en) * | 1991-08-29 | 1994-11-15 | Hyundai Electronics Industries Co., Ltd. | Method of making a self-aligned dual-bit split gate (DSG) flash EEPROM cell |
| US5455792A (en) * | 1994-09-09 | 1995-10-03 | Yi; Yong-Wan | Flash EEPROM devices employing mid channel injection |
| KR0142601B1 (ko) * | 1995-02-28 | 1998-07-01 | 김주용 | 플래쉬 이이피롬 셀의 제조방법 |
-
1994
- 1994-09-29 JP JP6259093A patent/JP2658907B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-29 CN CN95118643A patent/CN1041977C/zh not_active Expired - Fee Related
- 1995-09-29 KR KR1019950032767A patent/KR0183484B1/ko not_active IP Right Cessation
-
1997
- 1997-06-24 US US08/881,494 patent/US5891775A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960012520A (ko) | 1996-04-20 |
| CN1123472A (zh) | 1996-05-29 |
| CN1041977C (zh) | 1999-02-03 |
| US5891775A (en) | 1999-04-06 |
| KR0183484B1 (ko) | 1999-03-20 |
| JPH0897309A (ja) | 1996-04-12 |
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