KR0142601B1 - 플래쉬 이이피롬 셀의 제조방법 - Google Patents

플래쉬 이이피롬 셀의 제조방법

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Abstract

본 발명은 플래쉬 이이피롬(FLASH EEPROM) 셀의 제조방법에 관한 것으로, 스프리트-게이트(Split-gate) 구조를 갖는 플래쉬 이이피롬 셀의 제조에 있어, 게이트산화막의 특성저하를 방지하기 위하여 셀의 소오스영역을 셀렉트게이트를 이용한 자기정렬(Self-aligned) 이온주입방법으로 형성하므로써 소자의 특성을 향상시킬 수 있도록 한 플래쉬 이이피롬 셀의 제조방법에 관한 것이다.

Description

플래쉬 이이피롬(FLASH EEPROM) 셀의 제조방법
제1도는 종래 플래쉬 이이피롬 셀의 단면도.
제2a내지 제2e도는 본 발명에 따른 플래쉬 이이피롬 셀의 제조방법을 설명하기 위한 소자의 단면도.
제3도는 제2E도의 레이아웃도.
*도면의 주요부분에 대한 부호의 설명
1:실리콘기판2:드레인영역
2A 및 2B:소오스영역3:터널산화막
4:셀렉트게이트산화막5:플로팅게이트
6:유전체막7:프로그램게이트
8:층간절연막9:사이드웰 절연막
10:폴리실리콘층10A:셀렉트게이트
11:산화막12:BPSG막
13:워드라인14:콘택홀
15 및 16:감광막20:활성영역
30:필드영역
본 발명은 플래쉬 이이피롬(FLASH EEPROM) 셀의 제조방법에 관한 것으로, 특히 스프리트-게이트(Split-gate) 구조를 갖는 플래쉬 이이피롬 셀의 제조에 있어, 셀(Cell)의 소오스(Source)영역을 셀렉트게이트(Select Gate)를 이용한 자기정렬(Self-aligned) 이온주입방법으로 형성하므로써 소자의 특성을 향상시킬 수 있도록
한 플래쉬 이이피롬 셀의 제조방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정에서 전기적인 프로그램(Program) 및 소거(Erase) 기능을 함께 가지는 플래쉬 이이피롬(Electrically Erasable Read Only Memory:EEPROM) 셀은 크게 적층-게이트(Stact-gate)구조와 스프리트-게이트 구조로 나누어 진다.
종래의 스프리트-게이트 구조를 갖는 플래쉬 이이피롬 셀의 제조방법은 제1도에 도시된 바와같이 이온주입공정에 의해 실리콘기판(1)에 소오스 및 드레인영역(2A 및 2)을 형성한다. 상기 실리콘기판(1)상의 상기 드레인영역(2) 양측부에 터널 산화막(3), 플로팅게이트(5), 유전체막(6), 프로그램게이트(7) 및 층간절연막(8)이 적층구조로 형성된 게이트전극을 형성한 후 전체면에 산화막을 형성하고 패터닝하여 노출된 실리콘기판(1)상에 셀렉트게이트산화막(4)을 형성한다. 이후 상기 게이트전극의 측벽에 사이드웰(Side wall) 절연막(9)을 형성하고 전체면에 폴리실리콘층(10)을 형성한 후 패터닝하여 셀렉트게이트를 형성하므로써 스프리트-게이트 구조를 갖는 플래쉬 이이피롬 셀이 형성되는데, 이와같은 공정을 거쳐 형성된 플래쉬 이이피롬 셀은 게이트전극 형성전에 소오스 및 드레인영역(2A 및 2)이 형성되기 때문에 게이트 산화막의 특성이 저하되며, 상기 소오스 및 드레인영역(2A 및 2)의 상부에 셀렉트게이트가 형성되기 때문에 기생 캐패시터(Prastic Capacitor)가 형성되어 소자의 동작속도가 감소된다.
따라서 본 발명은 스프리트-게이트 구조를 갖는 플래쉬 이이피롬 셀의 제조에 있어서, 셀의 소오스영역을 셀렉트게이트를 이용한 자기정렬 이온주입방법으로 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 이이피롬 셀의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 드레인영역이 형성된 실리콘기판상의 상기 드레인영역 양측부에 터널산화막, 플로팅게이트, 유전체막, 프로그램게이트 및 층간절연막이 적층구조로 형성된 게이트전극을 형성시키는 단계와, 상기 단계로부터 전체면에 산화막을 형성하고 패터닝하여 노출된 실리콘기판상에 셀렉트게이트산화막을 형성한 후 상기 게이트전극의 측벽에 사이드웰 절연막을 형성하는 단계와, 상기 단계로부터 전체면에 폴리실리콘층을 형성하고 감광막을 도포한 후 소오스영역이 형성될 부분의 상기 폴리실리콘층이 노출되도록 상기 감광막을 패터닝시키는 단계와 상기 단계로부터 상기패터닝된 감광막을 마스크로 이용한 식각공정을 통해 상기 폴리실리콘층을 패터닝하여 셀렉트게이트를 형성시키는 단계와, 상기 단계로부터 상기 셀렉트게이트를 이용한 자기정렬 이온주입방법으로 소오스영역을 형성시키는 단계와, 상기 단계로부터 전체면에 산화막을 형성한 후 BPSG막을 증착하고 평탄화시킨 다음 감광막을 도포하고 상기 드레인영역 상부의BPSG막이 노출되도록 상기 감광막을 패터닝시키는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 노출된 상기 BPSG막 및 산화막을 순차적으로 식각하여 콘택홀을 형성한 후 워드라인을 형성 시키는 단계로 이루어 지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제2a내지 제2e도는 본 발명에 따른 플래쉬 이이피롬 셀의 제조방법을 설명하기 위한 소자의 단면도로서, 제3도를 참조하여 설명하면 다음과 같다.
제2a도는 드레인영역(2)이 형성된 실리콘기판(1)상의 상기 드레인영역(2) 양측부에 터널산화막(3), 플로팅게이트(5), 유전체막(6), 프로그램게이트(7) 및 층간절연막(8)이 적층구조로 형성된 게이트전극을 형성한 후 전체면에 산화막을 형성하고 패터닝하여 노출된 실리콘기판(1)상에 셀렉트게이트산화막(4)을 형성한다. 이후 상기 게이트전극의 측벽에 사이드웰절연막(9)을 형성하고 전체면에 폴리실리콘층(10)을 형성한 다음 감광막(15)을 도포하고 소오스영역이 형성될 부분의 상기 폴리실리콘층(10)이 노출되도록 상기 감광막(15)을 패터닝한 상태의 단면도로서, 상기 사이드웰절연막(9)은 산화막-질화막-산화막이 순차적으로 적층된 ONO 구조의 절연막이다.
제2b도는 상기 패터닝된 감광막(15)을 마스크로 이용한 식각공정을 통해 상기 폴리실리콘층(10)을 패터닝하므로써 셀렉트게이트(10A)가 형성된 상태에서 상기 셀렉트게이트(10A)를 이용한 자기정렬 이온주입방법으로 소오스영역(2B)을 형성시킨 상태의 단면도이다.
제2c도는 전체면에 산화막(11)을 형성한후 BPSG(BoroPhospho Silicate Glass)막(12)을 증착하고 평탄화시킨 다음 감광막(16)을 도포하고 상기 드레인영역(2)상부의 BPSG막(12)이 노출되도록 상기 감광막(16)을 패터닝한 상태의 단면도이다.
제2d도는 상기 패터닝된 감광막(16)을 마스크로 이용하여 노출된 상기 BPSG막(12) 및 산화막(11)을 순차적으로 식각하므로써 콘택홀(14)이 형성된 상태의 단면도이다.
제2e도는 전체면에 폴리실리콘, 폴리사이드(Polycide) 또는 금속(Metal)을 증착하여 워드라인(13)을 형성하므로써 플래쉬 이이피롬 셀의 형성이 완료된 상태의 단면도로서, 제3도에 도시된 레이아웃도의 A - A' 부분을 절취한 상태인데, 상기 제3도의 미설명 부호 20은 활성영역(Active region)이고, 부호30은 필드영역(Field region)을 나타낸다.
상술한 바와같이 본 발명에 의하면 위드라인을 폴리실리콘 또는 폴리사이드로 형성하고, 셀렉트게이트를 폴리실리콘으로 형성하므로써 게이트산화막의 특성을 향상시킬 수 있으며, 소오스영역을 셀렉트게이트를 이용한 자기정렬 이온주입방법으로 형성하므로써 셀렉트 트랜지스터의 셀 오프 누설전류(Cell off leakage
current)를 감소시킬 수 있다. 또한 LDD(Lightly doped drain)구조의 트랜지스터를 형성하므로써 GIDL(Gate Induced Drain Leakage)효과를 감소시켜 소자의 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.

Claims (3)

  1. 플래쉬 이이피롬 셀의 제조방법에 있어서, 드레인영역이 형성된 실리콘기판상의 상기 드레인영역 양측부에 터널산화막, 플로팅게이트, 유전체막, 프로그램게이트 및 층간절연막이 적층구조로 형성된 게이트전극을 형성시키는 단계와, 상기 단계로부터 전체면에 산화막을 형성하고 패터닝하여 노출된 실리콘기판상에 셀렉트게이트산화막을 형성한 후 상기 게이트전극의 측벽에 사이드웰 절연막을 형성하는 단계와, 상기 단계로부터 전체면에 폴리실리콘층을 형성하고 감광막을 도포한 후 소오스영역이 형성될 부분의 상기 폴리실리콘층이 노출되도록 상기 감광막을 패터닝시키는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 마스크로 이용한 식각공정을 통해 상기 폴리실리콘층을 패터닝하여 셀렉트게이트를 형성시키는 단계와, 상기 단계로부터 상기 셀렉트게이트를 이용한 자기정렬 이온주입방법으로 소오스영역을 형성시키는 단계와, 상기 단계로부터 전체면에 산화막을 형성한 후 BPSG막을 증착하고 평탄화시킨다음 감광막을 도포하고 상기 드레인영역 상부의 BPSG막이 노출되도록 상기 감광막을 패터닝시키는 단계와, 상기 단계로부터 상기 패터닝된 감광막을 마스크로 이용한 식각공정으로 노출된 상기 BPSG막 및 산화막을 순차적으로 식각하여 콘택홀을 형성한 후 워드라인을 형성 시키는 단계로 이루어 지는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  2. 제1항에 있어서, 상기 사이드웰 절연막을 산화막-질화막-산화막이 순차적으로 적층된 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
  3. 제1항에 있어서, 상기 워드라인은 폴리실리콘, 폴리사이드 또는 금속으로 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100523771B1 (ko) * 2001-12-19 2005-10-27 미쓰비시덴키 가부시키가이샤 불휘발성 반도체 기억 장치
US7800158B2 (en) 2005-11-17 2010-09-21 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0655785B1 (en) * 1993-11-30 2001-10-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and its manufacturing method
JP2658907B2 (ja) * 1994-09-29 1997-09-30 日本電気株式会社 不揮発性半導体記憶装置およびその製造方法
TW340958B (en) * 1997-02-25 1998-09-21 Winbond Electronics Corp The producing method for self-aligned isolating gate flash memory unit
US6011289A (en) * 1998-09-16 2000-01-04 Advanced Micro Devices, Inc. Metal oxide stack for flash memory application
KR100363840B1 (ko) * 1999-12-27 2002-12-06 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
US6642103B2 (en) 2000-03-08 2003-11-04 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing the same
CN100341138C (zh) * 2003-01-09 2007-10-03 力晶半导体股份有限公司 闪存的制造方法
US10903217B2 (en) * 2019-01-18 2021-01-26 Globalfoundries Singapore Pte. Ltd. Anti-fuse memory cell and a method for forming the anti-fuse memory cell

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4861730A (en) * 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
US5008212A (en) * 1988-12-12 1991-04-16 Chen Teh Yi J Selective asperity definition technique suitable for use in fabricating floating-gate transistor
US5280446A (en) * 1990-09-20 1994-01-18 Bright Microelectronics, Inc. Flash eprom memory circuit having source side programming
US5422504A (en) * 1994-05-02 1995-06-06 Motorola Inc. EEPROM memory device having a sidewall spacer floating gate electrode and process
US5429969A (en) * 1994-05-31 1995-07-04 Motorola, Inc. Process for forming electrically programmable read-only memory cell with a merged select/control gate

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100523771B1 (ko) * 2001-12-19 2005-10-27 미쓰비시덴키 가부시키가이샤 불휘발성 반도체 기억 장치
US7800158B2 (en) 2005-11-17 2010-09-21 Samsung Electronics Co., Ltd. Semiconductor device and method of forming the same

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Publication number Publication date
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