KR100248622B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치의 제조방법에 관한 것으로서 메모리소자가 형성될 메모리영역과 노말트랜지스터가 형성될 구동영역을 갖는 반도체기판 상에 노말트랜지스터의 게이트와 EPROM 등의 메모리소자의 플로팅게이트를 형성하기 위한 다결정실리콘층과 EPROM 등의 메모리소자의 유전막을 형성하기 위한 ONO막을 연속하여 형성한 후 패터닝하여 구동영역 상에 노말트랜지스터의 게이트를 형성하므로 이 노말트랜지스터의 게이트에 측벽을 크기를 증가시키지 않고 형성할 수 있다. 따라서, 게이트의 측면에 형성된 측벽을 마스크로 사용하여 노말트랜지스터의 소오스 및 드레인영역을 형성할 때 저농도영역의 크기가 증가되는 것을 방지하여 전류구동능력을 향상시킬 수 있다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, EPROM(Erasable and Programable Read Only Memory)과 이를 구동시키는 구동트랜지스터를 동시에 형성하는 반도체장치의 제조방법에 관한 것이다.
일반적으로, 메모리장치는 데이터를 저장하는 메모리부와 이 메모리부를 구동하는 구동부를 포함한다. 메모리장치는 메모리부를 구성하는 소자의 특성에 따라 디램 및 에스램 등의 램과 EPROM 등의 PROM으로 이루어진다.
그러나, 구동부는 메모리부를 이루는 소자와 무관하게 통상 노말트랜지스터(normal transistor)로 이루어진다. 따라서, 메모리장치는 메모리부를 이루는 소자와 구동부를 이루는 노말트랜지스터를 동시에 형성한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 제조공정도이다.
도 1a를 참조하면, EPROM 등의 메모리소자가 형성될 메모리영역(C1)와 노말트랜지스터가 형성될 구동영역(C2)을 갖는 P형의 반도체기판(11) 상의 소정 부분에 통상의 LOCOS(Local Oxidation of Silicon) 방법에 의해 소자영역과 필드영역을 한정하는 필드산화막(13)을 형성한다. 그리고, 반도체기판(11)의 표면을 열산화하여 게이트절연막(15)을 형성하고, 이 게이트절연막(15) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 불순물이 도핑된 제 1 다결정실리콘층(19)을 형성한다. 그 다음, 제 1 다결정실리콘층(19)을 메모리영역(C1)에 잔류하고 구동영역(C2)에 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝한다. 이 때, 구동영역(C2)에 잔류하는 제 1 다결정실리콘층(19)은 노말트랜지스터의 게이트(17)가 된다.
도 1b를 참조하면, 반도체기판(11) 상에 메모리영역(C1)에 잔류하는 제 1 다결정실리콘층(19)을 덮도록 산화막-질화막-산화막(Oxide-Nitride-Oxide:이하, ONO라 칭함) 구조를 갖는 유전막(21)을 형성한다. 이 때, 유전막(21)이 구동영역(C2) 상에 잔류하는 게이트(17)의 표면에도 형성된다.
메모리영역(C1)에 잔류하는 제 1 다결정실리콘층(19)을 덮는 제 1 포토레지스트패턴(23)을 형성한다. 그리고, 제 1 포토레지스트패턴(23)을 마스크로 이용하여 구동영역(C2) 내의 유전막(22)을 이방성식각하여 제거한다. 이 때, 게이트(17)의 측면에는 유전막(22)이 제거되지 않고 잔유물(22)이 남게된다.
도 1c를 참조하면, 제 1 포토레지스트패턴(23)을 제거한다. 그리고, 상술한 구조의 전 표면에 CVD 방법으로 불순물이 도핑된 제 2 다결정실리콘층(25)을 형성하고, 이 제 2 다결정실리콘층(25) 상에 캡산화막(27)을 형성한다.
캡산화막(27) 상의 메모리영역(C1)의 소정 부분에 제 2 포토레지스트패턴(29)을 형성한다.
도 1d를 참조하면, 제 2 포토레지스트패턴(29)을 마스크로 사용하여 메모리영역(C1) 내의 캡산화막(27), 제 2 다결정실리콘층(25), 유전막(21) 및 제 1 다결정실리콘층(19)을 순차적으로 패터닝한다. 상기에서, 메모리영역(C2) 내에 잔류하는 제 1 다결정실리콘층(19)와 제 2 다결정실리콘층(25)은 EPROM 등의 플로팅게이트와 콘트롤게이트가 된다.
제 2 포토레지스트패턴(29)과 콘트롤게이트(25) 상의 캡산화막(27)을 제거한다. 그리고, 구동영역(C2)을 덮는 제 3 포토레지스트패턴(31)을 형성한다.
제 3 포토레지스트패턴(31)과 콘트롤게이트(25)를 마스크로 사용하여 반도체기판(11)의 메모리영역(C1) 내의 노출된 부분에 EPROM 등의 소오스 및 드레인영역으로 이용될 N형의 제 1 불순물영역(33)을 형성한다.
도 1e를 참조하면, 제 3 포토레지스트패턴(31)을 제거한다. 그리고, 메모리영역(C1)을 덮는 제 4 포토레지스트패턴(35)를 형성한다.
제 4 포토레지스트패턴(35)과 노말게이트(17)를 마스크로 사용하여 반도체기판(11)의 구동영역(C2) 내의 노출된 부분에 LDD(Lightly Doped Drain) 영역으로 이용될 N형의 제 2 불순물영역(37)을 형성한다.
도 1f를 참조하면, 제 4 포토레지스트패턴(35)을 제거한다. 그리고, 잔유물(22)이 남아있는 노말게이트(17)의 측면과 플로팅게이트(19) 및 콘트롤게이트(25)의 측면에 측벽(39)을 형성한다. 그 다음, 메모리영역(C1)을 덮는 제 5 포토레지스트패턴(41)을 형성한다.
제 5 포토레지스트패턴(41)과 노말게이트(17)를 마스크로 사용하여 반도체기판(11)의 구동영역(C2) 내의 노출된 부분에 제 2 불순물영역(37)과 중첩되어 노말트랜지스터의 소오스 및 드레인영역으로 사용될 N형의 제 3 불순물영역(43)을 형성한다.
그 후, 제 5 포토레지스트패턴(41)을 제거한다.
상술한 바와 같이 종래 기술에 따른 반도체장치는 메모리부를 이루는 EPROM과 구동부를 이루는 노말트랜지스터를 반도체기판 상에 동시에 형성할 때 다결정실리콘을 증착하고 메모리영역에 잔류하고 구동영역에 소정 부분에만 잔류하도록 패터닝하여 노말트랜지스터의 게이트를 형성한 후 이 노말트랜지스터의 게이트와 메모리영역에 잔류하는 다결정실리콘층을 덮도록 ONO 구조를 갖는 유전막을 형성한다. 메모리부에 플로팅게이트와 콘트롤게이트를 한정하기 위해 패터닝할 때 노말게이트의 게이트 측면에 유전막이 잔류하게 된다.
그러나, 노말게이트의 게이트 측면에 잔류하는 유전막은 질화막과 산화막의 식각선택비가 다르므로 이 후 EPROM의 플로팅게이트와 콘트롤게이트를 한정하기 위한 패터닝시와 세정 공정시 질화막 보다 산화막이 빠르게 제거되어 이 산화막 외측의 질화막은 노말게이트의 반대 방향으로 휘어진다. 그러므로, 노말게이트의 반대 방향으로 휘어진 질화막에 의해 노말게이트의 측면에 측벽이 두껍게 형성되어 노말게이트의 소오스 및 드레인영역을 형성할 때 저농도영역의 크기가 증가되므로 기생 저항의 증가로 인한 전류구동능력이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 노말트랜지스터의 저농도영역의 크기를 감소시켜 전류구동능력을 향상시킬 수 있는 반도체장치의 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 메모리소자가 형성될 메모리영역과 노말트랜지스터가 형성될 구동영역을 갖는 제 1 도전형의 반도체기판 상에 게이트절연막을 개재시키고 제 1 다결정실리콘층 및 유전막을 형성한 후 상기 구동영역의 소정 부분에 잔류시켜 노말트랜지스터의 게이트를 형성함과 동시에 상기 메모리영역의 전체에 잔류되게 패터닝하는 공정과, 상기 반도체기판 상에 상기 유전막을 덮는 제 2 다결정실리콘층과 캡산화막을 형성하고 상기 캡산화막 상의 상기 구동영역의 전체와 상기 메모리영역의 소정 부분에만 잔류하도록 패터닝하여 상기 메모리소자의 플로팅게이트와 콘트롤게이트를 형성하는 공정과, 상기 반도체기판의 상기 메모리영역 내의 노출된 부분에 상기 메모리소자의 소오스 및 드레인영역으로 이용될 제 2 도전형의 제 1 불순물영역을 형성하는 공정과, 상기 반도체기판의 상기 구동영역 내의 노출된 부분에 노말트랜지스터의 저농도영역으로 이용될 제 2 도전형의 제 2 불순물영역을 형성하는 공정과, 상기 노말트랜지스터의 게이트의 측면과 상기 플로팅게이트 및 상기 콘트롤게이트의 측면에 측벽을 형성하는 공정과, 상기 반도체기판의 구동영역 내의 노출된 부분에 제 2 불순물영역과 중첩되는 상기 노말트랜지스터의 소오스 및 드레인영역으로 사용될 제 2 도전형의 제 3 불순물영역을 형성하는 공정을 구비한다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체장치의 제조공정도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 제조공정도이다.
도 2a를 참조하면, EPROM 등의 메모리소자가 형성될 메모리영역(C11)와 노말트랜지스터가 형성될 구동영역(C12)을 갖는 P형의 반도체기판(51) 상의 소정 부분에 통상의 LOCOS 방법에 의해 소자영역과 필드영역을 한정하는 필드산화막(53)을 형성한다. 그리고, 반도체기판(51)의 표면을 열산화하여 게이트절연막(55)을 형성하고, 이 게이트절연막(55) 상에 CVD 방법으로 불순물이 도핑된 제 1 다결정실리콘층(59)을 형성하고, 이 제 1 다결정실리콘층(59) 상에 ONO 구조를 갖는 유전막(61)을 형성한다. 그 다음, 유전막(61) 및 제 1 다결정실리콘층(59)을 메모리영역(C11)에 잔류하고 구동영역(C12)에 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝한다. 이 때, 구동영역(C12)에 잔류하는 제 1 다결정실리콘층(59)은 노말트랜지스터의 게이트(57)가 되며, 이 게이트(57)의 측면에는 유전막(61)이 잔류하지 않게된다.
도 2b를 참조하면, 반도체기판(51) 상에 유전막(61)을 덮도록 CVD 방법으로 불순물이 도핑된 제 2 다결정실리콘층(63)을 형성하고, 이 제 2 다결정실리콘층(63) 상에 캡산화막(65)을 형성한다. 그리고, 캡산화막(65) 상의 구동영역(C12)과 메모리영역(C11)의 소정 부분에만 잔류하는 제 1 포토레지스트패턴(67)을 형성한다.
도 2c를 참조하면, 제 1 포토레지스트패턴(67)을 마스크로 이용하여 메모리영역(C11) 내의 캡산화막(65), 제 2 다결정실리콘층(63), 유전막(61) 및 제 1 다결정실리콘층(59)을 포토리쏘그래피 방법으로 패터닝한다. 이 때, 메모리영역(C11)에 잔류하는 제 1 및 제 2 다결정실리콘층(59)(63)은 EPROM 등의 플로팅게이트와 콘트롤게이트가 된다.
제 1 포토레지스트패턴(67)을 마스크로 사용하여 반도체기판(51)의 메모리영역(C11) 내의 노출된 부분에 N형의 불순물을 이온 주입하여 EPROM 등의 소오스 및 드레인영역으로 이용될 제 1 불순물영역(69)을 형성한다.
도 2d를 참조하면, 제 1 포토레지스트패턴(67)을 제거한다. 그리고, 메모리영역(C11)을 덮는 제 2 포토레지스트패턴(71)을 형성한다.
제 2 포토레지스트패턴(71)과 노말게이트(17)를 마스크로 사용하여 반도체기판(51)의 구동영역(C12) 내의 노출된 부분에 노말트랜지스터의 LDD 영역으로 이용될 N형의 제 2 불순물영역(73)을 형성한다.
도 2e를 참조하면, 제 2 포토레지스트패턴(71)을 제거한다. 그리고, 노말게이트(57)의 측면과 플로팅게이트(59) 및 콘트롤게이트(61)의 측면에 측벽(75)을 형성한다. 이 때, 노말트랜지스터의 게이트(57)의 측면에 유전막(61)이 잔류하지 않으므로 측벽(75)의 크기를 증가시키지 않는다. 그 다음, 메모리영역(C11)을 덮는 제 3 포토레지스트패턴(77)을 형성한다.
제 3 포토레지스트패턴(77)과 노말게이트(57)를 마스크로 사용하여 반도체기판(51)의 구동영역(C12) 내의 노출된 부분에 제 2 불순물영역(73)과 중첩되어 노말트랜지스터의 소오스 및 드레인영역으로 사용될 N형의 제 3 불순물영역(79)을 형성한다.
그 후, 제 3 포토레지스트패턴(77)을 제거한다.
상술한 바와 같이 본 발명에 따른 반도체장치의 제조방법은 노말트랜지스터의 게이트를 형성하기 위한 다결정실리콘층과 EPROM 등의 메모리소자의 유전막을 형성하기 위한 ONO막을 연속하여 형성한 후 패터닝하여 구동영역에 노말트랜지스터의 게이트를 형성한다. 그러므로, 게이트의 측면에 유전막이 잔류하지 않게되며, 이에 의해, 노말트랜지스터의 게이트의 측면에 형성되는 측벽의 크기를 증가시키지 않는다.
따라서, 본 발명은 게이트의 측면에 형성된 측벽을 마스크로 사용하여 노말트랜지스터의 소오스 및 드레인영역을 형성할 때 저농도영역의 크기가 증가되는 것을 방지하여 전류구동능력을 향상시킬 수 있다.
Claims (3)
- 메모리소자가 형성될 메모리영역과 노말트랜지스터가 형성될 구동영역을 갖는 제 1 도전형의 반도체기판 상에 게이트절연막을 개재시키고 제 1 다결정실리콘층 및 유전막을 형성한 후 상기 구동영역의 소정 부분에 잔류시켜 노말트랜지스터의 게이트를 형성함과 동시에 상기 메모리영역의 전체에 잔류되게 패터닝하는 공정과,상기 반도체기판 상에 상기 유전막을 덮는 제 2 다결정실리콘층과 캡산화막을 형성하고 상기 캡산화막 상의 상기 구동영역의 전체와 상기 메모리영역의 소정 부분에만 잔류하도록 패터닝하여 상기 메모리소자의 플로팅게이트와 콘트롤게이트를 형성하는 공정과,상기 반도체기판의 상기 메모리영역 내의 노출된 부분에 상기 메모리소자의 소오스 및 드레인영역으로 이용될 제 2 도전형의 제 1 불순물영역을 형성하는 공정과,상기 반도체기판의 상기 구동영역 내의 노출된 부분에 노말트랜지스터의 저농도영역으로 이용될 제 2 도전형의 제 2 불순물영역을 형성하는 공정과,상기 노말트랜지스터의 게이트의 측면과 상기 플로팅게이트 및 상기 콘트롤게이트의 측면에 측벽을 형성하는 공정과,상기 반도체기판의 구동영역 내의 노출된 부분에 제 2 불순물영역과 중첩되는 상기 노말트랜지스터의 소오스 및 드레인영역으로 사용될 제 2 도전형의 제 3 불순물영역을 형성하는 공정을 구비하는 반도체장치의 제조방법.
- 상기 메모리소자의 소오스 및 드레인영역으로 이용될 제 2 도전형의 제 1 불순물영역을 상기 플로팅게이트와 상기 콘트롤게이트를 형성하는 마스크를 사용하여 형성하는 반도체장치의 제조방법.
- 청구항 1에 있어서 상기 메모리소자의 플로팅게이트와 콘트롤게이트를 형성하고 상기 구동영역 상에 잔류하는 유전막, 제 2 다결정실리콘층 및 캡산화막을 제거하는 공정을 더 구비하는 반도체장치의 제조방법.
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