KR100574358B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

실리사이드화에 따른 구조적 불안정성을 극복할 수 있는 반도체 장치와 그 제조방법이 개시되어 있다. 이를 위하여 소자분리막에 의하여 정의되는 활성영역을 포함하는 기판을 제조한 후, 소자분리막 및 활성영역 상에 활성영역 일부를 노출시키는 실리사이데이션 방지 패턴을 포함하는 식각 마스크를 형성한다. 이어서 노출된 활성영역 상에 게이트 구조물을 형성하고, 실리사이데이션 방지 패턴 상의 게이트 구조물의 측벽에 측벽 스페이서를 형성한다. 계속하여, 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성하는 반도체 장치의 제조방법 및 이에 의한 반도체장치가 제공된다. 트랜지스터의 소스/드레인을 실리사이드화시키는 경우 야기되는 보이드(void)나 구조파괴(intrusion)를 방지할 수 있게 된다. 따라서 신뢰성이 있고, 우수한 동작특성을 가지는 트랜지스터를 용이하게 생산할 수 있게 된다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR DEVICE}
도 1a 및 1b는 트리플 게이트 트랜지스터를 설명하기 위한 평면도이다.
도 1b는 상기 도 1a에 도시된 트리플 게이트 트랜지스터를 설명하기 위한 사시도이다.
도 2a 내지 2c는 종래 기술에 따른 반도체 제조방법을 설명하기 위한 단면도들이다.
도 3a 및 3b는 종래 기술에 따른 실리사이데이션 공정을 설명하기 위한 단면도들이다.
도 4는 본 발명에 의한 반도체 장치 제조방법의 일 실시예를 나타내는 순서도이다.
도 5a 내지 도 5p는 본 발명에 의한 반도체 장치 제조방법의 일 실시예를 설명하기 위한 단면도들이다.
도 6a 내지 6c는 본 발명에 의한 반도체 장치 제조방법의 다른 실시예를 설명하기 위한 단면도들이다.
도 7은 본 발명에 의한 반도체 장치 제조방법의 또 다른 실시예를 나타내는 순서도이다.
도 8a 내지 도 8d는 본 발명에 의한 반도체 장치 제조방법의 또 다른 실시예를 설명하기 위한 단면도들이다.
도 9a 및 9d는 본 발명에 의한 반도체 장치 제조방법의 또 다른 실시예를 설명하기 위한 단면도들이다.
도 10a 내지 10h는 본 발명에 의한 반도체 장치 제조방법의 또 다른 실시예를 설명하기 위한 단면도들이다.
도 11a는 본 발명에 의한 반도체 장치의 일 실시예를 나타내는 단면도이다.
도 11b는 본 발명에 의한 반도체 장치의 다른 실시예를 나타내는 단면도이다.
도 12a는 본 발명에 의한 반도체 장치의 또 다른 실시예를 나타내는 단면도이다.
도 12b는 본 발명에 의한 반도체 장치의 또 다른 실시예를 나타내는 단면도이다.
* 도면의 주요 부분에 대한 간단한 설명 *
100 : SOI 기판 101, 301 : 하부 반도체 기판
103, 303 : 매몰절연막 105 :표면 반도체막
106，206, 306, 406 : 활성영역 107, 307 : 제2 산화막
108 : 질화실리콘막 110, 310 : 식각저지막 패턴
111: 제1 산화막 112, 113 제1 산화막 패턴
115, 315 : 소자분리막 120: 식각마스크
121, 321 ： 실리사이데이션 방지막
122, 123, 322, 323 : 실리사이데이션 방지 패턴
125, 325 : 제3 산화막 패턴 130 : 게이트 구조물
132, 332 : 게이트 절연막 133, 333 : 게이트 전극 막
134, 334 : 게이트 전극 141, 341 : 오프셋 스페이서
143, 343 : 측벽 스페이서 151, 351 : 소스/드레인 확장영역
153, 353 : 소스/드레인 영역 157, 357 : 소스/드레인 실리사이드막
161, 361 : 식각저지층 163 : 제1 절연막
165: 콘택 플러그 169, 369 : 금속배선
238, 438 : 게이트 스페이서 304 : 매몰절연막 노출영역
305 : 질화실리콘 패턴 노출영역 308 : 제1 질화실리콘막
324 : 제3 산화막 336: 게이트 실리사이드막
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 안정된 구조와 성능을 가지는 트리플 게이트 트랜지스터 및 그 제조방법에 관한 것이다.
반도체 산업은 꾸준히 성장하여 양적 및 질적인 향상을 이루어 왔다. 그 핵심 기술은 반도체 트랜지스터의 소형화 및 집적화 기술이다. 반도체 트랜지스터의 소형화 및 집적화 기술은 반도체 소자를 구성하는 구조물들의 소형화에 의해 달성된다. 반도체 소자가 소형화됨에 따라 단위 칩 내에 더 많은 소자를 집적할 수 있으며, 소자를 통과하는 전자의 통과 시간을 줄임으로써 소자의 처리 속도를 향상시킬 수 있다. 또한, 반도체 소자 내에서 이동하는 전자의 양을 감소시켜 소자의 소비 전력을 절감할 수 있다.
반도체 소자의 고직접화, 고속화, 저전력화는 곧 반도체의 성능 향상을 의미한다. 과거 1971년 최소 선폭이 10㎛ 정도인 트랜지스터에서, 1997년에는 최소 선폭이 0.25㎛ 정도인 트랜지스터, 2003년에는 최소 선폭이 90㎚ 정도인 트랜지스터 시대까지 기대할 수 있게 되었다. 반도체 전자 소자의 소형화 기술은 지난 30년 동안 그 크기에 있어서 약 50배 정도, 그 집적도에 있어서는 약 10,000배 정도, 그리고 칩의 속도에 있어서는 약 1,000 배 정도의 향상을 이룩할 수 있었다. 현재, 약 90nm의 선폭을 갖는 트랜지스터 및 나아가 약 65nm 정도의 선폭을 갖는 트랜지스터에 대한 연구도 진행되고 있다.
그러나, 100 nm 이하에서 집적회로 공정용 형상묘사 기술이 아직 확보되지 않았기 때문에 소자의 스케일을 줄이는 데는 한계가 있게 된다. 또한, 채널 폭이 90 nm 이하에서는 숏 채널 효과(Short Channel Effect)와 게이트 산화막을 통한 누설 전류가 발생하는 문제가 있다. 여기서, 숏 채널효과란 고온 열처리에 의해 소스 및 드레인층 내의 n형 또는 p형 불순물 원자는 채널 영역 내에서 확산하여 유효 채널의 길이가 감소하는 것을 의미한다. 유효 채널 길이가 감소되면, 특히, 극도로 작은 게이트 길이의 디바이스 내의 소스와 드레인 사이에 단락이 발생한다.
이에 대한 개선 방안으로 채널(channel)의 3면에 폴리게이트(poly gates)가 형성된 트랜지스터가 있다. 이러한 트랜지스터를 트리플 게이트(triple gate) 트랜지스터라고 한다.
도 1a는 트리플 게이트 트랜지스터의 일 예를 설명하기 위한 평면도이고, 도 1b는 상기 도 1a에 도시된 트리플 게이트 트랜지스터의 A 부분을 설명하기 위한 사시도이다. 도 1a를 1b를 참조하면, 트리플 게이트 트랜지스터는 예를 들면, 하부 반도체 기판(11), 매몰절연막(13), 상기 입체구조의 활성영역(16)이 형성되고, 상기 입체구조는 둘러싸는 형태로 게이트 구조물(30)이 형성된다. 즉, 게이트 구조물이 둘러싸는 3방향의 활성영역에 채널이 형성된다. 상기 트리플 게이트 트랜지스터를 이용하면 싱글 게이트를 사용하였을 경우보다 실리콘의 두께의 문제 및 숏 채널 효과도 개선할 수 있기 때문에 65nm 이하의 반도체 공정에서 적합하다.
그러나 전술한 트리플 게이트 트랜지스터에서 소스/드레인 영역의 특성을 개선하기 위하여 실리사이드층을 형성하는 경우, 소스/드레인 영역을 포함하는 실리콘층 전부가 실리사이드화되는 문제점이 발생한다.
도 2a 내지 2c는 종래 기술에 따른 반도체 제조방법에 따른 문제점을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 트리플 게이트 반도체 장치는 하부 반도체 기판(11) 및 매몰절연막(13) 상에 형성된 활성영역(16)과 게이트 절연막(32), 게이트 전극(34), 게이트 실리사이드막(37)을 포함하는 게이트 구조물(30)을 구비한다. 그리고 게이 트 구조물 측벽에 형성된 오프셋 스페이서(41), 측벽 스페이서(43)를 가진다. 또한, 활성영역(16)에 소스/드레인 확장영역(51), 소스/드레인 영역(53)이 형성되고, 소스/드레인 영역 측벽에는 소스/드레인 오프셋 스페이서(61), 소스/드레인 측벽 스페이서(63)이 형성된다.
이때, 금속막을 형성하고 실리사이드화시키는 경우 소스/드레인 오프셋 스페이서(61), 소스/드레인 측벽 스페이서(63)가 리세스되지 않는 경우, 소스/드레인 영역(53)의 표면에만 소스/드레인 실리사이드막(57)이 형성된다.
그러나 도 2b를 참조하면, 트랜지스터의 제조과정에서 식각 등에 의하여 상기 소스/드레인 오프셋 스페이서(61), 소스/드레인 측벽 스페이서(63)등은 과식각되어 실리콘 패턴에 비하여 리세스(recess)한 구조(R)를 가지게 된다. 따라서 실리사이드화시키는 경우 상기 실리콘 패턴은 상면(a 방향)뿐만 아니라 측면(b, c 방향)에서도 실리사이드화가 진행된다.
이 경우 도 2c를 참조하면, 실리콘 층에 보이드(void; 91)가 발생하여 트랜지스터가 작동하지 않을 우려가 있다. 또한, 실리사이드 파괴(intrusion; 93)현상이 나타나서 소스/드레인 정션(junction)을 손상시키고, 전류누설(leakage)이 일어난다. 결국, 트리플 게이트 트랜지스터의 소스/드레인 영역에 실리사이드 층을 형성하는 경우 안정적인 구조의 트랜지스터를 제조하는 것이 용이하지 않게 된다.
이를 보다 구체적으로 설명하면 다음과 같다. 도 3a 및 3b는 종래 기술에 따른 실리사이데이션 공정을 설명하기 위한 단면도들이다.
도 3a 및 3b를 참조하면, 소스/드레인 영역(53)의 실리콘 측벽의 소스/드레 인 오프셋 스페이서(61)와 소스/드레인 측벽 스페이서(63)가 실리콘 상면 보다 리세스한 구조이다. 따라서, 실리사이드화가 실리콘층의 상면 뿐만 아니라 측면에서도 진행되어, 도 3b의 우측에 도시된 큰 폭의 트랜지스터의 에지 부분에서는 바닥까지 실리사이드화가 진행된다. 또한, 도 3c의 좌측에 도시된 작은 폭의 트랜지스터의 경우 실리콘 층이 전면적으로 실리사이드화된다. 실리사이드화는 통상 소스/드레인 영역(53)의 실리콘과 금속(58)이 화학양론적(stoicheiometric)인 비율로 반응하여 진행하여 실리사이드막(59)이 형성되는데, 만약에 실리사이드화가 실리콘 패턴의 바닥까지 진행하여도 화학양론적인 비율을 만족시키지 못하는 경우 실리사이드화가 채널방향에서도 진행된다. 따라서, 트랜지스터의 구조파괴 및 보이드가 발생할 우려가 있다.
따라서, 실리사이드화 공정 전까지 식각 등에 의한 실리콘 패턴 측벽의 스페이서의 손상을 방지할 필요가 있다.
따라서, 본 발명의 제1 목적은 실리사이드화에 따른 구조적 불안정성을 극복하여 전류누설이 최소화되고, 동작특성이 우수한 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 제2 목적은 실리사이드화에 따른 구조적 불안정성을 극복할수 있는 실리사이데이션 방지 패턴을 가지는 반도체 장치를 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치 의 제조방법의 일 실시예에 의하면, 우선 소자분리막에 의하여 정의되는 활성영역을 포함하는 기판을 제조하고, 소자분리막 및 활성영역 상에 활성영역 일부를 노출시키는 실리사이데이션 방지 패턴을 포함하는 식각 마스크를 형성한다. 이어서, 노출된 활성영역 상에 게이트 구조물을 형성한다. 다음에 실리사이데이션 방지 패턴 상의 게이트 구조물의 측벽에 측벽 스페이서를 형성한 후, 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성한다.
여기서, 전술한 식각 마스크를 형성한 후에 식각 마스크를 사용하여 활성영역을 식각하고, 게이트 구조물은 식각된 활성영역 상에 형성될 수 있다. 또한, 활성영역을 식각한 후, 선택적으로 식각 마스크의 측벽의 식각된 활성영역 상에 게이트 스페이서를 형성하는 과정을 추가할 수 있으며, 게이트 구조물은 게이트 스페이서 사이의 식각된 활성영역 상에 형성될 수 있다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치의 제조방법의 다른 실시예에 따르면, 먼저 하부 반도체 기판, 매몰절연막, 및 표면 반도체막을 포함하는 SOI 기판을 제조한다. 이어서, 표면 반도체막 일부를 소자분리막에 의하여 활성영역으로 정의하고, 소자분리막 및 활성영역 상에 활성영역 일부를 노출시키는 실리사이데이션 방지 패턴 및 제1 산화막 패턴을 포함하는 식각 마스크를 형성한다.
그 다음, 식각 마스크를 사용하여 노출된 활성영역을 가로지르는 방향의 제1 산화막 패턴을 제거하여 노출된 활성영역 양측의 상기 매몰절연막을 노출시키고, 노출된 활성영역 및 매몰절연막 상에 게이트 구조물을 형성한다. 계속하여, 실리사 이데이션 방지 패턴 상의 게이트 구조물의 측벽에 측벽 스페이서를 형성하는 단계하고, 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성한다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치의 제조방법의 또 다른 실시예에 따르면, 먼저, 소자분리막에 의하여 정의된 표면 반도체막 패턴을 가지는 기판을 제조하고, 이어서 소자분리막 및 표면 반도체막 패턴 상에 표면 반도체막 패턴의 일부를 노출시키는 실리사이데이션 방지 패턴 및 제1 산화막 패턴을 포함하는 식각 마스크를 형성한다. 이후, 식각마스크를 이용하여 노출된 상기 표면 반도체막 패턴을 가로지는 방향의 제1 산화막 패턴을 제거하여 다면체로 구성되는 3차원의 활성영역을 형성하고, 활성영역의 측면 및 상면과 매몰 절연막 상에 게이트 구조물을 형성한다. 이어서, 실리사이데이션 방지 패턴 상의 게이트 구조물의 측벽에 측벽 스페이서를 형성한다. 계속하여, 측벽 스페이서를 마스크로 하여 활성영역에 소스/드레인 영역을 형성한다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치의 제조방법의 또 다른 실시예에 따르면, 하부 반도체 기판, 매몰절연막, 및 상기 매몰 절연막 상에 형성된 표면 반도체막 패턴을 포함하는 기판을 준비한다. 그 다음, 표면 반도체막 패턴을 포함하는 기판 상에 식각저지막을 형성하고, 표면 반도체막 패턴을 소자분리막 및 식각저지막에 의하여 활성영역으로 정의한 후, 소자분리막 및 활성영역 상에 활성영역 일부를 노출시키는 실리사이데이션 방지 패턴 및 제1 산화막 패턴을 포함하는 식각 마스크를 형성한다. 그리고 식각 마스크를 사용 하여 노출된 활성영역을 가로지르는 방향의 상기 제1 산화막 패턴을 제거하여 노출된 활성영역 양측의 식각저지막을 노출시킨 후, 노출된 식각 저지막을 제거하여 상기 노출된 활성영역 양측의 상기 매몰절연막을 노출시킨다. 이어서, 노출된 활성영역 및 매몰절연막 상에 게이트 구조물을 형성한 후, 실리사이데이션 방지 패턴 상의 게이트 구조물의 측벽에 측벽 스페이서를 형성하고, 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성한다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 장치는 하부 반도체 기판, 매몰절연막, 및 소자분리막에 의하여 정의되는 활성영역을 가지는 표면 반도체막을 포함하는 SOI 기판과 활성영역을 가로지르는 방향으로 활성영역 및 매몰절연막 상에 형성된 게이트 구조물을 가진다. 그리고 게이트 구조물의 양측의 활성영역 상에 형성된 실리사이데이션 방지 패턴, 실리사이데이션 방지 패턴 상의 상기 게이트 구조물의 양측벽에 형성된 측벽 스페이서를 포함한다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 다른 일 실시예에 따른 반도체 장치는 하부 반도체 기판, 매몰절연막, 및 다면체로 구성되는 3차원의 활성영역을 가지는 표면 반도체막을 포함하는 SOI 기판과 활성영역을 가로지르는 방향으로 상기 활성영역의 측면 및 상면과 상기 매몰절연막 상에 형성된 게이트 구조물을 포함한다. 그리고 게이트 구조물의 양측의 활성영역 상에 형성된 실리사이데이션 방지 패턴과 실리사이데이션 방지 패턴 상의 게이트 구조물의 양측벽에 형성된 측벽 스페이서를 구비한다.
본 발명에 의하면, 트랜지스터의 소스/드레인을 실리사이드화시키는 경우 야기되는 보이드(void)나 구조파괴(intrusion)를 방지할 수 있게 된다. 따라서 신뢰성이 있고, 우수한 동작특성을 가지는 트랜지스터를 용이하게 생산할 수 있게 된다. 또한, 실리사이데이션 방지막을 트랜지스터의 소스/드레인 영역을 형성하기 전에 형성함으로써, 실리사이데이션 방지 패턴의 형성시 발생되는 열적 충격(thermal budget)으로부터 트랜지스터의 손상을 방지할 수 있다.
결국 이는 차세대 디바이스들의 제조공정의 요구에 부응하는 경쟁력 있는 방법으로, 신뢰성 높은 메모리 소자를 경제적으로 생산할 수 있게 되므로 전체적인 반도체 제조 공정에 요구되는 시간 및 비용을 절감할 수 있게 된다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들에 의한 반도체 장치 및 그 제조방법을 상세하게 설명한다.
본 발명은 실리사이드화에 따른 구조적 불안정성을 극복하여 전류누설이 최소화되고, 동작특성이 우수한 반도체 장치의 제조방법을 제공한다. 도 4는 본 발명에 의한 반도체 장치 제조방법의 일 실시예를 나타내는 순서도이다.
도 4를 참조하여 본 실시예에 의한 반도체 장치의 제조방법을 살펴보면, 먼저 소자분리막 및 활성영역을 포함하는 기판을 제조한(단계 S110) 후, 상기 활성영역 일부를 노출시키는 실리사이드화 방지 패턴을 포함하는 식각 마스크를 형성한다(단계 S120). 이어서, 상기 노출된 활성영역 상에 게이트 구조물을 형성하고(단계 S130), 상기 실리사이드화 방지 패턴상의 상기 게이트 구조물의 측벽에 측 벽 스페이서를 형성한다(단계 S140). 다음에, 상기 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성한다(단계 S150).
본 실시예를 도면을 참조하여, 구체적인 제조단계별로 보다 상세하게 설명하기로 한다. 다만, 이하에서 상술한 반도체 장치의 제조방법의 각 개별 단계를 구체적인 공정이나 물질, 수치 등으로 설명하지만, 이는 이해를 돕기 위한 예에 불과할 뿐 상술한 각 단계를 달성할 수 있는 다른 공정이나 물질, 수치를 사용하여도 무방하다.
도 5a 내지 도 5p는 본 발명에 의한 반도체 장치 제조방법의 일 실시예를 설명하기 위한 단면도들이다.
먼저, 도 5a 내지 5f에 의하면, 먼저 소자분리막(115)에 의하여 정의되는 활성영역(106)을 포함하는 기판(100)을 제조한다(단계 S110). 상기 기판(100)으로는 실리콘 반도체 기판이나 SOI(Silicon On Insulator) 기판을 예로 들 수 있다.
도 5a를 참조하면, 본 실시예에 의한 기판으로 SOI 기판을 준비한다. 상기 SOI 기판은 하부 반도체층(101), 매몰절연막(103) 및 표면 반도체막(105)을 포함한다. 예를 들면, 상기 매몰절연막(103) 약 150nm 정도로, 상기 표면 반도체막(105)은 약 40㎚ 정도로 형성한다.
도 5b를 참조하면, 상기 SOI 기판(100) 상에 질화실리콘막(108)을 형성하고, 상기 질화실리콘막(108), 표면 반도체막(105)을 식각하여 상기 활성영역(106)을 형성한다. 여기서, 질화실리콘막(108)을 형성하기 전에 상기 표면 반도체막(105) 상에 제2 산화막을 형성한 후 상기 질화실리콘막(108)을 형성할 수 있다. 예를 들면, 상기 질화실리콘막은 약 100㎚, 상기 제2 산화막은 약 15 ㎚ 정도로 형성할 수 있다. 상기 제2 산화막(107)은 상기 질화실리콘막(108)의 스트레스 완충역할을 하며, 예를 들면, 열산화(thermal oxidation) 공정으로 형성한다. 질화실리콘막(108)을 형성하기 전에 제2 산화막(107)을 형성하는 경우, 상기 활성영역(106)은 상기 질화실리콘막(108), 제2산화막(107) 및 표면 반도체막(105)을 식각하여 형성한다.
도 5c를 참조하면, 상기 활성영역(106)이 형성된 SOI 기판(100) 상에 제1 산화막(111)을 형성한다. 상기 제1 산화막(111)은 고밀도 플라즈마(HDP) 공정에 의하여 형성된다. 예를 들면, 상기 제1 산화막은 약 200nm 정도로 형성할 수 있다.
도 5d를 참조하면, 상기 제1 산화막(111)을 연마하여 상기 질화실리콘막(108)을 1차 노출시킨다. 상기 연마는 화학기계적연마(Chemical Mechanical Polishing: CMP) 공정에 의하여 수행되고, 이에 의하여 상기 질화실리콘막(108)의 상부가 노출되고, 상기 제1 산화막(111) 및 상기 질화실리콘막(108)은 평탄화된다.
도 5e를 참조하면, 다시 제1 산화막(111)의 일부를 제거하여 소자분리막(115)으로 형성하고, 상기 질화실리콘막(108)은 돌출시킨다. 여기서 상기 제1 산화막(111)의 제거는 불화수소(HF)을 이용하는 습식식각 공정에 의하여 수행된다. 상기 제1 산화막(111)의 식각은 상기 소자분리막(115)이 상기 매몰절연막(103) 상에 상기 활성영역(106) 보다 다소 두껍게 잔류할 때까지 수행된다.
도 5f를 참조하면, 상기 질화실리콘막(108)을 제거하여 상기 소자분리막(115)에 의하여 정의되는 활성영역을 포함하는 기판을 제조한다. 상기 질화실리콘막(108)의 제거는 핫(hot) 인산을 이용하는 습식식각 공정에 의하여 수행하고 이어서, 상기 활성영역(106)에 불순물을 도핑하여 채널영역을 형성한다. 여기서, 제2 산화막(107)이 형성되어 있는 경우 상기 질화실리콘막(108)을 제거한 후 제2 산화막(107)을 순차적으로 제거한다. 여기서 상기 활성영역(106)보다 상기 소자분리막(115)은 다소 두껍게 형성(S)되는데, 이에 의하여 후속하는 실리사이드 과정에서 활성영역의 측면이 실리사이드화 되는 것을 방지할 수 있다.
이어서 도 5g 및 도 5h에 의하면, 상기 소자분리막(115) 및 활성영역(106)상에 상기 활성영역(106) 일부를 노출시키는 실리사이데이션 방지 패턴(121)을 포함하는 식각 마스크(120)를 형성한다(단계 S120).
도 5g를 참조하면, 상기 소자분리막(115) 및 활성영역(106)이 형성되어 있는 기판 상에 실리사이데이션 방지막(121)을 형성한다. 상기 실리사이데이션 방지막(121)으로는 질화실리콘막을 사용할 수 있고, 예를 들면, 약 10nm 정도로 형성한다. 여기서 실리사이데이션 방지막(121)은 습식식각이나 건식식각에 따라 발생되는 소자분리막(115)의 손상을 방지할 수 있다. 따라서 후속하는 실리사이드화 공정에서 활성영역이 측면이 실리사이드화 되는 것을 방지할 수 있다.
선택적으로, 상기 실리사이데이션 방지 패턴을 형성하기 전에 산화실리콘막(도시되지 않음)을 더 형성할 수도 있다. 상기 실리사이데이션 방지막(121)으로 질화실리콘막을 사용하는 경우 상기 산화실리콘막은 상기 질화실리콘막의 스트레스 완충역할을 하며, 예를 들면, 화학기상증착(CVD)공정으로 형성한다.
도 5h를 참조하면, 상기 실리사이데이션 방지막(121) 상에 제3 산화막(125)를 형성한다. 상기 제3 산화막(125)은 약 100㎚ 정도의 두께로 형성한다. 이어서,상기 제3 산화막(125)을 패터닝하여 실리사이데이션 방지막(121)을 노출시키고, 이어서 상기 노출된 실리사이데이션 방지막(121)을 제거하여 활성영역(106)의 일부를 노출시킨다. 상기 제3 산화막(125) 및 상기 실리사이데이션 방지막(121)의 제거는 사진식각(photo lithography) 공정에 의하여 수행되며, 제3 산화막(125) 및 상기 실리사이데이션 방지막(121)이 제거된 상기 활성영역(106) 상의 개구부에 게이트 구조물이 형성된다.
계속하여, 도 5i 및 도 5j를 참조하면, 상기 노출된 활성영역 상에 게이트 구조물을 형성한다(단계 S130).
도 5i를 참조하면, 노출된 상기 활성영역에 게이트 절연막(132)을 형성하고, 게이트 전극 형성을 위한 도전성 물질을 증착하여 게이트막(133)을 형성한다. 상기 게이트 절연막(132)으로는 산화막, 질화막 또는 산질화막 등을 사용할 수 있고, 상기 게이트막(133)으로는 폴리실리콘이나 금속을 사용할 수 있다. 예를 들어, 게이트 절연막(132)으로 SiON을 사용하는 경우 약 0.5-2.0nm 정도 형성된다. 그 외에 고유전율상수(High-k) 물질을 사용할 수도 있다.
도 5j를 참조하면, 상기 게이트막(133)을 CMP 등의 공정을 통하여 연마하여 상기 제3 산화막 패턴(125)을 노출시킨다. 이어서, 상기 잔류하는 제3 산화막 패턴(125)을 제거하여 게이트구조물(130)를 형성한다. 여기서, 상기 제3 산화막 패 턴(125)의 제거는 HF를 사용하는 습식식각 방법을 이용한다. 이때 실리사이데이션 방지 패턴(122) 때문에, HF로 습식식각을 하여도 소자분리막(115)의 형상이 유지된다. 결과적으로 손상되지 않은 소자분리막(115)으로 인하여 후속하는 실리사이드화 공정에서 상기 활성영역(106)의 상부 표면 방향에서만 실리사이드화가 진행하고, 측방에서는 실리사이드화가 방지되어, 채널영역에 보이드나 실리사이드층 파괴 등의 문제를 예방할 수 있다.
그 다음, 도 5k 및 도 5l을 참조하면, 상기 실리사이데이션 방지 패턴(122) 상의 상기 게이트 구조물(130)의 측벽에 측벽 스페이서(143)를 형성한다(단계 S130). 선택적으로, 상기 측벽 스페이서(143)를 형성하기 전에 오프셋 스페이서(141) 및 소스/드레인 확장영역(151)을 더 형성할 수도 있다.
도 5k을 참조하면, 상기 측벽 스페이서(143)를 형성하기 전에 상기 실리사이데이션 방지 패턴(122) 상의 상기 게이트 구조물(130) 측벽에 오프셋 스페이서(141)를 형성하고, 상기 오프셋 스페이서(141)를 마스크로 하여 상기 활성영역(106)에 불순물을 주입하여 소스/드레인 확장 영역(151)을 형성한다.
상기 오프셋 스페이서(141)는 산화물이나 산화물 및 질화물의 이중 구조로 형성할 수 있으며, 약 5 내지 20nm 정도의 두께로 형성한다. 구체적으로, 오프셋 스페이서(141) 형성을 위한 막을 형성하고, 상기 실리사이데이션 방지 패턴(122)을 식각 저지층으로 하여 건식식각을 실시하여 오프셋 스페이서(141)를 형성한다. 이를 위하여 오프셋 스페이서(141)를 구성하는 물질과 상기 실리사이데이션 방지 패턴(122)을 구성하는 물질을 식각선택비가 있는 것을 선택하여 사용한다. 산화물 및 질화물을 포함하는 이중구조의 오프셋 스페이서(141)를 형성하기 위해서는 산화막(도시되지 않음)을 먼저 형성하고 이어서 질화막(도시되지 않음)을 형성한다. 그 다음, 산화막을 식각 저지층으로 하여 상기 질화막을 식각하고, 이어서 상기 실리사이데이션 방지 패턴(122)을 식각 저지층으로 하여 상기 산화막을 식각한다.
이어서, 소스/드레인 확장영역(151)을 형성한다. 상기 소스/드레인 확장(source/drain extension)영역(151)은 상기 오프셋 스페이서(141)를 마스크로 하여 p형 또는 n형 불순물을 상기 활성영역(106)에 이온주입하여 수행한다. 이외에 선택적으로 할로영역을 형성할 수도 있다. 상기 할로영역은 p형과 n형의 상기 소스/드레인 확장 영역(151)의 하부에 각각 n형과 p형의 할로 불순물, 즉 p형과 n형의 소스/드레인 확장영역(151) 하부에 웰과 같은 형의 불순물을 경사주입하여 형성한다. 상기 할로영역은 트랜지스터의 숏 채널 효과를 억제하고 소자의 전기적 특성을 향상시키는 역할을 한다.
도 5l을 참조하면, 상기 실리사이데이션 방지 패턴(122) 상의 상기 오프셋 스페이서(141)의 측벽에 측벽 스페이서(143)를 형성한다. 그 두께는 약 10 내지 70nm 정도이며, 상술한 오프셋 스페이서(141)와 같은 방식으로 형성한다. 상기 측벽 스페이서(143)는 산화물이나 산화물 및 질화물의 이중 구조로 형성할 수 있으며, 이때 상기 실리사이데이션 방지 패턴(122)과 식각선택비를 가지는 물질을 선택한다.
다음에, 도 5m을 참조하면, 상기 측벽 스페이서(143)를 마스크로 하여 상기 활성영역(106)에 소스/드레인 영역(153)을 형성한다(단계 S150).
이어서, 도 5n을 참조하면, 상기 측벽 스페이서(143) 주변의 노출된 실리사이데이션 방지 패턴(122)을 제거하여 소스/드레인 영역(153) 및 소자분리막(115)을 노출시킨다. 상기 실리사이데이션 방지 패턴(122)이 제거될 때 까지 소자분리막(115)의 형상은 유지된다. 여기서, 후속하는 단계에서 실리사이드화 시키지 않을 부분에는 상기 실리사이데이션 방지 패턴(122)을 부분적을 남겨서 식각마스크로 사용하면 공정 비용 및 단계를 줄일 수 있다.
도 5o를 참조하면, 상기 소스/드레인 영역(153)을 실리사이드화하여 실리사이드층(157)을 형성한다. 상기 실리사이데이션은 상기 소스/드레인 영역(153)의 표면상에서만 수행된다.
구체적으로, 본 실시예에서는 소자분리막(115)이 활성영역(106)에 비하여 리세스되지 않은 상태이다. 따라서, 소스/드레인 영역(153)을 실리사이드화시키는 경우, 종래기술처럼 소스/드레인 영역(153)의 상면 및 측면에서 실리사이드화가 진행하지 않고, 상면에서만 실리사이드화가 진행된다. 따라서 소스/드레인 영역(153)의 바닥까지 불균일하게 실리사이드화가 진행하는 것이 아니라, 소스/드레인 영역(153)의 표면에만 균일하게 실리사이드층(157)이 형성된다. 결국, 보이드나 구조파괴(intrusion)를 방지할 수 있어, 전류누설 등의 불량이 없는 트랜지스터를 제공할 수 있게 된다.
또한, 이러한 구조를 가지는 트랜지스터에서는 실리사이데이션 방지 패턴(122)에서 생기는 스트레스를 트랜지스터의 성능향상에 이용할 수 있다. 예를 들면, 상기 실리사이데이션 방지 패턴(122)으로 열적 질화실리콘(thermal SiN)을 사용하면, 트랜지스터에서 인장강도(tensile stress)가 생기고 전자 이동성(electron mobility)을 향상시킬 수 있어서 NMOS 트랜지스터의 성능을 향상시킬 수 있다. 반대로 실리사이데이션 방지 패턴(122)으로 플라즈마 질화실리콘(plasma SiN)을 사용하면 트랜지스터에 압축응력(compressive stress)이 생기고 정공 이동성(hole mobility)이 향상되어, PMOS 트랜지스터의 성능을 향상시킬 수 있다.
이어서, 도 5p를 참조하면, 통상적인 공정에 따라 제1 층간절연막(163), 콘택플러그(165), 금속 배선(169) 등을 형성할 수 있다.
또한, 본 발명은 반도체 장치 제조방법의 다른 일 실시예를 제공한다. 도 6a 내지 6c는 본 발명에 의한 반도체 장치 제조방법의 다른 실시예를 설명하기 위한 단면도들이다.
도 6a를 참조하면, 우선 상기 도 5a 내지 도 5h에 도시된 방법에 의하여 상기 활성영역(106)을 노출시킨다. 이어서, 상기 제3 산화막(125)을 식각 마스크로 하여 상기 노출된 활성영역(106)을 식각하여 오목한 단차부가 형성된 활성영역(206)을 형성한다.
도 6b를 참조하면, 선택적으로 상기 제3 산화막(125) 및 실리사이데이션 방지 패턴(122)의 측벽의 상기 식각된 오목한 활성영역(206) 상에 게이트 스페이서(238)를 형성한다. 상기 게이트 스페이서(238)는 산화막 등의 유전물질로 형성할 수 있다. 만약 게이트 스페이서(238)를 형성하는 경우, 게이트-오버랩 캐패시턴스를 감소시킬 수 있다.
도 6c를 참조하면, 게이트 구조물(130)을 상기 식각된 활성영역(206) 상에 형성하고, 전술한 도 5j 내지 도 5p의 방법과 실질적으로 동일한 방법으로 반도체 장치를 제조한다. 만약 도 6b에서 설명한 바와 같이 선택적으로 게이트 스페이서(238)를 더 형성한 경우라면, 게이트 구조물(130)을 상기 게이트 스페이서(238) 사이의 상기 식각된 활성영역(206) 상에 형성한다.
상술한 방법에 따라 트랜지스터를 제조하면, 채널부는 얇고 소스/드레인부는 두꺼운 활성영역을 형성할 수 있어서, 트리플 게이트 트랜지스터의 특성과 소스/드레인의 실리사이드화에 따른 조건을 모두 만족시킬 수 있게된다.
또한, 본 발명은 안정된 구조와 우수한 특성을 가지는 트리플 게이트 트랜지스터의 제조방법을 제공한다. 도 7은 본 발명에 의한 반도체 장치 제조방법의 또 다른 실시예를 나타내는 순서도이다.
도 7을 참조하면, SOI 기판을 준비하고(단계 S210), 활성영역을 정의한(단계 S220) 후, 상기 활성영역 일부를 노출시키는 실리사이데이션 방지 패턴 및 제1 산화막 패턴을 포함하는 식각 마스크를 형성한다(단계 S230). 그 다음에 상기 식각 마스크를 사용하여 노출된 활성영역을 가로지르는 방향의 상기 제1 산화막 패턴을 제거하여 상기 노출된 활성영역 양측의 상기 매몰절연막을 노출시키고(단계 S240), 상기 노출된 활성영역 및 매몰절연막 상에 게이트 구조물을 형성한다(단계 S250). 이어서, 상기 실리사이데이션 방지 패턴 상의 상기 게이트 구조물의 측벽에 측벽 스페이서를 형성하고(단계 S260), 상기 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성하여 반도체 장치를 제조한다(단계 S270).
본 실시예를 도면을 참조하여, 구체적인 제조단계별로 보다 상세하게 설명하기로 한다.
도 8a 내지 도 8d는 본 발명에 의한 반도체 장치 제조방법의 또 다른 실시예를 설명하기 위한 단면도들이다. 이는 도 1a에 나타난 반도체 장치의 A1-A2 라인에 따른 단면도를 나타낸 것이다.
도 8a를 참조하면, 우선, 상기 도 5a 내지 5h에 도시된 방법에 따라 SOI 기판에 구조물을 형성한다. 이를 구체적으로 살펴보면, 우선, 하부 반도체 기판(301), BOX 등의 매몰절연막(303), 및 실리콘 단결정을 포함하는 표면 반도체막(315)을 포함하는 SOI 기판을 준비한다(단계 S210).
이어서, 상기 표면 반도체막(315) 일부를 소자분리막(315)에 의하여 활성영역으로 정의한다(단계 S220). 소자분리막을 형성하기 위하여 상술한 도 5a 내지 도 5f에 대한 설명에 근거하여, 사진식각공정으로 상기 표면 반도체막(315)을 패터닝한 후 산화물을 화학기상증착(CVD)공정 등으로 증착하는 등의 공정을 수행한다.
이어서, 상기 소자분리막(315) 및 활성영역(306) 상에 상기 활성영역(306) 일부를 노출시키는 실리사이데이션 방지 패턴(322) 및 제1 산화막 패턴(325)을 포함하는 식각 마스크(320)를 형성한다(단계 S230).
도 8b를 참조하면, 상기 식각 마스크(320)를 사용하여 노출된 활성영역(306)을 가로지르는 방향의 상기 소자분리막(315)을 제거하여 상기 노출된 활성영역 양측의 상기 매몰절연막(303)을 노출(304)시킨다(단계 S240). 여기서 상기 소자분리막(315)의 식각시 상기 매몰절연막(303)이 식각되지 않도록 하는 것이 필요하다. 또한, 상기 소자분리막(315)의 식각시 제1 산화막 패턴(325)도 식각되어 일부 제거되므로, 소자분리막(315)이 식각되어 매몰절연막(303)이 노출되도록 하면서, 상기 제1 산화막 패턴(325)은 남아 있도록 제1 산화막 패턴(325)의 두께를 조절한다.
이러한 공정을 수행하면, 다면체로 구성되는 3차원의 활성영역(306)을 형성할 수 있으며, 상기 게이트 구조물로 둘러싸인 상기 활성영역의 측면 및 상면에 채널이 형성되어 트리플 게이트 트랜지스터를 제조할 수 있다.
도 8c를 참조하면, 상기 노출된 활성영역(306) 및 매몰절연막(303) 상에 게이트 구조물(332, 334)을 형성하고(단계 S250), 상기 실리사이데이션 방지 패턴(332) 상의 상기 게이트 구조물의 측벽에 측벽 스페이서(343)를 형성한다(단계 S260). 여기서 상기 게이트 구조물은 상기 노출된 활성영역(306)의 3면을 둘러싸고 있어서, 상기 활성영역(306)의 상면, 및 양측면에 채널이 형성되는 트리플 게이트 트랜지스터가 제조된다. 또한, 상기 측벽 스페이서(343)를 형성하기 전에 상기 실리사이데이션 방지 패턴(322) 상의 상기 게이트 구조물 측벽에 오프셋 스페이서(341)를 형성하고, 오프셋 스페이서(341)를 마스크로 하여 상기 활성영역에 불순물을 주입하여 소스/드레인 확장 영역(351)을 형성할 수도 있다.
이어서, 상기 측벽 스페이서(343)를 마스크로 하여 상기 활성영역(306)에 소스/드레인 영역(353)을 형성한다. 그리고, 상기 측벽 스페이서(343) 주변의 노출된 실리사이데이션 방지 패턴(322)을 제거하여 소스/드레인 영역(353) 및 소자분리막(315)을 노출시키고, 상기 소스/드레인 영역(353)을 실리사이데이션시키는 과정을 더 수행할 수 있다.
상기 실리사이데이션은 상기 소스/드레인 영역(353)의 표면상에서만 수행된다. 구체적으로, 본 실시예에서는 소자분리막(315)이 활성영역(306)에 비하여 리세스되지 않은 상태이다. 따라서, 소스/드레인 영역(353)을 실리사이드화시키는 경우, 종래 기술처럼 소스/드레인 영역(353)의 상면 및 측면에서 실리사이드화가 진행하지 않고, 상면에서만 실리사이드화가 진행된다. 따라서 소스/드레인 영역(353)의 바닥까지 불균일하게 실리사이드화가 진행하는 것이 아니라, 소스/드레인 영역(353)의 표면에만 균일하게 실리사이드층(357)이 형성된다. 결국, 보이드나 구조파괴를 방지할 수 있어, 전류누설 등의 불량이 없는 트리플 게이트 트랜지스터를 제공할 수 있게 된다.
이어서 도 8d를 참조하면, 통상적인 공정에 따라 층간절연막, 콘택플러그, 금속 배선 등을 형성하여 트리플 게이트 반도체 장치를 제조한다.
또한, 본 발명은 반도체 장치 제조방법의 또 다른 일 실시예를 제공한다.
도 9a 및 9d는 본 발명에 의한 반도체 장치 제조방법의 또 다른 실시예를 설명하기 위한 단면도들이다.
도 9a를 참조하면, 우선 상기 도 8a를 참조하여 설명한 방법에 의하여 SOI 기판 상에 활성영역(306)이 노출되는 구조물을 제조한다. 이어서, 상기 제3 산화막(325)을 식각 마스크로 하여 상기 노출된 활성영역(306)을 식각하여 오목한 단차부가 형성된 활성영역(406)을 형성한다. 상술한 방법에 따라 트랜지스터를 제조하면, 채널부는 얇고 소스/드레인부는 두꺼운 활성영역을 형성할 수 있어서, 트리플 게이트 트랜지스터의 특성과 소스/드레인의 실리사이드화에 따른 조건을 모두 만족시킬 수 있게 된다.
도 9b를 참조하면, 선택적으로 상기 제3 산화막(325) 및 실리사이데이션 방지 패턴(322)의 측벽의 상기 식각된 오목한 활성영역(206) 상에 게이트 스페이서(238)를 형성할 수도 있다. 상기 게이트 스페이서(238)는 산화막 등의 유전물질로 형성할 수 있다. 만약 게이트 스페이서(238)를 형성하는 경우, 게이트-오버랩 캐패시턴스를 감소시킬 수 있다.
도 9c를 참조하면, 상기 식각 마스크(320)를 사용하여 노출된 활성영역(406)을 가로지르는 방향의 상기 소자분리막(315)을 제거하여 상기 노출된 활성영역 양측의 상기 매몰절연막(303)을 노출(304)시킨다. 여기서 상기 소자분리막(315)의 식각시 상기 매몰절연막(303)이 식각되지 않도록 하는 것이 필요하다. 또한, 상기 소자분리막(315)의 식각시 제1 산화막 패턴(325)도 식각되어 일부 제거되므로, 소자분리막(315)이 식각되어 매몰절연막(303)이 노출되도록 하면서, 상기 제1 산화막 패턴(325)은 남아 있도록 제1 산화막 패턴(325)의 두께를 조절한다.
이어서, 도 9d를 참조하면, 상기 도 8c 및 도 8d를 참조하여 설명한 방법과 실질적으로 동일한 방법에 의하여 상기 게이트 구조물(332, 334) 및 측벽 스페이서(343)를 형성하고, 배선공정을 수행하여 반도체 장치를 제조한다.
또한, 본 발명은 반도체 장치 제조방법의 또 다른 일 실시예를 제공한다.
도 10a 및 10h는 본 발명에 의한 반도체 장치 제조방법의 또 다른 실시예를 설명하기 위한 단면도들이다. 이하의 방법은 별도의 식각저지막(309)을 추가적으로 형성하는 것을 제외하고는 상기 도 8a 내지 8d에서 설명한 방법과 실질적으로 동일 하다. 따라서, 구체적인 과정에 대한 별도의 설명이 없으면 도 8a 내지 8d에서 설명한 방법과 실질적으로 동일한 방법으로 수행할 수 있다.
도 10a를 참조하면, 하부 반도체 기판(301), 매몰절연막(303), 및 상기 매몰 절연막(303) 상에 형성된 표면 반도체막 패턴(306)을 포함하는 기판을 준비한다. 이어서, 상기 표면 반도체막 패턴(306)을 포함하는 기판 상에 식각저지막(309)을 형성한다. 상기 식각저지막(309)은 예를 들면, 질화실리콘 등의 물질을 포함하고, 후속하는 단계에서 제1 산화막을 식각하는 경우 식각종료점을 결정하는 역할을 한다.
도 10b를 참조하면, 상기 표면 반도체막 패턴(306)을 소자분리막(315) 및 상기 식각저지막(310)에 의하여 활성영역으로 정의한다. 구체적으로, 상기 식각저지막(309) 상에 제1 산화막을 형성한 후, 제1 산화막의 일부를 제거하여 상기 식각저지막(309) 및 상기 질화실리콘막(308)을 노출시킨다. 이어서,상기 노출된 상기 식각저지막(309)의 일부 및 상기 질화실리콘막(308)을 순차적으로 제거하여 상기 소자분리막(315) 및 식각저지막(310)에 의하여 정의되는 활성영역을 형성한다.
도 10c 내지 10f를 참조하면, 상기 소자분리막(315) 및 활성영역 상에 상기 활성영역 일부를 노출시키는 실리사이데이션 방지 패턴(322) 및 제1 산화막 패턴(325)을 포함하는 식각 마스크(320)를 형성한다.
이이서, 도 10g를 참조하면, 상기 식각 마스크(320)를 사용하여 노출된 활성영역을 가로지르는 방향의 상기 제1 산화막 패턴(325)을 제거하여 상기 노출된 활성영역 양측의 상기 식각저지막(310)을 노출시킨다(305). 여기서 상기 제1 산화막 패턴(325)의 식각시 상기 매몰절연막(303)이 식각되지 않도록 하는 것이 중요한데, 여본 실시예에서는 별도의 식각저지막(310)을 사용함으로써, 매몰절연막(303)이 손상되지 않도록 한다.
그 다음으로 도 10h를 참조하면, 상기 노출된 식각 저지막(310)을 제거하여 상기 노출된 활성영역 양측의 상기 매몰절연막(303)을 노출시킨다. 이어서 앞서 설명한 공정에 따라, 상기 노출된 활성영역 및 매몰절연막 상에 게이트 구조물을 형성하고, 상기 실리사이데이션 방지 패턴 상의 상기 게이트 구조물의 측벽에 측벽 스페이서를 형성한 후, 상기 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성한다.
본 발명은 예를 들면, 상술한 제조방법에 따라 제조될 수 있는 반도체 장치를 제공한다.
도 11a는 본 발명의 일 실시예에 의한 반도체 장치를 설명하기 위한 단면도이다. 도 11a를 참조하면, 본 실시예에 의한 반도체 장치는 소자분리막(115) 및 활성영역(106)을 포함하는 기판(100), 게이트 구조물(130), 상기 게이트 구조물(130)의 양측의 상기 활성영역(106) 상에 형성된 실리사이데이션 방지 패턴(122), 그리고, 상기 게이트 구조물(130)의 측벽에 형성된 측벽 스페이서(143)를 가진다.
우선, 본 실시예에 의한 반도체 장치는 기판(100)을 포함한다.
상기 기판은 실리콘 기판, 특히 SOI(Silicon On Insulator) 기판인 것이 바람직하다. 상기 SOI 기판은 하부 반도체층(101), 매몰절연막(103) 및 표면 반도체 막(105)을 포함한다. 예를 들면, 하부 반도체 층(101)은 일반 실리콘 기판이고, 상기 매몰절연막(103)은 매립 산화막(Burried OXide: BOX)이고, 상기 표면 반도체막(105)은 단결정 실리콘 층을 사용할 수 있다. SOI 기판을 사용하면, 집적회로의 단위 소자들이 매립 산화막에 의해 분리되기 때문에, 트랜지스터의 래치업(latch up)이 제거되고, 기생 캐패시턴스(parasitic capacitance)가 감소된다. 따라서, 벌크(bulk) 실리콘 기판에 형성된 소자에 비하여, SOI 소자는 전력 절감 및 동작 속도가 빠르다는 장점이 있다. 또한, 제조 공정에서 마스크의 수를 줄일 수 있어 공정의 단순화 측면에서도 장점을 갖는다. 예를 들면, 상기 매몰절연막(103)은 약 150nm 정도로, 상기 표면 반도체막(105)은 약 40㎚ 정도로 형성한다.
상기 기판(100) 상의 활성영역(106)은 상기 표면 반도체막을 절연막 등의 소자분리막(115)을 사용하여 정의한다. 또한, 상기 활성 영역에는 측벽 스페이서(143)와 상기 소자분리막(115) 사이에 형성된 소스/드레인 영역(153)을 포함하며, 상기 소스/드레인 영역(153) 표면에는 실리사이드 층(157)이 형성된다.
그리고 상기 소자분리막(115)은 상기 활성영역(106)보다 기판 상에 두껍게 형성되어 있다. 상기 활성영역(106)보다 상기 소자분리막(115)은 다소 두껍게 형성되는데, 이에 의하여 후속하는 실리사이드 과정에서 활성영역(106)의 측면이 실리사이드화 되는 것을 방지할 수 있다.
그리고 본 실시예에 의한 반도체 장치는 상기 활성영역 상에 형성된 게이트 구조물(130)을 포함한다. 상기 게이트 구조물(130)은 게이트 절연막(132) 및 상기 게이트 절연막 상의 게이트 전극(134)을 가진다. 상기 게이트 절연막(132)으로는 산화막, 질화막 또는 산질화막 등을 사용할 수 있고, 상기 게이트 전극(134)으로는 폴리실리콘이나 금속을 사용할 수 있다. 상기 게이트 전극(134)으로 폴리실리콘을 사용하는 경우 그 상부를 실리사이드화시켜 게이트 실리사이드 패턴(136)을 더 형성할 수 있다.
또한, 본 실시예에 의한 반도체 장치는 상기 게이트 구조물의 양측의 상기 활성영역 상에 형성된 실리사이데이션 방지 패턴(122)을 구비한다.
여기서 실리사이데이션 방지 패턴(122)은 습식식각이나 건식식각에 따라 발생되는 소자분리막(115)의 손상을 방지할 수 있다. 따라서 후속하는 실리사이드화 공정에서 활성영역이 측면이 실리사이드화 되는 것을 방지할 수 있다.
선택적으로, 상기 실리사이데이션 방지 패턴을 형성하기 전에 산화실리콘막(도시되지 않음)을 더 형성할 수도 있다. 상기 실리사이데이션 방지 패턴(122)으로 질화실리콘막을 사용하는 경우 상기 산화실리콘막은 상기 질화실리콘막의 스트레스 완충역할을 하며, 예를 들면, 화학기상증착(Chemical Vapor Deposition: CVD)공정으로 형성한다.
또한, 이러한 구조를 가지는 트랜지스터에서는 실리사이데이션 방지 패턴(122)에서 생기는 스트레스를 트랜지스터의 성능향상에 이용할 수 있다. 예를 들면, 상기 실리사이데이션 방지 패턴(122)으로 열적 질화실리콘(thermal SiN)을 사용하면, 트랜지스터에서 인장강도(tensile stress)가 생기고 전자 이동성(electron mobility)을 향상시킬 수 있어서 NMOS 트랜지스터의 성능을 향상 시킬 수 있다. 반대로 실리사이데이션 방지 패턴(122)으로 플라즈마 질화실리콘(plasma SiN)을 사용하면 트랜지스터에 압축응력(compressive stress)이 생기고 정공 이동성(hole mobility)이 향상되어, PMOS 트랜지스터의 성능을 향상시킬 수 있다.
본 실시예에 의한 반도체 장치는 상기 실리사이데이션 방지 패턴(122) 상의 게이트 구조물(130)의 측벽에 형성된 측벽 스페이서(143)를 가진다.
상기 측벽 스페이서(143)는 실리사이데이션 방지 패턴(122)과 식각선택비를 가지는 물질을 함유하는데, 예를 들면, 산화물, 또는 산화물 및 질화물을 포함한다. 또한, 선택적으로 상기 게이트 구조물(130)의 측벽과 측벽 스페이서(143) 사이의 상기 실리사이데이션 방지 패턴(122) 상에 오프셋 스페이서(141)를 더 포함할 수도 있다. 또한, 상기 활성 영역(106)에는 측벽 스페이서(143)와 상기 소스/드레인 영역(153) 사이에 형성된 소스/드레인 확장 영역(151)을 더 포함할 수도 있다.
그 외에, 일반적인 반도체 장치와 마찬가지로, 상기 게이트 구조물(130) 상부에 형성된 콘택플러그(165), 층간절연막(163), 금속배선(169)를 포함하는 배선 구조물을 가진다.
본 실시예에서는 소자분리막(115)이 활성영역(106)에 비하여 리세스되지 않은 상태이다. 따라서, 소스/드레인 영역(153)을 실리사이드화시키는 경우, 종래기술처럼 소스/드레인 영역(153)의 상면 및 측면에서 실리사이드화가 진행하지 않고, 상면에서만 실리사이드화가 진행된다. 따라서 소스/드레인 영역(153)의 바닥까지 불균일하게 실리사이드화가 진행하는 것이 아니라, 소스/드레인 영역(153)의 표면 에만 균일하게 실리사이드층(157)이 형성된다. 결국, 보이드나 구조파괴를 방지할 수 있어, 전류누설 등의 불량이 없는 트랜지스터를 제공할 수 있게 된다.
또한, 상기 도 10a 내지 10h에서 설명한 방법과 같이 별도의 식각저지막을 형성하는 경우, 본 실시예에 따른 반도체 장치는 식각저지막 패턴(110)을 포함할 수 있다.
도 11b는 본 발명에 의한 반도체 장치의 다른 실시예를 나타내는 단면도이다. 도 11b에서 설명하는 반도체 장치는 이하에서 특별히 설명하는 부분을 제외하고는 상기 도 11a에서 설명한 반도체 장치와 동일한 구조를 가진다.
도 11b를 참조하면, 본 실시예에 의한 반도체 장치는 오목한 단차부를 포함하는 활성영역(106)을 가지고, 상기 오목한 단차부에 게이트 구조물(130)이 형성된다.
이때, 본 실시예에 따른 반도체 장치는 선택적으로 오프셋 스페이서(141), 및 실리사이데이션 방지 패턴(121) 측벽의 식각된 활성영역(206) 상에 형성된 게이트 스페이서(238)를 더 포함할 수도 있다. 상기 게이트 스페이서(238)는 산화막 등의 유전물질로 형성할 수 있다. 이 경우 상기 게이트 구조물(130)은 상기 게이트 스페이서(238) 사이의 상기 식각된 활성영역(206) 상에 형성된다.
상술한 구조에 의하면, 채널부는 얇고 소스/드레인부는 두꺼운 활성영역(106)을 형성할 수 있어서, 트리플 게이트 트랜지스터의 특성과 소스/드레인의 실리사이드화에 따른 조건을 모두 만족시킬 수 있게 된다.
도 12a는 본 발명에 의한 반도체 장치의 또 다른 실시예를 나타내는 단면도 이다. 상기 단면도는 도 1a에 나타난 트리플 게이트 트랜지스터의 A1-A2 라인에 따른 단면도이다.
도 12a를 참조하면, 본 실시예에 의한 반도체 장치는 SOI 기판(300)을 가진다. 상기 SOI 기판(300)은 상술한 바와 같이, 하부 반도체 기판(301), 매몰절연막(303), 및 소자분리막(315)에 의하여 정의되는 활성영역(306)을 가지는 표면 반도체막을 포함한다.
또한, 본 실시예에 의한 반도체 장치는 활성영역(306)을 가로지르는 방향으로 상기 활성영역(306) 및 상기 매몰절연막(303) 상에 형성된 게이트 구조물(330)을 구비한다. 여기서, 상기 게이트 구조물(330)이 상기 노출된 활성영역(306)의 3면을 둘러싸고 있고, 따라서 상기 게이트 구조물(330)로 둘러싸인 상기 활성영역(306)의 상면, 및 양측면에 채널이 형성되는 트리플 게이트 트랜지스터를 형성한다.
본 실시예에 의한 반도체 장치는 상기 게이트 구조물(330)의 양측의 상기 활성영역(306) 상에 형성된 실리사이데이션 방지 패턴(322)을 가진다.
여기서 실리사이데이션 방지 패턴(322)은 습식식각이나 건식식각에 따라 발생되는 소자분리막(115)의 손상을 방지할 수 있다. 선택적으로, 상기 실리사이데이션 방지 패턴을 형성하기 전에 상기 질화실리콘막의 스트레스 완충을 위하여 산화실리콘막(도시되지 않음)을 더 형성할 수도 있다.
본 실시예에 의한 반도체 장치는 상기 실리사이데이션 방지 패턴 상의 상기 게이트 구조물의 양측벽에 형성된 측벽 스페이서(343)를 구비한다.
상기 측벽 스페이서(343)는 실리사이데이션 방지 패턴(322)과 식각선택비를 가지는 물질을 함유하는데, 예를 들면, 산화물, 또는 산화물 및 질화물을 포함한다. 또한, 선택적으로 상기 게이트 구조물(130)의 측벽과 측벽 스페이서(343) 사이의 상기 실리사이데이션 방지 패턴(322) 상에 오프셋 스페이서(341)를 더 포함할 수도 있다. 또한, 상기 활성 영역(306)에는 측벽 스페이서(343)와 상기 소스/드레인 영역(353) 사이에 형성된 소스/드레인 확장 영역(351)을 더 포함할 수도 있다.
그 외에 추가적으로, 본 실시예에 의한 트리플 게이트 트랜지스터는 상기 측벽 스페이서(343)와 상기 소자분리막(315) 사이의 상기 활성영역(306)에 형성된 소스/드레인 영역(353)을 포함한다. 또한, 상기 실리사이데이션 방지 패턴(322) 양측의 활성영역(306) 상에 형성된 실리사이드층(357)을 더 포함할 수 있다.
또한, 상기 도 10a 내지 10h에서 설명한 방법과 같이 별도의 식각저지막을 형성하는 경우, 본 실시예에 따른 반도체 장치는 식각저지막 패턴(310)을 포함할 수 있다.
도 12b는 본 발명의 다른 일 실시예에 의한 반도체 장치를 설명하기 위한 단면도이다. 도 12b에서 설명하는 반도체 장치는 이하에서 특별히 설명하는 부분을 제외하고는 상기 도 12a에서 설명한 반도체 장치와 동일한 구조를 가진다.
도 12b를 참조하면, 본 실시예에 의한 반도체 장치는 오목한 단차부를 포함하는 활성영역(406)을 가지고, 상기 오목한 단차부에 게이트 구조물(330)이 형성된다.
이때, 본 실시예에 따른 반도체 장치는 선택적으로 오프셋 스페이서(341), 및 실리사이데이션 방지 패턴(321) 측벽의 식각된 활성영역(406) 상에 형성된 게이트 스페이서(438)를 더 포함할 수도 있다. 상기 게이트 스페이서(438)는 산화막 등의 유전물질로 형성할 수 있다. 이 경우 상기 게이트 구조물(330)은 상기 게이트 스페이서(438) 사이의 상기 식각된 활성영역(406) 상에 형성된다.
상술한 구조에 의하면, 채널부는 얇고 소스/드레인부는 두꺼운 활성영역(106)을 형성할 수 있어서, 트리플 게이트 트랜지스터의 특성과 소스/드레인의 실리사이드화에 따른 조건을 모두 만족시킬 수 있게된다.
본 발명에 의하면, 트랜지스터의 소스/드레인을 실리사이데이션시키는 경우 야기되는 보이드(void)나 구조파괴(intrusion)를 방지할 수 있게 된다. 따라서 신뢰성이 있고, 우수한 동작특성을 가지는 트랜지스터를 용이하게 생산할 수 있게 된다. 또한, 실리사이데이션 방지막을 트랜지스터의 소스/드레인 영역을 형성하기 전에 형성함으로써, 실리사이데이션 방지 패턴의 형성시 발생되는 열적 충격(thermal budget)으로부터 트랜지스터의 손상을 방지할 수 있다.
결국 이는 차세대 디바이스들의 제조공정의 요구에 부응하는 경쟁력있는 방법으로, 신뢰성 높은 메모리 소자를 경제적으로 생산할 수 있게 되므로 전체적인 반도체 제조 공정에 요구되는 시간 및 비용을 절감할 수 있게 된다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영 역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (44)

  1. 소자분리막에 의하여 정의되는 활성영역을 포함하는 기판을 제조하는 단계;
    상기 소자분리막 및 활성영역 상에 상기 활성영역 일부를 노출시키는 실리사이데이션 방지막 패턴을 포함하는 식각 마스크를 형성하는 단계;
    상기 노출된 활성영역 상에 게이트 구조물을 형성하는 단계;
    상기 실리사이데이션 방지 패턴 상의 상기 게이트 구조물의 측벽에 측벽 스페이서를 형성하는 단계; 및
    상기 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  2. 제1 항에 있어서, 상기 기판의 제조가
    상기 하부 반도체층, 매몰절연막 및 표면 반도체막을 포함하는 SOI 기판 상에 질화실리콘막을 형성하는 단계;
    상기 질화실리콘막, 표면 반도체막을 식각하여 상기 활성영역을 형성하는 단계;
    상기 활성영역이 형성된 SOI 기판 상에 제1 산화막을 형성하는 단계;
    상기 제1 산화막의 일부를 제거하여 상기 질화실리콘막을 노출시키는 단계; 및
    상기 질화실리콘막을 제거하여 상기 제1 산화막을 포함하는 상기 소자분리막 을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제2 항에 있어서, 상기 SOI 기판 상에 질화실리콘막을 형성하기 전에 상기 SOI 기판 상에 제2 산화막을 형성하는 단계를 더 포함하고,
    상기 활성영역의 형성은 상기 질화실리콘막, 제2 산화막 및 표면 반도체막을 식각하여 수행되고, 상기 소자분리막의 형성은 상기 질화실리콘막 및 상기 제2산화막을 제거하여 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제2 항에 있어서, 상기 제1 산화막의 형성이 고밀도 플라즈마(high density plasma) 공정에 의하여 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제2 항에 있어서, 상기 제1 산화막의 제거가
    상기 제1 산화막을 화학기계적연마 공정으로 연마하여 상기 질화실리콘막을 1차 노출시키는 단계; 및
    상기 제1 산화막을 불화수소(HF)을 이용하는 습식식각 공정으로 각하여 상기 질화실리콘막을 2차 노출시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제2 항에 있어서, 상기 질화실리콘막의 제거가 인산을 이용하는 습식식각 공정에 의하여 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제1 항에 있어서, 상기 실리사이데이션 방지 패턴의 형성이
    상기 소자분리막 및 활성영역을 포함하는 기판 상에 실리사이데이션 방지막을 형성하는 단계;
    상기 실리사이데이션 방지막 상에 제3 산화막을 형성하는 단계;
    상기 제3 산화막을 패터닝하여 실리사이데이션 방지막을 노출시키는 단계; 및
    상기 노출된 실리사이데이션 방지막을 제거하여 활성영역의 일부를 노출시키는 실리사이데이션 방지막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1 항에 있어서, 상기 실리사이데이션 방지패턴을 형성하기 전에
    상기 소자분리막 및 활성영역 상에 상기 활성영역의 일부를 노출시키는 산화실리콘 패턴을 형성하는 단계를 더 포함하고,
    상기 실리사이데이션 방지 패턴은 상기 산화실리콘 패턴 상에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제1 항에 있어서, 상기 식각 마스크는 상기 실리사이데이션 방지막 패턴 상에 형성된 제3 산화막 패턴을 포함하고,
    상기 게이트 전극의 형성은
    상기 식각 마스크에 의하여 노출된 활성영역을 채우는 게이트막을 형성하는 단계;
    상기 게이트막을 연마하여 상기 제3 산화막 패턴을 노출시키는 단계; 및
    상기 제3 산화막 패턴을 제거하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제1 항에 있어서, 상기 측벽 스페이서를 형성하기 전에
    상기 실리사이데이션 방지막 패턴 상의 상기 게이트 측벽에 오프셋 스페이서를 형성하는 단계; 및
    상기 오프셋 스페이서를 마스크로 하여 상기 활성영역에 불순물을 주입하여 소스/드레인 확장 영역을 형성하는 단계를 더 포함하고,
    상기 측벽 스페이서는 상기 실리사이데이션 방지막 패턴 상의 상기 오프셋 스페이서의 측벽에 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제1 항에 있어서, 상기 활성영역에 소스/드레인 영역을 형성한 후에
    상기 스페이서 주변의 노출된 실리사이데이션 방지막 패턴을 제거하여 소스/드레인 영역 및 소자분리막을 노출시키는 단계; 및
    상기 소스/드레인 영역을 실리사이데이션시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제11 항에 있어서, 상기 실리사이데이션은 상기 불순물 영역의 표면상에서만 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제1 항에 있어서, 상기 식각 마스크를 형성한 후에 상기 식각 마스크를 사용하여 상기 활성영역을 식각하는 단계; 및
    상기 식각 마스크의 측벽의 상기 식각된 활성영역 상에 게이트 스페이서를 형성하는 단계를 더 포함하고,
    상기 게이트 구조물은 상기 게이트 스페이서 사이의 상기 식각된 활성영역 상에 형성되는 것을 특징으로 하는 반도체 장치의 형성방법.
  14. 하부 반도체 기판, 매몰절연막, 및 표면 반도체막을 포함하는 SOI 기판을 준비하는 단계;
    상기 표면 반도체막 일부를 소자분리막에 의하여 활성영역으로 정의하는 단계;
    상기 소자분리막 및 활성영역 상에 상기 활성영역 일부를 노출시키는 실리사이데이션 방지 패턴 및 제1 산화막 패턴을 포함하는 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 사용하여 노출된 활성영역을 가로지르는 방향의 상기 제1 산화막 패턴을 제거하여 상기 노출된 활성영역 양측의 상기 매몰절연막을 노출시키는 단계;
    상기 노출된 활성영역 및 매몰절연막 상에 게이트 구조물을 형성하는 단계;
    상기 실리사이데이션 방지 패턴 상의 상기 게이트 구조물의 측벽에 측벽 스페이서를 형성하는 단계; 및
    상기 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  15. 제14 항에 있어서, 상기 게이트 구조물이 상기 노출된 활성영역의 3면을 둘러싸고 있는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제14 항에 있어서, 상기 게이트 구조물로 둘러싸인 상기 활성영역의 상면, 및 양측면에 채널이 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제14 항에 있어서, 상기 활성영역에 소스/드레인 영역을 형성한 후에
    상기 스페이서 주변의 노출된 실리사이데이션 방지막 패턴을 제거하여 소스/드레인 영역 및 소자분리막을 노출시키는 단계; 및
    상기 소스/드레인 영역을 실리사이데이션시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제14 항에 있어서, 상기 식각 마스크를 형성한 후에 상기 식각 마스크를 마스크로 하여 상기 활성영역을 식각하는 단계; 및
    상기 식각 마스크의 측벽의 상기 식각된 활성영역상에 게이트 스페이서를 형 성하는 단계를 더 포함하고,
    상기 게이트 구조물은 상기 게이트 스페이서 사이의 상기 식각된 활성영역 상에 형성되는 것을 특징으로 하는 반도체 장치의 형성방법.
  19. 소자분리막에 의하여 정의된 표면 반도체막 패턴을 가지는 기판을 제조하는 딘계;
    상기 소자분리막 및 상기 표면 반도체막 패턴 상에 상기 표면 반도체막 패턴의 일부를 노출시키는 실리사이데이션 방지막 패턴 및 제1 산화막 패턴을 포함하는 식각 마스크를 형성하는 단계;
    상기 식각마스크를 이용하여 노출된 상기 표면 반도체막 패턴을 가로지는 방향의 상기 제1 산화막 패턴을 제거하여 다면체로 구성되는 3차원의 활성영역을 형성하는 단계;
    상기 활성영역의 측면 및 상면과 상기 매몰 절연막 상에 게이트 구조물을 형성하는 단계;
    상기 실리사이데이션 방지막 패턴 상의 상기 게이트 구조물의 측벽에 측벽 스페이서를 형성하는 단계; 및
    상기 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  20. 제19 항에 있어서, 상기 게이트 구조물로 둘러싸인 상기 활성영역의 측면 및 상면에 채널이 형성된 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제19 항에 있어서, 상기 활성영역에 소스/드레인 영역을 형성한 후에
    상기 스페이서 주변의 노출된 실리사이데이션 방지막 패턴을 제거하여 소스/드레인 영역 및 소자분리막을 노출시키는 단계; 및
    상기 소스/드레인 영역을 실리사이데이션시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 하부 반도체 기판, 매몰절연막, 및 상기 매몰 절연막 상에 형성된 표면 반도체막 패턴을 포함하는 기판을 준비하는 단계;
    상기 표면 반도체막 패턴을 포함하는 기판상에 식각저지막을 형성하는 단계;
    상기 표면 반도체막 패턴을 소자분리막 및 상기 식각저지막에 의하여 활성영역으로 정의하는 단계;
    상기 소자분리막 및 활성영역 상에 상기 활성영역 일부를 노출시키는 실리사이데이션 방지 패턴 및 제1 산화막 패턴을 포함하는 식각 마스크를 형성하는 단계;
    상기 식각 마스크를 사용하여 노출된 활성영역을 가로지르는 방향의 상기 제1 산화막 패턴을 제거하여 상기 노출된 활성영역 양측의 상기 식각저지막을 노출시키는 단계;
    상기 노출된 식각 저지막을 제거하여 상기 노출된 활성영역 양측의 상기 매몰절연막을 노출시키는 단계;
    상기 노출된 활성영역 및 매몰절연막 상에 게이트 구조물을 형성하는 단계;
    상기 실리사이데이션 방지 패턴 상의 상기 게이트 구조물의 측벽에 측벽 스페이서를 형성하는 단계; 및
    상기 측벽 스페이서를 마스크로 하여 상기 활성영역에 소스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법.
  23. 제22 항에 있어서, 상기 활성영역은
    상기 식각저지막 상에 제1 산화막을 형성하는 단계;
    상기 제1 산화막의 일부를 제거하여 상기 식각저지막 및 상기 질화시리콘막을 노출시키는 단계; 및
    상기 노출된 상기 식각저지막의 일부 및 상기 질화실리콘 막을 순차적으로 제거하여 상기 소자분리막 및 상기 식각저지막에 의하여 정의되는 활성영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제22 항에 있어서, 상기 식각저지막은 질화실리콘을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제22 항에 있어서, 상기 표면 반도체막 패턴 상에 형성된 산화막 패턴 및 질화막 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 소자분리막 및 상기 소자분리막에 의하여 정의되는 활성영역을 포함하는 기판;
    상기 활성영역 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 양측의 상기 활성영역 상에 형성된 실리사이데이션 방지 패턴;
    상기 실리사이데이션 방지 패턴 상의 게이트 구조물의 측벽에 형성된 측벽 스페이서; 및
    상기 측벽 스페이서 양측의 활성 영역 표면 아래에 형성된 소스/드레인 영역을 포함하는 반도체 장치.
  27. 제26 항에 있어서, 상기 소자분리막이 상기 활성영역보다 기판 상에 두껍게 형성되어 있은 것을 특징으로 하는 반도체 장치.
  28. 제26 항에 있어서, 상기 실리사이데이션 방지막 패턴 양측의 활성영역 상에 형성된 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  29. 제26 항에 있어서, 상기 기판은 하부 반도체 기판, 매몰절연막, 및 표면 반도체 막을 포함하는 SOI 기판이고, 상기 활성영역은 상기 표면 반도체 막을 식각하여 형성된 것을 특징으로 하는 반도체 장치.
  30. 제26 항에 있어서, 상기 게이트 구조물이 게이트 절연막 및 상기 게이트 절연막 상의 게이트 전극을 포함하는 것을 특징으로 하는 반도체 장치.
  31. 제26 항에 있어서, 상기 게이트 전극 상의 게이트 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  32. 제26 항에 있어서, 상기 실리사이데이션 방지 패턴이 열적(thermal) 질화실리콘 또는 플라즈마(plasma) 질화실리콘을 포함하는 것을 특징으로 하는 반도체 장치.
  33. 제32 항에 있어서, 상기 활성영역과 상기 실리사이데이션 방지 패턴사이에 형성된 산화실리콘 패턴을 더 포함하는 것을 특징으로 하는 반도체 장치.
  34. 제26 항에 있어서, 상기 측벽 스페이서가 상기 실리사이데이션 방지 패턴과 식각선택비를 가지는 물질을 포함하는 것을 특징으로 하는 반도체 장치.
  35. 제26 항에 있어서, 상기 측벽 스페이서가 산화물, 또는 산화물 및 질화물을 포함하는 것을 특징으로 하는 반도체 장치.
  36. 제26 항에 있어서, 상기 게이트 구조물의 측벽과 측벽 스페이서 사이의 상기 실리사이데이션 방지막 패턴 상에 오프셋 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치.
  37. 제26 항에 있어서, 상기 활성 영역이 상기 측벽 스페이서와 상기 소스/드레인 영역 사이에 형성된 소스/드레인 확장 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  38. 제26 항에 있어서, 상기 활성영역은 오목한 단차부를 포함하고, 상기 게이트 구조물은 상기 오목한 단차부에 형성된 것을 특징으로 하는 반도체 장치.
  39. 제38 항에 있어서, 상기 게이트 구조물 및 상기 측벽 스페이서 사이의 상기 오목한 단차부 상에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치.
  40. 하부 반도체 기판, 매몰절연막, 및 다면체로 구성되는 3차원의 활성영역을 가지는 표면 반도체막을 포함하는 SOI 기판;
    상기 활성영역을 가로지르는 방향으로 상기 활성영역의 측면 및 상면과 상기 매몰절연막 상에 형성된 게이트 구조물;
    상기 게이트 구조물의 양측의 상기 활성영역상에 형성된 실리사이데이션 방지막 패턴;
    상기 실리사이데이션 방지막 패턴 상의 상기 게이트 구조물의 양측벽에 형성된 측벽 스페이서; 및
    상기 측벽 스페이서 양측의 활성 영역 표면 아래에 형성된 소스/드레인 영역을 포함하는 반도체 장치.
  41. 제40 항에 있어서, 상기 게이트 구조물로 둘러싸인 상기 활성영역의 상면, 및 양측면에 채널이 형성된 것을 특징으로 하는 반도체 장치.
  42. 제40 항에 있어서, 상기 실리사이데이션 방지패턴 양측의 활성영역 상에 형성된 실리사이드층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  43. 제40 항에 있어서, 상기 활성영역은 오목한 단차부를 포함하고, 상기 게이트 구조물은 상기 오목한 단차부에 형성된 것을 특징으로 하는 반도체 장치.
  44. 제43 항에 있어서, 상기 게이트 구조물 및 상기 측벽 스페이서 사이의 상기 오목한 단차부 상에 형성된 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 장치.
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