CN1641847A - 半导体器件及制造半导体器件的方法 - Google Patents

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Abstract

一种在硅化工艺中改进半导体器件的结构稳定性的制造半导体器件方法，提供具有由隔离层限定的有源区的衬底。在有源区和隔离层上形成蚀刻掩膜以具有至少部分地暴露出有源区的硅化防止图形。在暴露出的有源区上形成栅极结构。在硅化防止图形上定位的栅极结构上形成栅极隔离层。使用栅极隔离层作为掩膜，在有源区上形成源/漏区，以由此形成半导体器件。由于在硅化工艺中半导体器件的晶体管中不产生空隙或可防止晶体管的杂质侵入，因此包括晶体管的半导体器件可具有改进的可靠性和电性能。

Description

半导体器件及制造半导体器件的方法
技术领域
本发明涉及一种半导体器件和制造半导体器件的方法。更具体地，本发明涉及一种具有改进了结构稳定性和增强性能的半导体器件，以及制造这种半导体器件的方法。
本申请要求对2003年12月29日申请的韩国专利申请No.2003-98829的优先权，在此引用其全部内容作为参考。
背景技术
由于半导体器件中的元件尺寸已经持续地减小，半导体技术快速地发展以制造极大地减小了尺寸的高度集成的半导体器件。可将许多元件集成在半导体器件的单位晶胞中，且还可以通过减小元件的尺寸和元件中通过的电流的时间延迟来改进半导体器件的响应速度。此外，通过减小元件中通过的电流，半导体器件可具有低功耗。
由于半导体器件具有微小的尺寸、高的集成度和低的功耗，就可以改进了半导体器件的性能。由于在1971年开发了具有大约10μm的临界尺寸的晶体管，因此引导了具有大约90nm的临界尺寸的近代晶体管。在最近的半导体技术中，与常规半导体器件相比，半导体器件的尺寸减小了，而且改进了响应速度和集成度。此外，正在研究具有大约65nm以下的临界尺寸的晶体管。
但是，当半导体器件具有低于大约90nm的临界尺寸时，在含有晶体管的半导体器件中会产生短沟道效应和漏电流。依照晶体管的有效沟道的长度减小会产生短沟道效应。在晶体管的热处理期间，由于将N型杂质或P型杂质扩散到晶体管的源区或漏区中而产生短沟道效应。当晶体管的有效沟道减小时，在晶体管的源区和漏区之间将产生电短路。为了解决上述问题，提供一种具有在其沟道的三个面上形成栅极的晶体管。该晶体管被叫做三边栅晶体管(triple gate transistor)。在韩国专利No.308,652和韩国专利未审公开申请No.2001-8524中公开了常规三边栅晶体管。
图1A是说明常规三边栅晶体管的平面图；图1B是说明图1A中常规三边栅晶体管标记的“1”部分的透视图。
参照图1A和1B，常规三边栅晶体管包括：半导体衬底11，埋入绝缘层13，三维有源区16，和栅极结构30。在埋入绝缘层13上形成栅极结构30以封闭三维有源区16。即，在栅极结构30接触三维有源区16的部分的位置形成三边栅晶体管的沟道区。三边栅晶体管可具有改进的电导率并防止短沟道效应，由此使得三边栅晶体管可具有低于大约65nm的临界尺寸。
但是，当在三边栅晶体管的源/漏区上形成硅化物层以改进源/漏区的电特性时，在整个有源区上以及在源/漏区上就形成了硅化物层，由此降低了三边栅晶体管的电特性。
图2A至2C是说明沿着图1A的II-II′线截取的常规三边栅晶体管的制造方法的截面图。
参照图2A，三边栅晶体管包括：半导体衬底11，埋入绝缘层13，有源区16和栅极结构30。栅极结构30包括：栅绝缘层32，栅电极34和栅极硅化物层37。
在栅极结构30的侧壁上顺序地形成偏移隔离层(offset spacer)41和栅极侧壁隔离层43。在有源区16中形成源/漏区53，且邻接源/漏区53形成源/漏延伸区51。在源/漏区53的侧壁上相继形成源/漏区偏移隔离层61和源/漏侧壁隔离层61和63。
在源/漏区53上形成金属层之后，通过硅化所述金属层，在源/漏53上形成硅化物层57时，由于只用源/漏偏移和侧壁隔离层61和63覆盖源/漏区53的侧壁，因此将硅化物层57位于源/漏区53上。
然而，如图2B所示，在制造三边栅晶体管的工艺中，将产生源/漏偏移隔离层与侧壁隔离层61和63的损坏部分III。含有损坏部分III的源/漏偏移隔离层和侧壁隔离层61和63就不能完全地保护源/漏区53的侧壁。因此，通过源/漏偏移隔离层和侧壁隔离层61与63的损坏部分III而部分地暴露出源/漏区53。结果，可在源/漏区53的侧壁上和在源/漏区53的表面部分上形成硅化物层57。即，形成硅化物层57的硅化工艺将上升到相关于源/漏区53的表面和侧壁的方向IV和V。
参照图2C，在有源区16中将产生空隙91而导致三边栅晶体管失效。此外，硅化侵入物93可能被引入到源/漏区53中而导致源/漏结的损坏并导致来自源/漏区53的漏电流。因此，当在源/漏区53上使用损坏的源/漏偏移隔离层和侧壁隔离层61和63形成硅化物层57时，就不会形成包括硅化物层(silicide layer)57的三边栅晶体管。将参照图3A和3B更为全面的解释该问题。
图3A和3B是说明常规硅化工艺(silicidation process)的截面图。
参照图3A和3B，在源/漏区53的侧壁上顺序地形成缩小的源/漏侧壁隔离层63和缩小的源/漏偏移隔离层61。由于缩小的源/漏侧壁和偏移隔离层63和61，而部分地暴露出源/漏区53的侧壁。当在源/漏区53上和在源/漏区53的侧壁的暴露部分上形成金属层58之后，对源/漏区53进行硅化工艺。如图3A和3B所示，相对小的晶体管的源/漏区53被全部转换为硅化物层59，而相对大的晶体管除去靠近其底部外的大部分源/漏区53被转换为硅化物层59。
在硅化工艺中，源/漏区53中的硅按化学计量与金属层58中的金属反应，由此形成硅化物层59。当硅与金属之间不按化学计量进行硅化工艺时，将在三边栅晶体管的沟道区附近形成硅化物层59以完成硅与金属之间的化学计量反应。这将导致空隙(void)的产生和三边栅晶体管的杂质侵入(intrusion)。由此，在三边栅晶体管的源/漏区的侧壁上形成的隔离层将完全地保护源/漏区的侧壁，以防止三边栅晶体管被损坏。
发明内容
本发明提供一种包括三边栅晶体管的半导体器件，其具有改进的结构稳定性和增强的性能、不会因硅化工艺而导致失效。
本发明还提供一种制造包括三边栅晶体管的半导体器件的方法，该晶体管具有改进的结构稳定性和增强的性能，不会因硅化工艺而导致失效。
本发明还提供一种包括硅化防止图形以防止其性能和结构退化的半导体器件。
依照本发明的一个方面，提供一种制造半导体器件的方法。在制造半导体器件的方法中，形成包含有源区的衬底，该有源区由隔离层限定。在隔离层和有源区上形成蚀刻掩膜。蚀刻掩膜包括暴露出部分有源区的硅化防止图形。在有源区的暴露部分上形成栅极结构，且在硅化防止图形和栅极结构的侧壁上形成栅极隔离层。使用栅极隔离层为掩膜在有源区上形成源/漏区。
在一个实施例中，形成衬底还包括：在绝缘硅(SOI)的衬底上形成氮化硅层，该衬底包括下半导体层、埋入绝缘层和上半导体层；通过至少部分地蚀刻氮化硅层和上半导体层形成有源区；在SOI衬底上形成第一氧化层，以覆盖有源区；通过至少部分地蚀刻第一氧化层来暴露氮化硅层图形；和通过移除氮化硅层来形成隔离层。
在一个实施例中，该方法还包括：形成氮化硅层之前，在SOI衬底上形成辅助氧化层，其中通过至少部分地蚀刻氮化硅层、辅助氧化层和上半导体层形成有源区，和通过移除氮化硅层和辅助氧化层来形成隔离层。
在一个实施例中，使用高密度等离子体(HDP)工艺形成第一氧化层。
在一个实施例中，至少部分地蚀刻第一氧化层还包括：通过使用化学机械抛光(CMP)工艺抛光第一氧化层来初次暴露出氮化硅层；和通过以包括氢氟酸(HF)的蚀刻溶液，使用湿法蚀刻工艺蚀刻第一氧化层来再次暴露出初次暴露的氮化硅层。
在一个实施例中，通过湿法蚀刻工艺使用包括磷酸(H3PO4)的蚀刻溶液来移除氮化硅层。
在一个实施例中，通过在衬底上形成硅化防止层来形成硅化防止图形，该衬底包括隔离层和有源区；在硅化防止层上形成第二氧化层；蚀刻第二氧化层以暴露出部分硅化防止层；和移除硅化防止层的暴露部分以形成至少部分地暴露出有源区的硅化防止图形。
该方法可进一步包括：在隔离层和有源区上形成氧化硅图形，以在形成硅化防止图形之前至少部分地暴露出有源区，其中在氧化硅图形上形成硅化防止图形。
在一个实施例中，蚀刻掩膜还包括：在硅化防止图形上形成氧化层图形，且形成栅极结构还包括：在氧化图形和有源区的暴露部分上形成栅极导电层；通过至少部分地移除栅极导电层来暴露出氧化层图形；和通过移除氧化层图形来形成栅极结构。
在一个实施例中，该方法还包括：在形成栅极隔离层之前，在栅极结构的侧壁上形成偏移隔离层；和通过使用偏移隔离层为掩膜，将杂质注入到部分有源区中来形成源/漏延伸区，其中在偏移隔离层的侧壁上形成栅极隔离层。
在一个实施例中，该方法还包括：当形成源/漏区之后，通过移除栅极隔离层周围的部分硅化防止图形来至少部分地暴露出源/漏区和隔离层，和在源/漏区上形成硅化物层。
在一个实施例中，在部分源/漏区的表面处形成硅化物层。
在一个实施例中，该方法还包括：当形成蚀刻掩膜之后，至少部分地蚀刻有源区以在有源区上形成凹槽；和在有源区的凹槽的侧壁上形成辅助栅极隔离层，其中在有源区的凹槽上形成栅极结构。
依照本发明的另一方面，提供一种制造半导体器件的方法。在制造半导体器件的方法中，形成包括下半导体层、埋入绝缘层和上半导体层的SOI衬底。通过至少部分地蚀刻上半导体层形成有源区并在埋入绝缘层上形成隔离层。在隔离层和有源区上形成蚀刻掩膜。蚀刻掩膜包括部分地和完全地暴露有源区的硅化防止图形和第一氧化层图形。在完全暴露出的有源区的周围，通过至少部分地移除蚀刻掩膜来暴露出部分的埋入绝缘层。在至少部分地暴露出有源区和完全地暴露出的有源区上形成栅极结构。在栅极结构的侧壁上形成栅极隔离层，和在有源区上使用栅极隔离层为掩膜形成源/漏区。
在一个实施例中，栅极结构封闭全部暴露出的有源区。
在一个实施例中，在有源区的上部和横向部分上形成沟道区。
在一个实施例中，该方法还包括：当形成源/漏区之后，通过至少部分地移除硅化防止图形来至少部分地暴露出源/漏区和隔离层；和在暴露出的源/漏区上形成硅化物层。
在一个实施例中，该方法还包括：当形成蚀刻掩膜之后，使用蚀刻掩膜至少部分地蚀刻部分地暴露出的有源区；和从有源区的蚀刻部分到蚀刻掩膜的侧壁上，形成辅助栅极隔离层，其中将栅极结构定位在有源区的蚀刻部分上。
依照本发明的又一个方面，提供一种制造半导体器件的方法。在制造半导体器件的方法中，形成包括半导体层图形的衬底，该半导体层图形由隔离层限定。在隔离层和半导体层图形上形成蚀刻掩膜。蚀刻掩膜包括至少部分地暴露出半导体层图形的氧化层图形和硅化防止图形。通过至少部分地蚀刻氧化层图形，形成具有多角形结构的三维有源区。在衬底上形成栅极结构以封闭有源区。在栅极结构的侧壁上形成栅极隔离层，和使用栅极隔离层为掩膜，在有源区上形成源/漏区。
在一个实施例中，在有源区的上部和横向部分上形成沟道区。
在一个实施例中，该方法还包括：当形成源/漏区之后，通过至少部分地移除硅化防止图形，至少部分地暴露出源/漏区和隔离层；和在源/漏区的暴露部分上形成硅化物层。
依照本发明的另一个方面，提供一种制造半导体器件的方法。在制造半导体器件的方法中，形成包括下半导体层、埋入绝缘层和上半导体层图形的衬底。在衬底上形成蚀刻停止层以覆盖上半导体层图形。通过在蚀刻停止层上形成隔离层而在埋入绝缘层上形成有源区。在隔离层和有源区上形成蚀刻掩膜。蚀刻掩膜包括至少部分地和全部地暴露出有源区的硅化防止图形和氧化层图形。通过至少部分地移除蚀刻掩膜，在全部暴露出的有源区的周围暴露出部分蚀刻停止层。通过至少部分地移除蚀刻停止层，在全部暴露出的有源区周围暴露出部分埋入绝缘层。在至少部分地暴露出有源区和全部暴露出的有源区上形成栅极结构。在栅极结构的侧壁上形成栅极隔离层，和使用栅极隔离层为掩膜在有源区上形成源/漏区。
在一个实施例中，形成有源区还包括：在蚀刻停止层上形成氮化硅层图形；在蚀刻停止层上形成氧化层以覆盖氮化硅层图形；通过至少部分地蚀刻氧化层来暴露出部分蚀刻停止层和氮化硅层图形；且通过相继移除暴露出的蚀刻停止层和氮化硅层图形，形成由隔离层和蚀刻停止层限定的有源区。
在一个实施例中，蚀刻停止层包括氮化硅。
在一个实施例中，该方法还包括：在上半导体层图形上相继形成辅助氧化层图形和氮化层图形。
依照本发明的又一个方面，提供一种半导体器件，该半导体器件包括：衬底、栅极结构、硅化防止图形和栅极隔离层。衬底包括隔离层和由隔离层限定的有源区。在有源区上形成栅极结构，且在靠近栅极结构的部分有源区上形成硅化防止图形。在栅极结构的侧壁上形成栅极隔离层。
在一个实施例中，隔离层具有比有源区的厚度更厚的厚度。
在一个实施例中，半导体器件还包括：在邻近硅化防止图形的部分有源区上形成的硅化物层。
在一个实施例中，衬底包括具有下半导体层、埋入绝缘层和上半导体层的SOI衬底，且通过至少部分地蚀刻上半导体层形成有源区。
在一个实施例中，栅极结构包括在有源区上形成的栅绝缘层图形和在栅绝缘层图形上形成的栅极导电图形。
在一个实施例中，栅极结构还包括：在栅极导电图形上形成的硅化物层。
在一个实施例中，硅化防止图形包括：热淀积的氮化硅或通过等离子体工艺淀积的氮化硅。
在一个实施例中，半导体器件还包括：在有源区和硅化防止图形之间形成的氧化硅层图形。
在一个实施例中，栅极隔离层包括具有相对于硅化防止图形具有蚀刻选择性的材料。
在一个实施例中，栅极隔离层具有包括氧化物或氮化物的单层结构，或包括氧化物和氮化物的多层结构。
在一个实施例中，半导体器件还包括在栅极隔离层和栅极结构的侧壁之间形成的偏移隔离层。
在一个实施例，有源区包括：在其上形成的源/漏区和在栅极隔离层与源/漏区之间形成的源/漏延伸区。
在一个实施例中，有源区包括凹槽，且将栅极结构定位在凹槽上。
在一个实施例中，如上述的半导体器件，还包括在栅极隔离层和栅极结构的侧壁之间形成的辅助隔离层。
依照本发明的又一个方面，提供一种包括SOI衬底、栅极结构、硅化防止图形和栅极隔离层的半导体器件。SOI衬底包括下半导体层、埋入绝缘层和在埋入绝缘层上形成的具有多边形结构的三维有源区。在埋入绝缘层上形成栅极结构。栅极结构封闭有源区。在邻近栅极结构的部分有源区上形成硅化防止图形。在栅极结构的侧壁上形成栅极隔离层。
在一个实施例中，半导体器件还包括在有源区的上部和横向部分上形成的沟道区。
在一个实施例中，半导体器件还包括在邻近硅化防止图形的部分有源区上形成的硅化物层。
在一个实施例中，有源区包括凹槽，且在凹槽上形成栅极结构。
在一个实施例中，半导体器件还包括在栅极结构的侧壁和栅极隔离层之间形成的辅助栅极隔离层。
依照本发明，半导体器件可包括具有改进的电特性而不会产生空隙和杂质侵入的三边栅晶体管。因此，包括三边栅晶体管的半导体器件可具有改进的性能和可靠性。此外，由于在形成半导体器件的源/漏区之前形成硅化防止图形，因此在形成半导体器件的硅化防止图形的步骤中，可以防止例如半导体器件的热平衡的失效。
附图说明
如在附图中所示的，由本发明的实施例更具体的描述使得本发明的前述和其它特征和优点更加显而易见。附图不必按比例，而是强调描述本发明的原理。整个附图中相同的参考符号指相同的元件。
图1A是描述常规三边栅晶体管的平面示意图；
图1B是描述图1A的标号“1”中的常规三边栅晶体管的一部分的透视示意图；
图2A至2C是描述沿着图1A的II-II′线截取的常规三边栅晶体管的制造方法的截面示意图；
图3A和3B是描述常规硅化工艺的截面示意图；
图4是描述制造依照本发明的一个实施例的半导体器件的方法的流程图；
图5A至5P是描述制造依照本发明的一个实施例的半导体器件的方法的截面示意图；
图6A至6C是描述制造依照本发明的一个实施例的半导体器件的方法的截面示意图；
图7是描述制造包括依照本发明的一个实施例的三边栅晶体管的半导体器件的方法的流程图；
图8A至8D是描述制造包括依照本发明的一个实施例的三边栅晶体管的半导体器件的方法的截面示意图；
图9A至9D是描述制造包括依照本发明的一个实施例的三边栅晶体管的半导体器件的方法的截面示意图；
图10A至10F是描述制造包括依照本发明的一个实施例的半导体器件的方法的截面示意图；
图11A是描述依照本发明的一个实施例的半导体器件的截面示意图；
图11B是描述依照本发明的一个实施例的半导体器件的截面示意图；
图12A是描述包括依照本发明的一个实施例的三边栅晶体管的半导体器件的截面示意图；
图12B是描述包括依照本发明的一个实施例的三边栅晶体管的半导体器件的截面示意图。
具体实施方式
附图中，为了清楚起见，放大了各层和各区的厚度。应当理解，当指出例如层、区或衬底的元件为在另一元件“上”或“之上”时，可以是直接位于其它元件上或也可存在介于其间的元件。
图4是描述制造依照本发明的一个实施例的半导体器件的方法的流程图。
参照图4，当在步骤S110中制备包括隔离层和由隔离层限定的有源区的半导体衬底之后，在步骤S120中在半导体衬底上形成蚀刻掩膜。蚀刻掩膜包括部分地暴露出半导体衬底的有源区的硅化防止图形。
在步骤S130中，在有源区的暴露部分上形成栅极结构。在步骤140中，在位于硅化防止图形上的栅极结构的侧壁上形成栅极隔离层。
在步骤S150中，使用栅极隔离层为掩膜，通过离子注入工艺，在邻近栅极结构的有源区中形成源/漏区。
下文中，将参照图5A至5P更全面地描述制造半导体器件的方法。
图5A至5P是描述制造依照本发明的一个实施例的半导体器件的方法的截面图。
参照图5A、5B和5F，制备半导体衬底100以具有由隔离层115限定的有源区106。半导体衬底100可以包括硅衬底或绝缘硅(SOI)衬底。如图5A所示，优选制备SOI衬底作为半导体衬底100。
参照图5A，半导体衬底100包括：下半导体层101、埋入绝缘层103和上半导体层105。在下半导体层101上形成埋入绝缘层103，并在埋入绝缘层103上形成上半导体层105。例如，埋入绝缘层103具有大约150nm的厚度，且上半导体层105具有大约40nm的厚度。
参照图5B，当在半导体衬底100上形成氮化硅层之后，部分地蚀刻氮化硅层和上半导体层105以在埋入绝缘层103上形成有源区106。当用于形成有源区106的蚀刻工艺之后，部分上半导体层图形残留在埋入绝缘层103上。上半导体层的残留部分相应于有源区106。此外，蚀刻氮化硅层以在有源区106上形成氮化硅层图形108。
在本发明的一个实施例中，可以在有源区106和氮化硅层图形108之间形成辅助氧化层图形107。具体地，在上半导体层105上形成氮化硅层之前，在上半导体层105上形成辅助氧化层。当在辅助氧化层上形成氮化硅层之后，相继蚀刻辅助氧化层和上半导体层105以分别形成氮化硅层图形108、辅助氧化层图形107和有源区106。结果，在埋入绝缘层103上顺序地形成有源区106、辅助氧化层图形107和氮化硅层图形108。例如，氮化硅层图形108具有大约100nm的厚度，且辅助氧化层图形107具有大约15nm的厚度。辅助氧化层图形107用做缓冲层图形，用于减小形成氮化硅层的步骤中由氮化硅层产生的应力。辅助氧化层图形107可通过热氧化工艺或化学汽相淀积工艺(CVD)来形成。
参照图5C，在半导体衬底100上形成第一氧化层111以覆盖有源区106和氮化硅层图形108。可通过高密度等离子体(HDP)工艺来形成第一氧化层111。例如，第一氧化层111具有大约200nm的厚度。
参照图5D，首先移去部分第一氧化层111以暴露出氮化硅层图形108。这里，可通过化学机械抛光(CMP)工艺、深蚀刻(etch back)工艺或CMP和深蚀刻的组合工艺来移去第一氧化层111的上部。优选地，通过CMP工艺部分地移去第一氧化层111直到暴露出氮化硅层图形108。结果，暴露出氮化硅层图形108的上表面，并将第一氧化层111和氮化硅层图形108一起平坦化。
参照图5E，其次移去部分第一氧化层111以首先在埋入绝缘层103上形成隔离层115，该隔离层115限定有源区106。当在埋入绝缘层103上最初形成隔离层115时，氮化硅层图形108从隔离层115中突出出来。例如，通过湿法蚀刻工艺或干法蚀刻工艺二次移去部分第一氧化层111。优选地，通过湿法蚀刻工艺使用包括氢氟酸(HF)的蚀刻溶液二次移去第一氧化层111。二次移去第一氧化层111，由此自埋入绝缘层103，隔离层115具有比有源区106更厚的厚度。
参照图5F，移去氮化硅层图形108和辅助氧化层图形107以完全地形成具有由隔离层115限定的有源区的半导体衬底100。可通过湿法蚀刻工艺或干法蚀刻工艺移去氮化硅层图形108和辅助氧化层图形107。优选地，通过湿法蚀刻工艺使用包括热磷酸(H3PO4)的蚀刻溶液移去氮化硅层图形108和辅助氧化层图形107。然后，将杂质注入到部分有源区106中以形成包括晶体管的半导体器件的沟道区。即，可通过离子注入工艺形成半导体器件的沟道区。如图5F所示，隔离层115具有比有源区106的厚度稍厚的厚度S，由此在接下来的硅化工艺中，隔离层115防止有源区106的侧壁硅化。
参照图5G和5H，在隔离层115上和有源区106上形成蚀刻掩膜120以部分地暴露出有源区106。即，以蚀刻掩膜120覆盖有源区106的周边部分，然而穿过蚀刻掩膜120暴露出有源区106的中心部分。这里，蚀刻掩膜120包括硅化防止层图形122和第二氧化层图形125。
如图5G所示，在隔离层115上和在有源区106上形成硅化防止层121。可以使用例如氮化硅的氮化物形成硅化防止层121。例如，硅化防止层121具有大约10nm的厚度。硅化防止层121防止在相继地湿法或干法蚀刻工艺中产生的隔离层115的损坏。结果，由于隔离层115全面地保护了有源区106的侧壁，因此在接下来的硅化工艺中有效地防止了有源区106的侧壁硅化。
在本发明的一个实施例中，在形成硅化防止层121之前，可以在隔离层115上和在有源区106上形成辅助氧化硅层(未示出)。当使用氮化硅形成硅化防止层121时，辅助氧化硅层用做缓冲层以减小在硅化防止层121中产生的应力。例如，通过CVD工艺形成辅助氧化硅层。
如图5H所示，在硅化防止层121上形成第二氧化层。第二氧化层可具有大约100nm的厚度。当部分地蚀刻第二氧化层以形成暴露出部分硅化防止层121的第二氧化层图形125之后，移去硅化防止层121的暴露部分以形成暴露出有源区106的中心部分的硅化防止层图形122。通过湿法蚀刻工艺或干法蚀刻工艺蚀刻第二氧化层和硅化防止层121，由此形成第二氧化层图形125和硅化防止层图形122。因此，通过第二氧化层图形125和硅化防止层图形122暴露出有源区106的中心部分。优选地，通过光刻工艺蚀刻第二氧化层和硅化防止层121。将在有源区106的暴露部分上形成栅极结构130(参见图5J)。
参照图5I，当在有源区106的暴露部分上形成栅绝缘层图形132之后，在栅绝缘层图形132和蚀刻掩膜120上形成栅极导电层133。可使用氧化物、氮化物或氮氧化物形成栅绝缘层图形132。可使用导电材料例如多晶硅或金属形成栅极导电层133。例如，当使用氮氧化硅(SiON)形成栅绝缘层图形132时，栅绝缘层图形132具有大约0.5至大约2.0nm的厚度。可选择地，可以使用具有高介电常数的材料来形成栅绝缘层图形132。
参照图5J，通过CMP工艺、深蚀刻工艺或CMP与深蚀刻工艺的组合部分地移去栅极导电层133以暴露出第二氧化层图形125。接着，移去第二氧化层图形125以在有源区106上形成栅极结构130。当移去第二氧化层125时，暴露出硅化防止层图形122。栅极结构130包括栅极导电图形134和栅绝缘层图形132。可通过湿法蚀刻工艺使用包括氢氟酸的蚀刻溶液移去第二氧化层图形125。由于形成硅化防止层图形122以覆盖隔离层115，因此在湿法蚀刻工艺中使用包括氢氟酸的蚀刻溶液就不会破坏隔离层115。因此，在接下来的硅化工艺中，由于未损坏的隔离层115覆盖有源区106的侧壁，因此就防止了有源区106的侧壁的硅化。
参照图5K和5L，在栅极结构130的侧壁上形成栅极隔离层143。可选择地，在形成栅极隔离层143之前，可在栅极结构130的侧壁上形成偏移隔离层141。当在栅极结构130的侧壁上形成偏移隔离层141时，将栅极隔离层143定位在偏移隔离层141上。在本发明的一个实施例中，在栅极结构130的侧壁上形成栅极隔离层143之前，可在有源区106邻近处形成源/漏延伸区151。
如图5K所示，在形成栅极隔离层143之前，在栅极结构130的侧壁上形成偏移隔离层141。这里，将偏移隔离层141的底部定位在硅化防止层图形122上。在偏移隔离层141上形成栅极隔离层143。当在栅极结构130的侧壁上形成偏移隔离层141时，将栅极隔离层143的底部定位在硅化防止层图形122上。可选择地，当在栅极结构130的侧壁上直接形成栅极隔离层143时，将栅极隔离层143的底部定位在硅化防止层图形122上，不需要在栅极结构130的侧壁上形成偏移隔离层141。可以使用偏移隔离层141作为掩膜，通过将杂质注入到部分有源区106中，形成源/漏延伸区151。即，通过将杂质注入到部分有源区106中，可以将有源区106的部分转换为源/漏延伸区151。
可使用氧化物和/或氮化物来形成偏移隔离层141。即，偏移隔离层141可具有氧化物的单层结构或氧化物和氮化物的双层结构。例如，偏移隔离层141具有大约5到大约20nm的厚度。具体地，在硅化防止层图形122上形成用于偏移隔离层141的层以覆盖栅极结构130。通过干法蚀刻工艺，使用硅化防止层图形122为蚀刻停止层，蚀刻用于偏移隔离层141的层，由此在栅极结构130的侧壁上形成偏移隔离层141。这里，使用相对于硅化防止层图形122具有蚀刻选择性的材料来形成偏移隔离层141。
为了形成具有氧化物和氮化物的双层结构的偏移隔离层141，在硅化防止层图形122上相继形成氧化物层和氮化物层以覆盖栅极结构130。使用氧化层为蚀刻停止层，蚀刻氮化物层，并接着使用硅化防止层图形122为蚀刻停止层，蚀刻氧化物层，由此在栅极结构130的侧壁上形成具有双层结构的偏移隔离层141。
通过使用偏移隔离层141为掩膜，将N型或P型杂质注入到部分有源区106中，形成源/漏延伸区151。此外，通过斜面注入工艺，在源/漏延伸区151下可选择性地形成晕区(halo region)。分别使用N型和P型杂质，在P型和N型源/漏延伸区151之下形成晕区。晕区可以减小包括晶体管的半导体器件的短沟道效应，还可改进半导体器件的电特性。
参照图5L，在偏移隔离层141上和硅化防止层图形122上形成栅极隔离层143。例如，栅极隔离层143具有大约10到70nm的厚度。可以依照与上述用于形成偏移隔离层141的工艺相同顺序的工艺来形成栅极隔离层143。栅极隔离层143可具有氧化物的单层结构或氧化物和氮化物的双层结构。使用相对硅化防止层图形122具有蚀刻选择性的材料来形成栅极隔离层143。
参照图5M，通过注入杂质，使用栅极隔离层143为掩膜，在部分有源区106的位置形成源/漏区153。源/漏区153分别邻近于源/漏延伸区151。即，在源/漏延伸区151和隔离层115之间形成源/漏区153。
参照图5N，部分地移去硅化防止层图形122，直到暴露出隔离层115，以由此在栅极隔离层143和偏移隔离层141之下形成硅化防止图形123。这里，部分地暴露出隔离层115和硅化防止图形123之间的源/漏区153。将硅化防止图形123仅定位在栅极隔离层143和偏移隔离层141之下，其中硅化防止图形123覆盖部分源/漏区153、源/漏延伸区151和部分有源区106。即，硅化防止图形123部分地覆盖源/漏区153。在本发明的一个实施例中，可进一步在不进行后续硅化工艺的隔离层115上保留硅化防止图形123，由此减小了用于制造包括晶体管的半导体器件的工艺时间和成本。
参照图5O，在源/漏区153的暴露部分的周围进行硅化工艺，以分别在源/漏区153的暴露部分和栅极导电图形134上形成硅化物层136和157。具体地，由于隔离层115具有比有源区的高度稍高的高度，在除了源/漏区153的侧壁外的源/漏区153上形成硅化物层157。由此，在源/漏区153的表面部分，除了源/漏区153的横向部分和底部之外，均匀地形成硅化物层157。结果，在源/漏区153中不会产生空隙或杂质侵入，以由此减小了半导体器件的失效，例如漏电流。此外，为了改进包括有P-MOS晶体管或N-MOS晶体管的半导体器件的特性，可有利地利用在形成硅化防止图形123的工艺中产生的应力。即，当硅化防止图形123包括通过热工艺淀积的氮化硅时，在N-MOS晶体管中就会产生张应力，并还提高了N-MOS晶体管的电子迁移率，由此改进了N-MOS晶体管的电性能。当硅化防止图形123包括通过等离子体工艺淀积的氮化硅时，在P-MOS晶体管中就会产生压应力，且可改进P-MOS晶体管的空穴迁移率，由此增强了P-MOS晶体管的电性能。
参照图5P，在半导体衬底101上形成第一绝缘中间层163、接触栓塞165、第二绝缘中间层166和金属导线169，所述半导体衬底101中形成有栅极结构130和源/漏区153，由此制成包括晶体管的半导体器件。
图6A至6C是描述制造依照本发明的另一实施例的半导体器件的方法的截面图。
参照图6A，通过与参照图5A至5H所述的工艺相同顺序的工艺，有源区206形成在半导体衬底100上，并通过蚀刻掩膜120暴露出来。即，通过包括第二氧化层图形125和硅化防止层图形122的蚀刻掩膜120，暴露有源区206的中心部分。然后，使用蚀刻掩膜120部分地蚀刻有源区206的暴露部分，以由此在有源区206的中心部分位置形成凹槽。
参照图6B，从凹槽的侧壁到蚀刻掩膜120的侧壁，形成辅助栅极隔离层238。即，在有源区206的凹槽的侧壁上、硅化防止层图形122的侧壁上和第二氧化层图形125的侧壁上形成辅助栅极隔离层238。可以使用例如氧化物或氮化物的介电材料来形成辅助栅极隔离层238。当在有源区206的凹槽的侧壁上形成辅助栅极隔离层238时，可减小半导体器件的栅极叠加电容。
参照图6C，通过与参照图5I至5L所述的工艺相同顺序的工艺，在半导体衬底100上形成栅极结构130。接着，通过与参照图5M至5P所述的工艺相同顺序的工艺，在半导体衬底100上形成包括晶体管的半导体器件。
当如图6B所示形成辅助栅极隔离层238时，在有源区206的凹槽上定位栅极结构130。这里，在栅极导电图形134和偏移隔离层141之间插入大部分辅助栅极隔离层238，而辅助栅极隔离层238的上部定位在硅化物层136和偏移隔离层141之间。由此，在栅极结构130的侧壁上形成三个隔离层238、141和143。在本实施例中，包括晶体管的半导体器件可具有薄的沟道区和厚的源/漏区，由此晶体管可具有如上所述的改进的特性。
现在参照图6C，在形成有栅极结构130和源/漏区153的半导体衬底101上，形成第一绝缘中间层163、接触栓塞165、第二绝缘中间层166和金属导线169，由此制成包括晶体管的半导体器件。
图7是制造依照本发明的一个实施例的包括三边栅晶体管的半导体器件的方法的流程图。
参照图7，当在步骤S210中制备SOI衬底之后，在步骤S220中，在SOI衬底上限定有源区。在步骤S230中，在SOI衬底上形成部分或全部暴露出有源区的蚀刻掩膜。蚀刻掩膜包括硅化防止层图形和氧化层图形。
在步骤S240中，移去跨越整个暴露的有源区的氧化层图形一部分，以暴露出SOI衬底的部分埋入绝缘层。在步骤S250中，在部分露出的有源区上和埋入绝缘层的暴露部分上形成栅极结构，由此封闭全部暴露的有源区。
在步骤S260中，在栅极结构的侧壁位置分别地形成栅极隔离层。在步骤S270中，通过使用栅极隔离层为掩膜，在有源区的位置形成源/漏区，而在SOI衬底上形成包括三边栅晶体管的半导体器件。
图8A到8D是描述制造依照本发明的另一个实施例的包括三边栅晶体管的半导体器件的方法的截面图。
参照图8A，通过与上述工艺相同顺序的工艺制备SOI衬底。SOI衬底包括下半导体层301、在下半导体层301上形成的埋入绝缘层303和在埋入绝缘层303上定位的上半导体层。
当在埋入绝缘层303上形成隔离层315时，通过与参照图5A至5F的工艺相同顺序的工艺，自上半导体层限定有源区306。
在隔离层315上和在有源区306上形成蚀刻掩膜320。蚀刻掩膜320包括硅化防止层图形322和一个氧化层图形325。蚀刻掩膜320部分地或全部地暴露有源区306或蚀刻掩膜306覆盖有源区306。即，通过蚀刻掩膜320暴露出一个有源区306的中心部分，另一个有源区306被蚀刻掩膜320覆盖，且通过蚀刻掩膜320完全地暴露出其它有源区306。这里，通过蚀刻掩膜320还暴露出全部暴露的有源区306周围的部分隔离层315。
参照图8B，使用蚀刻掩膜320，移去全部暴露的有源区306周围的部分隔离层315，由此暴露出全部暴露的有源区306周围的埋入绝缘层303的部分304。这里，蚀刻全部暴露的有源区306周围的部分隔离层315，不损坏埋入绝缘层303的暴露部分304。此外，当部分地蚀刻隔离层315时，部分地蚀刻氧化层图形325。由此，适当地控制氧化层图形325以具有足够厚度，由此在隔离层315上和在全部暴露的有源区306上保留氧化层图形325，而暴露出埋入绝缘层303的部分304。结果，全部暴露的有源区306可具有三维结构，且在全部暴露的有源区306的横向部分和上部的位置还可形成三边栅晶体管的沟道区，由此形成SOI衬底上的三边栅晶体管。
参照图8C，在部分和全部暴露的有源区306上分别形成栅极结构330和340。在埋入绝缘层303的暴露部分上定位的栅极结构340封闭全部暴露的有源区306。在部分暴露的有源区306上形成的栅极结构330包括栅极氧化层图形332、栅极导电图形334和硅化物层336。封闭全部暴露的有源区306的栅极结构340包括栅极氧化层图形332、栅极导电图形334和硅化物层336。由此，由于栅极结构340封闭全部暴露的有源区306的横向部分和上部，在SOI衬底上形成包括沟道区的三边栅晶体管，该沟道区在全部暴露的有源区306的横向部分和上部位置形成。
分别在栅极结构330和340的侧壁上形成栅极隔离层343。可选择地，可以在形成栅极隔离层343之前，在栅极结构330和340的侧壁上形成偏移隔离层341。当在栅极结构330和340的侧壁上形成偏移隔离层341时，在栅极隔离层343和栅极结构330与340的侧壁之间插入偏移隔离层341。通过使用偏移隔离层341为掩膜，将杂质注入到部分有源区306，形成源/漏延伸区351。
通过注入杂质，使用栅极隔离层343为掩膜，在邻近栅极结构330和340的部分有源区306的位置形成源/漏区353。当形成源/漏延伸区351时，在源/漏区353和有源区306之间插入源/漏延伸区351。可移去部分硅化防止层图形322以形成暴露出部分源/漏区353和隔离层315的硅化防止图形323。接着，通过硅化工艺，在部分源/漏区353和栅极导电图形334的位置形成硅化物层357和336。在源/漏区353的暴露部分和栅极导电图形334周围执行硅化工艺，以由此分别在源/漏区353的暴露部分上和在栅极导电图形334上形成硅化物层357和336。具体地，由于隔离层315具有比有源区306的高度稍高的高度，因此在除了源/漏区353的侧壁外，在源/漏区353的上部形成硅化物层357。即，在源/漏区353的表面部分，除了源/漏区353的横向部分和底部，形成硅化物层357。结果，在源/漏区353中就不会产生空隙或杂质侵入，由此减小了包括三边栅晶体管的半导体器件的失效，例如漏电流。
参照图8D，当在SOI衬底上形成第一绝缘中间层363以覆盖栅极结构330和340之后，通过第一绝缘中间层363形成接触源/漏区53的接触栓塞366。在形成第一绝缘中间层363之前，可选择性地形成保护层361以覆盖栅极结构330和340。
在第一绝缘中间层363上形成第二绝缘中间层367，然后，通过第二绝缘中间层367形成与接触栓塞366连接的导线369。由此，制成包括三边栅晶体管的半导体器件。
图9A至9D上描述制造依照本发明的另一个实施例的包括三边栅晶体管的半导体器件的方法的截面图。
参照图9A，通过与参照图8A所述的工艺相同顺序的工艺，在包括下半导体层301和埋入绝缘层303的衬底上形成隔离层315、有源区306和406，以及蚀刻掩膜320。
蚀刻掩膜320包括部分地和全部地暴露出有源区306与406的硅化防止图形322和氧化层图形325。此外，蚀刻掩膜320完全地覆盖一个有源区306。
使用蚀刻掩膜320在部分地暴露出有源区406的位置形成凹槽。当部分暴露的有源区406具有凹槽时，可以实现薄的沟道和厚的源/漏区，以由此形成具有改进的电性能的包括三边栅晶体管的半导体器件。
参照图9B，自部分暴露出的有源区406的凹槽的侧壁至蚀刻掩膜320的侧壁，形成辅助栅极隔离层438。即，可以在凹槽的侧壁上、硅化防止层图形322的侧壁上和氧化层图形325的侧壁上形成辅助栅极隔离层438。可使用例如氧化物或氮化物的介电材料来形成辅助栅极隔离层438。当形成辅助隔离层38时，包括三边栅晶体管的半导体器件可具有减小的栅极叠加电容。
参照图9C，移去全部暴露的有源区306周围的部分隔离层315，由此暴露出全部暴露的有源区306周围的埋入绝缘层303的部分304。部分地蚀刻隔离层315，不破坏埋入绝缘层303的部分304。当部分地蚀刻隔离层315时，同时部分地蚀刻氧化层图形325。因此，适当地控制氧化层图形325以具有足够的厚度，由此在隔离层315上和在有源区306上保留氧化层图形325，而暴露出埋入绝缘层303的部分304。
参照图9D，当在部分和全部暴露的有源区406与306上形成栅极结构330与340之后，在栅极结构330和340的侧壁上形成栅极隔离层343。在埋入绝缘层303的暴露部分304上定位的一个栅极结构340封闭完全暴露的有源区306。在部分地暴露的有源区406上形成的另一个栅极结构330包括：栅极氧化层图形332、栅极导电图形334和硅化物层336。封闭全部暴露的有源区的一个栅极结构340包括：栅极氧化层图形332、栅极导电图形334和硅化物层336。
在形成栅极隔离层343之前，在栅极结构330和340的侧壁上形成偏移隔离层341。此外，通过使用偏移隔离层341为掩膜，将杂质注入到部分有源区406中，可形成源/漏延伸区351。
通过使用栅隔离层343为掩膜注入杂质，在邻近栅极结构330的部分有源区406的位置形成源/漏区353。可移去部分硅化防止层图形322以形成暴露出源/漏区353与隔离层315的硅化防止图形323。接着，通过硅化工艺，在源/漏区353的暴露部分和栅极导电图形334的位置形成硅化物层357和336。
当在SOI衬底上形成第一绝缘中间层363以覆盖栅极结构330和340之后，通过第一绝缘中间层363形成接触源/漏区353的接触栓塞366。在形成第一绝缘中间层363之前，可形成保护层361加以覆盖栅极结构330和340。在第一绝缘中间层363上形成第二绝缘中间层367，接着通过第二绝缘中间层367形成与接触栓塞366连接的导线369。因此，在衬底上形成包括晶体管的半导体器件。
图10A至10F是描述制造依照本发明的另一个实施例的包括三边栅晶体管的半导体器件的方法的截面图。
参照图10A，提供一种衬底，该衬底包括：下半导体层301、埋入绝缘层303和上半导体层图形305。在上半导体层图形305上分别相继地形成辅助氧化层图形307和氮化硅层图形308。
在埋入绝缘层303上形成蚀刻停止层309以覆盖在埋入绝缘层303上所获得的结构。蚀刻停止层309可包括氮化硅，以识别后续蚀刻工艺中的蚀刻停止点。
参照图10B，通过在埋入绝缘层303上和在上半导体层图形305上形成蚀刻停止层图形310，在埋入绝缘层303上限定出有源区306。具体地，在蚀刻停止层309上形成第一氧化层。部分地蚀刻第一氧化层直到暴露出在氮化硅层图形308上的部分蚀刻停止层309。蚀刻氮化硅层图形308、辅助氧化层图形307、部分蚀刻层309和部分第一氧化层，直到暴露出上半导体层图形305。由此，在埋入绝缘层303上形成由隔离层315限定的有源区306，且在埋入绝缘层303上和在有源区306的侧壁上形成蚀刻停止层图形310。此外，形成隔离层以覆盖蚀刻停止层图形310。
参照图10C，在有源区306上和在隔离层315上形成硅化防止层321。可使用氮化硅形成硅化防止层321。
在硅化防止层321上形成第二氧化层324。通过CMP工艺、深蚀刻工艺或CMP与深蚀刻的组合工艺可平坦化第二氧化层324。
参照图10D，部分地蚀刻第二氧化层324和硅化防止层321，以在隔离层315上和在有源区306上形成蚀刻掩膜320。蚀刻掩膜320包括：第二氧化层图形325和硅化防止层图形322，其部分地或全部地暴露有源区306。此外，蚀刻掩膜320完全地覆盖有源区306中的一个。这里，通过蚀刻掩膜320暴露出在全部暴露出的有源区306周围的部分隔离层315。
参照图10E，使用蚀刻掩膜320移去在全部暴露出的有源区306周围的隔离层315的暴露部分，以由此暴露出在全部暴露出的有源区306周围的蚀刻停止层图形310的部分319。蚀刻停止层图形310的暴露部分319防止在蚀刻隔离层315时损坏埋入绝缘层303。
参照图10F，移去蚀刻停止层图形310的暴露部分319，以暴露出在全部暴露的有源区306周围的埋入绝缘层303的部分。接着，在有源区306上形成栅极氧化层图形332。在部分暴露出的有源区306上形成一个栅极氧化层图形332，而形成另一个栅极氧化层图形332以封闭全部暴露出的有源区306。依照与参照图8C至8D所述的工艺基本相同的工艺在衬底上形成包括三边栅晶体管的半导体器件。
图11A是描述依照本发明的另一个实施例的半导体器件的截面图。
参照图11A，本实施例的半导体器件包括：衬底100、栅极结构130、硅化防止图形122和栅极隔离层143。
衬底100可包括硅衬底或SOI衬底。衬底100包括：下半导体层101、在下半导体层101上形成的埋入绝缘层103、在埋入绝缘层103上形成的上半导体层图形(即，有源区106)。下半导体层可包括硅层，且埋入绝缘层103可包括埋入氧化层。例如，埋入绝缘层103具有大约150nm的厚度，且上半导体层图形具有大约40nm的厚度。上半导体层图形可包括单晶硅层。当将SOI衬底应用于包括晶体管的半导体器件时，通过埋入绝缘层103将电路单元彼此分离。由此，可避免半导体器件中包含的晶体管的闭锁，可以降低所述半导体器件的寄生电容。此外，与使用体硅衬底相比，当使用SOI衬底形成半导体器件时，半导体器件可具有快速响应速度和低功耗。
本实施例的半导体器件包括蚀刻停止层图形110和隔离层115以限定有源区106。在埋入隔离层03上和在有源区106的侧壁上形成蚀刻停止层图形110。在蚀刻停止层图形110上形成隔离层115以封闭有源区106。隔离层115具有比有源区106稍厚的厚度，由此防止在后续硅化工艺中有源区106的侧壁硅化。
本实施例的半导体器件还包括：在有有源区106中形成的源/漏区153和在源/漏区153上形成的硅化物层157。半导体器件可包括在源/漏区153和有源区106之间的源/漏延伸区151。
半导体器件的栅极结构130包括栅绝缘层图形132和栅极导电图形134。栅绝缘层图形132可包括氧化物、氮化物或氮氧化物。栅极导电图形134可包括诸如多晶硅或金属的导电材料。当栅极导电图形134包括多晶硅时，栅极结构130还可包括栅极硅化物图形136。
栅极结构130还包括在栅极结构130的侧壁上形成的栅极隔离层143。在栅极结构130和栅极隔离层143之间可形成偏移隔离层141。此外，可在有源区和源/漏区153之间分别形成源/漏延伸区151。
本实施例的半导体器件包括：覆盖部分有源区106的硅化防止图形122、源/漏延伸区151和部分源/漏区153。将硅化防止图形122定位在栅极和偏移隔离层143与141之下。这里，可使用相对于硅化防止图形122具有蚀刻选择性的材料形成栅极隔离层143。例如，使用氧化物、氮化物或氮氧化物形成栅极隔离层143。在湿法或干法蚀刻工艺中，硅化防止图形122防止隔离层115被损坏。由于未损坏的隔离层115有效地保护了有源区106的侧壁，因此可防止有源区106的侧壁的硅化。
在本发明的一个实施例中，可在形成硅化防止图形122之前形成氧化硅层。当使用氮化硅形成硅化防止图形122时，将氧化硅层用做减小硅化防止图形122中产生的应力的缓冲层。另一方面，可利用硅化防止图形122中产生的应力来改进具有晶体管的半导体器件的性能。例如，当使用热淀积的氮化硅来形成硅化防止图形122时，在硅化防止图形122中可产生张应力，由此可提高N-MOS晶体管的电子迁移率以改进N-MOS晶体管的电性能。当使用通过等离子体淀积的氮化硅来形成硅化防止图形122时，在硅化防止图形122中可产生压应力，由此可提高P-MOS晶体管的空穴迁移率以由此改进P-MOS晶体管的电性能。
当如上所述在埋入绝缘层103上形成蚀刻停止层时，本实施例的半导体器件可包括蚀刻停止层图形110。
本实施例的半导体器件还包括：覆盖栅极结构130的第一绝缘中间层163、接触源/漏区153的接触栓塞165、在第一绝缘中间层163上形成的第二绝缘中间层166和接触接触栓塞165的导线169。
如图11A所述，本实施例的有源区106上不具有凹槽。在硅化工艺中，在源/漏区153的上部，除了源/漏区153的横向部分之外，形成硅化物层157。因此，在源/漏区153上均匀地形成硅化物层157，而源/漏区153的侧壁和底部没有硅化。结果，可防止空隙或杂质侵入，由此改进包括晶体管的半导体器件，没有例如漏电流的失效。
图11B是描述依照本发明的另一个实施例的半导体器件的截面图。
参照图11B，本实施例的半导体器件包括在由隔离层115限定的有源区206的中心部分的位置形成的凹槽。在有源区206的凹槽上形成栅极结构130。
本发明的半导体器件可包括偏移隔离层141和辅助栅极隔离层238。可使用例如氧化物的介电材料形成栅极隔离层238。在栅极隔离层143和栅极导电图形134之间插入偏移隔离层141。在栅极导电图形134和偏移隔离层141之间形成辅助栅极隔离层238。
在本实施例中，半导体器件的其它元件基本等同于图11A所示的那些半导体器件。由于本发明的半导体器件包括具有相对薄的沟道区和相对厚的源/漏区153的三边栅晶体管，因此半导体器件可具有改进的电性能，没有源区206的侧壁的硅化。
图12A是描述依照本发明的一个实施例的包括三边栅晶体管的半导体器件的截面图。
参照图12A，本实施例的半导体器件包括SOI衬底。SOI衬底具有下半导体层301、埋入绝缘层303和相应于有源区306的上半导体层图形。通过隔离层315在埋入绝缘层303上限定有源区306。可在隔离层315和埋入绝缘层303之间形成蚀刻停止层图形310，此外，蚀刻停止层图形310可封闭有源区306的侧壁。在部分有源区306的位置形成源/漏区353。在源/漏区353和有源区306之间形成源/漏延伸区351。
本实施例的半导体器件包括在有源区306上分别形成的栅极结构330和340。在一个有源区306上形成的一个栅极结构330，而形成另一个栅极结构340以封闭另一个有源区306。栅极结构330与340的每一个包括栅极绝缘层图形332、栅极导电图形334和硅化物层336。可在SOI衬底上形成保护层361以覆盖栅极结构330和340。
在栅极结构330和340的侧壁上形成栅极隔离层343。可在栅极隔离层343与栅极结构330、340的侧壁之间分别插入偏移隔离层341。
本实施例的半导体器件包括在栅极隔离层341与偏移隔离层343之下形成的硅化防止图形323。硅化防止图形323覆盖源/漏延伸区351、部分有源区306和部分源/漏区351。还在源/漏区353上形成硅化物层357。在例如湿法或干法蚀刻工艺的蚀刻工艺中，硅化防止图形323防止隔离层315被损坏。可在形成硅化防止图形323之前形成氧化硅层，由此减小在硅化防止图形323中产生的应力。
包括三边栅晶体管的半导体器件还包括：在SOI衬底上形成的覆盖所获得的结构的第一绝缘中间层363、接触源/漏区353的接触栓塞365、在第一绝缘中间层363上形成的第二绝缘中间层366和与接触栓塞365电连接的金属导线369。
图12B是描述依照本发明的另一个实施例的包括三边栅晶体管的半导体器件的截面图。
参照图12B，本实施例的半导体器件包括SOI衬底。SOI衬底具有下半导体层301、埋入绝缘层303和与有源区306相应的上半导体层图形。通过隔离层315在埋入绝缘层303上限定有源区306。可在隔离层315与埋入绝缘层303之间形成蚀刻停止层图形310。此外，蚀刻停止层图形310可封闭有源区306的侧壁。在部分有源区306的位置形成源/漏区353。可在源/漏区353与有源区306之间形成源/漏延伸区351。
本实施例的半导体器件包括在有源区306上分别形成的栅极结构330和340。在一个有源区306的凹槽上形成栅极结构330，且形成另一个栅极结构340以封闭另一个有源区306。栅极结构330、340分别包括：栅极绝缘层图形332、栅极导电图形334和硅化物层336。在有源区306的凹槽上的栅极结构330可包括：在栅极导电图形334侧壁上形成的辅助栅极隔离层438。在SOI衬底上形成保护层361以覆盖栅极结构330和340。
在栅极结构330与340的侧壁上形成栅极隔离层343。可在栅极隔离层343和栅极结构330、340的侧壁之间分别插入偏移隔离层341。
本实施例的半导体器件包括：在栅极隔离层341和偏移隔离层343之下形成的硅化防止图形323。硅化防止图形323覆盖源/漏延伸区351、部分有源区306和部分源/漏区351。还在源/漏区353上形成硅化物层357。硅化防止图形323防止隔离层315在例如湿法或干法蚀刻工艺的蚀刻工艺中受到损坏。半导体器件包括具有薄的沟道区和厚的源/漏区353的三边栅晶体管以由此改进其电性能。本实施例的半导体器件的其它元件基本等同于图12A所示的那些半导体器件。
依照本发明，半导体器件可包括：具有改进的电特性而不产生空隙和杂质侵入的三边栅晶体管。由此，包括三边栅晶体管的半导体器件就提高了性能和可靠性。此外，因为在形成半导体器件的源/漏区之前形成了硅化防止图形，因此在形成半导体器件的硅化防止图形的步骤中可防止半导体器件的例如热平衡的破坏。
虽然参照本发明的示例性实施例，已经对本发明进行了具体的示出和描述，但是本领域技术人员应当理解，在不脱离所附权利要求书所限定的本发明的精神和范围之内，可进行各种形式上和细节上的改变。

Claims (44)

1.一种制造半导体器件的方法，包括：
形成包括由隔离层限定的有源区的衬底；
在隔离层和有源区上形成蚀刻掩膜，蚀刻掩膜包括暴露出部分有源区的硅化防止图形；
在有源区的暴露部分上形成栅极结构；
在硅化防止图形和栅极结构的侧壁上形成栅极隔离层；和
使用栅极隔离层作为掩膜，在有源区上形成源/漏区。
2.如权利要求1所述的制造半导体器件的方法，其中形成衬底还包括：
在绝缘硅(SOI)衬底上形成氮化硅层，该衬底包括：下半导体层、埋入绝缘层和上半导体层；
通过至少部分地蚀刻氮化硅层和上半导体层，形成有源区；
在SOI衬底上形成第一氧化层以覆盖有源区；
通过至少部分地蚀刻第一氧化层暴露出氮化硅层图形；和
通过移去氮化硅层形成隔离层。
3.如权利要求2所述的制造半导体器件的方法，还包括：在形成氮化硅层之前，在SOI衬底上形成辅助氧化层，其中通过至少部分地蚀刻氮化硅层、辅助氧化层和上半导体层形成有源区，并通过移去氮化硅层和辅助氧化层形成隔离层。
4.如权利要求2所述的制造半导体器件的方法，其中使用高密度等离子体(HDP)工艺形成第一氧化层。
5.如权利要求2所述的制造半导体器件的方法，其中至少部分地蚀刻第一氧化层还包括：
通过使用化学机械抛光(CMP)工艺抛光第一氧化层，初次暴露出氮化硅层；和
通过使用以氢氟酸(HF)为蚀刻溶液的湿法蚀刻工艺蚀刻第一氧化层，再次暴露出初次暴露出的氮化硅层。
6.如权利要求2所述的制造半导体器件的方法，其中通过使用包括磷酸(H3PO4)的蚀刻溶液的湿法蚀刻工艺移去氮化硅层。
7.如权利要求2所述的制造半导体器件的方法，其中通过在包括隔离层和有源区的衬底上形成硅化防止层；在硅化防止层上形成第二氧化层；蚀刻第二氧化层以暴露出部分硅化防止层；且移去硅化防止层的暴露部分而形成该硅化防止图形，从而形成至少部分地暴露有源区的硅化防止图形。
8.如权利要求1所述的制造半导体器件的方法，还包括：在形成硅化防止图形之前，在隔离层和有源区上成氧化硅图形以至少部分地暴露出有源区，其中在氧化硅图形上形成硅化防止图形。
9.如权利要求1所述的制造半导体器件的方法，其中：
蚀刻掩膜还包括在硅化防止图形上形成的氧化层图形；以及
形成栅极结构还包括：
在氧化图形和有源区的暴露部分上形成栅极导电层；
通过至少部分地移去栅极导电层来暴露出氧化层图形；和
通过移去氧化层图形来形成栅极结构。
10.如权利要求1所述的制造半导体器件的方法，在形成栅极隔离层之前，还包括：
在栅极结构的侧壁上形成偏移隔离层；和
通过使用偏移隔离层为掩膜将杂质注入到部分有源区以形成源/漏延伸区，其中在偏移隔离层的侧壁上形成栅极隔离层。
11.如权利要求1所述的制造半导体器件的方法，在形成源/漏区之后，还包括：
通过移去栅极隔离层周围的部分硅化防止图形来至少部分地暴露出源/漏区和隔离层；和
在源/漏区上形成硅化物层。
12.如权利要求1所述的制造半导体器件的方法，其中在源/漏区的表面部分形成硅化物层。
13.如权利要求1所述的制造半导体器件的方法，在形成蚀刻掩膜之后，还包括：
在有源区上至少部分地蚀刻有源区以形成凹槽；以及
在有源区的凹槽的侧壁上形成辅助栅极隔离层，其中在有源区的凹槽上形成栅极结构。
14.一种制造半导体器件的方法，包括：
形成包括下半导体层、埋入绝缘层和上半导体层的SOI衬底；
通过至少部分地蚀刻上半导体层形成有源区和在埋入绝缘层上形成隔离层；
在隔离层和有源区上形成蚀刻掩膜；其中蚀刻掩膜包括部分地和完全地暴露有源区的硅化防止图形和第一氧化层图形；
在完全暴露出的有源区的周围，通过至少部分地移除蚀刻掩膜来暴露出部分的埋入绝缘层；
在至少部分地暴露出有源区和完全地暴露出的有源区上形成栅极结构；
在栅极结构的侧壁上形成栅极隔离层；和
使用栅极隔离层为掩膜在有源区上形成源/漏区。
15.如权利要求14所述的制造半导体器件的方法，其中栅极结构封闭完全暴露的有源区。
16.如权利要求15所述的制造半导体器件的方法，其中在有源区的上部和横向部分上形成沟道区。
17.如权利要求14所述的制造半导体器件的方法，当形成源/漏区之后，还包括：
通过至少部分地移去硅化防止图形以至少部分地暴露出源/漏区和隔离层；和
在暴露的源/漏区上形成硅化物层。
18.如权利要求14所述的制造半导体器件的方法，当形成蚀刻掩膜之后，还包括：
使用蚀刻掩膜，至少部分地蚀刻暴露出的有源区部分；和
自有源区的蚀刻部分至蚀刻掩膜的侧壁，形成辅助栅极隔离层，其中在有源区的蚀刻部分上定位栅极结构。
19.一种制造半导体器件的方法，包括：
形成包括由隔离层限定的半导体层图形的衬底；
在隔离层和半导体层图形上形成蚀刻掩膜，其中蚀刻掩膜包括至少部分地暴露出半导体层图形的氧化层图形和硅化防止图形；
通过至少部分地蚀刻氧化层图形，形成具有多边形结构的三维有源区；
在衬底上形成栅极结构以封闭有源区；
在栅极结构的侧壁上形成栅极隔离层；和
使用栅极隔离层为掩膜，在有源区上形成源/漏区。
20.如权利要求19所述的制造半导体器件的方法，其中在有源区的上部和横向部分上形成沟道区。
21.如权利要求19所述的制造半导体器件的方法，当形成源/漏区之后，还包括：
通过至少部分地移去硅化防止图形以至少部分地暴露出源/漏区和隔离层；和
在暴露的源/漏区上形成硅化物层。
22.一种制造半导体器件的方法，包括：
形成包括下半导体层、埋入绝缘层和上半导体层图形的衬底；
在衬底上形成蚀刻停止层以覆盖上半导体层图形；
通过在蚀刻停止层上形成隔离层而在埋入绝缘层上形成有源区；
在隔离层和有源区上形成蚀刻掩膜，其中蚀刻掩膜包括至少部分地和全部地暴露出有源区的硅化防止图形和氧化层图形；
通过至少部分地移除蚀刻掩膜，在全部暴露出的有源区的周围暴露出部分蚀刻停止层；
通过部分地移除蚀刻停止层，在全部暴露出的有源区周围暴露出部分埋入绝缘层；
在部分地暴露出有源区和全部暴露出的有源区上分别形成栅极结构；
在栅极结构的侧壁上形成栅极隔离层；以及
使用栅极隔离层为掩膜在有源区上形成源/漏区。
23.如权利要求22所述的制造半导体器件的方法，其中形成有源区还包括：
在蚀刻停止层上形成氮化硅层图形；
在蚀刻停止层上形成氧化层以覆盖氮化硅层图形；
通过至少部分地蚀刻氧化层来暴露出部分蚀刻停止层和氮化硅层图形；且
通过相继移除蚀刻停止层和氮化硅层图形的暴露的部分，形成由隔离层和蚀刻停止层限定的有源区。
24.如权利要求22所述的制造半导体器件的方法，其中蚀刻停止层包括氮化硅。
25.如权利要求22所述的制造半导体器件的方法，还包括：在上半导体层图形上相继形成辅助氧化层图形和氮化层图形。
26.一种半导体器件，包括：
衬底，其包括隔离层和由隔离层限定的有源区；
在有源区上形成的栅极结构；
在靠近栅极结构的部分有源区上形成的硅化防止图形；和
在栅极结构的侧壁上形成的栅极隔离层。
27.如权利要求26的半导体器件，其中隔离层具有比有源区的厚度更厚的厚度。
28.如权利要求26的半导体器件，还包括在邻近硅化防止图形的部分有源区上形成的硅化物层。
29.如权利要求26的半导体器件，其中衬底包括具有下半导体层、埋入绝缘层和上半导体层的SOI衬底，且通过至少部分地蚀刻上半导体层形成有源区。
30.如权利要求26的半导体器件，其中栅极结构包括在有源区上形成的栅绝缘层图形和在栅绝缘层图形上形成的栅极导电图形。
31.如权利要求30的半导体器件，其中栅极结构还包括在栅极导电图形上形成的硅化物层。
32.如权利要求26的半导体器件，其中硅化防止图形包括热淀积的氮化硅或通过等离子体工艺淀积的氮化硅。
33.如权利要求26的半导体器件，还包括在有源区和硅化防止图形之间形成的氧化硅层图形。
34.如权利要求26的半导体器件，其中栅极隔离层包括具有相对于硅化防止图形具有蚀刻选择性的材料。
35.如权利要求26的半导体器件，其中栅极隔离层具有包括至少氧化物、氮化物之一的单层结构，或包括氧化物和氮化物的多层结构。
36.如权利要求26的半导体器件，还包括在栅极隔离层和栅极结构的侧壁之间形成的偏移隔离层。
37.如权利要求26的半导体器件，其中有源区包括其上形成的源/漏区和在栅极隔离层与源/漏区之间形成的源/漏延伸区。
38.如权利要求26的半导体器件，其中有源区包括凹槽，且将栅极结构定位在凹槽上。
39.如权利要求38的半导体器件，还包括在栅极隔离层和栅极结构的侧壁之间形成的辅助隔离层。
40.一种半导体器件，包括：
包括下半导体层、埋入绝缘层和在埋入绝缘层上形成的具有多边形结构的三维有源区的SOI衬底；
在埋入绝缘层上形成的栅极结构，其中栅极结构封闭有源区；
在邻近栅极结构的有源区部分上形成的硅化防止图形；和
在栅极结构的侧壁上形成的栅极隔离层。
41.如权利要求40的半导体器件，还包括在有源区的上部和横向部分上形成的沟道区。
42.如权利要求40的半导体器件，还包括在邻近硅化防止图形的有源区部分上形成的硅化物层。
43.如权利要求40的半导体器件，其中有源区包括凹槽，且在凹槽上形成栅极结构。
44.如权利要求43的半导体器件，还包括在栅极结构的侧壁和栅极隔离层之间形成的辅助栅极隔离层。
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